專利名稱：混合取向技術(shù)互補(bǔ)金屬氧化物半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明的典型實(shí)施例總體涉及半導(dǎo)體器件，并且更具體地涉及集成半導(dǎo)
體器件，例如在具有絕緣體上硅(SOI)部分和體硅部分的襯底的頂上形成 的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件。
背景技術(shù)：
垂直應(yīng)力技術(shù)，例如SMT (應(yīng)力記憶技術(shù))對(duì)于將來的CMOS世代是 有吸引力的，因?yàn)樗鼈儽壤缫r層技術(shù)的技術(shù)更有利于縮放。在金屬柵極 CMOS領(lǐng)域，柵極引入應(yīng)力的新的可能性是可能的。對(duì)于金屬柵極CMOS 中的功函控制，追求雙金屬柵極疊層的構(gòu)思。
US2007/0069298 Al描述了一種通過具有單功函金屬柵極的應(yīng)變溝道 CMOSFET制造遷移率增強(qiáng)的方法，其包括提供形成有PMOSFET和 NMOSFET的區(qū)的半導(dǎo)體襯底。壓應(yīng)變膜形成覆蓋PMOSFET溝道，并且隨 后柵極介電層分別形成于NMOSFET區(qū)和壓應(yīng)變膜上。柵電極形成于柵極介 電層上，并且帽層隨后形成覆蓋NMOSFET區(qū)以便在NMOSFET的溝道上 產(chǎn)生局部拉應(yīng)力。單功函金屬柵極不僅單獨(dú)使用，而且和高k材料一起使用。 柵電極層可以包括傳統(tǒng)材料，例如多晶硅、多晶硅鍺、具有對(duì)應(yīng)于半導(dǎo)體襯 底的中間隙的Fermi能級(jí)的材料，例如TiN、 Ti、 TaN、 Ta、 W;或具有合 適的功函的其它材料。由于其附著力、成熟的制造工藝、和熱穩(wěn)定性，TiN 適于用作柵電極。有時(shí)W或Al層可以一皮設(shè)置于TiN柵電極上以減小電阻。
該方案使用了覆蓋層應(yīng)力，而不是來自柵極自身的應(yīng)力，并且不涵蓋混 合取向。
US 2006/0237801 Al描述了應(yīng)變CMOS,其中金屬柵極可以具有其調(diào)制 得補(bǔ)償閾值電壓漂移的功函。通常，這意味著柵電極的功函將對(duì)于應(yīng)變硅 NMOS而被增加以便補(bǔ)償應(yīng)變硅溝道的導(dǎo)帶的減小。換而言之，具有稍微高 的功函的金屬可以被選擇作為柵電極，以便補(bǔ)償閾值電壓漂移。該補(bǔ)償可以
以各種方式實(shí)現(xiàn)，包括選擇具有較高功函的金屬用作柵電極并且通過摻雜被 選擇的金屬，或者用擴(kuò)散或者用注入。
該方案也沒有使用來自金屬柵電極的應(yīng)力，而是使用了金屬的功函以便 補(bǔ)償覆蓋層的應(yīng)力。該方案也不涵蓋混合取向。
US 7,208,815B2描述了可以具有多晶向的CMOS器件。襯底中的一邏輯 ^t可以包括一晶向上的至少一NFET和另一晶向上的至少一PFET。用于才冊(cè) 電極的金屬對(duì)于NFET的金屬柵電極選自TaSiN、 TaN、 MoN,對(duì)于PFET 的金屬柵電極選自Ru、 WN、 TaAlN。
該方案不使用來自金屬柵電極的應(yīng)力。而且，不同的柵極金屬被用于調(diào) 整功函，并且不在應(yīng)力下沉積。
US 2006/0071285 Al描述了具有形成于NMOS和PMOS晶體管的選沖奪 性應(yīng)變的溝道的高k應(yīng)變雙柵電極CMOS器件，其利用了替代柵電極工藝 并且使用具有合適的熱膨脹系數(shù)的雙金屬類型作為柵電極溝槽工藝的填充 金屬。
盡管該方案確實(shí)使用了來自金屬柵電極的應(yīng)力，但不使用混合取向。結(jié) 果，在PFET情形中應(yīng)力的影響非常弱。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的典型實(shí)施例，克服了前述和其它問題，并且實(shí)現(xiàn)了其它的 優(yōu)點(diǎn)。
在本發(fā)明的典型實(shí)施例的第一方面中，提供了混合取向技術(shù)CMOS結(jié) 構(gòu)，其包括拉應(yīng)力NFET柵電極疊層和壓應(yīng)力PFET柵電極疊層，其中各柵 電極疊層包括高介電常數(shù)氧化物/金屬，并且其中拉應(yīng)力NFET柵電極疊層和 壓應(yīng)力PFET柵電極疊層中的應(yīng)力源是高k金屬柵電極疊層中的金屬。
在本發(fā)明的典型實(shí)施例的另一方面中，提供了一種方法，該方法用于形 成混合取向技術(shù)CMOS結(jié)構(gòu)。SOI襯底被提供。該SOI被處理，以便提供 SOI區(qū)和體硅區(qū)。第一偽柵電極疊層形成于SOI區(qū)上并且第二偽柵電極疊層 形成于體硅區(qū)上。氧化物層形成。替代柵電極工藝被用于移除第一和第二偽 柵電極疊層。這留下了第一和第二開口。高介電常數(shù)柵極氧化物、金屬柵極、 和金屬填充物被沉積在開口之一中，以便形成拉應(yīng)力的NFET柵電極疊層。 高介電常數(shù)柵極氧化物、金屬柵極、和金屬填充物被沉積在另一開口中，以Y更形成壓應(yīng)力的PFET。


當(dāng)結(jié)合附圖閱讀時(shí)，在以下詳細(xì)描述中，本發(fā)明的實(shí)施例的前述和其它
方面將變得更為顯見，其中
圖1A-IF示出了形成HOT結(jié)構(gòu)的典型工藝流程；
圖2A和2B分別示出了類型A和類型B的HOT結(jié)構(gòu)的放大的截面。
圖3A-3E示出了形成拉應(yīng)力NFET柵電極疊層和壓應(yīng)力PFET柵電極
疊層的典型替代柵電極工藝流程，其中應(yīng)力源是高k金屬柵極中的金屬。 圖4示出了根據(jù)本發(fā)明典型實(shí)施例的方法的形成混合取向技術(shù)CMOS
結(jié)構(gòu)的邏輯流程圖。
具體實(shí)施例方式
在本發(fā)明典型實(shí)施例中NMOS和PMOS柵電極疊層金屬中的應(yīng)力被有 意地設(shè)計(jì)以便改善器件的性能。另外，對(duì)柵電極疊層金屬的改進(jìn)與混合取向 技術(shù)(HOT)結(jié)合以便最大化PFET器件中引入的垂直應(yīng)力性能。
本發(fā)明的典型實(shí)施例創(chuàng)造了具有拉應(yīng)力的NFET柵極疊層和壓應(yīng)力的 PFET柵電極疊層的CMOS結(jié)構(gòu)，其中應(yīng)力源是高k金屬柵極疊層中的金屬。 柵極中形成的應(yīng)力可以期望比涉及使用襯層(例如雙應(yīng)力襯層、DSL,由此 拉應(yīng)力襯層，通常是氮化物，被放置在NFET上方并且壓應(yīng)力襯層被放置在 PFET襯層上方)的應(yīng)力技術(shù)更好地縮放以具有減小的節(jié)距。
通過引入的方式，參考圖2A和2B以便分別示出類型A和類型B的HOT 結(jié)構(gòu)。圖2A示出了在包括(110) Si層120、氧化物層140和(100)體硅 處理晶片160的SOI結(jié)構(gòu)上的PFET 100。 NFET 180而在(100 )外延硅200 上。淺溝槽隔離(STI)區(qū)220隔離PFET 100和NFET 180。圖2B示出了相 反的情形，NFET 180在包括(100) Si層240、氧化物260和下面的處理晶 片280的SOI結(jié)構(gòu)上。在該情形的PFET 100在(110 )外延Si 300上。
在兩個(gè)情形，PFET 100在(110) Si表面上并且NFET 180在(100) Si 表面上以便獲得提高的性能。在(110)和(100)表面上電流的流向都是沿 <110>耳又向。
在本發(fā)明的典型實(shí)施例中，并且簡(jiǎn)而言之，該結(jié)構(gòu)4吏用雙柵電極集成方
案制造。在NFET疊層中，拉伸金屬膜(例如TiN膜)被使用。NPET在(100 ) 取向硅上，為了 FET性能和應(yīng)力耦合效益的原因。PFET在(110)或(111) 取向硅上，為了器件性能和最大應(yīng)力耦合的原因。對(duì)于(100)取向的PFET, sigma zz系數(shù)弱，而該系數(shù)在(110)或(111 )中大得多，由此最大化了垂 直應(yīng)力的效果?；蛘邆鹘y(tǒng)HOTA或B,或者超級(jí)HOT器件類型可以被采用。
對(duì)于HOT混合型襯底的制造可以通常參考公有的US 2005/0236687 Al， "Strained Silicon CMOS on Hybrid Crystal Orientations",其整體通過引用的 方式引入于此，盡管在此充分地進(jìn)行了復(fù)述。
對(duì)于HOT混合型襯底的制造可以通常參考M. Yang等， "Silicon-on-Insulator MOSFET，s with Hybrid Crystal Orientations",其整體通 過引用的方式引入于此，盡管在此充分地進(jìn)行了復(fù)述。
現(xiàn)將參考圖1A-1F,描述通過在圖3A-3E中所示出的改善的和新的 工藝制造一種可修改結(jié)構(gòu)的典型和非限制性的工藝。
圖1A示出了襯底10，即可以被采用的混合襯底。如所示，襯底10包 括表面介電層18、第一半導(dǎo)體層16、絕緣層14、和第二半導(dǎo)體層12。
襯底10的表面介電層18是氧化物、氮化物、氧氮化物或其它絕緣層， 其或者在接合之前存在于初始晶片之一中，或者在通過或者熱工藝(即氧化、 氮化或氧氮化)或者通過沉積的晶片接合之后在第一半導(dǎo)體層16頂上形成 的絕緣層。無論表面介電層18的起源如何，表面介電層18具有從大約3 nm 至大約500 nm的厚度，從大約5 nm至大約20 nm的厚度更為典型。
第一半導(dǎo)體層16包括任何半導(dǎo)體材料，該半導(dǎo)體材料例如包括Si、 Sic、 SiGe、 SiGeC、 Ge合金、GaAs、 InAS、 InP以及任何其它III/V或II/VI化合 物半導(dǎo)體。第一半導(dǎo)體層16還可以包括預(yù)先形成的SOI襯底的SOI層或例 如Si/SiGe的層疊半導(dǎo)體。第一半導(dǎo)體層16具有與第二半導(dǎo)體層12相同的 晶向，優(yōu)選是在(100)晶面中。盡管優(yōu)選(100)晶向，但是第一半導(dǎo)體層 16也可以具有(111)晶面、(110)晶面或其它晶面，只要第一半導(dǎo)體層16 不是被后續(xù)處理以便在(110)晶面上提供NFET器件的含Si材料就行。
第一半導(dǎo)體層16的厚度可以根據(jù)用于形成襯底10的初始晶片而改變。 然而，典型地，第一半導(dǎo)體層16具有從大約5 nm至大約100 nm的厚度。 第一半導(dǎo)體層16通過平坦化、研磨、濕法蝕刻、干法蝕刻或其任意組合而 被減薄至希望的厚度。在優(yōu)選實(shí)施例中，第一半導(dǎo)體層16通過氧化和濕法
蝕刻被減薄以便實(shí)現(xiàn)希望的厚度從而提供上含硅層。第一半導(dǎo)體層16可以
被減薄以便提供"超薄絕緣體上硅(UTSOI)襯底"，它表示當(dāng)FET形成于 上含硅層頂上并且被向前偏置時(shí)完全耗盡電荷載流子的具有上含硅層的絕 緣體上硅襯底(SOI層)。第一半導(dǎo)體層16典型地具有小于大約40nm的厚 度，更典型地小于15 nm。第一半導(dǎo)體層16隨后^C處理以便^是供襯底的 UTSOI區(qū)的SOI層。
然而應(yīng)當(dāng)注意，本發(fā)明的典型實(shí)施例對(duì)于層16的厚度沒有設(shè)置限制， 層16可以是UTSOI層或者是較厚的層。然而，如果第一半導(dǎo)體層16的厚 度被減小，則將增加從受到應(yīng)力柵極的應(yīng)力的轉(zhuǎn)移，由此提高器件的性能。
位于第一半導(dǎo)體層16和第二半導(dǎo)體層12之間的絕緣層14，具有根據(jù)用 于產(chǎn)生襯底IO的初始晶片的可改變的厚度。然而，典型地，絕緣層14具有 從大約1 nm至大約5 nm的厚度，從大約500 nm至大約100 nm的厚度更為 典型。絕緣層14是在接合之前形成于晶片的一或兩側(cè)上的氧化物或其他類 似的絕緣體材料。
第二半導(dǎo)體層12包括與第一半導(dǎo)體層16可以相同或不同的任何半導(dǎo)體 材料。因而，第二半導(dǎo)體層12可以包括，例如Si、 SiC、 SiGe、 SiGeC、 Ge 合金、GaAs、 InAs、 InP以及其它III/V或II/VI化合物半導(dǎo)體。第二半導(dǎo)體 層12還可以包括預(yù)先形成的SOI襯底的SOI層或例如Si/SiGe的層疊的半 導(dǎo)體。
第二半導(dǎo)體層12具有與第一半導(dǎo)體層16相同的晶向，優(yōu)選在(100) 晶面中。盡管(100)晶向是優(yōu)選的，但是第二半導(dǎo)體層12可以具有(111) 晶面、(110)晶面或其它晶面，只要第二半導(dǎo)體層12不是被后續(xù)處理以4更提 供(110)晶面上的nFET器件的含硅材料就行。
第二半導(dǎo)體層12的厚度可以根據(jù)用于形成襯底IO的初始晶片而改變。 然而，典型地，第二半導(dǎo)體層12具有從大約5 nm至大約200 nm的厚度， 從大約5至大約100nm的厚度更為典型。
在圖1A中示出的襯底10包括接合在一起的兩個(gè)半導(dǎo)體晶片。在制造襯 底10中所使用的兩個(gè)晶片可以包括兩個(gè)SOI晶片、其中晶片之一包括第一 半導(dǎo)體層16并且另一晶片包括第二半導(dǎo)體層12; SOI晶片和體半導(dǎo)體晶片； 或SOI晶片和包括離子注入?yún)^(qū)的體晶片，該離子注入?yún)^(qū)例如為在接合過程中 可以用于分離至少晶片之一的一部分的H2注入?yún)^(qū)。
接合的實(shí)現(xiàn)是通過首先使兩個(gè)晶片相互緊密接觸，選擇性地施加外力至 接觸的晶片，并且隨后在能夠?qū)蓚€(gè)晶片接合在一起的條件下加熱兩個(gè)接觸 的晶片。加熱步驟可以在外力存在或不存在下進(jìn)行。加熱步驟典型地在惰性
環(huán)境中在從大約200°至大約1050°C的溫度下進(jìn)行大約2至大約20小時(shí)的時(shí) 間。更加優(yōu)選，接合在從大約200°至大約400°C的溫度下進(jìn)行大約2至大約 20小時(shí)的時(shí)間。術(shù)語"惰性環(huán)境"用于指示其中采用惰性氣體，例如He、 Ar、 N2、 Xe、 Kr或其混合物的大氣。在接合工藝過程中優(yōu)選使用的環(huán)境是 N2。
在其中采用兩個(gè)SOI晶片的實(shí)施例中，SOI晶片至少之一的一些材料層
移除。平坦化工藝在到達(dá)表面介電層18時(shí)停止。
在其中晶片之一 包括離子注入?yún)^(qū)的實(shí)施例中，離子注入?yún)^(qū)在接合過程中 形成多孔區(qū)，該多孔區(qū)引起離子注入?yún)^(qū)上方的晶片的部分脫落，留下例如在 圖1A中所示出的被接合的晶片。注入?yún)^(qū)典型地包括使用本領(lǐng)域技術(shù)人員所 熟知的離子注入條件來注入晶片表面的H2離子。
在被接合晶片其中不包括介電層的實(shí)施例中，表面介電層18可以通過 例如氧化的熱工藝，或通過例如化學(xué)氣相沉積(CVD)、等離子體增強(qiáng)CVD、 原子層沉積、化學(xué)溶液沉積以及其它類似的沉積工藝的傳統(tǒng)沉積工藝而形成 于被接合的晶片的頂上。
現(xiàn)在參考圖1B,掩模20形成于圖1A的襯底10的預(yù)定部分上，以便保 護(hù)襯底10的一部分，而留下襯底10的另一部分不受保護(hù)。襯底10的被保 護(hù)的部分界定襯底的SOI區(qū)22，而襯底10的未被保護(hù)的部分界定體硅區(qū)24。 在一實(shí)施例中，掩模20通過施加光致抗蝕劑掩模至襯底10的整個(gè)表面而形 成于表面介電層18的預(yù)定部分上。在施加光致抗蝕劑掩模之后，掩模通過 光刻被構(gòu)圖，這包括將光致抗蝕劑曝光于輻射圖案并且使用光致抗蝕劑顯影 劑顯影該圖案的步驟。包括形成于襯底10的預(yù)定部分上的掩模20的所得的 結(jié)構(gòu)例如在圖1B中示出。
在另一實(shí)施例中，掩模20是使用光刻和蝕刻形成和構(gòu)圖的氮化物或氧 氮化物層。氮化物或氧氮化物掩模20可以在界定襯底10的體硅區(qū)24之后 被移除。
在襯底10頂上形成掩模20之后，該結(jié)構(gòu)經(jīng)歷一或更多的蝕刻步驟以便 暴露第二半導(dǎo)體層12的表面。具體地，在本發(fā)明該情形使用的一或更多的
蝕刻步驟移除表面介電層18的未被保護(hù)的部分，以及第一半導(dǎo)體層16的下 面的部分，和將第一半導(dǎo)體層16與第二半導(dǎo)體層12分離的絕緣層14的部 分。蝕刻可以使用單個(gè)蝕刻工藝進(jìn)行或者可以采用多個(gè)蝕刻步驟。在本發(fā)明 該情形所使用的蝕刻可以包括干法蝕刻工藝，例如反應(yīng)離子蝕刻、離子束蝕 刻、等離子體蝕刻或激光蝕刻、其中使用化學(xué)蝕刻劑的濕法蝕刻工藝、或其 任意的組合。在本發(fā)明的優(yōu)選實(shí)施例中，反應(yīng)離子蝕刻(RIE)被用于選擇 性地移除體硅區(qū)24中的表面介電層18、第一半導(dǎo)體層16和絕緣層14的未 被保護(hù)的部分。進(jìn)行蝕刻工藝之后的所得的結(jié)構(gòu)例如在圖1C中示出。注意， 被保護(hù)的SOI區(qū)22，即表面介電層18、第一半導(dǎo)體層16、絕緣層14和第 二半導(dǎo)體層12的側(cè)壁在該蝕刻步驟之后被暴露。如所示，被暴露的層18、 16和14的側(cè)壁與掩模20的最外側(cè)的邊對(duì)齊。
掩模20隨后使用傳統(tǒng)光致抗蝕劑剝離工藝從在圖1C所示的結(jié)構(gòu)被移 除，并且隨后襯層或隔離體25典型地形成于被暴露的側(cè)壁上。選擇性的襯 層或隔離體25通過沉積和蝕刻而形成。襯層或隔離體25包括例如氧化物的 絕緣材料。
形成選4奪性的襯層或隔離體25之后，半導(dǎo)體材料26形成于暴露的第二 半導(dǎo)體層12上。半導(dǎo)體材料26具有與第二半導(dǎo)體層12的晶向相同的晶向。 所得的結(jié)構(gòu)例如在圖1D中示出。
半導(dǎo)體材料26可以包括任何含硅半導(dǎo)體，例如硅、應(yīng)力的硅、SiGe、 SiC、 SiGeC或其組合，其能夠使用選擇性的外延生長(zhǎng)方法而被形成。在一 些優(yōu)選實(shí)施例中，半導(dǎo)體材料26包括硅。半導(dǎo)體材料26可以被稱為再生長(zhǎng) 半導(dǎo)體材料26。
接著，在圖1D中所示出的結(jié)構(gòu)經(jīng)歷例如化學(xué)^4成拋光(CMP)或研磨 的平坦化工藝，使得半導(dǎo)體材料26的上表面基本與第一半導(dǎo)體層16的上表 面持平。注意在該平坦化工藝過程中表面介電層18的先前被保護(hù)的部分被 移除。
提供基本平坦化的表面之后，例如淺溝槽隔離區(qū)的隔離區(qū)27典型地被 形成，以便隔離SOI器件區(qū)22與體硅器件區(qū)24。隔離區(qū)27使用本領(lǐng)域技 術(shù)人員所熟知的工藝步驟形成，包括例如溝槽界定和蝕刻；用擴(kuò)散阻擋選擇 性地在溝槽形成襯層；和用例如氧化物的溝槽介電質(zhì)填充該溝槽。在該溝槽
填充之后，該結(jié)構(gòu)可以被平坦化并且可以進(jìn)^f亍選^^性的致密化工藝步驟以便 致密化該溝槽介電質(zhì)。
包含隔離區(qū)27的所得的基本平坦化的結(jié)構(gòu)例如在圖IE中示出。如所示，
圖IE的結(jié)構(gòu)包括SOI器件區(qū)22內(nèi)被暴露的第一半導(dǎo)體層16和在體硅器件 區(qū)24內(nèi)的再生長(zhǎng)半導(dǎo)體材料26，其中第一半導(dǎo)體層16和半導(dǎo)體材料26具 有相同的晶向，優(yōu)選具有在(100)晶面內(nèi)的表面。
參考圖1F，在接下來的工藝步驟中，SOI區(qū)22被處理以便提供SOI MOSFET并且體硅區(qū)24被處理以便提供體MOSFET。注意，圖1F的工藝 流程根據(jù)本發(fā)明的典型實(shí)施例被改進(jìn)以便提供替代的柵極工藝，如下面參考 圖3A-3E所描述的。
在處理SOI區(qū)22和體硅區(qū)24之前，器件隔離區(qū)可以在襯底10內(nèi)被形 成。器件隔離區(qū)26可以通過使用干法蝕刻工藝，例如反應(yīng)離子蝕刻(RIE) 或等離子體蝕刻，結(jié)合傳統(tǒng)遮擋掩模，在襯底中選擇性地蝕刻溝槽而被設(shè)置。 器件隔離區(qū)26提供體硅器件區(qū)24內(nèi)和SOI器件區(qū)22之間的隔離并且相似 于隔離體硅器件區(qū)24與UTSOI器件區(qū)22的隔離區(qū)27。作為替代，器件隔 離區(qū)26可以是場(chǎng)隔離區(qū)。場(chǎng)隔離區(qū)可以使用硅工藝的局部氧化而形成。
SOI區(qū)22和體硅區(qū)24可以使用傳統(tǒng)遮擋掩模技術(shù)而被單獨(dú)地處理。遮 擋掩?？梢园▊鹘y(tǒng)軟和/或硬掩沖莫材料并且可以使用沉積、光刻和蝕刻而被 形成。在優(yōu)選實(shí)施例中，遮擋掩模包括光致抗蝕劑。光致抗蝕劑遮擋掩?？?以通過施加光致抗蝕劑毯層至襯底IO表面、將光致抗蝕劑層暴露于輻射圖 案、并且隨后使用傳統(tǒng)抗蝕劑顯影劑將該圖案顯影于光致抗蝕劑層中而被產(chǎn) 生。
作為替代，遮擋掩?？梢允怯惭谀２牧?。硬掩模材料包括可以通過化學(xué) 氣相沉積(CVD)和相關(guān)方法沉積的介電系統(tǒng)。典型地，硬掩模成份包括氧 化硅、碳化硅、氮化硅、碳氮化硅等。旋涂介電質(zhì)也可以用作包括但不局限 于silsequioxanes、硅氧烷、和磷硼硅玻璃的硬掩模材料(BPSG )。
阱區(qū)37、 38可以在體硅區(qū)24中通過選擇性地注入p型或n型摻雜劑至 襯底10的體硅區(qū)24而形成，其中襯底10的UTSOI區(qū)可以凈皮上述遮擋掩才莫 保護(hù)。在圖1F中所描繪的實(shí)例中，PFET體硅器件區(qū)35被注入以便提供n 型阱37并且NFET體硅器件區(qū)36被注入以便提供p型阱38。在SOI區(qū)22 中，SOI層還可以被選擇性地注入。在圖1F中所描繪的實(shí)例中，PFET SOI
區(qū)41被注入以便^是供n型溝道區(qū)并且NFET SOI區(qū)42被注入以便提供p型 溝道區(qū)。
然后，柵極導(dǎo)體疊層28、 29通過首先在襯底表面的頂上趁式沉積柵極 介電層并且隨后在柵極介電層頂上沉積柵極導(dǎo)體層而形成于SOI區(qū)22和體 硅區(qū)24內(nèi)。柵極介電層可以包括任何傳統(tǒng)柵極介電材料，例如Si02，或任 何高k柵極介電材料，例如Hf02。柵極導(dǎo)體層可以包括任何導(dǎo)電材料，例 如摻雜多晶硅。柵極導(dǎo)體和柵極介電層隨后使用傳統(tǒng)沉積、光刻、和蝕刻工 藝被蝕刻，以便提供襯底10的SOI區(qū)22和體硅區(qū)24內(nèi)的柵極導(dǎo)體疊層28、 29，如同在圖1F中所描繪的。作為替代，遮擋掩模可以被用于單獨(dú)設(shè)置SOI 區(qū)22內(nèi)的柵極導(dǎo)體疊層28和體硅區(qū)24內(nèi)的柵極導(dǎo)體疊層29。
在圖1F中所描繪的實(shí)施例中，在接下來的工藝步驟的系列中，SOI MOSFET器件隨后被選擇性地形成于SOI區(qū)22內(nèi)，而體硅區(qū)24被硬或軟 遮擋掩模所保護(hù)。例如，由構(gòu)圖的光致抗蝕劑提供的遮擋掩?？梢栽谧⑷胫?前被形成以便對(duì)于用 一摻雜劑類型摻雜的柵極導(dǎo)體和/或源極/漏極擴(kuò)散區(qū)預(yù) 先選擇SOI區(qū)22內(nèi)的襯底區(qū)。遮擋掩模施加和注入過程可以被重復(fù)以便用 不同的摻雜劑類型，例如n型或p型摻雜劑摻雜被選擇的柵極導(dǎo)體28、源極 /漏極擴(kuò)散區(qū)40、源極/漏極延伸區(qū)或暈區(qū)(未示出)。在各注入之后，遮擋 掩?？刮g劑可以使用傳統(tǒng)光致抗蝕劑剝離化學(xué)被移除。在一優(yōu)選實(shí)施例中， 構(gòu)圖和注入工藝步驟可以被重復(fù)，以便提供至少一 PFET器件41和至少一 NFET器件42，其中PFET和NFET器件41、 42被隔離區(qū)26所分離。
在注入之前，隔離體6相鄰于柵極疊層28而形成，其中隔離體的寬度 可以被調(diào)整以便補(bǔ)償p型和n型摻雜劑不同的擴(kuò)散率。另外，升高的源極和 漏極區(qū)(RSD)可以通過外延生長(zhǎng)被選擇性地生長(zhǎng)并且由于它典型地是某些 UTSOI器件降低硅化物接觸電阻的通常特征而可以存在。此外，SOI區(qū)22 內(nèi)的PFET和NFET器件可以被處理以便提供硅化物區(qū)或在超薄溝道 MOSFETS中典型地應(yīng)用的任何其它傳統(tǒng)結(jié)構(gòu)。在SOI區(qū)22內(nèi)形成器件41、 42之后，硬掩模可以從體硅區(qū)24被剝離并且另一硬掩模隨后被形成于襯底 10的SOI區(qū)的頂上留下被暴露的體硅區(qū)24。
體硅器件區(qū)24可以隨后被處理以〗更4是供與SOI區(qū)相對(duì)比在體硅襯底上 具有提高了的性能的器件。例如，體硅區(qū)24可以被處理以便提供在半導(dǎo)體 制造中典型地通常的器件，例如電阻；電容器，包括解耦電容器、平板電容
器、和深溝槽電容器；二極管；和存儲(chǔ)器件，例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM)和嵌入動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(eDRAM)。體硅區(qū)24可以包括本 體接觸50、 51。在一實(shí)例中，如同在圖1F中所描繪的，體硅區(qū)24被處理， 以便4是供具有本體襯底50、 51的MOSFETS。
在圖1F中所描繪的實(shí)施例中，體硅區(qū)24被處理，以便提供至少一p型 MOSFET35和至少一n型MOSFET36,每個(gè)都具有本體接觸50、 51，其中 p型MOSFET 35通過器件隔離區(qū)26與n型MOSFFET 36分離。相似于在 SOI區(qū)22內(nèi)形成的器件，體硅區(qū)24可以被選擇性地注入以便使用構(gòu)圖的遮 擋掩模提供p型MOSFET 35和n型MOSFET 36。
在注入之后，本體接觸50、 51被形成至襯底10的體硅區(qū)24內(nèi)的至少 一器件。體硅區(qū)24內(nèi)的各MOSFET器件35、 36的本體接觸50、 51與器件 的阱區(qū)電接觸并且通過隔離區(qū)26與MOSFET的源極和漏極區(qū)40分離。
本體接觸50、 51可以使用光刻、蝕刻和沉積而形成。更具體地，本體 接觸50、 51可以通過構(gòu)圖體硅區(qū)24內(nèi)的襯底10的一部分并且蝕刻^皮暴露 的表面而形成從而形成至至少一 MOSFET 35、 36的至少一阱區(qū)37、 36的通 路孔。蝕刻工藝可以是定向蝕刻、例如反應(yīng)離子蝕刻。在通路孔形成之后， 本體接觸50、 51隨后通過使用傳統(tǒng)工藝，例如CVD或鍍覆沉積導(dǎo)電材料進(jìn) 入通路孔而被形成。導(dǎo)電材料可以是摻雜的多晶硅或?qū)щ娊饘佟?dǎo)電金屬可 以包括，但不限于鎢、銅、鋁、4艮、金，和其合金。在優(yōu)選實(shí)施例中，至 NFET器件36的本體接觸51是p型摻雜的多晶硅并且至PFET器件35的本 體接觸50是n型摻雜的多晶硅。
現(xiàn)在轉(zhuǎn)至圖3A-3E，如上所述，在圖1F中進(jìn)行的工藝被改進(jìn)以便實(shí)現(xiàn) 替代柵極工藝從而實(shí)現(xiàn)具有拉應(yīng)力的NFET柵極疊層和壓應(yīng)力的PFET柵電 極疊層的增強(qiáng)的混合取向技術(shù)(HOT) CMOS結(jié)構(gòu)，其中應(yīng)力源是高k金屬 柵極疊層中的金屬。使用混合取向技術(shù)有益地最大化了在PFET器件中耦合 的垂直應(yīng)力性能。
圖3A和3B示出了在襯底的體硅區(qū)上方形成的犧牲柵極氧化物層。柵 極疊層包括具有覆蓋氮化物硬掩模(HM) 56和tetraethyloxysilane ( TEOS ) 層58的本征多晶硅。這形成偽柵電極結(jié)構(gòu)52。氮化物HM 56避免在硅化物 區(qū)60的沉積期間在偽柵極結(jié)構(gòu)上的硅化物形成。柵才及隔離體62也^皮形成。 圖3C示出了在表面上方和柵極隔離體62上方的氮化物停止層64的形成，
隨后進(jìn)行氧化物層66的高密度等離子體(HDP) CVD形成。
HDP CVD形成可以按照本領(lǐng)域中已知的技術(shù)。它典型地在從400 - 500 。C的溫度下進(jìn)行。HDP尤其適于填充間隙，由于它趨向于在水平表面上比在 垂直表面上沉積得更多。HDP氧化物的典型厚度可以在從30 - 200 nm的范 圍，這通常與柵極疊層的高度相同。
在圖3D和3E中，HDP CVD形成之后進(jìn)行偽柵極結(jié)構(gòu)上的氮化物HM 56 的移除，蝕刻掉偽柵電極結(jié)構(gòu)的多晶硅54 (由此剩下在HDP氧化物層66 中的開口 )，并且再沉積高k柵極氧化物(例如，Hf02)和金屬。該后面的 工藝要求在被蝕刻的開口中選擇性地形成羰基金屬襯層68、形成柵極高k 氧化物層70和金屬柵極72、和CVD金屬74 (例如鴒)。柵極金屬可以是例 如，TaN、 TiN、 TaAlN或其混合物。
柵極高k氧化物層的形成可以使用本領(lǐng)域中的許多已知技術(shù)進(jìn)行，例如 化學(xué)氣相沉積和原子層沉積。沉積的溫度可以在250和350。C的范圍之間。
對(duì)于柵極高k氧化物層的形成通常可以參考共享的美國(guó)專利申請(qǐng)US 2006/0237796，其全部?jī)?nèi)容通過引用的方式引入于此，盡管在此充分地進(jìn)行 了復(fù)述。
所使用的金屬可以根據(jù)被產(chǎn)生的柵極結(jié)構(gòu)而被選擇。例如，當(dāng)產(chǎn)生NFET 時(shí)可以使用壓縮的金屬，而當(dāng)產(chǎn)生PFET時(shí)可以使用拉伸的金屬。金屬厚度 應(yīng)當(dāng)在5和20 nm之間的范圍。這些金屬可以使用PVD在從室溫至300。C的 溫度范圍被沉積；CVD在從250至55(TC的溫度范圍進(jìn)行，或者本領(lǐng)域中已 知的其它方法。
另外，蝕刻掉偽柵電極的多晶硅54可以使用許多工藝進(jìn)行，包括RIE 技術(shù)和濕法化學(xué)技術(shù)。
可以注意到通過PVD工藝形成的TiN膜展示了沉積的大約2.7GPA (壓)，而通過CVD工藝形成的TiN膜是拉伸的，在大約2 _ 5到大約5 GPa (取決于工藝和厚度)。TaN膜的性能相似。
所得的HOT CMOS結(jié)構(gòu)展示了拉應(yīng)力NFET柵極疊層和壓應(yīng)力PFET 柵極疊層，其中應(yīng)力源是高k/金屬柵極疊層中的金屬，其中混合取向技術(shù)的 使用有益地最大化了在PFET器件中耦合的垂直應(yīng)力性能。
圖4示出了根據(jù)本發(fā)明一典型實(shí)施例的方法，該方法用于形成混合取向 技術(shù)CMOS結(jié)構(gòu)。在步驟400中SOI襯底被提供。SOI被處理以便在步驟
410中提供SOI區(qū)和體硅區(qū)。在步驟420中第一偽斥冊(cè)極疊層形成于SOI區(qū)上 并且第二偽柵極疊層形成于體硅區(qū)上。氧化物層在步驟430中形成。在步驟 440中，替代柵電極工藝被用于移除第一和第二偽柵極疊層。這留下第一和 第二開口。高介電常數(shù)柵極氧化物、金屬柵電極、和金屬填充物被沉積入開 口之一 中以便形成在步驟450中被拉應(yīng)力的NFET柵極疊層。在步驟460中， 高介電常數(shù)柵極氧化物、金屬柵極、和金屬填充物被沉積進(jìn)入另一開口以便 形成被壓應(yīng)力的PFET柵極疊層。
在上述方法中，NFET柵極疊層可以形成于(100)硅上方并且PFET柵 極疊層可以形成于(110)或(111 )硅上方。
此外，高介電常數(shù)柵極氧化物可以由Hf02形成并且使用化學(xué)氣相沉積 或原子層沉積而形成。作為替代，柵極氧化物可以由其它高介電常數(shù)材料構(gòu) 成，例如丁&205、 Ti02、 A1203、 丫203和1^205。
在上述方法中金屬柵極可以具有小于10 nm的厚度并且可以包括TiN、 Ta、 TaN、 TaCN、 TaSiN、 TaSi、 A1N、 W或Mo。在非限制性的實(shí)例中NFET 柵極疊層中的金屬包括通過等離子體氣相沉積來沉積的在壓狀態(tài)下的TaN 或TiN并且在PFET柵極疊層中的金屬包括通過化學(xué)氣相沉積來沉積的在拉 伸狀態(tài)下TaN或TiN。
此外，偽柵電極的本征多晶硅層可以使用濕法化學(xué)技術(shù)被移除。另外氧 化物層可以使用高密度等離子體化學(xué)氣相沉積而被形成。
上述方法用于集成電路芯片的制造中。
考慮到前述描迷，當(dāng)結(jié)合附圖和所附權(quán)利要求閱讀時(shí)，各種改進(jìn)和改編 對(duì)于相關(guān)領(lǐng)域的技術(shù)人員是顯見的。作為一些實(shí)例，本領(lǐng)域的技術(shù)人員可以 試圖使用其它相似或等效的材料和/或處理設(shè)備。但是，本發(fā)明的教導(dǎo)的所有 這樣和相似的改進(jìn)仍然落在本發(fā)明的范圍內(nèi)。
此外，各種公開的層厚度和厚度范圍，處理溫度，清潔和蝕刻成份等旨 在以示例的方式理解，并且不對(duì)本發(fā)明的典型實(shí)施例的實(shí)踐施加限制。
此外，本發(fā)明的實(shí)例的一些特征可以在不對(duì)應(yīng)使用其它特征的情況下被 使用而有利。這樣，前述描述應(yīng)當(dāng)考慮為僅為本發(fā)明的原理、教導(dǎo)、實(shí)例和 典型實(shí)施例的說明，而不是對(duì)其進(jìn)行限制。
權(quán)利要求
1. 一種混合取向技術(shù)COMS結(jié)構(gòu)，包括拉應(yīng)力NFET柵極疊層和壓應(yīng)力PFET堆疊，其中各柵極疊層包括高介電常數(shù)氧化物/金屬，并且其中所述拉應(yīng)力NFET柵極疊層和壓應(yīng)力PFET堆疊中的應(yīng)力源是所述高k金屬柵極疊層中的金屬。
2. 根據(jù)權(quán)利要求1的混合取向技術(shù)CMOS結(jié)構(gòu)，其中所述NFET柵極 疊層中的金屬包括在壓力狀態(tài)通過等離子氣相沉積而沉積的TaN和TiN之
3. 根據(jù)權(quán)利要求1的混合取向技術(shù)CMOS結(jié)構(gòu)，其中所述PFET柵極 疊層中的金屬包括通過在拉力狀態(tài)通過化學(xué)氣相沉積而沉積的TaN和TiN之
4. 根據(jù)權(quán)利要求1的混合取向技術(shù)CMOS結(jié)構(gòu)，其中所述NFET柵極 疊層在(100)硅上形成。
5. 根據(jù)權(quán)利要求4的混合取向技術(shù)CMOS結(jié)構(gòu)，其中所述(100)硅 是在硅襯底上生長(zhǎng)的外延硅層。
6. 根據(jù)權(quán)利要求4的的混合取向技術(shù)CMOS結(jié)構(gòu)，其中所述(100) 硅是在氧化物層上形成的硅層。
7. 根據(jù)權(quán)利要求1的混合取向技術(shù)CMOS結(jié)構(gòu)，其中所述PFET柵極 疊層在(110)或(111)硅上形成。
8. 根據(jù)權(quán)利要求7的混合取向技術(shù)CMOS結(jié)構(gòu)，其中所述(110 )或(111 ) 硅是在硅襯底上生長(zhǎng)的外延硅層。
9. 根據(jù)權(quán)利要求7的混合取向技術(shù)CMOS結(jié)構(gòu)，其中所述(110 )或(111 ) 硅是在氧化物層上方形成的硅層。
10. 根據(jù)權(quán)利要求6的混合取向技術(shù)CMOS結(jié)構(gòu)，其中所述硅具有15 nm 或更小的厚度。
11. 根據(jù)權(quán)利要求9的混合取向技術(shù)CMOS結(jié)構(gòu)，其中所述硅具有15 nm 或更小的厚度。
12. —種制造混合取向技術(shù)CMOS結(jié)構(gòu)的方法，包括 處理所述SOI襯底，以便提供SOI區(qū)和體硅區(qū)；在所述SOI區(qū)上形成第一偽柵極疊層和在體硅區(qū)上形成第二偽柵極疊層；形成氧化物層；使用替代柵極工藝，以移除所述第一和第二偽柵極，留下第一開口和第 二開口；將高介電常數(shù)柵極氧化物、金屬柵極、和金屬填充物沉積到所述開口之 一中，以形成拉應(yīng)力的NFET4冊(cè)極疊層；并且將高介電常數(shù)柵極氧化物、金屬柵極、和金屬填充物沉積到其他開口中， 以形成壓應(yīng)力的PFET柵極疊層。
13. 根據(jù)權(quán)利要求12的方法，其中所述NFET柵極疊層在(100)硅上 形成。
14. 根據(jù)權(quán)利要求12的方法，其中所述PFET柵極疊層在(110 )或(111 ) 硅之一上形成。
15. 根據(jù)權(quán)利要求12的方法，其中所述高介電常數(shù)柵極氧化物是Hf02 并且使用化學(xué)氣相沉積和原子層沉積之一形成。
16. 根據(jù)權(quán)利要求12的方法，其中所述金屬柵極具有小于10 nm的厚度。
17. 根據(jù)權(quán)利要求12的方法，其中所述氧化物層使用高密度等離子體 化學(xué)氣相沉積形成。
18. 根據(jù)權(quán)利要求12的方法，其中所述NFET柵極疊層中的金屬包括 壓力狀態(tài)中通過等離子體氣相沉積而沉積的TaN和TiN之一。
19. 根據(jù)權(quán)利要求12的方法，其中所述PFET柵極疊層中的金屬包括 拉力狀態(tài)中通過化學(xué)氣相沉積而沉積的TaN和TiN之一。
20. 根據(jù)權(quán)利要求12的方法，其中所述SOI的硅層具有15 nm或更小 的厚度。
全文摘要
本發(fā)明公開了一種混合取向技術(shù)(HOT)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)及其制造方法。所述結(jié)構(gòu)包括拉應(yīng)力NFET柵極疊層和壓應(yīng)力PFET柵極疊層，其中各柵極疊層包括高介電常數(shù)氧化物/金屬，并且其中所述拉應(yīng)力NFET柵極疊層和所述壓應(yīng)力PFET柵極疊層中的應(yīng)力源是所述高k金屬柵極疊層中的金屬。
文檔編號(hào)H01L21/84GK101388399SQ200810215388
公開日2009年3月18日 申請(qǐng)日期2008年9月11日 優(yōu)先權(quán)日2007年9月14日
發(fā)明者張立倫, 施里什·納拉西馬, 杰弗里·W·斯萊特, 維杰·納拉亞南 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司