半導體存儲器件及其制造方法

文檔序號：6904200閱讀：170來源：國知局

專利名稱：半導體存儲器件及其制造方法
技術領域：
本發(fā)明涉及半導體存儲器件及其制造技術，尤其是涉及可有效適
用于具有將氮化膜作為電荷存儲層的MONOS (Metal Oxide Nitride Oxide Semiconductor:金屬氧化物氮化物氧化物半導體)存儲單元的半導體存儲器件的技術。
背景技術：
作為能夠電寫入、電擦除的非易失性半導體存儲器件，當前，使用 EEPROM ( Electrical Erasable and Programmable Read Only Memory;電可擦可編程只讀存儲器)。以閃速存儲器為代表的非易失性半導體存儲器件的存儲單元，在MIS( Metal Oxide Semiconductor: 金屬氧化物半導體)晶體管的下方，具有由氧化膜包圍的導電性的浮置柵電極或以俘獲(trap)性絕緣膜為代表的電荷存儲區(qū)域，將電荷作為存儲信息存儲在該電荷存儲區(qū)域內，并將其作為MIS晶體管的閾值電壓讀出。
作為將俘獲性絕緣膜用作電荷存儲區(qū)域的存儲單元，有MONOS 方式的存儲單元。其中尤以1個存儲單元具有存儲柵電極和選擇柵電極這2個柵電極的分割柵型存儲單元在近年來獲得廣泛應用。分割柵型存儲單元由于將俘獲性絕緣膜用作電荷存儲區(qū)域，因此能夠離散地存儲電荷因而數(shù)據(jù)保持的可靠性優(yōu)良。而且，由于數(shù)據(jù)保持的可靠性優(yōu)良，可以使在俘獲性絕緣膜的上下形成的氧化膜薄膜化，因此具有可以使寫入、擦除動作的電壓降低等優(yōu)點。另外，通過使用分割柵型存儲單元，可以利用注入效率優(yōu)良的SSI (Source Side Injection:源極側注入)方式將熱電子注入到俘獲性絕緣膜內，因此能夠實現(xiàn)高速、低電流的寫入。而且，由于寫入、擦除動作的控制簡單，還具有能使
周邊電路為小規(guī)模的優(yōu)點。所謂俘獲性絕緣膜，是指可以存儲電荷的絕緣膜，作為一例可舉出氮化硅膜。
分割柵型存儲單元的單元結構，大致可分為圖35和圖36中示出的2種類型。在圖35所示的單元結構的第一存儲單元中，先形成選擇柵電極CG后，再形成由下部氧化膜OIb、氮化硅膜NI和上部氧化膜OIt構成的ONO膜，并以側壁間隔體的形狀形成存儲柵電極MG (例如參照專利文獻l)。與此不同，在圖36所示的單元結構的第二存儲單元中，先形成由下部氧化膜OIb、氮化硅膜NI和上部氧化膜 OIt構成的ONO膜并在其上形成了存儲柵電極MG后，再形成用于確保存儲柵電極MG和選擇柵電極CG之間的耐壓的側壁氧化膜GAP 和選擇柵電極CG的柵極絕緣膜0G。之后，以側壁間隔體的形狀形成選擇柵電極CG。
上述第一存儲單元的優(yōu)點在于，由于在存儲4冊電極MG和選褲，柵電極CG之間有ONO膜，很容易確保存儲柵電極MG和選擇柵電極 CG之間的耐壓，并可以將兩者之間的距離縮短到ONO膜的膜厚的程度。當可以縮短存儲柵電極MG和選擇柵電極CG之間的距離時，能夠減小存儲柵電極MG和選擇柵電極CG之間的下方的溝道部的隙阻，從而能夠得到比上述第二存儲單元大的讀出電流。此外，在圖35 和圖36中，符號SUB、 PW、 Srm和Drm分別表示半導體襯底、p阱區(qū)、源區(qū)和漏區(qū)。
專利文獻1:日本特開2005-123518號公報

發(fā)明內容
在分割柵型MONOS存儲單元中，當進行采用SSI方式的寫入時，存在著寫入時發(fā)生干擾的問題。此處提到的寫入時的干擾，是指如下的現(xiàn)象當選擇某個存儲單元并進行該存儲單元的寫入動作時，施加于選擇存儲單元的電壓也施加在與同一布線連接著的沒有選擇的非選擇存儲單元上，使非選擇存儲單元進行弱的寫入和弱的擦除動作，
從而使數(shù)據(jù)逐漸地丟失。在采用SSI方式的寫入中，對連接了多個存
儲單元的源區(qū)的源極線和連接了多個存儲單元的存儲柵電極的存儲柵極線的雙方都施加高電壓。因此，產生了存在著在源區(qū)和存儲柵電極的雙方都施加高電壓的非選擇存儲單元并在該非選擇存儲單元中進行將電子注入到電荷存儲區(qū)域內的弱的寫入的問題。
作為解決干擾的方法，可以考慮將連接于同一源極線和同一存儲柵極線的存儲單元數(shù)減少的方法。但是，在這種方法中，需要將1條布線分為多條，而且還需要增加用于驅動布線的驅動器數(shù)，因此將使存儲器模塊的面積增加。
本發(fā)明的目的在于，提供一種能夠在分割柵型MONOS存儲單元中使采用SSI方式進行寫入時的抗干擾性提高的技術。
本發(fā)明的上述以及其他的目的和新的特征，能夠從本i兌明書的記述和附圖中得以明確。
簡單地說明在本申請書所公開的發(fā)明中代表性技術方案的概要如下。
本發(fā)明是一種具有分割柵型MONOS存儲單元的半導體存儲器件，具有選擇用場效應晶體管的選擇柵電極、存儲用場效應晶體管的存儲柵電極、在半導體襯底和選4奪柵電極之間形成的柵極絕緣膜、在半導體襯底和存^者柵電極之間及選擇柵電才及和存儲柵電極之間形成的由下層絕緣膜、電荷存儲層和上層絕緣膜構成的層疊結構的電荷保持用絕緣膜，選擇柵電極的柵極長度方向端部之下的柵極絕緣膜的厚度，比選擇柵電極的柵極長度方向中央部之下的柵極絕緣膜的厚度厚，位于選擇柵電極和電荷存儲層之間、且最靠近半導體襯底的下層絕緣膜的厚度，為半導體襯底和電荷存儲層之間的下層絕緣膜的厚度的1.5倍以下。
本發(fā)明是一種具有分割柵型MONOS存儲單元的半導體存儲器件的制造方法，具有在半導體襯底的主面上形成選擇用場效應晶體管的柵極絕緣膜的工序、在柵極絕緣膜上形成由第一導體膜構成的選擇用場效應晶體管的選擇柵電極的工序、留下選擇柵電極之下的柵極絕緣膜而將其他區(qū)域的柵極絕緣膜除去的工序、對半導體襯底進行氧化處理以將選擇柵電極的柵極長度方向端部之下的柵極絕緣膜的厚度形成得比選擇柵電極的柵極長度方向中央部之下的柵極絕緣膜的厚度厚的工序、留下選擇柵電極之下的柵極絕緣膜而使半導體襯底的主面露出的工序、在半導體襯底的主面上形成下層絕緣膜的工序、在下層絕緣膜上形成電荷存儲層的工序、在電荷存儲層上形成上層絕緣膜的工序、在選擇柵電極的側面形成由第二導體膜構成的存儲用場效應晶體管的存儲柵電極的工序、將在選擇柵電極的一側形成的存儲柵電極除去的工序、留下在選拷，柵電極和存儲柵電極之間及存儲柵電極和半導體襯底之間形成的下層絕緣膜、電荷存儲層和上層絕緣膜而將其他的下層絕緣膜、電荷存儲層和上層絕緣膜除去的工序。
簡單地說明在本申請書所公開的發(fā)明中的代表性技術方案取得的效果如下。
在分割柵型MONOS存儲單元中，能夠不使讀出電流減低，并能使采用SSI方式進行寫入時的抗干擾性提高。而且，通過使非選擇存儲單元的抗干擾性提高，能夠減小存儲器模塊的面積。

圖1是表示本發(fā)明實施方式1的沿著與存儲柵電極正交的方向將溝道切斷后的分割柵型MONOS存儲單元的主要部分剖面圖。圖2是將圖1的a區(qū)域放大后示出的主要部分剖面圖。圖3是表示本發(fā)明實施方式1的存儲單元的陣列結構的電路圖。圖4是本發(fā)明實施方式1的選擇單元的寫入、擦除和讀出時施加于各布線(選擇柵極線、存儲柵極線、源極線和位線)的電壓條件的一例。
圖5是本發(fā)明實施方式1的將信息寫入選擇單元時施加于選擇單元、非選擇單元的各端子的電壓條件的一例。
圖6是表示本發(fā)明實施方式1的寫入選擇存儲單元的電荷的運動的存儲單元的主要部分剖面圖。
圖7是表示本發(fā)明實施方式1的存儲單元的寫入特性的曲線圖。
圖8是表示本發(fā)明實施方式1的干擾特性的曲線圖。
圖9是表示本發(fā)明實施方式1的選擇柵電極的柵極長度方向端部
之下的柵極絕緣膜的鳥嘴狀部量與閾值電壓達到-1V的干擾時間的關
系的曲線圖。
圖10是用于說明本發(fā)明實施方式1的干擾時的電子注入的機理的存儲單元的主要部分剖面圖。
圖11是表示本發(fā)明實施方式1的位于選擇柵電極和電荷存儲層之間的下層絕緣膜的厚度與存儲用nMIS的最大互導的關系的曲線圖。
圖12是本發(fā)明實施方式1的分割一冊型MONOS存儲單元的制造工序中的主要部分剖面圖。
圖13是接續(xù)圖12的存儲單元的制造工序中的與圖12相同的部位的主要部分剖面圖。
圖14是接續(xù)圖13的存儲單元的制造工序中的與圖12相同的部位的主要部分剖面圖。
圖15是接續(xù)圖14的存儲單元的制造工序中的與圖12相同的部位的主要部分剖面圖。
圖16是接續(xù)圖15的存儲單元的制造工序中的與圖12相同的部位的主要部分剖面圖。
圖17是表示本發(fā)明實施方式1的多晶硅膜及單晶硅膜的氧化速度和溫度的關系的曲線圖。
圖18是接續(xù)圖16的存儲單元的制造工序中的與圖12相同的部位的主要部分剖面圖。
圖19是接續(xù)圖18的存儲單元的制造工序中的與圖12相同的部位的主要部分剖面圖。
圖20是接續(xù)圖19的存儲單元的制造工序中的與圖12相同的部位的主要部分剖面圖。
圖21是接續(xù)圖20的存儲單元的制造工序中的與圖12相同的部位的主要部分剖面圖。圖22是本發(fā)明實施方式2的分割柵型MONOS存儲單元的制造工序中的主要部分剖面圖。
圖23是接續(xù)圖22的存儲單元的制造工序中的與圖22相同的部位的主要部分剖面圖。
圖24是接續(xù)圖23的存儲單元的制造工序中的與圖22相同的部位的主要部分剖面圖。
圖25是本發(fā)明實施方式3的分割柵型MONOS存儲單元的制造工序中的主要部分剖面圖。
圖26是接續(xù)圖25的存儲單元的制造工序中的與圖25相同的部位的主要部分剖面圖。
圖27是接續(xù)圖26的存儲單元的制造工序中的與圖25相同的部位的主要部分剖面圖。
圖28是接續(xù)圖27的存儲單元的制造工序中的與圖25相同的部位的主要部分剖面圖。
圖29是本發(fā)明實施方式4的分割柵型MONOS存儲單元的制造工序中的主要部分剖面圖。
圖30是接續(xù)圖29的存儲單元的制造工序中的與圖29相同的部位的主要部分剖面圖。
圖31是本發(fā)明實施方式5的分割柵型MONOS存儲單元的制造工序中的主要部分剖面圖。
圖32是接續(xù)圖31的存儲單元的制造工序中的與圖31相同的部位的主要部分剖面圖。
圖33是接續(xù)圖32的存儲單元的制造工序中的與圖31相同的部位的主要部分剖面圖。
圖34是接續(xù)圖33的存儲單元的制造工序中的與圖31相同的部位的主要部分剖面圖。
圖35是表示本發(fā)明人研究的分割柵型存儲單元的主要部分剖面圖。
圖36是表示本發(fā)明人研究的分割柵型存儲單元的主要部分剖面圖。
具體實施例方式
在本實施方式中，為方便起見，在其需要時分成多個部分或實施方式進行說明，但除特別指明時以外，其相互間不是無關的，而是一方與另一方的一部分或全部的變形例、細節(jié)、補充說明等有關。
另外，在本實施方式中，當提及要素的數(shù)等(包括個數(shù)、數(shù)值、量、范圍等)時，除特別指明時和在原理上明確地限定特定的數(shù)時以外，并不限定于該特定的數(shù)，既可以在特定的數(shù)以上也可以在其以下。并且，在本實施方式中，其構成要素(也包括要素步驟等)除特別指明時和從原理上明確地認為必要時等以外，當然并不一定是必要的。同樣，在本實施方式中，當提及構成要素等的形狀、位置關系等時，除特別指明時和從原理上明確地認為不是如此時以外，實際上包括與其形狀等近似或類似的。這種情況對于上述數(shù)值和范圍也是同樣的。
另外，在本實施方式中，將代表場效應型晶體管的MIS FET (Metal Insulator Semiconductor Field Effect Transistor:金屬纟色緣半導體場效應晶體管)簡略為MIS,將n溝道的MIS . FET簡略為nMIS。此外，MOSFET (Metal Oxide Semiconductor FET:金屬氧化物半導體場效應晶體管)是其柵極絕緣膜由氧化硅(Si02等)膜構成的場效應晶體管，可以包含在上述MIS的下位概念內。另外，至于本實施方式中所述的MONOS型存儲單元，當然也包含在上述MIS的下位概念內。而且，在本實施方式中，當提到氮化硅或硅氮化物時，Si3N4 當然屬于此列，^旦不只于此，可以是包含與^^圭的氮化物類似組成的絕緣膜。另外，在本實施方式中，當提到晶片時，以單晶Si ( Silicon: 珪)晶片為主，但不只于此，也可以指SOI ( Silicon On Insulator:纟色緣體外延硅)晶片、用于在其上形成集成電路的絕緣膜襯底等。其形狀也不只是圓形或大致的圓形，也可以包括正方形、長方形等。
另外，在用于說明本實施方式的所有的圖中，對具有相同功能的部分原則上標以同一符號，其重復的說明從略。以下，根據(jù)附圖詳細
說明本發(fā)明的實施方式。 (實施方式1 )
用圖1和圖2說明本發(fā)明實施方式1的分割柵型MONOS存儲單元的結構的一例。圖1是沿著與存儲柵電極正交的方向將溝道切斷后的分割柵型MONOS存儲單元的主要部分剖面圖，圖2是將圖1的a 區(qū)域放大后示出的主要部分剖面圖。
如圖l所示，半導體襯底1例如由p型單晶硅構成，導入p型雜質而形成p阱區(qū)PW。在半導體襯底1的主面(器件形成面)的活性區(qū)域上配置有本實施方式1的存儲單元MC1的選擇用nMIS (Qnc) 和存儲用nMIS (Qnm)。該存儲單元MC1的漏區(qū)Drm和源區(qū)Srm, 例如具有濃度相對較低的rT型半導體區(qū)域2ad、 2as和雜質濃度比該 n-型半導體區(qū)域2ad、 2as高的濃度相對較高的n+型半導體區(qū)域2b (LDD ( Lightly doped Drain:輕摻雜漏極)結構)。n —型半導體區(qū)域 2ad、 2as，配置在存儲單元MC1的溝道區(qū)域側，n+型半導體區(qū)域2b，配置在從存儲單元MC1的溝道區(qū)域側離開相當于n—型半導體區(qū)域 2ad、 2as的部分的位置。
在該漏區(qū)Drm和源區(qū)Srm之間的半導體襯底1的主面上，上述選擇用nMIS (Qnc)的選擇柵電極CG與上述存儲用nMIS ( Qnm ) 的存儲柵電極MG鄰接地延伸，在其延伸方向上多個存儲單元MC1 隔著在半導體襯底1上形成的元件隔離部相互鄰接。選擇柵電極CG 配置在半導體襯底1的主面的第一區(qū)域，存儲柵電極MG配置在半導體襯底1的主面的與第一區(qū)域不同的第二區(qū)域。選擇柵電極CG例如由n型多晶硅膜構成，其雜質濃度例如為2x 102Gcm —3左右，其柵極長度例如為100 150nm左右。存儲柵電極MG,例如由n型多晶硅膜構成，其雜質濃度例如為2x 10^cm」左右，其柵極長度例如為50 ~ 100nm左右。
在選擇柵電極CG、存儲柵電極MG、以及構成源區(qū)Srm和漏區(qū) Drm的一部分的n+型半導體區(qū)域2b的上面，例如形成硅化鈷、硅化鎳、硅化鈦之類的硅化物層3。在MONOS型存儲單元中，必須對選
擇柵電極CG和存儲柵電極MG這兩者供給電位，其工作速度在很大程度上取決于選褲，柵電極CG和存儲柵電極MG的電阻值。因此，最好是通過形成硅化物層3來減低選擇柵電極CG和存儲柵電極MG的電阻。硅化物層3的厚度例如為20nm左右。
在選擇柵電極CG和半導體襯底1的主面之間，設置有例如由厚 1 ~ 5nm左右的薄氧化硅膜構成的柵極絕緣膜4。因此，將選擇柵電極 CG配置在元件隔離部上和隔著柵極絕緣膜4的半導體襯底1的第一區(qū)域上。并且，柵極絕緣膜4的結構為烏嘴(birds beak)形狀，柵極絕緣膜4的柵極長度方向端部之下的厚度，形成得比柵極絕緣膜4的柵極長度方向中央部之下的厚度厚。
在柵極絕緣膜4下方的半導體襯底1的主面上，例如導入硼而形成p型半導體區(qū)域5。該半導體區(qū)域5是選擇用nMIS (Qnc)的溝道形成用的半導體區(qū)域，由該半導體區(qū)域5將選才奪用nMIS(Qnc)的閾值電壓設定為預定值。
存儲柵電極M G設置在選擇柵電極C G的側壁的一側，由層疊了下層絕緣膜6b、電荷存儲層CSL和上層絕緣膜6t的電荷保持用絕緣膜(以下，記為絕緣膜6b、 6t和電荷存儲層CSL)構成選擇柵電極 CG和存儲柵電極MG之間的絕緣。而且，將存儲柵電極MG配置在隔著絕緣膜6b、 6t和電荷存儲層CSL的半導體襯底1的第二區(qū)域上。此外，在圖1中將絕緣膜6b、 6t和電荷存儲層CSL的表述方式表示為6b/CSL/6t。
電荷存儲層CSL以其上下被夾在絕緣膜6b、 6t之間的狀態(tài)設置，例如由氮化硅膜構成，其厚度例如為5 20nm左右。對于氮化硅膜，在該膜中具有離散的陷阱能級，是具有按該陷阱能級存儲電荷的功能的絕緣膜。絕緣膜6b、 6t例如由氧化硅膜等構成，下層絕緣膜6b的厚度例如為1.5~6nm左右，上層絕緣膜6t的厚度例如為0 ~ 8nm左右。絕緣膜6b、 6t也可以由含氮的氧化硅膜構成。
在上述下層絕緣膜6b的下方，在p型半導體區(qū)域5和源區(qū)Srm 之間的半導體村底1的主面上，例如導入砷或磷而形成n型半導體區(qū)
域7。該半導體區(qū)域7是存儲用nMIS (Qnm)的溝道形成用的半導體區(qū)域，由該半導體區(qū)域7將存儲用nMIS (Qnm)的閾值電壓設定為預定值。在選擇柵電極CG和存儲柵電極MG的上方形成由氮化硅膜 8a和氧化硅膜8b構成的層間絕緣膜8，在該層間絕緣膜8上形成通到漏區(qū)Drm的接觸孔CNT。漏區(qū)Drm,通過埋入到接觸孔CNT內的塞柱PLG和沿著與在第一方向上延伸的存儲柵電極MG(或選擇柵電極CG)正交的方向即第二方向延伸的第一層布線Ml連4妾。該布線 Ml構成各存儲單元MC1的位線。
在圖2中，示出存儲單元MC1的間隙部處選擇柵電極CG的柵極絕緣膜4、下層絕緣膜6b、電荷存儲層CSL和上層絕緣膜6t的放大圖。
本實施方式1中所說明的存儲單元MC1的特征在于，選擇柵電極CG的柵極絕緣膜4的結構為鳥嘴形狀，此外，不是將位于選擇柵電極CG和電荷存儲層CSL之間的下層絕緣膜6b形成得較厚，而是設定為預定的厚度。更具體地說，(1 )選擇柵電極CG的柵極長度方向端部之下的柵極絕緣膜4的厚度(toxe),形成得比柵極長度方向中央部之下的柵極絕緣膜4的厚度(toxc)厚，(2)位于選擇柵電極CG和電荷存儲層CSL之間、且最靠近半導體襯底1 (p阱區(qū)PW) 的下層絕緣膜6b的厚度(toxs)，為位于半導體襯底1和電荷存儲層 CSL之間的下層絕緣膜6b的厚度(toxb)的1.5倍以下。在后文中，用圖3~圖11詳細說明該存儲單元MC1的陣列結構和存儲動作(寫入、寫入干擾、擦除和讀出)，用圖12~圖20詳細說明該存儲單元 MC1的制造方法。
首先，用圖3說明本發(fā)明實施方式1的分割柵型MONOS存儲單元的陣列結構的一例。圖3是表示存儲單元的陣列結構的電路圖。此外，在圖3中，為簡略起見，僅示出2x4個存儲單元。
連接各儲單元MC1的選擇柵電極CG的選擇柵極線(字線) CGLO ~ CGL3、連接存儲柵電極MG的存儲柵極線MGLO ~ MGL3和連接2個鄰接的存儲單元共用的源區(qū)Srm的源極線SLO、 SL1,分別沿第一方向平行地延伸。另外，連接存儲單元MC1的漏區(qū)Drm的位線BLO、 BL1沿第二方向、即與選擇柵極線CGLO等正交的方向延伸。此外，這些布線，不僅在電路圖上而且在各存儲單元MC1或布線的布局上都是沿上述的方向延伸。而且，選擇柵極線CGLO等可以由選擇柵電極CG構成，也可以由與選擇柵電極CG連接的布線構成。
在寫入、擦除時對源極線SLO、 SL1和存儲柵極線MGLO ~ MGL3 施加高電壓，因此連接有由高耐壓的MIS構成的升壓驅動器(圖示省略)。另外，對選擇柵極線CGLO ~ CGL3僅施加1.5V左右的低電壓，因此連接有低耐壓、高速的升壓驅動器(圖示省略)。在1條局部位線上連接16個、32個或64個存儲單元，局部位線通過選一奪局部位線的MIS連接在全局位線上，全局位線與讀出放大器連接。
在圖3所示的陣列結構中，源極線SLO、 SL1，按每一條獨立地布線，而對于存儲柵極線MGL0 MGL3，將它們多條連接在一起而作為共用的存儲柵極線MGL，但源極線SLO、 SL1和存儲柵極線 MGLO ~ MGL3也可以都是多條連接在一起而作為各自共用的源極線和存儲柵極線。在作為共用的布線的情況下，可以削減用于驅動每條線的高耐壓的驅動器數(shù)，因而可以減小芯片面積。相反，源極線SLO、 SL1和存4諸柵極線MGLO ~ MGL3也可以都是按每一條獨立地布線。在這種情況下，高耐壓的驅動器數(shù)雖然增多，但能夠縮短寫入、擦除時受干擾的時間。
以下，用圖4~圖11說明本發(fā)明實施方式1的分割柵型MONOS 存儲單元的存儲動作(寫入、寫入干擾、擦除和讀出)。圖4是上述圖3中示出的選擇單元BIT1的寫入、擦除和讀出時施加于各布線(選沖奪才冊極線CGL0 CGL3、存儲4冊極線MGL、源4及線SLO、 SL1和位線BLO、 BL1)的電壓條件的一例，圖5是將信息寫入上述圖3中示出的選擇單元BIT1時施加于選擇單元BIT1、非選擇單元DISTA、 DISTB、 DISTC的各端子的電壓條件的一例，圖6是表示寫入選擇存儲單元的電荷的運動的存儲單元的主要部分剖面圖，圖7是表示存儲單元的寫入特性的曲線圖，圖8是表示干擾特性的曲線圖，圖9是表
示選擇柵電極的柵極長度方向端部之下的柵極絕緣膜的鳥嘴狀部的量與閾值電壓達到-1V的干擾時間的關系的曲線圖，圖IO是用于說明干擾時的電子注入的機理的存儲單元的主要部分剖面圖，圖11是表示位于選擇柵電極和電荷存儲層之間的下層絕緣膜的厚度與存儲
用nMIS的最大互導的關系的曲線圖。此處，將對電荷存儲層CSL的電子的注入定義為"寫入"，將空穴的注入定義為"擦除"。對"寫入"和"寫入干擾"進行說明。
寫入利用所謂的SSI方式進行。非選擇單元DISTA是與選擇單元BIT1連接于同一存儲柵極線MGL、源極線SLO和選擇柵極線CGL1 的存儲單元，非選擇單元DISTB、 DISTC是與選擇單元BIT1連接于同一存儲柵極線MGL、源極線SLO的存儲單元。
如圖4和圖5所示，使施加于選擇單元BIT1的源區(qū)Srm的電壓 Vs為5V、施加于存儲柵電極MG的電壓Vmg為IOV、施加于選擇柵電極CG的電壓Vsg為IV。而且，施加于漏區(qū)Drm的電壓Vd控制為〗吏寫入時的溝道電流為一定的設定值。此時的電壓Vd由溝道電流的i殳定值和選4奪用MIS (Qnc)的閾值電壓決定，例如在lpA的i殳定電流值下為0.4V左右。施加于p阱區(qū)PW的電壓Vwell為0V。
在圖6中示出對選擇單元BIT1施加寫入電壓時的電荷的運動。通過對選擇柵電極CG施加比漏區(qū)Drm大的電壓而4吏選擇用MIS (Qnc )為導通狀態(tài)并對源區(qū)Srm施加正的高電壓，^f吏電子乂人漏區(qū)Drm 流向源區(qū)Srm。在溝道區(qū)域中流過的該電子，在選擇柵電極CG和存儲柵電極MG的邊界附近之下的溝道區(qū)域(源區(qū)Srm和漏區(qū)Drm之間) 一皮加速而變?yōu)闊犭娮?。然后，熱電子由施加于存儲柵電極MG的正電壓吸引到存儲柵電極MG并注入到存儲柵電極MG之下的電荷存儲層CSL中。所注入的熱電子，由電荷存儲層CSL中的陷阱能級俘獲，其結果是，電子被存儲到電荷存儲層CSL內而使存儲用nMIS (Qnm)的閾值電壓升高。
在受到寫入干擾的非選擇單元DISTA中，使施加于源區(qū)Srm的電壓Vs為5V、施加于存4諸4冊電4及MG的電壓Vmg為IOV、施加于
選擇柵電極CG的電壓Vsg為10V,施加與選擇單元BIT1相同的電壓。施加于漏區(qū)Drm的電壓Vd與選擇單元BIT1不同，是比施加于選褲，柵電極CG的電壓Vsg大的1.5V。通過對漏區(qū)Drm施加比選擇柵電極CG大的電壓，使選擇用nMIS (Qnc)為截止狀態(tài)，從而將寫入禁止。
在受到寫入干擾的非選擇單元DISTB、 DISTC中，使施加于源區(qū) Srm的電壓Vs為5V、施加于存儲柵電極MG的電壓Vmg為10V, 施加與選擇單元BIT1相同的電壓。施加于選擇柵電極CG的電壓Vsg 為非選擇的0V，施加于漏區(qū)Drm的電壓Vd,如果是與選才奪單元BIT1 連接于同一位線BLO的非選擇單元則施加0.4V,如果是與選擇單元 BIT1連接于同一位線BL1的非選4奪單元則施加1.5V。通過使施加于漏區(qū)Drm的電壓Vd比施加于選擇柵電極CG的電壓Vsg大，使選擇用nMIS (Qnc)為截止狀態(tài)，從而將寫入禁止。
在圖7和圖8中分別示出本實施方式1的存儲單元的寫入特性和干擾特性。為進行比較，在這2個圖中，還示出在選擇用nMIS(Qnc) 的柵極絕緣膜4上沒有鳥嘴狀部的存儲單元(以下，記為以往的存儲單元)的寫入特性和干擾特性。圖7和圖8中，示出選擇用nMIS( Qnc) 的柵極絕緣膜4上有鳥嘴狀部、選擇柵電極CG的柵極長度方向中央部之下的柵極絕緣膜4的厚度(toxc)為2nm、選擇柵電極CG的柵極長度方向端部之下的柵極絕緣膜4的厚度(toxe)為2.5nm的本實施方式1的存儲單元A、選擇用nMIS ( Qnc )的柵極絕緣膜4上有鳥嘴狀部、選擇柵電極CG的柵極長度方向中央部之下的柵極絕緣膜4 的厚度(toxc)為2nm、選擇柵電極CG的柵極長度方向端部之下的柵極絕緣膜4的厚度(toxe )為3nm的本實施方式1的存儲單元B、選擇用nMIS的柵極絕緣膜上無鳥嘴狀部、柵極絕緣膜的厚度為2nm 的以往的存儲單元C的各自的特性。
如圖7所示，無論是本實施方式1的存儲單元A、 B還是以往的存儲單元C,寫入速度大體上沒有區(qū)別。即，寫入速度幾乎與選擇柵電極CG的柵極絕緣膜4的厚度無關?？梢哉J為，這是由于在寫入中
注入的電子從漏區(qū)Drm供給、而該電子的供給量不受選擇柵電極CG 的鳥嘴狀部的影響。
與此不同，如圖8所示，在干擾特性中，施加于選擇柵電極CG 的電壓Vsg為IV的非選擇單元DISTA和施加于選擇4冊電極CG的電壓Vsg為0V的非選擇單元DISTB、 DISTC兩者，隨著選擇柵電極 CG的柵極長度方向端部之下的柵極絕緣膜4的厚度(toxe)的增加，都可以抑制閾值電壓的升高。即，通過在選擇柵電極CG的柵極長度方向端部之下形成鳥嘴狀部，抗干擾性提高。
在圖9中示出選擇柵電極CG的柵極長度方向端部之下的柵極絕緣膜4的鳥嘴狀部的量與閾值電壓達到-IV的干擾時間的關系。將選擇柵電極CG的柵極長度方向中央部之下的柵極絕緣膜4的厚度 (toxc)與選拷"敗電極CG的柵極長度方向端部之下的柵極絕緣膜4 的厚度(toxe)之差作為鳥嘴狀部的量。
如圖9所示可以看出，當鳥嘴狀部的量增大時，到使閾值電壓升高1V的時間延長，因而抗干擾性提高。當鳥嘴狀部的量為0.5nm以上時，抗干擾性急劇提高。
在圖10中示出干擾時的電子注入的^/L理。在施加了上述圖5的千擾電壓的情況下，由于對存儲柵電極MG施加正電壓并在存儲柵電極MG之下形成溝道區(qū)域，施加于源區(qū)Srm的5V的高電壓加到選擇柵電極CG的端部附近。比施加于選擇柵電極CG的電壓Vsg ( IV或 OV)大的電壓，進一步施加在選擇柵電極CG的柵極長度方向端部之下的柵極絕緣膜4的下邊，因此流過所謂的GIDL( Gate Induced drain Leakage:柵極感應的漏極漏泄)電流。該GIDL電流由在選擇柵電極 CG的柵極長度方向端部之下的半導體襯底1 (半導體區(qū)域5)中生成的電子空穴對構成，因此其中的電子被施加于源區(qū)Srm和存儲柵電極 MG的正的高電壓吸引而注入到電荷存4諸層CSL中。在上述圖8所示的干擾特性中，施加于選擇柵電極CG的電壓Vsg為OV的非選擇單元DISTB、 DISTC的閾值電壓的升高比施加于選擇柵電極CG的電壓 Vsg為IV的非選擇單元DISTA大，可以認為干擾的電子注入不是由
漏區(qū)Drm和源區(qū)Srm之間的溝道電流而是由選擇柵電極CG之下的 GIDL電流引起的。當形成鳥嘴狀部時，使生成電子空穴對的部位的上方的柵極絕緣膜4上的垂直方向電場減小，其結果是，GIDL電流減少，因此抗干擾性提高。
以下，對"擦除"進行說明。
如上述圖4的"擦除"欄所示，擦除按照以下任何一種方式進行，即由BTBT ( Band-To-Band Tunneling:帶間隧道)現(xiàn)象產生空穴并進行電場加速而將熱空穴注入到電荷存儲層CSL中的BTBT擦除、由FN ( Fowler-Nordheim:富勒-諾德哈姆)隧道效應將空穴從存儲柵電極MG或半導體襯底1注入到電荷存儲層CSL中的FN擦除。
在進行BTBT擦除的情況下，使施加于存儲柵電極MG的電壓 Vmg為-6V、施加于源區(qū)Srm的電壓Vs為6V、施加于選4奪4冊電^L CG的電壓Vsg為OV，漏區(qū)Drm為浮置狀態(tài)。對p阱區(qū)PW施加OV (Vwell)。當施加上述電壓時，由源區(qū)Srm和存4諸4冊電才及MG之間的電壓在源區(qū)Srm的端部根據(jù)BTBT現(xiàn)象生成的空穴，由施加于源區(qū) Srm的高電壓加速而變成熱空穴，由施加于存儲柵電極MG的高電壓將熱空穴吸引到存儲柵電極MG的方向，并注入到電荷存儲層CSL 中。所注入的熱空穴由電荷存儲層CSL中的陷阱能級俘獲，使存儲用nMIS (Qnm)的閾值電壓降低。
在進行從存儲柵電極MG注入空穴的FN擦除的情況下，為了易于產生空穴的FN隧道效應注入，在上述圖1所示的存4諸單元MCI 中使上層絕緣膜6t的厚度為3nm以下、或設為沒有上層絕緣膜6t的結構。在有上層絕緣膜6t的結構的情況下，為了更容易注入空穴，可以形成為在上層絕緣膜6t之間插入厚lnm左右的氮化硅膜或非晶型硅膜的結構。而在沒有上層絕緣膜6t的結構的情況下，為了更容易注入空穴，可以設電荷存儲層CSL為使用了氧化硅膜的結構、或從半導體襯底側依次層疊了氮化硅膜和氧氮化硅膜的結構。作為從存儲柵電極MG注入空穴的FN擦除的施加電壓，使施加于存儲柵電極MG 的電壓Vmg為15V、使其他的施加于源區(qū)Srm的電壓Vs、施加于選
擇柵電極CG的電壓Vsg、施加于漏區(qū)Drm的電壓Vd、施加于p阱區(qū)PW的電壓Vwell為0V。當施加上述電壓時，由于FN隧道效應4吏空穴從存儲柵電極MG注入到電荷存儲層CSL中。此外，還將寫入時存儲在電荷存儲層CSL中的電子吸引到存儲柵電極MG。
在進行從半導體襯底1注入空穴的FN擦除的情況下，為了易于引起空穴的FN隧道效應注入，在上述圖1的存儲單元MC1中，使下層絕緣膜6b為3nm以下的膜厚、或為了更易于注入空穴而形成為在下層絕緣膜6b之間插入厚1 nm左右的氮化硅膜或非晶型硅膜的結構。作為從半導體襯底1注入空穴的FN擦除的施加電壓，使施加于存儲柵電極MG的電壓Vmg為-15V、使其他的施加于源區(qū)Srm的電壓Vs、施加于選擇柵電極CG的電壓Vsg、施加于漏區(qū)Drm的電壓 Vd、施加于p阱區(qū)PW的電壓Vwell為0V。當施加上述電壓時，由于FN隧道效應使空穴從半導體襯底1注入到電荷存儲層CSL中。此
以下，對"讀出"進行說明。
如上述圖4的"讀出"欄所示，在讀出中，有使電流沿著與寫入相反的方向流過而進行讀出和使電流沿著相同方向流過而進行讀出的2種方法。如上述圖4所示，在使電流沿著與寫入相反的方向流過而進行讀出的情況下，4吏施加于漏區(qū)Drm的電壓Vd為1.5V、施加于源區(qū)Srm的電壓Vs為OV、施加于選擇柵電極CG的電壓Vsg為1.5V、施加于存儲柵電極MG的電壓Vmg為1.5V。在使電流沿著與寫入相同的方向流過而進行讀出的情況下，將施加于漏區(qū)Drm的電壓Vd和施加于源區(qū)Srm的電壓Vs交換，分別為OV、 1.5V。
讀出時施加于存4諸4冊電極MG的電壓Vmg, i殳定在寫入狀態(tài)下的存儲用nMIS( Qnm )的閾值電壓和擦除狀態(tài)下的存儲用nMIS( Qnm ) 的閾值電壓之間。如將寫入狀態(tài)和擦除狀態(tài)的閾值電壓分別設定為 4V和-1V，則上述讀出時的Vmg為兩者的中間值。由于為中間值，在數(shù)據(jù)保持中無論是寫入狀態(tài)的閾值電壓降低2V、或者是擦除狀態(tài) 的閾值電壓升高2V，都能判別寫入狀態(tài)和擦除狀態(tài)，因而擴大了數(shù)
據(jù)保持特性的范圍。如果使擦除狀態(tài)的存儲單元MC1的閾值電壓足夠低，也可以使讀出時的電壓Vmg為0V。通過4吏讀出時的電壓Vmg 為0V,可以避免讀出干擾、即因對存儲4冊電極MG的電壓施加而引起的閾值電壓的變化。
在本實施方式1的存儲單元MC1中，在使選擇柵電極CG的柵極絕緣膜4形成鳥嘴狀部的氧化工序中，在選擇柵電極CG的側面形成厚的絕緣膜，如果在完成了存儲單元MC1時還留有該絕緣膜，則將使讀出電流減小。
在圖11中示出位于選擇柵電極CG和電荷存儲層CSL之間、且最靠近半導體襯底1的下層絕緣膜6b的厚度(toxs)與存儲用nMIS (Qnm)的最大互導的關系。以厚度(toxs)與厚度(toxb )之比進行表示，其中，所述厚度(toxs)是位于選擇柵電極CG和電荷存儲層CSL之間、且最靠近半導體襯底1的下層絕緣膜6b的厚度，所述厚度(toxb)是位于半導體襯底1和選擇柵電極CG之間的下層絕緣膜6b的厚度。存儲用nMIS (Qnm)的最大互導，表示其值越大取出的讀出電流越大，位于選擇柵電極CG與電荷存儲層CSL之間、并以最靠近半導體村底1的下層絕緣膜6b的厚度(toxs)與位于半導體襯底1與電荷存儲層CGL之間的下層絕緣膜6b的厚度(toxb )之比toxs /toxb為1時的值來進行標準化。
從圖11可以看出，如果位于選擇柵電極CG和電荷存儲層CSL 之間、且最靠近半導體襯底1的下層絕緣膜6b的厚度(toxs)與位于半導體襯底1和電荷存儲層CSL之間的下層絕緣膜6b的厚度(toxb) 之比toxs/toxb為1.5倍以下，就可以確保大的互導，因而能得到大的讀出電流。但是，當上述比值toxs/toxb為1.5倍以上時，互導減小，因而使讀出電流減小。如將選擇柵電極CG和存儲柵電極MG之間的距離拉大，在兩電極之間之下的溝道區(qū)域上就將出現(xiàn)一個難于受到選擇柵電極CG和存儲柵電極MG的電壓影響的區(qū)域，該區(qū)域擴大將使兩電才及之間之下的溝道區(qū)域的電阻分量增加，因此，會4吏讀出電流減
以上，在上述圖4和圖5中示出了存儲器動作的電壓條件，但這些條件只是一例，本發(fā)明并不限定于使用此處示出的數(shù)值。
以下，用圖12~圖21說明本發(fā)明實施方式1的分割柵型MONOS 存儲單元的制造方法的一例。圖12~圖16、圖18~圖21是半導體器件制造工序中的存儲單元的主要部分剖面圖，示出與上述圖l所示的存儲單元的主要部分剖面圖相同的部位，圖17是表示多晶硅和單晶硅的氧化速度與溫度的關系的曲線圖。
首先，如圖12所示，準備例如由具有1 10Q 'cm左右的電阻率的p型單晶硅構成的半導體襯底(在該階段是稱為半導體晶片的平面略呈圓形的半導體的薄板)1。然后，在半導體襯底1的主面上，形成例如溝型的元件隔離部SGI和配置成由其包圍的活性區(qū)域等。即在半導體襯底l的預定部位上形成了隔離溝后，在半導體襯底1的主
面上，淀積例如由氧化硅膜構成的絕緣膜，進一步用CMP( Chemical Mechanical Polishing;化學機械拋光)法等研磨絕緣膜，使該絕緣膜 1^又留在隔離溝內，乂人而形成元件隔離部SGI。
然后，通過用離子注入法等以預定的能量將預定的雜質有選擇地導入到半導體襯底1的預定部分，形成埋入n阱區(qū)NW和p阱區(qū)PW。接著，通過將p型雜質、例如硼對半導體襯底1的主面進行離子注入，形成選擇用nMIS (Qnc)的溝道形成用的p型半導體區(qū)域5。這時的 p型雜質離子的注入能量例如為20KeV左右，摻雜量例如為1.5 x 1()i3cm-2左右。
接著，通過對半導體襯底1進行氧化處理，在半導體襯底1的主面上，形成例如由氧化硅膜構成的厚1 ~ 5nm左右的柵極絕緣膜4。接著，在半導體襯底1的主面上，淀積由例如具有2x 102、111-3左右的雜質濃度的多晶硅膜構成的第一導體膜9。作為示例，該第一導體膜9可以用CVD ( Chemical Vapor Deposition:化學汽相淀積)法形成、其厚度例如為150~ 250nm左右。
接著，如圖13所示，通過將抗蝕劑圖案作為掩膜對上述第一導體膜9進行加工，形成選擇用柵電極CG。選擇用柵電極CG的柵極
長度，例如為100 150nm左右。選擇用柵電極CG，沿圖面的縱深方向延伸，并且是線狀的圖案。該圖案例如相當于上述圖3中示出的存儲單元的陣列結構中的選擇柵極線CGL0 CGL3。接著，例如用氫氟酸水溶液將露出的柵極絕緣膜4除去。
接著，如圖14所示，通過對半導體襯底1進行濕式氧化處理，在半導體襯底i的主面上，形成例如4nm左右厚度的氧化硅膜 WETOa。濕式氧化處理的溫度例如為750°C。當進行濕式氧化處理時，選擇用柵電極CG的側面的多晶硅膜被增速氧化，在選擇用柵電極CG 的側面形成吊鐘型的氧化硅膜WETOb。并且，當進行濕式氧化處理時，還在選擇柵電極CG和半導體襯底1 (半導體區(qū)域5)之間的柵極長度方向端部之下的柵極絕緣膜4上形成鳥嘴狀部。根據(jù)上述濕式氧化處理的條件，可以使選擇柵電極CG的柵極長度方向端部之下的柵極絕緣膜4的厚度(toxe)比柵極長度方向中央部之下的柵極絕緣膜4的厚度(toxc)厚lnm左右。也可以不用濕式氧化處理，而用干式氧化處理。干式氧化處理與濕式氧化處理相比較難形成鳥嘴狀部，因此氧化量要比濕式氧化處理多。例如將干式氧化處理進行到在半導體襯底1的主面上形成6nm左右厚度的氧化^ 圭膜WETOa。干式氧化處理的溫度例如為800°C。在進行干式氧化處理的情況下，選擇用柵電極CG的側面的多晶硅膜在側面內以大致相同的速度氧化。
接著，如圖15所示，例如通過使用氫氟酸水溶液的濕蝕刻法，對氧化硅膜WETOa、 WETOb進行蝕刻，留下氧化硅膜WETOb的一部分。這時，殘留在圖中以b區(qū)域示出的選擇用柵電極CG的側面的下部的氧化硅膜WETOb的厚度，控制為在后面形成的電荷保持用絕緣膜的下層絕緣膜6b的厚度以下。也可以將氧化硅膜WETOb蝕刻到使選擇用柵電極CG的側面的下部露出為止。通過上述蝕刻，使氧化硅膜WETOb留在選4奪用柵電極CG的側面的中央部，^旦這并不會使存儲單元MC1的電特性受到影響。接著，通過將選擇用柵電極CG 和抗蝕劑圖案作為掩膜將n型雜質、例如砷或磷對半導體襯底1的主面進行離子注入，形成存儲用nMIS的溝道形成用的n型半導體區(qū)域
7。這時的n型雜質離子的注入能量例如為25KeV左右，摻雜量例如為6.5 x 10^cm—2左右。
接著，如圖16所示，在半導體襯底1的主面上，依次淀積例如由氧化硅膜構成的下層絕緣膜6b、由氮化硅膜構成的電荷存儲層CSL 和由氧化硅膜構成的上層絕緣膜6t。作為示例，下層絕緣膜6b可以用ISSG( In- Situ Stream Generation )氧化法形成、其厚度例如為1.5 ~ 6nm左右，電荷存儲層CSL可以用CVD法形成、其厚度例如為5 20nm左右，上層絕緣膜6t可以ISSG氧化法或用CVD法形成、其厚度例如為0 8nm左右。
之所以對下層絕緣膜6b的成膜采用ISSG氧化法，是因為即使是高溫也能以大致相同的速度對構成半導體襯底1的單晶硅和構成選擇用柵電極CG的多晶硅膜進行氧化。在圖17中示出采用了濕氧化法、干氧化法和ISSG氧化法的多晶硅的氧化速度和單晶硅的氧化速度之比。在900。C的氧化溫度下，如釆用濕氧化法和干氧化法，則多晶硅與單晶硅相比以3倍以上的速度氧化，當采用ISSG氧化法時，可以使多晶硅和單晶硅以大致相同的速度進行氧化。
因此，可以^吏位于選擇柵電極CG的側面、且最靠近半導體襯底 1的下層絕緣膜6b的厚度(toxs)與半導體襯底1上面的下層絕緣膜 6b的厚度(toxb)大致相同，因此，像用圖11說明過的那樣，可以不使存儲單元MC1的讀出電流減低。而且，在ISSG氧化法中，還具有如下優(yōu)點，即已經在表面上形成了氧化膜的硅中作為氧化晶種的活性氧化基很難到達硅的表面，因此很難再進行氧化。因此，即使氧化硅膜WETOb在上述圖15中以b區(qū)域示出的選擇用柵電極CG的側面的下部留有與下層絕緣膜6b大致相同的厚度，在ISSG氧化中也不會使氧化硅膜WETOb增加很多，因而可以抑制讀出電流的減少。當使氧化溫度升高到接近IOO(TC時，即使是用干氧化法也不會在選擇用柵電極CG的側面形成厚的氧化膜，可以形成下層絕緣膜6b。氧化溫度高雖然會引起雜質的擴散，但是，由于可以使用分批式的氧化裝置，可以實現(xiàn)高的生產率。
構成絕緣膜6b、 6t和電荷存儲層CSL的各膜的結構，因要制造的半導體器件的使用方法而不同，因此，此處只是舉例示出代表性的結構和值，但并不限定于上述結構和值。
接著，在半導體襯底1的主面上，淀積由例如具有2xl02Gcm-3 左右的雜質濃度的多晶硅膜構成的第二導體膜10a。作為示例，該第二導體膜10a可以用CVD法形成、其厚度例如為50 100nm左右。
接著，如圖18所示，通過用各向異性的干蝕刻法對上述第二導體膜10a進行深腐蝕，在選擇用柵電極CG的兩個側面上隔著絕緣膜 6b、 6t和電荷存儲層CSL形成側壁10。圖中雖然省略，但將抗蝕劑圖案作為掩膜對第二導體膜10a進行加工，在后面的形成與存儲柵電極MG連接的接觸孔的區(qū)域上形成引出部。而且，在該側壁10的形成工序中，將上層絕緣膜6t作為蝕刻阻擋層對第二導體膜10a進行深腐蝕，但為了使上層絕緣膜6t及其下邊的電荷存儲層CSL不會因深腐蝕而受到傷損，最好設定低傷損的蝕刻條件。當上層絕緣膜6t和電荷存儲層CSL受到傷損時，將會發(fā)生電荷保持特性惡化等的存儲單元的特性惡化。
接著，將抗蝕劑圖案Rl作為掩膜，對從掩模露出的側壁10進行蝕刻，僅在選擇4冊電極CG的側面的一側形成由側壁10構成的存儲柵電極MG。存儲柵電極MG的柵極長度，例如為50~ 100nm左右。
接著，如圖19所示，在將抗蝕劑圖案R1除去后，有選擇地對其他區(qū)域的絕緣膜6b、 6t和電荷存儲層CSL進行蝕刻，留下選擇柵電極CG和存儲柵電極MG之間及半導體襯底1和存儲柵電極MG之間的絕緣膜6b、 6t和電荷存儲層CSL。
接著，在形成了其端部位于選4奪柵電極CG的頂面而覆蓋與存儲柵電極MG相反一側的選擇柵電極CG的一部分的抗蝕劑圖案后，通過將選擇柵電極CG、存儲柵電極MG和抗蝕劑圖案作為掩才莫而將n 型雜質、例如砷對半導體襯底1的主面進行離子注入，在半導體襯底 1的主面上相對于存儲柵電極MG自對準地形成n —型半導體區(qū)域2as。這時的雜質離子的注入能量例如為5KeV左右，摻雜量例如為lx
10"cm'2左右。
接著，在形成了其端部位于選擇柵電極CG的頂面而覆蓋存儲柵電極MG側的選擇柵電極CG的一部分和存儲柵電極MG的抗蝕劑圖案后，通過將選擇柵電極CG、存儲柵電極MG和抗蝕劑圖案作為掩模而將n型雜質、例如砷對半導體襯底1的主面進行離子注入，在半導體襯底1的主面上相對于選擇柵電極CG自對準地形成rT型半導體區(qū)域2ad。這時的n型雜質離子的注入能量例如為7KeV左右，摻雜量例如為1 x 1015cm—2左右。
此處，先形成n —型半導體區(qū)域2as、然后再形成rT型半導體區(qū)域 2ad， ^旦也可以先形成n —型半導體區(qū)域2ad、然后再形成n —型半導體區(qū)域2as，還可以同時形成n —型半導體區(qū)域2as、 2ad。另外，也可以在形成iT型半導體區(qū)域2ad的n型雜質的離子注入后接著將p型雜質、例如硼對半導體襯底1的主面進行離子注入，形成包圍n—型半導體區(qū)域2as、 2ad的下部的p型半導體區(qū)域。p型雜質離子的注入能量例如為20KeV左右,摻雜量例如為2.5 x 1013^11_2左右。
接著，如圖20所示，在半導體襯底1的主面上，用等離子體CVD 法淀積了例如由氧化硅膜構成的厚80nm左右的絕緣膜后，通過用各向異性的干蝕刻法對其進行深腐蝕，分別在選擇柵電極CG的一個側面和存儲柵電極MG的一個側面上形成側壁11。側壁11的間隔長度，例如為60nm左右。由此，可以由側壁11將選擇柵電極CG與半導體襯底1之間的柵極絕緣膜4的露出的側面、以及存儲柵電極MG與半導體襯底1之間的絕緣膜6b、 6t和電荷存儲層CSL的露出的側面覆蓋。
接著，通過將側壁11作為掩模而將n型雜質、例如砷和磷對半導體襯底1的主面進行離子注入，在半導體襯底1的主面上相對于選才奪柵電極CG和存儲柵電極MG自對準地形成n+型半導體區(qū)域2b。這時的n型雜質離子的注入能量例如為50KeV左右，摻雜量例如為4 xlO"cm^左右，磷離子的注入能量例如為40KeV左右，摻雜量例如為5 x 1013^11-2左右。由此，形成了由iT型半導體區(qū)域2ad和n+型半
導體區(qū)域2b構成的漏區(qū)Drm、由n —型半導體區(qū)域2as和n+型半導體區(qū)域2b構成的源區(qū)Srm。
接著，如圖21所示，在選擇柵電極CG和存儲柵電極MG的頂面、以及n+型半導體區(qū)域2b的表面上，利用自對準法、例如自對準硅化物(Salicide: Self Align silicide )工藝例如形成硅化鈷(CoSi2) 層12。首先，在半導體襯底1的主面上用濺射法淀積鈷膜。接著，通過對半導體襯底i進行采用了 RTA (Rapid Thermal Anneal:快速熱退火)法的熱處理，使鈷膜與構成選擇柵電極CG的多晶硅膜及構成存儲柵電極MG的多晶硅膜、鈷膜與構成半導體襯底1 (n+型半導體區(qū)域2b)的單晶硅起反應，從而形成珪化鈷層12。之后，將未反應的鈷膜除去。通過形成硅化鈷層12,可以減低硅化鈷層12與在其上部形成的塞柱等的接觸電阻，同時還可以減低選擇柵電極CG、存儲柵電極MG、源區(qū)Srm和漏區(qū)Drm本身的電阻。
接著，在半導體襯底1的主面上，用CVD法形成例如由氮化硅膜8a和氧化硅膜8b構成的層間絕緣膜8。接著，在層間絕緣膜8上形成了接觸孔CNT后，在接觸孔CNT內形成塞柱PLG。塞柱PLG，具有例如由鈦和氮化鈦的層疊膜構成的相對較薄的阻擋膜和形成為由該阻擋膜包圍的由鎢或鋁等構成的相對較厚的導體膜。然后，通過在層間絕緣膜8上形成例如由鵠、鋁或銅等構成的第一布線層Ml，大致完成上述圖1中示出的存儲單元MC1。在這之后，通過通常的半導體器件的制造工序，制造半導體器件。
這樣，按照本實施方式1,通過將選擇柵電極CG的柵極長度方向端部之下的柵極絕緣膜4的厚度(toxe)形成得比柵極長度方向中央部之下的柵極絕緣膜4的厚度(toxc)厚并使位于選擇柵電極CG 和電荷存儲層CSL之間、且最靠近半導體襯底1的下層絕緣膜6b的厚度為位于半導體襯底1和電荷存儲層CSL之間的下層絕緣膜6b的厚度的1.5倍以下，可以不使讀出電流減低，并能使采用SSI方式的寫入時的非選擇存儲單元的抗干擾性提高。而且，由于使非選擇存儲單元的抗干擾性提高，可以減小存儲模塊的面積。(實施方式2)
在本實施方式2中，說明選擇用nMIS的柵極絕緣膜的形成方法與上述實施方式1不同的分割柵型MONOS存儲單元的制造方法的一例。用圖22~圖24說明本實施方式2的分割柵型MONOS存儲單元的制造方法。圖22~圖24是半導體器件的制造工序中的存儲單元的主要部分剖面圖，作為本實施方式2的分割柵型MONOS存儲單元的陣列結構和工作條件，與上述實施方式l相同。此外，除形成選擇用 nMIS的柵極絕緣膜的工序以外的制造過程，與上述實施方式1的存儲單元MC1的制造過程相同，因此將其說明省略。
像上述實施方式1中用上述圖13說明過的那樣，在形成了選擇用柵電極CG后，例如用氫氟酸水溶液將露出的柵極絕緣膜4除去。這時，如圖22所示，對選擇柵電極CG的4冊極長度方向端部之下的柵極絕緣膜4進行大約預定距離的側向蝕刻。從選4奪柵電極CG的柵極長度方向端部除去的距離例如為3~20nm。
接著，如圖23所示，通過對半導體襯底1進行干式氧化處理或 ISSG氧化處理，在半導體襯底1的主面上，形成例如4nm左右的厚度的氧化硅膜DRYO。干式氧化處理的溫度例如為800°C、 ISSG氧化處理的溫度例如為900°C。當在使選擇柵電極CG的柵極長度方向端部之下露出的狀態(tài)下進行氧化處理時，即使采用與濕式氧化處理相比較難形成鳥嘴狀部的干式氧化處理和ISSG氧化處理，也能高效率地形成鳥嘴狀部。另外，在干式氧化處理和ISSG氧化處理中，很難使選擇柵電極CG的側面的多晶硅膜增速氧化，因而不會形成在濕式氧化處理中形成的選擇用柵電極CG的側面的吊鐘型的氧化硅膜。
接著，如圖24所示，例如通過^f吏用氫氟酸水溶液的濕蝕刻法，對氧化硅膜DRYO進行蝕刻。這時，殘留在選擇用柵電極CG的側面的下部的氧化硅膜DRYO的厚度，控制為在后面形成的電荷保持用絕緣膜的下層絕緣膜6b的厚度以下。也可以將氧化硅膜DRYO蝕刻到使選擇用柵電極CG的側面的下部露出為止。接著，通過將選擇用柵電極CG和抗蝕劑圖案作為掩膜將n型雜質、例如砷或磷對半導體
襯底1的主面進行離子注入，形成存儲用nMIS (Qnm)的溝道形成用的n型半導體區(qū)域7。
這樣，按照實施方式2，由于可以在選擇柵電極CG的柵極長度方向端部之下的柵極絕緣膜4上形成鳥嘴狀部，因此能夠取得與上述實施方式l同樣的效果。而且，在形成鳥嘴狀部時，采用了干式氧化處理或ISSG氧化處理，因此，不會像上述實施方式1那樣在選擇用柵電極CG的側面形成吊鐘型的氧化硅膜，所以能夠抑制選擇用柵電極CG的形狀或尺寸的變化。 (實施方式3 )
在本實施方式3中，說明選擇用nMIS的柵極絕緣膜的形成方法與上述實施方式1、 2不同的分割柵型MONOS存儲單元的制造方法的一例。用圖25~圖28說明本實施方式3的分割柵型MONOS存儲單元的制造方法。圖25~圖28是半導體器件的制造工序中的存儲單元的主要部分剖面圖，作為本實施方式3的分割柵型MONOS存儲單元的陣列結構和工作條件與上述實施方式1相同。此外，除形成選擇用nMIS的柵極絕緣膜的工序以外的制造過程，與上述實施方式1的存儲單元MC1的制造過程相同，因此將其說明省略。
像上述實施方式1中用上述圖13說明過的那樣，在形成了選擇用柵電極CG后，例如用氬氟酸水溶液將露出的柵極絕緣膜4除去。
接著，如圖25所示，在半導體襯底1的主面上用CVD法形成例如5nm左右厚度的高溫氧化硅膜HTO。當采用高溫氧化硅膜HTO時，具有可以很容易地通過其后的濕式蝕刻除去的優(yōu)點，但也可以用濕式氧化處理、干式氧化處理或ISSG氧化處理形成氧化硅膜。接著，在半導體襯底l的主面上用低壓CVD法形成例如5nm以上的厚度的氮化硅膜后，通過用各向異性的干蝕刻法對該氮化硅膜進行蝕刻，在選擇用柵電極CG的兩個側面上隔著高溫氧化硅膜HTO形成側壁13 。
接著，如圖26所示，例如通過使用氫氟酸水溶液的濕蝕刻法，對高溫氧化硅膜HTO進行蝕刻，直到使選擇用柵電極CG之下的柵極絕緣膜4露出為止。接著，如圖27所示，通過對半導體襯底1進行濕式氧化處理，在半導體襯底1的主面上，形成例如4nm左右厚度的氧化硅膜 WETOa。濕式氧化處理的溫度例如為750°C。當進行濕式氧化處理時，在位于選擇柵電極CG和半導體襯底1 (半導體區(qū)域5)之間的柵極長度方向端部之下的柵極絕緣膜4上形成鳥嘴狀部。另外，由于在選擇柵電極CG的側面沒有露出的狀態(tài)下進行濕式氧化處理，不會使選擇用柵電極CG的側面的多晶硅膜被增速氧化。也可以不用濕式氧化處理，而用干式氧化處理。干式氧化處理與濕式氧化處理相比較難形成鳥嘴狀部，因此氧化量要比濕式氧化處理多。例如將干式氧化處理進行到在半導體襯底1的主面上形成6nm左右厚度的氧化硅膜 WETOa。千式氧化處理的溫度例如為800°C。
接著，如圖28所示，例如用熱磷酸將選擇用柵電極CG的側面的側壁13除去，并通過使用氫氟酸水溶液的濕蝕刻法將氧化硅膜 WETOa和高溫氧化硅膜HTO除去。接著，通過將選擇用柵電極CG 和抗蝕劑圖案作為掩膜將n型雜質、例如砷或磷對半導體襯底1的主面進行離子注入，形成存4諸用nMIS (Qnm)的溝道形成用的n型半導體區(qū)域7。
這樣，按照本實施方式3，由于可以在選擇柵電極CG的柵極長度方向端部之下的柵極絕緣膜4上形成鳥嘴狀部，可以取得與上述實施方式1同樣的效果。而且，在形成鳥嘴狀部時，在選擇用柵電極 CG的側面形成高溫氧化硅膜HTO和由氮化硅膜構成的側壁13,在選擇用柵電極CG的側面不會形成吊鐘型的氧化硅膜，所以可以抑制選擇用柵電極CG的形狀或尺寸的變化。 (實施方式4)
在本實施方式4中，僅在選擇用nMIS的選擇柵電極CG的柵極長度方向的一側端部之下的柵極絕緣膜上形成鳥嘴狀部。在上述的實施方式1~3中，在選擇柵電極CG的柵極長度方向的兩個端部之下的柵極絕緣膜上形成鳥嘴狀部，但即使僅在一側形成烏嘴狀部也能抑制讀出電流的減低，因而可以提高非選擇存儲單元的抗干擾性。用圖29和圖30說明本實施方式4的分割柵型MONOS存儲單元的制造方
剖面圖，作為本實施方式4的分割柵型MONOS存儲單元的陣列結構和工作條件，與上述實施方式1相同。此外，除形成選擇用nMIS( Qnc) 的柵極絕緣膜的工序以外的制造過程，與上述實施方式1的存儲單元 MC1的制造過程相同，因此將其說明省略。
像上述實施方式1中用上述圖14說明過的那樣，在半導體襯底1 的主面上，形成例如4nm左右厚度的氧化硅膜WETOa，在選擇用柵電極CG的側面形成吊鐘型的氧化硅膜WETOb，并在選擇柵電極CG 和半導體襯底i (半導體區(qū)域5)之間的4冊極長度方向端部之下的柵極絕緣膜4上形成鳥嘴狀部。
接著，如圖29所示，形成將在選擇用nMIS (Qnc)的柵極絕緣膜4上形成鳥嘴狀部的漏區(qū)Drm側覆蓋的抗蝕劑圖案，將其作為掩模而將從其露出的源區(qū)Srm側的氧化硅膜WETOa、 WETOb除去。接著，在將上述抗蝕劑圖案除去后，在半導體襯底1的主面上例如形成了氮化硅膜14后，形成將在選擇用nMIS (Qnc)的柵極絕緣膜4 上不形成鳥嘴狀部的源區(qū)Srm覆蓋的抗蝕劑圖案R2。
接著，如圖30所示，例如通過使用氫氟酸水溶液的濕蝕刻法，將抗蝕劑圖案R2作為掩模，將從其露出氮化硅膜14除去，并且，對氧化硅膜WETOa、 WETOb進行蝕刻，留下氧化硅膜WETOb的一部分。這時，殘留在選擇用柵電極CG的側面的下部的氧化硅膜WETOb 的厚度，控制為在后面形成的電荷保持用絕緣膜的下層絕緣膜6b的厚度以下。也可以將氧化硅膜WETOb蝕刻到使選擇用柵電極CG的側面的下部露出為止。
接著，在將抗蝕劑圖案R2除去并將氮化硅膜14除去后，通過將選擇用柵電極CG和抗蝕劑圖案作為掩膜，將n型雜質、例如砷或磷對半導體襯底l的主面進行離子注入，形成存儲用nMIS (Qnm)的溝道形成用的n型半導體區(qū)域7。
這樣，按照本實施方式4，由于可以在選擇柵電極CG的柵極長度方向的一側端部之下的柵極絕緣膜4上形成鳥嘴狀部，可以取得與
上述實施方式1同樣的效果。而且，由于^義在選^^用4冊電才及CG的一
側的側面形成吊鐘型的氧化硅膜，與上述實施方式1相比可以抑制選
擇用柵電極CG的形狀或尺寸的變化。 (實施方式5 )
在上述的實施方式1 ~4中，僅舉例示出了存儲單元的制造方法，但實際上也可以同時將混裝的周邊電路的MIS —并形成。在周邊電^各的MIS中，有核心邏輯用的MIS和高電壓控制用的MIS。其中，核心邏輯用的MIS的柵電極和存儲單元的選擇柵電極不同時形成，而是形成了存儲單元的選擇柵電極之后再形成核心邏輯用的MIS的柵電極，因此，可以在存儲單元的選擇nMIS的柵極絕緣膜上形成鳥嘴狀部，而在核心邏輯用的MIS的柵極絕緣膜上不形成鳥嘴狀部。如果在核心邏輯用的MIS中不形成鳥嘴狀部，就不會使核心邏輯用的MIS 的導通電流減低，因此可以確保核心邏輯電路的高速工作。而且，由于先形成存儲單元，形成存儲單元時的熱負載在形成周髟電路的MIS 之前發(fā)生作用，因此能以最佳條件形成周邊電路的MIS而不受存儲單元的制造過程的影響。由此，可以形成適于高速工作的周邊電路的 MIS。
用圖31 ~圖34說明本實施方式5的周邊電路的nMIS和分割型 MONOS存儲單元的制造方法。圖31 ~圖34是半導體器件的制造工序中的周邊電路的nMIS和存儲單元的主要部分剖面圖，作為本實施方式5的分割柵型MONOS存儲單元的陣列結構和工作條件與上述實施方式1相同。此外，存4諸單元的制造方法，與上述實施方式l的存儲單元MC1的制造方法相同，因此將其說明省略。
首先，如圖31所示，與上述實施方式1 (參照上述圖12)同樣地，在半導體襯底1的主面上形成元件隔離部SGI,并在存儲單元區(qū) 域和周邊電^各區(qū)域形成埋入n阱區(qū)NW和p阱區(qū)PW、 51。接著，在存儲單元區(qū)域形成選擇用nMIS ( Qnc )的溝道形成用的半導體區(qū)域5 ，在周邊電路區(qū)域形成核心邏輯用的nMIS的溝道形成用的半導體區(qū)域
52。
接著，在半導體襯底1的主面上形成了柵極絕緣膜4后，在半導體襯底1的主面上淀積由多晶硅膜構成的第一導體膜53。接著，通過將抗蝕劑圖案作為掩膜對上述第一導體膜53進行加工，形成選擇用柵電極CG。在周邊電路區(qū)域也可以同時形成核心邏輯用的nMIS的柵電極，但此處用抗蝕劑圖案覆蓋周邊電路區(qū)域的第一導體膜53，不進行核心邏輯用的nMIS的柵電極的加工。之后，例如用氬氟酸水溶液將露出的柵極絕緣膜4除去。
接著，如圖32所示，與上述實施方式1 (參照上述圖14~圖19) 同樣地，在存儲單元區(qū)域內，在選擇柵電極CG的柵極長度方向端部之下的柵極絕緣膜4上形成鳥嘴狀部、形成電荷保持用絕緣膜(絕緣膜6b、 6t和電荷存儲層CSL)并形成存儲柵電極MG。在此期間，在周邊電路區(qū)域內，第一導體膜53不加工。
接著，如圖33所示，將抗蝕劑圖案作為掩膜，用干蝕刻法對周邊電路區(qū)域的第一導體膜53進行加工，形成核心邏輯用的nMIS的柵電極54。這時，存儲單元區(qū)域由抗蝕劑圖案覆蓋。接著，通過將柵電極54作為掩膜而將n型雜質對半導體襯底1的主面進行離子注入，在半導體襯底1的主面上相對于柵電極54自對準地形成n —型半導體區(qū)域55a。
接著，如圖34所示，在半導體襯底1的主面上，用等離子體CVD 法淀積了例如由氧化硅膜構成絕緣膜后，通過用各向異性的干蝕刻法對其進行深腐蝕，分別在選擇柵電極CG的一個側面和存儲柵電極 MG的一個側面上形成側壁11,同時在周邊電路區(qū)域的核心邏輯用的 nMIS的柵電極54的兩個側面上形成側壁56。接著，在存儲單元區(qū)域內，通過將側壁11作為掩模而將n型雜質對半導體襯底1的主面進行離子注入，在半導體襯底1的主面上相對于選擇柵電極CG和存儲柵電極MG自對準地形成n+型半導體區(qū)域2b。由此，形成了由n—型半導體區(qū)域2ad和n+型半導體區(qū)域2b構成的漏區(qū)Drm、由n —型半導體區(qū)域2as和n+型半導體區(qū)域2b構成的源區(qū)Srm。另外，在周邊電
路區(qū)域內，通過將側壁56作為掩模而將n型雜質對半導體襯底1的主面進行離子注入，在半導體襯底1的主面上相對于柵電極54自對準地形成n+型半導體區(qū)域55b。由此，形成了由iT型半導體區(qū)域55a 和n+型半導體區(qū)域55b構成的漏.源區(qū)。在這之后，例如與上述實施方式1 (參照上述圖21)同樣地形成布線等。
這樣，按照本實施方式5，在形成了存儲單元后，形成周邊電路的MIS,因此，可以制造出在同一襯底上混裝了在柵極絕緣膜4上形成了鳥嘴狀部的存儲單元的選擇用nMIS ( Qnc)和在柵極絕緣膜上不形成鳥嘴狀部的周邊電路MIS的半導體器件。
發(fā)明并不限定于上述實施方式，在不脫離其主旨的范圍內當然可以進行各種變更。
例如，在本實施方式中，作為存儲單元的電荷保持用絕緣膜而采用了由氮化硅膜構成的電荷存儲層，但也可以代替氮化硅膜而采用氧氮化硅膜、氧化鉭膜、氧化鋁膜等的電荷俘獲性絕緣膜。另外，作為電荷存儲層也可以使用多晶硅膜等的導電性材料或由導電性材料構成的微粒(粒子)。
本發(fā)明可以應用于具有將電荷存儲在如氮化膜那樣的絕緣膜內的非易失性存儲單元的半導體存儲器件。
權利要求
1.一種半導體存儲器件，具有在半導體襯底的主面的第一區(qū)域包含第一場效應晶體管且在第二區(qū)域包含與上述第一場效應晶體管鄰接的第二場效應晶體管的非易失性存儲單元，該半導體存儲器件的特征在于，具有:在上述第一區(qū)域內形成的上述第一場效應晶體管的第一柵電極；在上述第二區(qū)域內形成的上述第二場效應晶體管的第二柵電極；在上述半導體襯底和上述第一柵電極之間形成的第一柵極絕緣膜；在上述半導體襯底和上述第二柵電極之間以及上述第一柵電極和上述第二柵電極之間形成的電荷存儲層；以及在上述半導體襯底和上述電荷存儲層之間以及上述第一柵電極和上述電荷存儲層之間形成的第一絕緣膜，上述第一柵電極的柵極長度方向端部之下的上述第一柵極絕緣膜的厚度，比上述第一柵電極的柵極長度方向中央部之下的上述第一柵極絕緣膜的厚度厚，位于上述第一柵電極和上述電荷存儲層之間且最靠近上述半導體襯底的上述第一絕緣膜的厚度為上述半導體襯底和上述電荷存儲層之間的上述第一絕緣膜的厚度的1.5倍以下。
2. 根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述第一柵電極的柵極長度方向端部之下的上述第一柵極絕緣膜的厚度，比上述第一柵電極的柵極長度方向中央部之下的上述第一柵極絕緣膜的厚度厚0.5nm以上。
3. 根據(jù)權利要求1所述的半導體存儲器件，其特征在于在上述半導體襯底的主面的第三區(qū)域內還具有進行邏輯運算的第三場效應晶體管，還具有在上述第三區(qū)域內形成的上述第三場效應晶體管的第三柵電極和在上述半導體襯底與上述第三柵電極之間形成的第二柵-極絕緣膜，上述第三柵電極的柵極長度方向端部之下的上述第二柵極絕緣膜的厚度與上述第三柵電極的柵極長度方向中央部之下的上述第二柵極絕緣膜的厚度之差為0.5nm以下。
4. 根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述第一柵電極的一個柵極長度方向端部之下的上述第一柵極絕緣膜的厚度，比上述第一柵電極的柵極長度方向中央部之下的上述第一柵極絕緣膜的厚度厚。
5. 根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述電荷存儲層是氮化硅膜、氧氮化硅膜、氧化鉭膜或氧化鋁膜。
6. 根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述第一絕緣膜是氧化硅膜。
7. 根據(jù)權利要求1所述的半導體存儲器件，其特征在于在上述第二柵電極和上述電荷存儲層之間具有第二絕緣膜。
8. 根據(jù)權利要求7所述的半導體存儲器件，其特征在于上述第二絕緣膜是氧化硅膜、在氧化硅膜之間插入了氮化硅膜的絕緣膜、或在氧化硅膜之間插入了非晶質硅膜的絕緣膜。
9. 根據(jù)權利要求1所述的半導體存儲器件，其特征在于通過利用SSI方式向上述電荷存儲層注入熱電子來寫入信息。
10. 根據(jù)權利要求1所述的半導體存儲器件，其特征在于通過利用BTBT現(xiàn)象向上述電荷存儲層注入熱空穴來刪除信息。
11. 一種半導體存儲器件的制造方法，形成非易失性存儲單元，該非易失性存儲單元在半導體襯底的主面的第一區(qū)域包含第一場效應晶體管且在第二區(qū)域包含與上述第一場效應晶體管鄰接的第二場效應晶體管，上述半導體存儲器件的制造方法的特征在于，具有以下工序(a) 在上述第一區(qū)域的上述半導體襯底的主面上形成第一柵極絕緣膜的工序；(b) 在上述半導體襯底的主面上淀積了第一導體膜后，在上述第一區(qū)域內隔著上述第一柵極絕緣膜而形成由上述第一導體膜構成的上述第一場效應晶體管的第一柵電極的工序；(c) 留下上述第一柵電極之下的上述第一柵極絕緣膜，而將其他區(qū)域的上述第一柵極絕緣膜除去的工序；(d) 對上述半導體村底施加第一氧化處理，以使上述第一柵電極的柵極長度方向端部之下的上述第一柵極絕緣膜的厚度比上述第一柵電極的柵極長度方向中央部之下的上述第一柵極絕緣膜的厚度厚的工序；(e) 在上述(d)工序之后，在將通過上述第一氧化處理而形成的氧化膜的全部或一部分除去后，對上述半導體村底施加第二氧化處理來形成第一絕緣膜的工序；(f) 在上述(e)工序之后，在上述第一絕緣膜上形成電荷存儲層的工序；(g) 在上述(f)工序之后，在上述半導體襯底的主面上淀積第二導體膜后，通過各向異性蝕刻對上述第二導體膜進行加工，從而在上述第一柵電極的兩個側面形成由上述第二導體膜構成的側壁的工序；(h) 將在上述第一柵電極的一個側面形成的上述側壁除去，并將留在上述第一柵電極的另一個側面上的上述側壁作為第二柵電極的工序；以及(i) 留下在上述第一柵電極和上述第二柵電極之間以及上述第二區(qū)域內形成的上述第一絕緣膜和上述電荷存儲層，而將其他區(qū)域的上述第一絕緣膜和上述電荷存儲層除去的工序。
12.根據(jù)權利要求11所述的半導體存儲器件的制造方法，其特征在于在上述(e)工序中，形成上述第一絕緣膜，以使位于上述第一柵電極和上述電荷存儲層之間且最靠近上述半導體襯底的上述第一絕緣膜的厚度的1.5倍以下。
13. 根據(jù)權利要求11所述的半導體存儲器件的制造方法，其特征在于將上述第一柵電極的柵極長度方向端部之下的上述第一柵極絕緣膜的厚度形成為比上述第一柵電極的柵極長度方向中央部之下的上述第一柵極絕緣膜的厚度厚0.5nm以上。
14. 根據(jù)權利要求11所述的半導體存儲器件的制造方法，其特征在于在上述(f)工序和上述(g)工序之間還具有以下工序 (j)在上述電荷存儲層上形成第二絕緣膜的工序。
15. 根據(jù)權利要求11所述的半導體存儲器件的制造方法，其特征在于上述第二氧化處理通過對上述半導體襯底施加ISSG氧化處理而形成。
16. 根據(jù)權利要求11所述的半導體存儲器件的制造方法，其特征在于上述第一氧化處理是濕式氧化處理。
17. 根據(jù)權利要求11所述的半導體存儲器件的制造方法，其特征在于上述第一氧化處理是干式氧化處理。
18. 根據(jù)權利要求17所述的半導體存儲器件的制造方法，其特征在于并且，在上述(c)工序中，從上述第一柵電極的端部開始對上述第一柵電極的柵極長度方向端部之下的上述第一柵極絕緣膜進行 3 ~ 20nm々蟲刻。
19. 根據(jù)權利要求11所述的半導體存儲器件的制造方法，其特征在于并且，上述(d)工序具有(dl )在上述半導體襯底的主面上形成第三絕緣膜的工序； (d2)在上述第一柵電極的側面，隔著上述第三絕緣膜而形成由第四絕緣膜構成的側壁的工序；(d3)將上述第三絕緣膜除去，直到使上述第一柵電極之下的上述第一柵極絕緣膜露出的工序；以及(d4)對上述半導體襯底施加干式氧化處理，將上述第一柵電極的柵極長度方向端部之下的上述第一柵極絕緣膜的厚度形成為比上述第一柵電極的柵極長度方向中央部之下的上述第一柵極絕緣膜的厚度厚的工序，并且，上述(e)工序具有(el)留下上述第一柵電極之下的上述第一柵極絕緣膜，而將其他區(qū)域的上述第三絕緣膜、上述側壁以及通過上述干式氧化處理而形成的氧化膜除去的工序。
全文摘要
本發(fā)明提供一種半導體存儲器件，在包含選擇用nMIS(Qnc)和在選擇用nMIS(Qnc)的側面隔著絕緣膜(6b)、(6t)和電荷存儲層(CSL)形成的存儲用nMIS(Qnm)的存儲單元(MC1)中，將選擇柵電極(CG)的柵極長度方向端部之下的柵極絕緣膜(4)的厚度形成得比柵極長度方向中央部之下的柵極絕緣膜(4)的厚度厚，并將位于選擇柵電極(CG)和電荷存儲層(CSL)之間、且最靠近半導體襯底(1)的下層絕緣膜(6b)的厚度形成為位于半導體襯底(1)和電荷存儲層(CSL)之間的下層絕緣膜(6b)的厚度的1.5倍以下。能夠在分割柵型MONOS存儲單元中提高采用SSI方式進行寫入時的抗干擾性。
文檔編號H01L29/423GK101373775SQ20081021099
公開日2009年2月25日申請日期2008年8月20日優(yōu)先權日2007年8月24日
發(fā)明者安井感, 島本泰洋, 峰利之, 川島祥之, 有金剛, 石丸哲也申請人:株式會社瑞薩科技

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