專利名稱：Ldmos晶體管、半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體技術領域，特別涉及LDMOS晶體管、具有LDM0S晶體管的半導體 器件及其制造方法。
背景技術：
在功率集成電路的發(fā)展中，為了將功率開關以及控制電路整合在一起而開發(fā)的單 芯片制程，尤其是目前用于制作單片集成電路的橫向二次擴散金屬氧化物半導體(lateral double diffusion M0S，L匿0S)制程，為一主流趨勢。L匿0S制程是于半導體基板的表面進 行平面擴散(planar diffusion)以便形成橫向的主要電流路徑，由于LDM0S是以典型的IC 制程所制造，因此控制電路與L匿0S可以整合在一個單片電源IC上，L匿0S制程采用表面 電場縮減(reduced surface electric field， RESURE)技術與低厚度外延(EPI)或N型阱 區(qū)(Niell)，可以達到高電壓與低導通阻抗的目標。 L匿0S器件為近似于傳統(tǒng)FET器件的一種場效應晶體管器件(FET)，皆包括在半導 體襯底中形成一對被溝道區(qū)域所分隔開來的源/漏極區(qū)域，并且依次于溝道區(qū)域上方形成 柵電極，然而，L匿0S器件與傳統(tǒng)FET器件不同的是傳統(tǒng)的FET器件中的一對源/漏極區(qū)域 制成與柵電極相對稱，而U)MOS器件中的漏極區(qū)域比源極區(qū)域更遠離柵電極形成，并且漏 極區(qū)域同時形成于用以分隔開溝道區(qū)域與漏極區(qū)域的摻雜阱(具有與漏極區(qū)域相同極性) 中。 現(xiàn)有技術公開了一種具有LDMOS集成電路技術，具體結構如圖1所示，包括硅的 N-阱112借助邊界113來與P-阱111絕緣。P-阱111由上方表面向下延伸且包括N+區(qū) 域117，并以117與P-阱112的界面間的距離LI 10來確定此溝道；N+區(qū)域117提供了源極 125及漏極130兩者的接觸區(qū)域，隨著多晶硅柵極116 (在未清楚示出的柵氧化層下方)正 電壓VG的施加，電流可由源極125穿過溝道而流入N+117、 P-阱111以及N-阱112，并借 助漏極130聚集于N+117 ;金屬接觸窗115將N+區(qū)域117與P+區(qū)域119予以短路以進行 歐姆接觸，如此將允許源極電流通過P-阱lll，并且借助散熱片(heat sink)予以冷卻。大 多數的U)MOS結構建立于具有一個或多個其他器件結構的襯底上，在高壓應用中，場氧化 區(qū)域14的作用是提供絕緣以及通過降低電場密度以改善擊穿電壓。 在申請?zhí)枮?00510001857. 6的中國專利申請中還可以發(fā)現(xiàn)更多與上述技術方案 相關的信息。 現(xiàn)有技術還公開了一種p-LDMOS結構，如圖2所示，包括位于半導體襯底上的深 n型摻雜阱201，其中形成有淺溝槽隔離結構202、 N-區(qū)域203、 P_區(qū)域204、源極208和漏 極209 ;位于半導體襯底上的柵介質層205 ;多晶硅柵極206以及位于多晶硅柵極206兩側 的側墻207。隨著多晶硅柵極206上正電壓VG的施加，電流可由源極208穿過溝道而流入 N-區(qū)域203、深n型摻雜阱201、 P-區(qū)域204，并聚集于漏極209。 在該技術方案中，P-區(qū)域204作為漏極209的漂移區(qū)，有效溝道長度為圖2中 DLL所示，在柵極電壓下，P-區(qū)域204與P-區(qū)域204之間形成反向偏置的二極管，耗盡區(qū)較窄，L匿0S晶體管的耐壓程度較低，導致L匿OS晶體管的I-V特性曲線中會很快出現(xiàn)快回 (sn即back)現(xiàn)象；而且，形成P-區(qū)域204過程中，若掩膜有偏差，比如P_區(qū)域204沒有完 全包圍住淺溝槽隔離結構202，容易造成閾值電壓過高而影響實際使用；同時，形成P-區(qū)域 204需要單獨進行注入和單獨的掩模板，成本較高。
發(fā)明內容
本發(fā)明解決的問題是提供一種LDMOS晶體管、帶有LDMOS晶體管的半導體器件及 其制造方法，以提高U)MOS晶體管的耐壓程度和降低成本。 為解決上述問題，本發(fā)明提供了一種L匿OS晶體管的制作方法，包括如下步驟提 供半導體襯底；在所述半導體襯底內形成深摻雜阱，所述深摻雜阱的導電類型與在該深摻 雜阱內待形成的L匿OS晶體管的溝道導電類型相同，所述該深摻雜阱內待形成的L匿OS晶 體管具有源極、漏極、以及柵介質層；在所述深摻雜阱內形成隔離結構，所述隔離結構位于 源極和漏極之間且靠近漏極；在所述深摻雜阱內形成第一離子摻雜區(qū)，所述第一離子摻雜 區(qū)的導電類型與LDMOS晶體管的溝道導電類型相同；所述第一離子摻雜區(qū)的深度大于隔離 結構底部、且覆蓋漏極、以及至少覆蓋隔離結構的外圍在所述深摻雜阱內對應的部分區(qū)域； 在所述深摻雜阱內形成第二離子摻雜區(qū)，所述第二離子摻雜區(qū)的導電類型與LDMOS晶體管 的溝道導電類型相反；所述第二離子摻雜區(qū)覆蓋源極、以及至少覆蓋柵介質層在所述深摻 雜阱內對應的部分區(qū)域；所述第二離子摻雜區(qū)和第一離子摻雜區(qū)之間具有間隔。
形成所述深摻雜阱之后還包括退火步驟，所述退火溫度為800至IIO(TC，退火氣 氛為K，退火時間為1至3小時。 所述第一離子摻雜區(qū)通過離子注入形成，所述離子注入與中壓器件的摻雜阱同時 進行。 形成所述第一離子摻雜區(qū)的離子注入的掩膜圖形與形成中壓器件的摻雜阱的掩 膜圖形位于同一塊掩模版上。 所述L匿OS晶體管的溝道導電類型為n型，形成所述第一離子摻雜區(qū)的掩膜圖形 與形成中壓器件的n型摻雜阱的掩膜圖形位于同一塊掩模版上，形成所述第二離子摻雜區(qū) 的掩膜圖形與形成中壓器件的P型摻雜阱的掩膜圖形位于同一塊掩模版上，所述深摻雜阱 為n型。 所述L匿OS晶體管的溝道導電類型為p型，形成所述第一離子摻雜區(qū)的圖形與形 成中壓器件的p型摻雜阱的掩膜圖形位于同一塊掩模版上，形成所述第二離子摻雜區(qū)的掩 膜圖形與形成中壓器件的n型摻雜阱的掩膜圖形位于同一塊掩模版上，所述深摻雜阱為p 型。 在形成所述深摻雜阱之前還包括形成深n型摻雜阱步驟，所述深n型摻雜阱深度 大于深摻雜阱。 本發(fā)明還提供一種LDMOS晶體管，包括位于半導體襯底內的源極、漏極、以及柵 介質層；隔離結構，位于源極和漏極之間且靠近漏極；第一離子摻雜區(qū)，位于所述半導體襯 底內，所述第一離子摻雜區(qū)的導電類型與L匿OS晶體管的溝道的導電類型相同；所述第一 離子摻雜區(qū)的深度大于隔離結構底部、且覆蓋漏極、以及至少覆蓋隔離結構的外圍在所述 半導體襯底內對應的部分區(qū)域；第二離子摻雜區(qū)，位于所述半導體襯底內，所述第二離子摻雜區(qū)的導電類型與L匿0S晶體管的溝道的導電類型相反；所述第二離子摻雜區(qū)覆蓋源極、 以及至少覆蓋柵介質層在所述半導體襯底內對應的部分區(qū)域；所述第二離子摻雜區(qū)和第一 離子摻雜區(qū)之間具有間隔；還包括深摻雜阱，所述深摻雜阱的導電類型與LDM0S晶體管的 溝道的導電類型相同，且覆蓋所述第一離子摻雜區(qū)、第二離子摻雜區(qū)、以及柵介質層在所述 半導體襯底內對應的部分區(qū)域。 還包括位于半導體襯底內的深n型摻雜阱，所述深n型摻雜阱深度大于深摻雜阱。
本發(fā)明還提供一種具有L匿0S晶體管的半導體器件的制造方法，包括提供半導 體襯底，所述半導體襯底含有高壓器件區(qū)域和中壓器件區(qū)域；在高壓器件區(qū)域的半導體襯 底內形成深摻雜阱，所述深摻雜阱的導電類型與在該深摻雜阱內待形成的LDMOS晶體管的 溝道導電類型相同，所述該深摻雜阱內待形成的LDMOS晶體管具有源極、漏極、以及柵介質 層；在所述深摻雜阱內形成隔離結構，所述隔離結構位于源極和漏極之間且靠近漏極；在 所述深摻雜阱內形成第一離子摻雜區(qū)，所述第一離子摻雜區(qū)的導電類型與所述LDMOS晶體 管的溝道導電類型相同；所述第一離子摻雜區(qū)的深度大于隔離結構底部；且覆蓋漏極、以 及至少覆蓋隔離結構的外圍在所述深摻雜阱內對應的部分區(qū)域；在所述深摻雜阱內形成 第二離子摻雜區(qū)，所述第二離子摻雜區(qū)的導電類型與所述L匿OS晶體管的溝道導電類型相 反；所述第二離子摻雜區(qū)覆蓋源極、以及至少覆蓋柵介質層在所述深摻雜阱內對應的部分 區(qū)域；所述第二離子摻雜區(qū)和第一離子摻雜區(qū)之間具有間隔。 形成所述深摻雜阱之后還包括退火步驟，所述退火溫度為800至IIO(TC，退火氣 氛為K，退火時間為1至3小時。 所述第一離子摻雜區(qū)通過離子注入形成，所述離子注入與中壓器件的摻雜阱同時 進行。 形成所述第一離子摻雜區(qū)的離子注入的掩膜圖形與形成中壓器件的摻雜阱的掩 膜圖形位于同一塊掩模版上。 所述L匿OS晶體管的溝道導電類型為n型，形成所述第一離子摻雜區(qū)的掩膜圖形 與形成中壓器件的n型摻雜阱的掩膜圖形位于同一塊掩模版上，形成所述第二離子摻雜區(qū) 的掩膜圖形與形成中壓器件的P型摻雜阱的掩膜圖形位于同一塊掩模版上，所述深摻雜阱 為n型。 所述L匿OS晶體管的溝道導電類型為p型，形成所述第一離子摻雜區(qū)的圖形與形 成中壓器件的p型摻雜阱的掩膜圖形位于同一塊掩模版上，形成所述第二離子摻雜區(qū)的掩 膜圖形與形成中壓器件的n型摻雜阱的掩膜圖形位于同一塊掩模版上，所述深摻雜阱為p 型。 在形成所述深摻雜阱之前還包括形成深n型摻雜阱步驟，所述深n型摻雜阱深度 大于深摻雜阱。 —種如上所述的制造的半導體器件。 與現(xiàn)有技術相比，本技術方案具有以下優(yōu)點通過在半導體襯底內形成與待形成 的L匿OS晶體管的溝道導電類型相同的深摻雜阱，然后在深摻雜內形成相互隔離的第一離 子摻雜區(qū)和第二離子摻雜區(qū)，所述第一離子摻雜區(qū)和溝道導電類型相同，第二離子摻雜區(qū) 和溝道導電類型相反，L匿OS晶體管的溝道為柵介質層下對應的第二離子摻雜區(qū)，溝道較 短，在柵極電壓下，深摻雜阱及第一離子摻雜區(qū)與第二離子摻雜區(qū)之間形成反向偏置的二極管，在擊穿之前該區(qū)全耗盡，能夠獲得較高的擊穿電壓，即L匿0S晶體管的I-V曲線中的 快回現(xiàn)象右移，提高L匿OS晶體管的耐壓程度；同時，通過增加第一離子摻雜區(qū)的摻雜濃 度，可以降低開啟電阻(rdson);而且，由于形成的第一離子摻雜區(qū)與深摻雜阱的導電類型 相同，即使由于在形成第一離子摻雜區(qū)的時候，光刻工藝中的掩膜有偏差，比如第一離子摻 雜區(qū)沒有完全包圍住隔離結構甚至沒有包圍住隔離結構部分，不會造成現(xiàn)有技術的閾值過 高而影響實際使用的問題； 本技術方案還通過形成第一離子摻雜區(qū)的離子注入與形成中壓器件的摻雜阱離 子注入同時進行，避免現(xiàn)有技術中為了形成漂移區(qū)而額外增加的注入工序，降低了工藝成 本； 本技術方案還通過將形成所述第一離子摻雜區(qū)的離子注入的掩膜圖形與形成中 壓器件的摻雜阱的掩膜圖形設置于同一塊掩模版上，避免現(xiàn)有技術中為了形成漂移區(qū)而額 外增加的掩模板，同時能夠與形成中壓器件區(qū)域的摻雜阱同時進行，降低了工藝成本以及 產品的循環(huán)周期； 本技術方案通過在形成深摻雜阱之后在溫度為800至110(TC，退火為N2氣氛下退 火1至3小時，使其內的離子分布更為均勻，而且可以修復注入過程中的損傷。
圖1是現(xiàn)有技術的形成的LDMOS晶體管的結構示意圖； 圖2是現(xiàn)有技術的另一種LDMOS晶體管的結構示意圖； 圖3是本發(fā)明的形成LDMOS晶體管的流程示意圖； 圖4是本發(fā)明的一個實施例的形成p-LDMOS晶體管的流程示意圖； 圖5至8是本發(fā)明的一個實施例的形成p-LDMOS晶體管的結構示意圖； 圖9是采用現(xiàn)有技術中的圖2所示結構的p-LDMOS晶體管的I_V特性曲線； 圖10是采用本發(fā)明的方法形成的p-LDMOS晶體管的I_V特性曲線； 圖11是本發(fā)明的一個實施例的形成n-LDMOS晶體管的流程示意圖； 圖12至15是本發(fā)明的一個實施例的形成n-LDMOS晶體管的結構示意圖； 圖16是采用現(xiàn)有技術中的圖2所示結構的n-LDMOS晶體管的I_V特性曲線； 圖17是采用的方法形成的n-LDMOS晶體管的I_V特性曲線； 圖18是本發(fā)明的一個實施例的形成帶有LDMOS晶體管的半導體器件的結構示意圖。
具體實施例方式
本發(fā)明通過在半導體襯底內形成與待形成的L匿OS晶體管的溝道導電類型相同 的深摻雜阱，然后在深摻雜內形成相互隔離的第一離子摻雜區(qū)和第二離子摻雜區(qū)，所述第 一離子摻雜區(qū)和溝道導電類型相同，第二離子摻雜區(qū)和溝道導電類型相反，L匿OS晶體管的 溝道為柵介質層下對應的第二離子摻雜區(qū)，溝道較短，在柵極電壓下，深摻雜阱及第一離子 摻雜區(qū)與第二離子摻雜區(qū)之間形成反向偏置的二極管，在擊穿之前該區(qū)全耗盡，能夠獲得 較高的擊穿電壓，即L匿OS晶體管的I-V曲線中的快回現(xiàn)象右移，提高L匿OS晶體管的耐壓 程度；同時，通過增加第一離子摻雜區(qū)的摻雜濃度，可以降低開啟電阻(Rdson);而且，由于形成的第一離子摻雜區(qū)與深摻雜阱的導電類型相同，即使由于在形成第一離子摻雜區(qū)的時
候，光刻工藝中的掩膜有偏差，比如第一離子摻雜區(qū)沒有完全包圍住隔離結構甚至沒有包
圍住隔離結構部分，不會造成現(xiàn)有技術的閾值過高而影響實際使用的問題。 本發(fā)明還通過形成第一離子摻雜區(qū)的離子注入與形成中壓器件的摻雜阱離子注
入同時進行，避免現(xiàn)有技術中為了形成漂移區(qū)而額外增加的注入工序，降低了工藝成本。 本發(fā)明還通過將形成所述第一離子摻雜區(qū)的離子注入的掩膜圖形與形成中壓器
件的摻雜阱的掩膜圖形設置于同一塊掩模版上，避免現(xiàn)有技術中為了形成漂移區(qū)而額外增
加的掩模板，同時能夠與形成中壓器件區(qū)域的摻雜阱同時進行，降低了工藝成本以及產品
的循環(huán)周期。 本發(fā)明通過在形成深摻雜阱之后在溫度為800至110(TC，退火為N2氣氛下退火1
至3小時，使其內的離子分布更為均勻，而且可以修復注入過程中的損傷。 以下通過依據附圖詳細地描述具體實施例，上述的目的和本發(fā)明的優(yōu)點將更加清
楚 本發(fā)明首先提供一種L匿0S晶體管的制作方法，參照圖3，包括執(zhí)行步驟Sll，提 供半導體襯底，所述半導體襯底內形成有深摻雜阱，所述深摻雜阱的導電類型與在該深摻 雜阱內待形成的L匿0S晶體管的溝道導電類型相同，所述該深摻雜阱內待形成的L匿0S晶 體管具有源極、漏極、以及柵介質層；執(zhí)行步驟S13，在所述深摻雜阱內形成隔離結構，所述 隔離結構位于源極和漏極之間且靠近漏極；執(zhí)行步驟S15，在所述深摻雜阱內形成第一離 子摻雜區(qū)，所述第一離子摻雜區(qū)的導電類型與L匿0S晶體管的溝道導電類型相同；所述第 一離子摻雜區(qū)的深度大于隔離結構底部、且覆蓋漏極、以及至少覆蓋隔離結構的外圍輪廓 在所述深摻雜阱內對應的部分區(qū)域；執(zhí)行步驟S17，在所述深摻雜阱內形成第二離子摻雜 區(qū)，所述第二離子摻雜區(qū)的導電類型與L匿0S晶體管的溝道導電類型相反；所述第二離子 摻雜區(qū)覆蓋源極、以及至少覆蓋柵介質層在所述深摻雜阱內對應的部分區(qū)域；所述第二離 子摻雜區(qū)和第一離子摻雜區(qū)之間具有間隔。 所述第一離子摻雜區(qū)通過離子注入形成，所述離子注入與中壓器件的摻雜阱同時 進行。 形成所述第一離子摻雜區(qū)的離子注入的掩膜圖形與形成中壓器件的摻雜阱的掩 膜圖形位于同一塊掩模版上。 所述L匿0S晶體管的溝道導電類型可以為n型，也可以為p型，本發(fā)明首先提供一 種p-LDM0S晶體管的形成方法，參照圖4，包括執(zhí)行步驟S101，提供半導體襯底，所述半導 體襯底內形成有P型的深摻雜阱，所述該深摻雜阱內待形成的LDMOS晶體管具有源極、漏 極、以及柵介質層；執(zhí)行步驟S103，在所述深摻雜阱內形成隔離結構，所述隔離結構位于源 極和漏極之間且靠近漏極；執(zhí)行步驟S105，在所述深摻雜阱內形成p型第一離子摻雜區(qū)；所 述第一離子摻雜區(qū)的深度大于隔離結構底部、且覆蓋漏極、以及至少覆蓋隔離結構的外圍 輪廓在所述深摻雜阱內對應的部分區(qū)域；執(zhí)行步驟S107，在所述深摻雜阱內形成n型的第 二離子摻雜區(qū)；所述第二離子摻雜區(qū)覆蓋源極、以及至少覆蓋柵介質層在所述深摻雜阱內 對應的部分區(qū)域；所述第二離子摻雜區(qū)和第一離子摻雜區(qū)之間具有間隔。
下面參照附圖5至8對本發(fā)明的形成p-LDMOS晶體管工藝加以詳細說明。首先參 照圖5，提供半導體襯底301，所述半導體襯底內形成有p型的深摻雜阱303，所述該深摻雜阱內待形成的LDM0S晶體管具有源極、漏極、以及柵介質層。在形成所述深摻雜阱303之前
還包括形成深n型摻雜阱302步驟，所述深n型摻雜阱302深度大于深摻雜阱。 所述半導體襯底301通常采用p型硅，由于形成所述深摻雜阱目的為將半導體襯
底上的半導體器件之間以及與半導體襯底之間進行隔離，然后在深摻雜阱內形成半導體器
件，因此一般首先形成深n型摻雜阱302以便與半導體襯底之間形成PN結進行隔離。 同時，深摻雜阱的結構還可以包括多種，不限于本實施例中圖示的深摻雜阱的結
構，比如還可以為三阱、倒退阱等結構。 形成深n型摻雜阱302的具體工藝為，形成所述深n型摻雜阱302通過離子注入 形成，注入的離子為磷離子，注入能量范圍為2000Ke至2500KeV，注入的劑量范圍為1E13至 2E13/cm、注入的角度范圍為0至7。。 形成p型的深摻雜阱303的具體工藝為，形成所述p型的深摻雜阱303通過離 子注入形成，注入的離子為硼離子，注入能量范圍為400KeV至450KeV，注入的劑量范圍為 1. 5E13/cm2至2. 0E13/cm2，注入的角度范圍為0至7° 。 接著，形成所述p型的深摻雜阱303之后還包括退火步驟，所述退火溫度為800至
IIO(TC，退火氣氛為K，退火時間為1至3小時，退火方式為普通的爐管退火。 作為一個實施例，在形成所述深摻雜阱303之后，采用普通的爐管退火，退火溫度
為IOO(TC，退火氣氛為K，退火時間為2小時，退火時候氣壓為1個大氣壓。 本技術方案通過在形成深摻雜阱之后在800至IIO(TC溫度、N2氣氛下退火1至3
小時，可以使注入的離子分布更為均勻、同時修復離子注入所導致的損傷。 本發(fā)明中在深n型摻雜阱302中形成p型的深摻雜阱303，其導電類型與在該區(qū)域
內待形成的LDMOS晶體管的溝道導電類型相同，目的為縮短LDMOS晶體管的溝道，同時加大
耗盡區(qū)的寬度，有助于提高L匿OS晶體管的耐壓能力，該優(yōu)點可以在后文中可以看出。 接著，在所述p型的深摻雜阱303內形成隔離結構304，所述隔離結構304位于
待形成的LDMOS晶體管的源極和漏極之間且靠近漏極。所述隔離結構304通常采用場氧
化(FOX)、局部氧化(LOCOS)或者淺溝槽隔離(STI)形成，此處比較優(yōu)化的采用淺溝槽隔離
(STI)結構。在靠近漏極端形成隔離結構的作用同樣為提高L匿OS晶體管的擊穿電壓。 在形成隔離結構304之后通常需要進行退火以修復在形成隔離結構過程中產生
的缺陷，因此在不影響半導體器件的性能的前提下，上述在形成所述P型的深摻雜阱303之
后的退火步驟還可以留在形成隔離結構304之后同時進行，即共用形成隔離結構304之后
的退火，其退火工藝與上述相同，在此不再詳述。 參照圖6，在所述p型的深摻雜阱303內形成p型的第一離子摻雜區(qū)305 ;所述第 一離子摻雜區(qū)305的深度大于隔離結構底部；且覆蓋漏極、以及至少覆蓋隔離結構304的 外圍輪廓在所述深摻雜阱內對應的部分區(qū)域。第一離子摻雜區(qū)305的覆蓋范圍根據管子的 閾值電壓，開啟電阻(Rdson)等等選取，比如第一離子摻雜區(qū)305可以覆蓋漏極和隔離結構 304的外圍輪廓在所述深摻雜阱內對應的整個區(qū)域、或者覆蓋漏極和隔離結構304的外圍 輪廓在所述深摻雜阱內對應的部分區(qū)域、甚至可以覆蓋漏極和超出隔離結構304的外圍輪 廓在所述深摻雜阱內對應的整個區(qū)域并且向源極方向延伸部分。 所述p型的第一離子摻雜區(qū)305的摻雜濃度大于p型的深摻雜303的摻雜濃度。
所述第一離子摻雜區(qū)305通過離子注入形成，比較優(yōu)選的是所述離子注入與中壓
9器件的P型摻雜阱同時進行。比如同時采用形成第一離子摻雜區(qū)305的掩模版和中壓器 件的P型摻雜阱的掩模版，這樣可以避免現(xiàn)有技術中為了形成漂移區(qū)而額外增加的注入工 序，降低了工藝成本。 更為優(yōu)選地，本發(fā)明的形成所述第一離子摻雜區(qū)305的離子注入的掩膜圖形與形 成中壓器件的p型摻雜阱的掩膜圖形位于同一塊掩模版上。與現(xiàn)有技術的需要額外增加掩 模版相比，通過采用形成中壓器件的P型摻雜阱的掩模版可以大大降低工藝成本和降低產 品的循環(huán)周期，而且能夠與形成中壓器件區(qū)域的摻雜阱同時進行。因為，眾所周知，在半導 體工藝中，制作掩模版的費用通常是高昂，而且費時。而現(xiàn)有技術由于形成漂移區(qū)的工藝條 件與形成中壓器件區(qū)域的摻雜阱的條件相差過大而無法與形成中壓器件的P型摻雜阱同 時注入。 所述注入的離子可以為硼離子，注入能量范圍為25至280KeV，注入的劑量范圍為 1. 4E12至2E13/cm2。 作為一個實施例，形成所述第一離子摻雜區(qū)305通過離子注入形成，注入的離子 可以為硼離子，注入能量為100KeV，注入的劑量為6E12/cm2。 接著，在所述p型的深摻雜阱303內形成n型的第二離子摻雜區(qū)306 ;所述第二離 子摻雜區(qū)306覆蓋待形成的L匿OS晶體管的源極、以及至少覆蓋待形成的L匿OS晶體管的 柵介質層在所述深摻雜阱303內對應的部分區(qū)域；所述第二離子摻雜區(qū)306和第一離子摻 雜區(qū)305之間具有間隔。所述第二離子摻雜區(qū)306的覆蓋范圍基于待形成的LDMOS晶體管 基本參數選取，比如閾值電壓，開啟電阻(Rdson)等等。 所述n型的第二離子摻雜區(qū)306的摻雜濃度大于p型的深摻雜303的摻雜濃度， 而第一離子摻雜區(qū)305和第二離子摻雜區(qū)306的摻雜濃度基本相同。 形成所述第二離子摻雜區(qū)306采用離子注入形成，比較優(yōu)化的是形成所述第二離 子摻雜區(qū)306的掩膜圖形與形成中壓器件的n型摻雜阱的掩膜圖形位于同一塊掩模版上， 即可以與中壓器件的n型摻雜阱同時注入形成，與現(xiàn)有技術的需要額外增加掩模版相比， 通過采用形成中壓器件的n型摻雜阱的掩模版可以大大降低工藝成本和降低產品的循環(huán) 周期，而且能夠與形成中壓器件區(qū)域的摻雜阱同時進行。因為，眾所周知，在半導體工藝中， 制作掩模版的費用通常是高昂，而且費時。而現(xiàn)有技術由于形成漂移區(qū)的工藝條件與形成 中壓器件區(qū)域的摻雜阱的條件相差過大而無法與形成中壓器件的n型摻雜阱同時注入。
所述注入的離子可以為磷離子，注入能量范圍為90至440KeV，注入的劑量范圍為 9. 5E12至1. 5E13/cm2。 作為一個實施例，形成所述第一離子摻雜區(qū)305通過離子注入形成，注入的離子 為磷離子，注入能量為140KeV，注入的劑量為5. 0E12/cm2。 上述形成第一離子摻雜區(qū)305和第二離子摻雜區(qū)306的次序可以顛倒，在此不應 過多限制本發(fā)明的保護范圍。 參照圖7，在半導體襯底301上形成柵介質層307和多晶硅柵極308、以及位于多 晶硅柵極308兩側的側墻309，所述形成這些結構為本領域人員公知技術，在此不加詳述。 所述柵介質層307延伸至隔離結構 參照圖8，在半導體襯底301內的p型的深摻雜阱303內形成源極310、漏極311。 所述源極310位于n型的第二離子摻雜區(qū)306內，所述漏極311位于p型的第一離子摻雜區(qū)305內。所述源極310和漏極311具體還包括形成的源極延伸區(qū)、漏極延伸區(qū)，形成所述 源極延伸區(qū)、漏極延伸區(qū)為本領域技術人員公知技術，在此未加詳細描述。
經過上述工藝，形成本發(fā)明的p-LDMOS晶體管，參照圖8，包括位于半導體襯底 301內的源極310、漏極311、以及柵介質層307 ;隔離結構304，位于源極310和漏極311之 間且靠近漏極311 ;第一離子摻雜區(qū)305，位于所述半導體襯底301內，所述第一離子摻雜區(qū) 305的導電類型與L匿OS晶體管的溝道的導電類型相同，為p型；所述第一離子摻雜區(qū)305 的深度大于隔離結構底部、且覆蓋漏極311、以及至少覆蓋隔離結構304的外圍輪廓在所述 半導體襯底301內對應的部分區(qū)域；第二離子摻雜區(qū)306，位于所述半導體襯底301內，所 述第二離子摻雜區(qū)306的導電類型與U)MOS晶體管的溝道的導電類型相反，為n型；所述第 二離子摻雜區(qū)306覆蓋源極310、以及至少覆蓋柵介質層307在所述半導體襯底301內對應 的部分區(qū)域；所述第二離子摻雜區(qū)306和第一離子摻雜區(qū)305之間具有間隔；還包括深摻 雜阱303，所述深摻雜阱303的導電類型與U)MOS晶體管的溝道的導電類型相同，為p型，所 述深摻雜阱303覆蓋所述第一離子摻雜區(qū)305、第二離子摻雜區(qū)306、以及柵介質層307在 所述半導體襯底301內對應的區(qū)域。 在上述工藝及其形成的p-L匿OS晶體管中，在半導體襯底301內形成與待形成 的p-LDMOS晶體管的溝道導電類型相同的p型深摻雜阱303，然后在p型深摻雜阱303形 成相互隔離的第一離子摻雜區(qū)305和第二離子摻雜區(qū)306，所述第一離子摻雜區(qū)305和 p-U)MOS晶體管的溝道導電類型相同，第二離子摻雜區(qū)306和溝道導電類型相反，因此形成 的p-LDMOS晶體管的溝道為柵介質層307對應的第二離子摻雜區(qū)部分，因此與現(xiàn)有技術相 比溝道較短，在柵極電壓下，P型的深摻雜阱303及第一離子摻雜區(qū)305與第二離子摻雜區(qū) 306之間形成反向偏置的二極管，在擊穿之前該耗盡區(qū)全耗盡，能夠獲得較高的擊穿電壓， 即L匿OS晶體管的I-V曲線中的快回現(xiàn)象右移，提高L匿OS晶體管的耐壓程度；同時，通過 增加本發(fā)明中的P型的第一離子摻雜區(qū)305的摻雜濃度，可以降低L匿OS晶體管的開啟電 阻(Rdson);而且，由于形成的p型的第一離子摻雜區(qū)305與p型的深摻雜阱303的導電類 型相同，即使由于在形成第一離子摻雜區(qū)305的時候，光刻工藝中的掩膜有偏差，比如第一 離子摻雜區(qū)305沒有完全包圍住隔離結構304甚至沒有包圍住隔離結構304部分時，不會 造成現(xiàn)有技術的閾值過高而影響實際使用的情況。 同時，通過將形成所述第一離子摻雜區(qū)305的掩膜圖形與形成中壓器件的p型摻 雜阱的掩膜圖形設置于同一塊掩模版上，形成所述第二離子摻雜區(qū)306的掩膜圖形與形成 中壓器件的n型摻雜阱的掩膜圖形設置于同一塊掩模版上，可以大大降低工藝成本和降低 產品的循環(huán)周期。 圖9是采用現(xiàn)有技術中的圖2所示的p-LDMOS晶體管的輸出特性曲線，橫坐標為 漏極電壓(Vd)，縱坐標為漏極電流(Id)，該數據采用美國的斯諾普斯(Synopsys)公司的 Medici軟件進行模擬獲得。其中，曲線I III對應的L匿OS晶體管的P-區(qū)域204(即 漏極的漂移區(qū))的注入劑量依次遞減25%。其余條件相同，曲線IV代表L匿OS晶體管的 P-區(qū)域204采用中壓器件的p型摻雜阱的條件注入，圖9中四個管子的其余工藝條件均 相同，閾值電壓均為-1. 1V，經過模擬，曲線I IV代表的L匿OS晶體管的擊穿電壓分別 為-22. 5、 -25. 0、 -27. 0、 -19. 4V，漏極飽和電流Ids分別為-41、 -40、 -38、 -67 y A/y m，由 1 ni曲線的特性可以看出，隨著注入劑量的減小，形成的LDM0S晶體管的擊穿電壓降低。
圖10是采用本發(fā)明的方法形成的p-LDM0S晶體管的I-V特性曲線?？v坐標為漏極 電壓(Vd)，橫坐標為漏極電流(Id)，該數據采用美國的斯諾普斯(Synopsys)公司的Medici 軟件進行模擬獲得。其中，曲線I II對應的LDMOS晶體管的深n型摻雜阱和p型的深摻 雜阱的注入劑量不同。曲線I的深n型摻雜阱注入劑量為1E13，注入離子為磷；p型的深摻 雜阱的注入劑量為1.3E13，注入離子為硼。曲線II的深n型摻雜阱注入劑量為1.5E13，注 入離子為磷；P型的深摻雜阱的注入劑量為2. 0E13，注入離子為硼。形成的LDMOS晶體管的 其他工藝均相同，閾值電壓均為-1. 8V，經過模擬，曲線I II代表的L匿0S晶體管的擊穿 電壓分別為-28、-23V，漏極飽和電流Ids分別為-46、-47 y A/ y m，由I II曲線的特性可 以看出，隨著注入劑量的增大，形成的LDMOS晶體管的擊穿電壓降低。 同時，可以類推，當采用本發(fā)明的方法制造閾值電壓為-1. IV的制造LDMOS晶體管 時，由于會降低摻雜阱的濃度，因此其擊穿電壓會比閾值電壓為-1. 8V的管子的更高，這說 明本發(fā)明的方法對于提高LDMOS晶體管的耐壓能力具有一定的優(yōu)勢。 本發(fā)明還給出一種n-LDM0S晶體管的形成方法，參照圖ll，包括執(zhí)行步驟S201， 提供半導體襯底，所述半導體襯底內形成有n型的深摻雜阱，所述該深摻雜阱內待形成的 LDMOS晶體管具有源極、漏極、以及柵介質層；執(zhí)行步驟S203，在所述深摻雜阱內形成隔離 結構，所述隔離結構位于源極和漏極之間且靠近漏極；執(zhí)行步驟S205，在所述深摻雜阱內 形成n型第一離子摻雜區(qū)；所述第一離子摻雜區(qū)的深度大于隔離結構底部；且覆蓋漏極、以 及至少覆蓋隔離結構的外圍輪廓在所述深摻雜阱內對應的部分區(qū)域；執(zhí)行步驟S207，在所 述深摻雜阱內形成P型的第二離子摻雜區(qū)；所述第二離子摻雜區(qū)覆蓋源極、以及至少覆蓋 柵介質層在所述深摻雜阱內對應的部分區(qū)域；所述第二離子摻雜區(qū)和第一離子摻雜區(qū)之間 具有間隔。 下面參照附圖12至15對本發(fā)明的形成n-LDMOS晶體管工藝加以詳細說明，首先 參照圖12，提供半導體襯底401，所述半導體襯底內形成有n型的深摻雜阱402，所述該深摻 雜阱內402待形成的LDMOS晶體管具有源極、漏極、以及柵介質層。 所述深摻雜阱的結構還可以包括多種，不限于本實施例中圖示的深摻雜阱結構， 比如可以為三阱、倒退阱等結構。 形成n型的深摻雜阱402通過離子注入形成，具體工藝為，注入的離子為磷離子， 注入能量范圍為2000KeV至2500KeV，注入的劑量范圍為1E13至2E13/cm2，注入的角度范 圍為0至7。。 接著，形成所述n型的深摻雜阱402之后還包括退火步驟，所述退火溫度為800至 110(TC，退火氣氛為N2，退火時間為l至3小時。 作為一個實施例，在形成所述深摻雜阱303之后，采用普通的管式爐方式退火，退 火溫度為IIO(TC，退火氣氛為K，退火時間為2小時，退火時候氣壓為1個大氣壓。
本技術方案通過在形成深摻雜阱之后在800至IIO(TC 、N2氣氛下退火1至3小時， 使其內的離子分布更為均勻，同時可以修復離子注入所導致的損傷。 本發(fā)明中在半導體襯底401內形成n型的深摻雜阱402，其導電類型與在該區(qū)域內 待形成的n-LDMOS晶體管的溝道導電類型相同，目的為縮短LDMOS晶體管的溝道，同時加大 耗盡區(qū)的寬度，有助于提高L匿OS晶體管的耐壓能力。 接著，在所述n型深摻雜阱402內形成隔離結構403，所述隔離結構403位于待形成的L匿0S晶體管的源極和漏極之間且靠近漏極。所述隔離結構403通常采用場氧化 (F0X)、局部氧化(LOCOS)或者淺溝槽隔離(STI)形成，此處比較優(yōu)化的采用淺溝槽隔離 (STI)結構。在靠近漏極端形成隔離結構的作用同樣為提高L匿OS晶體管的擊穿電壓。
在形成隔離結構403之后通常需要進行退火，以消除在形成隔離結構403過程中 產生的缺陷，在不影響半導體器件的性能的前提下，上述在形成所述n型的深摻雜阱402之 后的退火步驟還可以留在形成隔離結構403之后同時進行，即共用形成隔離結構403之后 的退火，其退火工藝與上述相同，在此不再詳述。 參照圖13，在所述n型深摻雜阱402內形成n型的第一離子摻雜區(qū)404 ;所述第一 離子摻雜區(qū)404的深度大于隔離結構403底部；且覆蓋漏極、以及至少覆蓋隔離結構403的 外圍在所述n型深摻雜阱402內對應的部分區(qū)域。第一離子摻雜區(qū)404的覆蓋范圍根據管 子的閾值電壓和開啟電阻(Rdson)等等基本參數進行選取，比如n型的第一離子摻雜區(qū)404 可以覆蓋漏極和隔離結構403的外圍輪廓在所述深摻雜阱402內對應的整個區(qū)域、或者覆 蓋漏極和隔離結構403的外圍輪廓在所述深摻雜阱402內對應的部分區(qū)域、甚至可以覆蓋 漏極和超出隔離結構403的外圍輪廓在所述深摻雜阱402內對應的整個區(qū)域并且向源極方 向延伸部分。 所述n型的第一離子摻雜區(qū)404的摻雜濃度大于n型的深摻雜402的摻雜濃度。
所述第一離子摻雜區(qū)404通過離子注入形成，比較優(yōu)選的是與中壓器件的n型摻 雜阱同時進行。比如同時采用形成第一離子摻雜區(qū)404的掩模版和中壓器件的n型摻雜阱 的掩模版，這樣可以避免現(xiàn)有技術中為了形成漂移區(qū)而額外增加的注入工序，降低了工藝 成本。 更為優(yōu)選地，本發(fā)明的形成所述第一離子摻雜區(qū)404的離子注入的掩膜圖形與形 成中壓器件的n型摻雜阱掩膜圖形位于同一塊掩模版上。與現(xiàn)有技術的需要額外增加掩模 版相比，通過采用形成中壓器件的n型摻雜阱的掩模版可以大大降低工藝成本和降低產品 的循環(huán)周期，而且能夠與形成中壓器件區(qū)域的摻雜阱同時進行。因為，眾所周知，在半導體 工藝中，制作掩模版的費用通常是高昂，而且費時。而現(xiàn)有技術由于形成漂移區(qū)的工藝條件 與形成中壓器件區(qū)域的摻雜阱的條件相差過大而無法與形成中壓器件的p型摻雜阱同時 注入。 所述注入的離子可以為磷離子，注入能量范圍為90至440KeV，注入的劑量范圍為 9. 5E12至1. 5E13/cm2。 作為一個實施例，形成所述第一離子摻雜區(qū)305通過離子注入形成，注入的離子 為磷離子，注入能量為140KeV，注入的劑量為5. 0E12/cm2。 接著，在所述n型的深摻雜阱402內形成p型的第二離子摻雜區(qū)405 ;所述第二離 子摻雜區(qū)405覆蓋待形成的L匿OS晶體管的源極、以及至少覆蓋待形成的L匿OS晶體管的 柵介質層在所述深摻雜阱402內對應的部分區(qū)域；所述第二離子摻雜區(qū)405和第一離子摻 雜區(qū)404之間具有間隔。所述第二離子摻雜區(qū)405的覆蓋范圍基于待形成的LDMOS晶體管 基本參數選取，比如閾值電壓等等。 所述p型的第二離子摻雜區(qū)306的摻雜濃度大于n型的深摻雜402的摻雜濃度，
而第一離子摻雜區(qū)404和第二離子摻雜區(qū)405的摻雜濃度基本相同。 形成所述第二離子摻雜區(qū)405采用離子注入形成，形成所述第二離子摻雜區(qū)405
13的掩膜圖形與形成中壓器件的P型摻雜阱的掩膜圖形位于同一塊掩模版上，即可以與中壓 器件的P型摻雜阱同時注入形成，與現(xiàn)有技術的需要額外增加掩模版相比，通過采用形成 中壓器件的p型摻雜阱的掩模版可以大大降低工藝成本和降低產品的循環(huán)周期，而且能夠 與形成中壓器件區(qū)域的摻雜阱同時進行。因為，眾所周知，在半導體工藝中，制作掩模版的 費用通常是高昂，而且費時。而現(xiàn)有技術由于形成漂移區(qū)的工藝條件與形成中壓器件區(qū)域 的摻雜阱的條件相差過大而無法與形成中壓器件的P型摻雜阱同時注入。
所述注入的離子可以為硼離子，注入能量范圍為25至280KeV，注入的劑量范圍為 1. 4E12至2E13/cm2。 作為一個實施例，形成所述第一離子摻雜區(qū)404通過離子注入形成，注入的離子 為硼離子，注入能量為100KeV，注入的劑量為6E12/cm2。 上述形成第一離子摻雜區(qū)404和第二離子摻雜區(qū)405的次序可以顛倒，在此不應 過多限制本發(fā)明的保護范圍。 參照圖14，在半導體襯底401上形成柵介質層406和多晶硅柵極407、以及位于多 晶硅柵極407兩側的側墻408，所述形成這些結構為本領域人員公知技術，在此不加詳述。 所述柵介質層406延伸至隔離結構。 參照圖15，在半導體襯底401內的n型深摻雜阱402內形成源極409、漏極410。 所述源極409位于p型的第二離子摻雜區(qū)405內，所述漏極410位于n型的第一離子摻雜 區(qū)402內。所述源極409和漏極410具體還包括形成的源極延伸區(qū)、漏極延伸區(qū)，由于不是 本發(fā)明的重點，未加詳細描述。 經過上述工藝，形成本發(fā)明的LDMOS晶體管，參照圖15，包括位于半導體襯底401 內的源極409、漏極410、以及柵介質層406 ;隔離結構403，位于源極409和漏極410之間且 靠近漏極410 ;第一離子摻雜區(qū)404，位于所述半導體襯底401內，所述第一離子摻雜區(qū)404 的導電類型與LDMOS晶體管的溝道的導電類型相同，為n型；所述第一離子摻雜區(qū)404的深 度大于隔離結構底部、且覆蓋漏極410、以及至少覆蓋隔離結構403的外圍輪廓在所述半導 體襯底401內對應的部分區(qū)域；第二離子摻雜區(qū)405，位于所述半導體襯底401內，所述第 二離子摻雜區(qū)405的導電類型與LDMOS晶體管的溝道的導電類型相反，為p型；所述第二離 子摻雜區(qū)405覆蓋源極409、以及至少覆蓋柵介質層406在所述半導體襯底401內對應的部 分區(qū)域；所述第二離子摻雜區(qū)405和第一離子摻雜區(qū)404之間具有間隔；還包括深摻雜阱 402，所述深摻雜阱402的導電類型與LDMOS晶體管的溝道的導電類型相同，為n型，所述深 摻雜阱402覆蓋所述第一離子摻雜區(qū)404、第二離子摻雜區(qū)405、以及柵介質層406在所述 半導體襯底401內對應的區(qū)域。 在上述工藝及其形成的n-LDMOS晶體管中，在半導體襯底401內形成與待形成的 n-LDMOS晶體管的溝道導電類型相同的n型深摻雜阱402，然后在n型深摻雜阱402形成相 互隔離的n型第一離子摻雜區(qū)404和p型第二離子摻雜區(qū)405，所述第一離子摻雜區(qū)404和 n-L匿OS晶體管的溝道導電類型相同，第二離子摻雜區(qū)405和溝道導電類型相反，因此形成 的n-LDMOS晶體管的溝道為柵介質層406對應的第二離子摻雜區(qū)405部分，因此與現(xiàn)有技 術相比溝道較短，在柵極電壓下，n型的深摻雜阱402及n型的第一離子摻雜區(qū)404與p型 的第二離子摻雜區(qū)405之間形成反向偏置的二極管，在擊穿之前該耗盡區(qū)全耗盡，能夠獲 得較高的擊穿電壓，即n-LDMOS晶體管的I-V曲線中的快回現(xiàn)象右移，提高n-LDMOS晶體管的耐壓程度；同時，通過增加本發(fā)明中的n型的第一離子摻雜區(qū)404的摻雜濃度，可以降低 n-LDM0S晶體管的開啟電阻(rdson);而且，由于形成的n型的第一離子摻雜區(qū)404與n型 的深摻雜阱402的導電類型相同，即使由于在形成第一離子摻雜區(qū)404的時候，光刻工藝中 的掩膜有偏差，比如第一離子摻雜區(qū)404沒有完全包圍住隔離結構403甚至沒有包圍住隔 離結構403部分時，不會造成現(xiàn)有技術的閾值過高而影響實際使用的情況。
同時，通過將形成所述第一離子摻雜區(qū)404的掩膜圖形與形成中壓器件的n型摻 雜阱的掩膜圖形設置于同一塊掩模版上，形成所述第二離子摻雜區(qū)405的掩膜圖形與形成 中壓器件的p型摻雜阱的掩膜圖形設置于同一塊掩模版上，可以大大降低工藝成本和降低 產品的循環(huán)周期。 圖16是采用現(xiàn)有技術中類似圖2所示的p-LDMOS晶體管結構的n-LDMOS晶體管 的輸出特性曲線，與圖2不同點僅在于各區(qū)的導電類型相反，比如深n型摻雜阱201變?yōu)閜 型半導體襯底J-區(qū)域203變?yōu)閜型、P-區(qū)域204變?yōu)閚型、源極208和漏極209均為N+。
圖16中橫坐標為漏極電壓(Vd)，縱坐標為漏極電流(Id)，該數據采用美國的斯諾 普斯(Synopsys)公司的Medici軟件進行模擬獲得。其中，曲線I III對應的n-LDMOS 晶體管的n-區(qū)域204(即漏極的漂移區(qū))的注入劑量依次遞減25%。其余條件相同，曲線 IV代表n-LDMOS晶體管的n_區(qū)域204采用中壓器件的n型摻雜阱的條件注入，其余條件均 相同，四條曲線代表的n-L匿OS晶體管的閾值電壓均為1. OV，經過模擬，曲線I IV代表的 n-LDMOS晶體管的擊穿電壓分別為22. 3、23. 0、26. 5、19. 2V，漏極飽和電流Ids分別為165、 160、150、229iiA/iim，由I IV曲線的特性可以看出隨著注入劑量的減小，形成的LDMOS 晶體管的擊穿電壓降低。 圖17是采用本發(fā)明的方法形成的n-LDM0S晶體管的I-V特性曲線。橫坐標為漏極 電壓(Vd)，縱坐標為漏極電流(Id)，該數據采用美國的斯諾普斯(Synopsys)公司的Medici 軟件進行模擬獲得。其中，曲線I II對應的LDMOS晶體管的深n型摻雜阱和p型的深摻 雜阱的注入劑量不同。曲線I的工藝為1. 0el3/cm2，曲線II的工藝為1. 5el3/cm2。形成的 L匿OS晶體管的其他工藝均相同，閾值電壓均為0. 7V，經過模擬，曲線I II代表的L匿OS 晶體管的擊穿電壓分別為28、26V，漏極飽和電流Ids分別為203、253 y A/ y m，由I II曲 線的特性可以看出隨著注入劑量的增大，形成的L匿OS晶體管的擊穿電壓降低，得到的飽 和電流相應增加。 同時，可以類推，當采用本發(fā)明的方法制造與圖16中的閾值電壓相同(1.0V)的 n-LDMOS晶體管時，其擊穿電壓會因為提高摻雜阱的濃度而稍微降低，但是其仍為同樣的數 量級，不會影響實際使用，而且由于其采用中壓器件區(qū)域的掩模版，相對于降低成本而言， 該缺陷是可以忽略的。 本發(fā)明還提供一種帶有L匿OS晶體管的半導體器件的制造方法，包括提供半導 體襯底，所述半導體襯底含有高壓器件區(qū)域(HV)和中壓器件區(qū)域(MV);在所述高壓器件 區(qū)域的半導體襯底內形成深摻雜阱，所述深摻雜阱的導電類型與在該深摻雜阱內待形成的 L匿OS晶體管的溝道導電類型相同，所述該深摻雜阱內待形成的L匿OS晶體管具有源極、漏 極、以及柵介質層；在所述深摻雜阱內形成隔離結構，所述隔離結構位于源極和漏極之間且 靠近漏極；在所述深摻雜阱內形成第一離子摻雜區(qū)，所述第一離子摻雜區(qū)的導電類型與所 述L匿OS晶體管的溝道導電類型相同；所述第一離子摻雜區(qū)的深度大于隔離結構底部；且覆蓋漏極、以及至少覆蓋隔離結構的外圍輪廓在所述深摻雜阱內對應的部分區(qū)域；在所述
深摻雜阱內形成第二離子摻雜區(qū)，所述第二離子摻雜區(qū)的導電類型與所述LDMOS晶體管的
溝道導電類型相反；所述第二離子摻雜區(qū)覆蓋源極、以及至少覆蓋柵介質層在所述深摻雜
阱內對應的部分區(qū)域；所述第二離子摻雜區(qū)和第一離子摻雜區(qū)之間具有間隔。 圖18給出本發(fā)明的一個實施例的形成帶有LDM0S晶體管的半導體器件的結構示
意圖。包括 半導體襯底l，所述半導體襯底1含有高壓器件區(qū)域HV和中壓器件區(qū)域MV;所述高壓器件區(qū)域HV包括i區(qū)域和ii區(qū)域，所述i區(qū)域含有p-LDM0S，所述ii區(qū)域含有n-LDM0S ;所述中壓器件區(qū)域MV包括iii區(qū)域和iv區(qū)域，所述iii區(qū)域含有p-M0S，所述iv區(qū)域含有n-MOS ; 所述高壓器件區(qū)域HV的i區(qū)域和ii區(qū)域還分別形成有深摻雜阱3a和3b，所述深摻雜阱3a為p型，深摻雜阱3b為n型，分別與各自區(qū)域內形成的L匿OS晶體管的溝道導電類型相同；所述中壓器件區(qū)域MV的i區(qū)域和ii區(qū)域也分別形成有深摻雜阱3c和3d，所述深摻雜阱3c為n型，所述深摻雜阱3d為p型，分別與各自區(qū)域內形成的MOS晶體管的溝道導電類型相反； 在HV的i區(qū)域還形成有隔離結構4a，所述隔離結構4a位于待形成的L匿OS晶體管的源極和漏極之間且靠近漏極；在HV的ii區(qū)域還形成有隔離結構4b，所述隔離結構4b位于待形成的LDMOS晶體管的源極和漏極之間且靠近漏極； 在HV的i區(qū)域的深摻雜阱3a內還形成有第一離子摻雜區(qū)5a，所述第一離子摻雜區(qū)5a與待形成的L匿0S晶體管的溝道導電類型相同，因此為p型，所述第一離子摻雜區(qū)5a的深度大于隔離結構4a底部，且覆蓋待形成的LDM0S晶體管的漏極、以及至少覆蓋隔離結構的外圍輪廓在所述深摻雜阱3a內對應的部分區(qū)域；在HV的ii還形成有第一離子摻雜區(qū)5b，所述第一離子摻雜區(qū)5b與待形成的LDM0S晶體管的溝道導電類型相同，因此為n型，所述第一離子摻雜區(qū)5b的深度大于隔離結構4a底部，且覆蓋待形成的LDM0S晶體管的漏極、以及至少覆蓋隔離結構的外圍輪廓在所述深摻雜阱3b內對應的部分區(qū)域；
在HV的i區(qū)域的深摻雜阱3a內還形成有第二離子摻雜區(qū)6a，所述第二離子摻雜區(qū)6a的導電類型與所述L匿0S晶體管的溝道導電類型相反，因此為n型，所述第二離子摻雜區(qū)6a覆蓋待形成的LDM0S晶體管的源極、以及至少覆蓋柵介質層在所述深摻雜阱內對應的部分區(qū)域，所述第二離子摻雜區(qū)6a和第一離子摻雜區(qū)5a之間具有間隔；在HV的ii區(qū)域的深摻雜阱3b內還形成有第二離子摻雜區(qū)6b，所述第二離子摻雜區(qū)6b的導電類型與所述L匿0S晶體管的溝道導電類型相反，因此為p型，所述第二離子摻雜區(qū)6b覆蓋待形成的LDMOS晶體管的源極、以及至少覆蓋柵介質層在所述深摻雜阱內對應的部分區(qū)域，所述第二離子摻雜區(qū)6b和第一離子摻雜區(qū)5b之間具有間隔； 所述半導體襯底1的i、 ii、 iii、 iv區(qū)域上分別形成有柵介質層7a、7b、7c和7d，所述柵介質層7a、7b、7c和7d在HV區(qū)域和在MV的厚度可以有所不同；
在柵介質層7a、7b、7c和7d上分別形成有多晶硅柵極8a、8b、8c、8d，以及分別形成于各個多晶硅柵極兩側的側墻9a、9b、9c、9d。 所述半導體襯底1的i、ii、iii、iv區(qū)域內分別形成有源極10a、10b以及漏極lla、llb，所述源極10a、10b分別位于i、ii區(qū)域的第二離子摻雜阱6a、6b內，所述漏極11a、llb分別位于i、ii區(qū)域的第一離子摻雜阱5a、5b內；所述源極10c、 10d和漏極llc、 lid分別位于iii、 iv區(qū)域深摻雜阱3c和3d內。 形成所述第一離子摻雜區(qū)5a比較優(yōu)選的是與形成中壓器件區(qū)域MV的iv區(qū)域的
深摻雜阱3d同時進行。更為優(yōu)選地，可以將形成所述第一離子摻雜區(qū)5a的掩膜圖形與形
成中壓器件區(qū)域MV的iv區(qū)域的深摻雜阱3d的掩膜圖形設置在同一塊掩模版上。 形成所述第一離子摻雜區(qū)5b比較優(yōu)選的是與形成中壓器件區(qū)域MV的iii區(qū)域的
深摻雜阱3c同時進行。更為優(yōu)選地，可以將形成所述第一離子摻雜區(qū)5b的掩膜圖形與中
壓器件區(qū)域MV的iii區(qū)域的深摻雜阱3c的掩膜圖形設置在同一塊掩模版上。 形成所述第二離子摻雜區(qū)6a比較優(yōu)選的是與形成中壓器件區(qū)域MV的iii區(qū)域的
深摻雜阱3c同時進行。更為優(yōu)選地，可以將形成所述第二離子摻雜區(qū)6a的掩膜圖形與中
壓器件區(qū)域MV的iii區(qū)域的深摻雜阱3c的掩膜圖形設置于同一塊掩模版上。 形成所述第二離子摻雜區(qū)6b比較優(yōu)選的是與形成中壓器件區(qū)域MV的iv區(qū)域的
深摻雜阱3d同時進行。更為優(yōu)選地，可以將形成所述第二離子摻雜區(qū)6b的掩膜圖形與中
壓器件區(qū)域MV的iv區(qū)域的深摻雜阱3d的掩膜圖形設置于同一塊掩模版上。 若半導體襯底1為p型，在HV的i區(qū)域形成深摻雜阱3a之前還包括形成深n型
摻雜阱2a的步驟，在MV的iii區(qū)域形成深摻雜阱3c之前還包括形成深n型摻雜阱2c的步驟。 形成所述深摻雜阱3a、3b、3c以及3d以及深n型摻雜阱2a、2c之后、還包括退火步驟，所述退火溫度為800至1 IO(TC ，退火氣氛為N2，退火時間為2小時。經過該步退火，可以使其內的離子分布更為均勻并修復離子注入損傷。 同樣，該步驟的退火可以放在形成隔離結構4a、4b之后進行，即與形成隔離結構之后的退火步驟共用。 其余的形成上述帶有LDM0S晶體管的半導體器件的方法請參照上述形成p-LDM0S和n-LDM0S晶體管的方法。 上述的帶有L匿0S晶體管的半導體器件及其形成方法，具有與前述的p-LDM0S以及n-LDMOS晶體管相類似的優(yōu)點，可以提高其耐壓能力，而且采用中壓器件區(qū)域的形成摻雜阱的掩模版來相應形成L匿0S晶體管的第一離子摻雜區(qū)和第二離子摻雜區(qū)可以降低工藝成本以及產品的循環(huán)周期。 雖然本發(fā)明已以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
一種LDMOS晶體管的制作方法，包括如下步驟提供半導體襯底；在所述半導體襯底內形成深摻雜阱，所述深摻雜阱的導電類型與在該深摻雜阱內待形成的LDMOS晶體管的溝道導電類型相同，所述該深摻雜阱內待形成的LDMOS晶體管具有源極、漏極、以及柵介質層；在所述深摻雜阱內形成隔離結構，所述隔離結構位于源極和漏極之間且靠近漏極；在所述深摻雜阱內形成第一離子摻雜區(qū)，所述第一離子摻雜區(qū)的導電類型與LDMOS晶體管的溝道導電類型相同；所述第一離子摻雜區(qū)的深度大于隔離結構底部、且覆蓋漏極、以及至少覆蓋隔離結構的外圍在所述深摻雜阱內對應的部分區(qū)域；在所述深摻雜阱內形成第二離子摻雜區(qū)，所述第二離子摻雜區(qū)的導電類型與LDMOS晶體管的溝道導電類型相反；所述第二離子摻雜區(qū)覆蓋源極、以及至少覆蓋柵介質層在所述深摻雜阱內對應的部分區(qū)域；所述第二離子摻雜區(qū)和第一離子摻雜區(qū)之間具有間隔。
2. 根據權利要求1所述的U)M0S晶體管的制作方法，形成所述深摻雜阱之后還包括退 火步驟，所述退火溫度為800至110(TC，退火氣氛為1退火時間為1至3小時。
3. 根據權利要求1所述的LDM0S晶體管的制作方法，所述第一離子摻雜區(qū)通過離子注 入形成，所述離子注入與中壓器件的摻雜阱同時進行。
4. 根據權利要求3所述的U)M0S晶體管的制作方法，形成所述第一離子摻雜區(qū)的離子 注入的掩膜圖形與形成中壓器件的摻雜阱的掩膜圖形位于同一塊掩模版上。
5. 根據權利要求4所述的LDM0S晶體管的制作方法，所述L匿0S晶體管的溝道導電類 型為n型，形成所述第一離子摻雜區(qū)的掩膜圖形與形成中壓器件的n型摻雜阱的掩膜圖形 位于同一塊掩模版上，形成所述第二離子摻雜區(qū)的掩膜圖形與形成中壓器件的P型摻雜阱 的掩膜圖形位于同一塊掩模版上，所述深摻雜阱為n型。
6. 根據權利要求4所述的L匿0S晶體管的制作方法，所述L匿0S晶體管的溝道導電類 型為P型，形成所述第一離子摻雜區(qū)的圖形與形成中壓器件的P型摻雜阱的掩膜圖形位于 同一塊掩模版上，形成所述第二離子摻雜區(qū)的掩膜圖形與形成中壓器件的n型摻雜阱的掩 膜圖形位于同一塊掩模版上，所述深摻雜阱為P型。
7. 根據權利要求6所述的LDM0S晶體管的制作方法，在形成所述深摻雜阱之前還包括 形成深n型摻雜阱步驟，所述深n型摻雜阱深度大于深摻雜阱。
8. —種LDM0S晶體管，包括: 位于半導體襯底內的源極、漏極、以及柵介質層； 隔離結構，位于源極和漏極之間且靠近漏極；第一離子摻雜區(qū)，位于所述半導體襯底內，所述第一離子摻雜區(qū)的導電類型與L匿OS 晶體管的溝道的導電類型相同；所述第一離子摻雜區(qū)的深度大于隔離結構底部、且覆蓋漏 極、以及至少覆蓋隔離結構的外圍在所述半導體襯底內對應的部分區(qū)域；第二離子摻雜區(qū)，位于所述半導體襯底內，所述第二離子摻雜區(qū)的導電類型與L匿OS 晶體管的溝道的導電類型相反；所述第二離子摻雜區(qū)覆蓋源極、以及至少覆蓋柵介質層在 所述半導體襯底內對應的部分區(qū)域；所述第二離子摻雜區(qū)和第一離子摻雜區(qū)之間具有間 隔；其特征在于，還包括深摻雜阱，所述深摻雜阱的導電類型與U)M0S晶體管的溝道的導電類型相同，且覆蓋所述第一離子摻雜區(qū)、第二離子摻雜區(qū)、以及柵介質層在所述半導體襯 底內對應的部分區(qū)域。
9. 根據權利要求8所述的U)M0S晶體管，還包括位于半導體襯底內的深n型摻雜阱，所 述深n型摻雜阱深度大于深摻雜阱。
10. —種具有U)M0S晶體管的半導體器件的制造方法，包括提供半導體襯底，所述半導體襯底含有高壓器件區(qū)域和中壓器件區(qū)域；在高壓器件區(qū) 域的半導體襯底內形成深摻雜阱，所述深摻雜阱的導電類型與在該深摻雜阱內待形成的 L匿0S晶體管的溝道導電類型相同，所述該深摻雜阱內待形成的L匿0S晶體管具有源極、漏 極、以及柵介質層；在所述深摻雜阱內形成隔離結構，所述隔離結構位于源極和漏極之間且靠近漏極； 在所述深摻雜阱內形成第一離子摻雜區(qū)，所述第一離子摻雜區(qū)的導電類型與所述 L匿0S晶體管的溝道導電類型相同；所述第一離子摻雜區(qū)的深度大于隔離結構底部；且覆 蓋漏極、以及至少覆蓋隔離結構的外圍在所述深摻雜阱內對應的部分區(qū)域；在所述深摻雜阱內形成第二離子摻雜區(qū)，所述第二離子摻雜區(qū)的導電類型與所述 L匿0S晶體管的溝道導電類型相反；所述第二離子摻雜區(qū)覆蓋源極、以及至少覆蓋柵介質 層在所述深摻雜阱內對應的部分區(qū)域；所述第二離子摻雜區(qū)和第一離子摻雜區(qū)之間具有間 隔。
11. 根據權利要求io所述的半導體器件的制造方法，形成所述深摻雜阱之后還包括退火步驟，所述退火溫度為800至110(TC，退火氣氛為1退火時間為1至3小時。
12. 根據權利要求11所述的半導體器件的制造方法，所述第一離子摻雜區(qū)通過離子注 入形成，所述離子注入與中壓器件的摻雜阱同時進行。
13. 根據權利要求12所述的半導體器件的制造方法，形成所述第一離子摻雜區(qū)的離子 注入的掩膜圖形與形成中壓器件的摻雜阱的掩膜圖形位于同一塊掩模版上。
14. 根據權利要求13所述的半導體器件的制造方法，所述L匿0S晶體管的溝道導電類 型為n型，形成所述第一離子摻雜區(qū)的掩膜圖形與形成中壓器件的n型摻雜阱的掩膜圖形 位于同一塊掩模版上，形成所述第二離子摻雜區(qū)的掩膜圖形與形成中壓器件的P型摻雜阱 的掩膜圖形位于同一塊掩模版上，所述深摻雜阱為n型。
15. 根據權利要求13所述的半導體器件的制造方法，所述L匿0S晶體管的溝道導電類 型為P型，形成所述第一離子摻雜區(qū)的圖形與形成中壓器件的P型摻雜阱的掩膜圖形位于 同一塊掩模版上，形成所述第二離子摻雜區(qū)的掩膜圖形與形成中壓器件的n型摻雜阱的掩 膜圖形位于同一塊掩模版上，所述深摻雜阱為P型。
16. 根據權利要求15所述的半導體器件的制造方法，在形成所述深摻雜阱之前還包括 形成深n型摻雜阱步驟，所述深n型摻雜阱深度大于深摻雜阱。
17. —種如權利要求IO所制造的半導體器件。
全文摘要
一種LDMOS晶體管、半導體器件及其制造方法，其中，LDMOS晶體管的制作方法包括在所述半導體襯底內形成深摻雜阱；在所述深摻雜阱內形成隔離結構，所述隔離結構位于源極和漏極之間且靠近漏極；在所述深摻雜阱內形成第一離子摻雜區(qū)；在所述深摻雜阱內形成第二離子摻雜區(qū)，所述第二離子摻雜區(qū)和第一離子摻雜區(qū)之間具有間隔。本發(fā)明通過在半導體襯底內形成與待形成的LDMOS晶體管的溝道導電類型相同的深摻雜阱，能夠獲得較高的擊穿電壓。
文檔編號H01L21/02GK101740392SQ200810203538
公開日2010年6月16日 申請日期2008年11月27日 優(yōu)先權日2008年11月27日
發(fā)明者崔崟, 王東立, 鄭大燮, 陳德艷, 陳良成 申請人:中芯國際集成電路制造(上海)有限公司