專利名稱：靜電放電防護半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種靜電放電防護半導體裝置，且特別是有關(guān)一種用以保護于高 電壓下操作的電子設備的集成電路的靜電放電防護半導體裝置。
背景技術(shù)：
一般來說，集成電路(integrated circuits, ICs)非常容易受靜電放電(electrostatic discharge, ESD)的影響而受損，例如是電子設備中的高壓瞬變。在某些電子設備 中，高壓瞬變可能具有正值及/或負值的尖峰，范圍由數(shù)百伏特至數(shù)千伏特(靜電 壓)，且時間長達數(shù)微秒。高電壓靜電放電瞬變可能由使用者的靜電放電所造成， 例如是由摩擦力或感應并接觸集成電路(例如是設備控制)的端子或電路的設備機 殼所造成。因此，由于疏忽所造成的靜電電壓可能導致輸入晶體管的毀損。
集成電路通常都需要靜電放電防護設計以保護內(nèi)部的電子組件。 一種典型的 靜電放電防護是將寄生硅控整流器(silicon controlled rectifier, SCR)連接至輸入晶 體管的柵極。硅控整流器通常是做為高效靜電放電防護箝，且硅控整流器防護結(jié)構(gòu) 已于美國專利字號4,400,711、 4，405，933、 4,631,567及4,692,781中所揭露。這些硅
控整流器防護結(jié)構(gòu)主要的優(yōu)點為具有吸收高能量的能力。
高電壓硅控整流器(high-voltage silicon controlled rectifier, HVSCR)是用以保
護電子設備的集成電路于高電壓(例如是30伏特或是更高的電壓)下操作而不受 損害。圖1繪示高電壓硅控整流器的典型電流一電壓曲線。圖1中，點A代表崩 潰電壓(breakdown voltage)，點B代表保持電壓(holding voltage)。然而，在 一些特定的應用中，例如在高電壓下操作的電子設備，需使用具有較高崩潰電壓及 保持電壓的靜電放電防護裝置，方能適當?shù)匕l(fā)揮其防護效果。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種靜電放電防護半導體裝置，特別可對于高電壓下操 作的電子設備的集成電路的裝置進行有效的保護。本發(fā)明的一一方面提供一種靜電放電防護裝置。此裝置至少包括一高電壓寄
生硅控整流器(high-voltage parasite silicon controlled rectifier, HVSCR)及一二極管。 高電壓硅控整流器具有陽極及陰極，且高電壓硅控整流器的陰極接地。以串聯(lián)方式 耦接至高電壓硅控整流器的二極管亦具有陽極與陰極。二極管的陽極耦接至高電壓 硅控整流器的陽極，且二極管的陰極耦接至一施加有正電壓的端子。
本發(fā)明提供另一種靜電放電防護半導體裝置，包括一寄生硅控整流器及一二 極管，形成于第二導電態(tài)基板中，且二極管以串聯(lián)方式耦接至硅控整流器。硅控整 流器至少包括數(shù)個第一及第二導電態(tài)摻雜區(qū)域，所述第一及第二導電態(tài)摻雜區(qū)域是 交錯且連續(xù)地形成于第一導電態(tài)的第一阱中。第二導電態(tài)摻雜區(qū)域接地，且配置于 兩個第一導電態(tài)摻雜區(qū)域之間。三個摻雜區(qū)域是與第一阱相隔且形成于第二導電態(tài) 基板中。二極管包括第二導電態(tài)區(qū)域及第一導電態(tài)摻雜區(qū)域。第二導電態(tài)區(qū)域形成 于第一導電態(tài)的第二阱中，且第二導電態(tài)區(qū)域耦接至第一阱中的第一導電態(tài)摻雜區(qū) 域之一。此外，二極管的第一導電態(tài)摻雜區(qū)域形成于第一導電態(tài)的第二阱中且與第 二導電態(tài)區(qū)域相隔。第一導電態(tài)摻雜區(qū)域連接至一施加有正電壓的端子。在實施例 中，第一及第二導電態(tài)可為N型及P型。
此外，在實施例中，二極管的第二導電態(tài)區(qū)域可建構(gòu)成具有彼此相隔的多個 長條或小區(qū)塊。所述小區(qū)塊可為任意形狀且規(guī)則地或隨機地排列。
為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下面將配合附圖對本發(fā)明的較佳實施 例作詳細說明，其中
圖1繪示高電壓硅控整流器的典型電流一電壓曲線； 圖2繪示本發(fā)明的靜電放電防護半導體裝置；
圖3A繪示根據(jù)本發(fā)明的第一實施例的靜電放電防護半導體裝置的俯視圖3B繪示圖3A的半導體裝置沿著剖面線3A-3A的剖面圖4繪示根據(jù)本發(fā)明的第一實施例的靜電放電防護半導體裝置的特性曲線，
此裝置包括高電壓硅控整流器及二極管，且二極管包括數(shù)個正P型條； 圖5繪示本發(fā)明的第二實施例的靜電放電防護半導體裝置的俯視圖； 圖6繪示圖5中的本發(fā)明的第二實施例的靜電放電防護半導體裝置的特性曲
線，此裝置包括高電壓硅控整流器及二極管，且二極管包括數(shù)個具有矩形剖面的正
P型小區(qū)塊；圖7繪示依照本發(fā)明的第二實施例的另一種靜電放電防護半導體裝置的俯視
圖8繪示依照本發(fā)明的第二實施例的另一種靜電放電防護半導體裝置的俯視
圖9繪示依照本發(fā)明的第二實施例的另一種靜電放電防護半導體裝置的俯視 圖；以及
圖io繪示依照本發(fā)明的第二實施例的另一種靜電放電防護半導體裝置的俯視圖。
具體實施例方式
本發(fā)明提供的靜電放電(electrostatic discharge, ESD)防護半導體裝置適合用 以保護于高電壓下操作的電子設備的集成電路。圖2繪示本發(fā)明的靜電放電防護半 導體裝置。靜電放電防護半導體裝置10至少包括一高電壓寄生硅控整流器 (high-voltage parasite silicon controlled rectifier) 11及一二牛及管12。 二豐及管12的 陰極121耦接至施加有高電壓的端子14，且二極管12的陽極123耦接至高電壓硅 控整流器11的陽極112。高電壓硅控整流器11的陰極114耦接至沒有施加電壓的 接地端子16。與使用單獨的高電壓硅控整流器的靜電放電防護裝置相較，本發(fā)明 的半導體裝置IO (亦即包括高電壓硅控整流器及二極管)的崩潰電壓(breakdown voltage)及保持電壓(holdingvoltage)有顯著的增加，且半導體裝置IO可適當?shù)?做為于高電壓(例如是超過30伏特)下操作的電子設備的防護裝置。
以下提供二實施例以說明本發(fā)明的靜電放電防護半導體裝置。所述實施例說 明二極管及高電壓硅控整流器之間的電子連接。此外，所述實施例亦說明本發(fā)明的 二極管結(jié)構(gòu)的不同的可實施設計。然而，此處揭露的實施例是用以說明本發(fā)明，而 非用以限制本發(fā)明的范圍。
再者，本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者當可明白本發(fā)明的基本的技術(shù)， 例如是P型阱、P型區(qū)域、N型阱、N型區(qū)域、深N型阱及N型埋藏層(buried layer) 等的形成，因而不詳細敘述。此外，本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者當可明 白所述實施例及附圖中的高電壓硅控整流器的結(jié)構(gòu)在本發(fā)明的精神下可稍做修改。 因此，附圖及說明是視為說明之用，而非限制本發(fā)明的范圍。用以說明本發(fā)明的所 述實施例及應用的附圖僅繪示主要的特征元件，以避免混淆本發(fā)明。
第一實施例圖3A繪示根據(jù)本發(fā)明的第一實施例的靜電放電防護半導體裝置之俯視圖。圖 3B繪示圖3A的半導體裝置沿著剖面線3A-3A的剖面圖。
如圖3A所示，高電壓硅控整流器31耦接于二極管32。 一般來說，二極管包 括形成于一正N型阱中的一正P型區(qū)，且正P型區(qū)及正N型阱間的接口會發(fā)生接 面崩潰(junction breakdown)。此外，接面崩潰首先發(fā)生于正P型區(qū)及正N型阱 間的接口的邊緣(由于尖端放電效應)。因此，為了增加邊緣數(shù)目，本發(fā)明的第一 實施例的二極管32的正P型區(qū)是設計為數(shù)個正P型條323，且所述正P型條是彼 此相隔并實質(zhì)上平行設置。對每一個正P型條323而言，接面崩潰首先發(fā)生在靠 近區(qū)域323a的邊緣，區(qū)域323a是圍繞正P型條323的兩端。
圖3B繪示圖3A的半導體裝置沿著剖面線3A-3A的剖面圖。如圖3B所示， 靜電放電防護半導體裝置至少包括形成于基板30中的高電壓硅控整流器31及二極 管32。
高電壓硅控整流器31至少包括數(shù)個第一導電態(tài)摻雜區(qū)域(first conductivity type d叩ing region) (312a/312b/312c)及第二導電態(tài)摻雜區(qū)域(second conductivity type doping region) (313a/313b)，第一導電態(tài)摻雜區(qū)域及第二導電態(tài)摻雜區(qū)域是 交錯且連續(xù)地形成于第一導電態(tài)的第一阱311中。另外，高電壓硅控整流器的第一 阱311中的第二導電態(tài)摻雜區(qū)域(313a/313b)彼此耦接。高電壓硅控整流器31還 包括第二導電態(tài)摻雜區(qū)域315，且第二導電態(tài)摻雜區(qū)域315是連接至接地端子及兩 個第一導電態(tài)摻雜區(qū)域(317a/317b)。其中第二導電態(tài)摻雜區(qū)域315是配置于第 一導電態(tài)摻雜區(qū)域317a及317b之間。高電壓硅控整流器31的第一導電態(tài)摻雜區(qū) 域317a及317b是與第一阱311相隔，且第一導電態(tài)摻雜區(qū)域317a及317b是彼此 耦接。形成于基板30中的摻雜區(qū)域315、 317a及317b是相隔于第一阱311，并位 于第一阱311之外。
本發(fā)明的第一導電態(tài)及第二導電態(tài)分別為N型及P型。因此，第一阱311是 N型阱，摻雜區(qū)域312a、 312b、 312c、 317a及317b為正N型區(qū)域，且摻雜區(qū)域 313a、 313b及315為正P型區(qū)域。本實施例的基板30是第二導電態(tài)，也就是P型 (以下稱P型基板)。
二極管32是形成于P型基板30中且以串聯(lián)方式耦接于高電壓硅控整流器31 。 二極管32具有形成于第一導電態(tài)(亦即N型)的第二阱321中的第二導電態(tài)區(qū)域 (亦即P型)，且第二導電態(tài)區(qū)域耦接至第一阱311中的第一導電態(tài)摻雜區(qū)域 (312a/312b/312c)之一。根據(jù)第一實施例，二極管32的第二導電態(tài)區(qū)域包括數(shù)個正P型條323以產(chǎn)生更多接面崩潰邊緣，且所述正P型條323并非連續(xù)形成。每 一個正P型條323電性連接至一端子T，且端子T耦接至第一阱311中的第一導電 態(tài)摻雜區(qū)域312b。
圖4繪示根據(jù)本發(fā)明的第一實施例的靜電放電防護半導體裝置的特性曲線， 此裝置包括高電壓硅控整流器及二極管，且二極管包括數(shù)個正P型條。圖4中， 點C代表崩潰電壓，點D代表保持電壓。此外，半導體裝置的保持電流(holding current)是根據(jù)Ll線的斜率所決定的。與僅使用高電壓硅控整流器做為防護的靜 電放電裝置相較，第二實施例的半導體裝置(亦即高電壓硅控整流器及二極管)的 崩潰電壓及保持電壓較高，使得此裝置適合做為于高電壓下操作的電子設備的防護 裝置。
第二實施例
圖5繪示本發(fā)明的第二實施例的靜電放電防護半導體裝置的俯視圖。圖5的 半導體裝置沿著剖面線5-5的剖面圖是與圖3B相同。第二實施例的半導體裝置是 相似于第一實施例的半導體裝置。請同時參照圖3B及相關(guān)圖式以了解裝置結(jié)構(gòu)的 詳細說明。第一實施例及第二實施例的結(jié)構(gòu)差異在于二極管的第二導電態(tài)區(qū)域的設 計。
第一實施例中，半導體32的第二導電態(tài)區(qū)域形成為數(shù)個長條，例如是如圖3A 所示的正P型條323。第二實施例中，半導體52的第二導電態(tài)區(qū)域可形成數(shù)個彼 此相隔的小區(qū)塊(例如是具有正方形剖面的區(qū)塊521)。其中小區(qū)塊共同耦接至第 一阱中的第一導電態(tài)摻雜區(qū)域(例如是第一阱311中的區(qū)域312b)。第二實施例 中，所述小區(qū)塊可為任何形狀且為規(guī)則或隨機地排列?？闪私獾氖?，其形狀及排列 方式可依照實施的應用及工藝能力而修改。
如圖5所示，每一個小區(qū)塊521 (正P型區(qū)塊)具有矩形剖面，且實質(zhì)上為正 方形剖面。此外，小區(qū)塊521排列為矩陣。
根據(jù)第二實施例，二極管52的第二導電態(tài)區(qū)域包括數(shù)個小區(qū)塊521，用以形
成更多數(shù)量的接面崩潰邊緣。
為了增加接面崩潰邊緣的數(shù)量，本發(fā)明的第二實施例的二極管52的正P型區(qū) 設計為數(shù)個正P型小區(qū)塊521。所述正P型小區(qū)塊521是彼此相隔。接面崩潰首先 發(fā)生于靠近區(qū)域521R的邊緣，且區(qū)域521R是包圍正P型小區(qū)塊521的四邊。與 正P型條(圖3A)的設計相較，正P型小區(qū)塊521可大幅增加接面崩潰面積(即小 區(qū)塊521四個邊都可迅訴產(chǎn)生接面崩潰)，因而減少二極管的阻抗。具有低阻抗的靜電 放電防護半導體裝置可具有相當?shù)母偁幜Α?br>
圖6繪示圖5中的本發(fā)明的第二實施例的靜電放電防護半導體裝置的特性曲 線。此裝置包括高電壓硅控整流器及二極管，且二極管包括數(shù)個具有正方形剖面的
正P型小區(qū)塊。圖6中，點E代表崩潰電壓，點F代表保持電壓。此外，半導體 裝置的保持電流是根據(jù)L2線的斜率所決定的。L2線的斜率代表二極管及高電壓硅 控整流器的總阻抗。
請參照圖4及圖6。與第一實施例(二極管32的正P型條323)的靜電放電 裝置相較，第二實施例(二極管52的正P型小區(qū)塊521)的靜電放電裝置的崩潰 電壓及保持電壓的值較高，因此第二實施例的裝置適合做為于高電壓下操作的電子 設備的防護裝置。由于第二實施例的裝置具有較大的接面崩潰面積(亦即具有更多 接近區(qū)域521R的邊緣)，因而降低了二極管的阻抗，使得L2線的斜率大于L1線 的斜率。因此，第二實施例的半導體裝置的保持電流高于第一實施例的半導體裝置 的保持電流。在實際應用時，如此具有高保持電流的靜電放電防護半導體裝置，其 保持電流是較佳地超過內(nèi)部/夕卜部電流能力(current source capability),以達到優(yōu)良的 靜電放電防護效果。
二極管52的做為第二導電態(tài)區(qū)域的正P型小區(qū)塊的其它種可實施的形狀及排 列方式是繪示于圖7至圖10。然而，本發(fā)明并不以此為限。本發(fā)明所屬技術(shù)領(lǐng)域 中具有通常知識者當可更動本發(fā)明所揭露的小區(qū)塊的形狀或排列方式。
圖7繪示依照本發(fā)明的第二實施例的靜電放電防護半導體裝置的俯視圖。如 圖7所示，二極管包括數(shù)個具有實質(zhì)上為正方形剖面形狀的第二導電態(tài)(例如是正 P型)小區(qū)塊621 (形成于第二阱321中)，且小區(qū)塊621排列為平行的數(shù)行。每 一行/列的正P型小區(qū)塊621是彼此相隔，且相鄰行/列的正P型小區(qū)塊621亦彼此 相隔。每一個正P型小區(qū)塊621是類似島狀，不與其它區(qū)塊相連。
圖8繪示依照本發(fā)明的第二實施例的另一種靜電放電防護半導體裝置的俯視 圖。如圖8所示，二極管包括具有實質(zhì)上為正方形的剖面形狀的正P型小區(qū)塊721 (形成于第二阱321中)，且正P型小區(qū)塊721是排列為平行的數(shù)行。每一行的 正P型小區(qū)塊721彼此相隔，且相鄰行的正P型小區(qū)塊721是彼此相隔。此外， 每一行的正P型小區(qū)塊721與相鄰行的正P型小區(qū)塊是實質(zhì)上交錯排列，且正P 型小區(qū)塊721的角落可與其它區(qū)塊相接。如圖8所示，所述小區(qū)塊是排列為棋盤狀 圖案。圖9繪示依照本發(fā)明的第二實施例的另一種靜電放電防護半導體裝置的俯視
圖。如圖9所示，二極管包括具有實質(zhì)上為正方形的剖面形狀的正P型小區(qū)塊821 (形成于第二阱321中)，且正P型小區(qū)塊821排列為平行的數(shù)行。每一行的正P 型小區(qū)塊821彼此鄰接，且相鄰行的正P型小區(qū)塊821是彼此相隔。此外，每一 行的正P型小區(qū)塊821與相鄰行的正P型小區(qū)塊是實質(zhì)上交錯排列。
圖IO繪示依照本發(fā)明的第二實施例的另一種靜電放電防護半導體裝置的俯視 圖。如圖10所示，二極管包括具有數(shù)個剖面形狀實質(zhì)上為菱形的正P型小區(qū)塊921 (形成于第二阱321中)。正P型小區(qū)塊921排列為平行的數(shù)行。每一行的正P 型小區(qū)塊921是彼此相隔，且相鄰行的正P型小區(qū)塊921亦彼此相隔。此外，每 一行的正P型小區(qū)塊921與相鄰行的正P型小區(qū)塊是實質(zhì)上交錯排列。
除了圖3A、圖5及圖7至圖10的圖案之外，第二實施例的小區(qū)塊亦可排列 為蜂巢狀、細胞狀或其它可實施的圖案。再者，小區(qū)塊可具有不同的剖面形狀，例 如是圓形剖面、蜂巢狀剖面或其它種幾何形狀的剖面。所述實施例與此處揭露的內(nèi) 容僅為說明之用，而非用以限制本發(fā)明的范圍。
根據(jù)上面的敘述，本發(fā)明的靜電放電防護半導體裝置至少包括一高電壓寄生 硅控整流器及一二極管，且此靜電放電防護半導體裝置具有高崩潰電壓及高保持電 壓，使得此裝置適合用以保護于高電壓下操作的電子設備的集成電路。此外，本發(fā) 明的裝置的二極管的正P型區(qū)可較佳地為形成于N型阱中的數(shù)個正P型條或正P 型小區(qū)塊，用以大幅增加接面崩潰邊緣的數(shù)量。當接面崩潰邊緣的數(shù)量越多時，靜 電放電防護半導體裝置的阻抗越低。
綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然而其并非用以限定本發(fā) 明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當 可作各種等同的改變或替換。因此，本發(fā)明的保護范圍當視后附的本申請權(quán)利要求 范圍所界定的為準。
1權(quán)利要求
1. 一種靜電放電防護半導體裝置，其特征在于，包括一寄生硅控整流器，至少包括多個第一及第二導電態(tài)摻雜區(qū)域，交錯且連續(xù)地形成于第一導電態(tài)的一第一阱中；及一第二導電態(tài)摻雜區(qū)域，是接地并配置于兩個第一導電態(tài)摻雜區(qū)域之間，該三個摻雜區(qū)域是與該第一阱相隔并形成于第二導電態(tài)的一基板中；以及一二極管，形成于第二導電態(tài)的該基板中并以串聯(lián)方式耦接至該硅控整流器，該二極管包括一第二導電態(tài)區(qū)，形成于第一導電態(tài)的一第二阱中且耦接至該第一阱中的所述第一導電態(tài)摻雜區(qū)域之一；及一第一導電態(tài)摻雜區(qū)域，形成于第一導電態(tài)的該第二阱中且與該第二導電態(tài)區(qū)域相隔，其中該第一導電態(tài)摻雜區(qū)連接至施加有一正電壓的一端子。
2. 根據(jù)權(quán)利要求1所述的靜電放電防護半導體裝置，其特征在于，該二極管 的該第二導電態(tài)區(qū)域包括彼此相隔的多個長條，所述長條共同耦接至該第一阱中的 所述第一導電態(tài)摻雜區(qū)域之一。
3. 根據(jù)權(quán)利要求1所述的靜電放電防護半導體裝置，其特征在于，該二極管的該第二導電態(tài)區(qū)域包括彼此相隔的多個小區(qū)塊，且所述小區(qū)塊共同耦接至該第一 阱中的所述第一導電態(tài)摻雜區(qū)域之一。
4. 根據(jù)權(quán)利要求3所述的靜電放電防護半導體裝置，其特征在于，每一所述小區(qū)塊具有一矩形剖面。
5. 根據(jù)權(quán)利要求3所述的靜電放電防護半導體裝置，其特征在于，每一所述小區(qū)塊具有一菱形剖面。
6. 根據(jù)權(quán)利要求3所述的靜電放電防護半導體裝置，其特征在于，每一所述小區(qū)塊具有一圓形剖面。
7. 根據(jù)權(quán)利要求3所述的靜電放電防護半導體裝置，其特征在于，所述小區(qū)塊排列為一矩陣。
8. 根據(jù)權(quán)利要求3所述的靜電放電防護半導體裝置，其特征在于，所述小區(qū) 塊排列為一棋盤狀圖案。
9. 根據(jù)權(quán)利要求3所述的靜電放電防護半導體裝置，其特征在于，所述小區(qū)塊排列為一蜂巢狀圖案。
10. 根據(jù)權(quán)利要求3所述的靜電放電防護半導體裝置，其特征在于所述小區(qū)塊 是分布為一細胞狀圖案。
11. 根據(jù)權(quán)利要求3所述的靜電放電防護半導體裝置，其特征在于，所述小區(qū) 塊排列為平行的多行。
12. 根據(jù)權(quán)利要求11所述的靜電放電防護半導體裝置，其特征在于，所述行 中每一行的所述小區(qū)塊是與相鄰該行的所述區(qū)塊交錯配置。
13. 根據(jù)權(quán)利要求11所述的靜電放電防護半導體裝置，其特征在于，所述行 中每一行的所述小區(qū)塊是彼此鄰接。
14. 根據(jù)權(quán)利要求11所述的靜電放電防護半導體裝置，其特征在于，所述行 中每一行的所述小區(qū)塊是彼此分隔。
15. 根據(jù)權(quán)利要求11所述的靜電放電防護半導體裝置，其特征在于，該第一 及該第二導電態(tài)分別為N型導電態(tài)及P型導電態(tài)。
16. 根據(jù)權(quán)利要求l所述的靜電放電防護半導體裝置，其特征在于，該硅控整 流器的該第一阱中的所述第二導電態(tài)摻雜區(qū)域彼此耦接。
17. 根據(jù)權(quán)利要求l所述的靜電放電防護半導體裝置，其特征在于，與該第一阱相隔的該硅控整流器的所述第一導電態(tài)摻雜區(qū)域彼此耦接。
18. —種靜電放電防護半導體靜電放電防護半導體裝置，其特征在于，包括--一高電壓寄生硅控整流器，包括一陽極與一陰極，該高電壓硅控整流器的該陰極接地；以及一二極管，以串聯(lián)方式耦接至該高電壓硅控整流器，且該二極管包括一陽極 與一陰極，該二極管的該陽極耦接至該高電壓硅控整流器的該陽極，且該二極管的 該陰極耦接至施加有一正電壓的一端子。
19. 根據(jù)權(quán)利要求18所述的靜電放電防護半導體裝置，其特征在于，該高電壓硅控整流器包括多個N型及P型摻雜區(qū)域，交錯且連續(xù)地形成于一第一 N型阱中。
20. 根據(jù)權(quán)利要求19所述的靜電放電防護半導體裝置，其特征在于，該高電壓硅控整流器還包括一P型摻雜區(qū)域，配置于二個N型摻雜區(qū)域之間，且該三個摻雜區(qū)域是與該第一阱相隔且形成于一 P型基板中，該P型摻雜區(qū)域耦接至接地端。
21. 根據(jù)權(quán)利要求20所述的靜電放電防護半導體裝置，其特征在于，該二極 管包括形成于一第二 N型阱中的一 P型區(qū)及一 N型摻雜區(qū)域。
22. 根據(jù)權(quán)利要求21所述的靜電放電防護半導體裝置，其特征在于，該二極 管的該P型區(qū)耦接至該高電壓硅控整流器的該第一阱中的所述N型摻雜區(qū)域之一。
23. 根據(jù)權(quán)利要求21所述的靜電放電防護半導體裝置，其特征在于，一N型 摻雜區(qū)域是形成于該第二 N型阱中且與該P型區(qū)相隔。
24. 根據(jù)權(quán)利要求23所述的靜電放電防護半導體裝置，其特征在于，形成于 該第二N型阱中的該N型摻雜區(qū)域連接至施加有該正電壓的該端子。
25. 根據(jù)權(quán)利要求21所述的靜電放電防護半導體裝置，其特征在于，該P型 區(qū)包括彼此相隔的多個P型條，且所述P型條是共同耦接至該第一 N型阱中的所 述N型摻雜區(qū)域之一。
26. 根據(jù)權(quán)利要求21所述的靜電放電防護半導體裝置，其特征在于，該二極 管的該P型區(qū)包括多個彼此相隔的P型小區(qū)塊，且所述P型小區(qū)塊共同耦接至該 第一N型阱中的所述N型摻雜區(qū)域之一。
27. 根據(jù)權(quán)利要求26所述的靜電放電防護半導體裝置，其特征在于，每一所 述P型小區(qū)塊具有一矩形剖面。
28. 根據(jù)權(quán)利要求26所述的靜電放電防護半導體裝置，其特征在于，每一所 述P型小區(qū)塊具有一菱形剖面。
29. 根據(jù)權(quán)利要求26所述的靜電放電防護半導體裝置，其特征在于，每一所 述P型小區(qū)塊具有一圓形剖面。
30. 根據(jù)權(quán)利要求26所述的靜電放電防護半導體裝置，其特征在于，所述P 型小區(qū)塊排列為一矩形。
31. 根據(jù)權(quán)利要求26所述的靜電放電防護半導體裝置，其特征在于，所述P型小區(qū)塊排列為一棋盤狀圖案。
32. 根據(jù)權(quán)利要求26所述的靜電放電防護半導體裝置，其特征在于，所述P 型小區(qū)塊排列為一蜂巢狀圖案。
33. 根據(jù)權(quán)利要求26所述的靜電放電防護半導體裝置，其特征在于，所述P型小區(qū)塊分布為一細胞狀圖案。
34. 根據(jù)權(quán)利要求26所述的靜電放電防護半導體裝置，其特征在于，所述P型小區(qū)塊排列為平行的多行。
35. 根據(jù)權(quán)利要求34所述的靜電放電防護半導體裝置，其特征在于，所述行中每一行的所述P型小區(qū)塊是與相鄰該行的所述區(qū)塊交錯配置。
36. 根據(jù)權(quán)利要求34所述的靜電放電防護半導體裝置，其特征在于，所述行 中每一行的所述P型小區(qū)塊是彼此鄰接。
37. 根據(jù)權(quán)利要求34所述的靜電放電防護半導體裝置，其特征在于，所述行 中每一行的所述P型小區(qū)塊是彼此相隔。
38. 根據(jù)權(quán)利要求19所述的靜電放電防護半導體裝置，其特征在于，該硅控 整流器的該第一 N型阱中的所述P型摻雜區(qū)域彼此耦接。
39. 根據(jù)權(quán)利要求20所述的靜電放電防護半導體裝置，其特征在于，該第一 N型阱外的該硅控整流器的所述N型摻雜區(qū)域彼此耦接。
全文摘要
本發(fā)明是一種靜電放電防護半導體裝置，至少包括一高電壓寄生硅控整流器及一二極管。高電壓硅控整流器包括陽極與陰極，且高電壓硅控整流器的陰極是接地。二極管是以串聯(lián)方式耦接至高電壓硅控整流器且亦包括陽極與陰極。二極管的陽極耦接至高電壓硅控整流器的陽極，且二極管的陰極耦接至施加有正電壓的一端子。二極管具有一第二導電態(tài)區(qū)域，且該區(qū)域具有數(shù)個彼此相隔的長條或小區(qū)塊導電態(tài)區(qū)域。所述小區(qū)塊可為任何形狀并規(guī)則或隨機地排列。
文檔編號H01L27/02GK101459173SQ20081018971
公開日2009年6月17日 申請日期2008年12月26日 優(yōu)先權(quán)日2008年8月15日
發(fā)明者蔣秋志, 邰翰忠 申請人:崇貿(mào)科技股份有限公司