專利名稱：半導(dǎo)體裝置及靜電放電保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型是有關(guān)于一種半導(dǎo)體裝置，特別是有關(guān)于一種減少漏電流的電阻器。
背景技術(shù)：
電阻器是普遍使用于半導(dǎo)體集成電路。舉例而言，如混合式模擬及數(shù)字電路。同樣地，電阻器亦使用于輸入及輸出電路，如輸入及輸出電阻器。
在形成于絕緣層上有硅層的基底的集成電路中，一電阻器可形成于一部分的單晶硅層。相較于傳統(tǒng)復(fù)晶硅電阻器結(jié)構(gòu)，此單晶硅層具有高穩(wěn)定性及低噪聲。電阻器亦需具有低的寄生電容。由于完全的介電隔離及絕緣基底，形成于絕緣層上有硅層的基底的電阻器具有極低的寄生電容。
在形成于絕緣層上有硅層的基底的電阻器中，電阻器本體通常形成于一氧化硅層下方，該氧化硅層位于一復(fù)晶硅層下方。復(fù)晶硅層通常連接至電阻器的一或二接頭。隨著互補(bǔ)式金氧半導(dǎo)體(CMOS)技術(shù)的提升，氧化硅層的厚度日益縮小。當(dāng)氧化硅層的厚度縮小時(shí)，復(fù)晶硅層與電阻器本提之間的漏電流增加。此增加的漏電流造成了噪聲的增加。
另外，電阻器有時(shí)會作為部分的輸入保護(hù)電路以提供電路對抗靜電放電(ESD)。在此情形中，電阻器是用以減弱ESD電壓并吸收ESD能量。應(yīng)用于ESD的電阻器，其兩端點(diǎn)有可能出現(xiàn)幾千伏特的大電壓。由于復(fù)晶硅層及電阻本體是連接至電阻的兩端接頭，所以復(fù)晶硅層與電阻器本體之間的氧化硅層有可能發(fā)生崩潰。

發(fā)明內(nèi)容
有鑒于此，本實(shí)用新型的目的在于提供一種可減少漏電流及噪聲的半導(dǎo)體裝置。
根據(jù)上述的目的，本實(shí)用新型提供一種半導(dǎo)體裝置。一電阻器，形成于一半導(dǎo)體層，例如是絕緣層上有硅層(SOI)的基底上方的一硅層；一本體區(qū)，形成于一部分的半導(dǎo)體層并摻雜有一第一導(dǎo)電性；一第一接觸區(qū)，形成于半導(dǎo)體層并鄰近本體區(qū)，其摻雜有該第一導(dǎo)電性。一第二接觸區(qū)，同樣形成于半導(dǎo)體層并藉由本體區(qū)而與第一接觸區(qū)相隔，第二接觸區(qū)摻雜有該第一導(dǎo)電性；一介電層，位于本體區(qū)上方并由介電常數(shù)大于8的材料所構(gòu)成；以及一電極，位于介電層上方。
又根據(jù)上述的目的，本實(shí)用新型提供一種半導(dǎo)體裝置。一絕緣層上有硅層的電阻器，包含一硅層及位于其上方的一絕緣層；一本體區(qū)，形成于一部分的硅層中且一介電層位于本體區(qū)上方，較佳地，此介電層硅一高介電常數(shù)層；一上電極，位于介電層上方；以及一對摻雜區(qū)相對地形成于硅層中并相鄰于本體區(qū)，該對摻雜區(qū)與該本體區(qū)摻雜相同的導(dǎo)電性。
又根據(jù)上述的目的，本實(shí)用新型提供一種半導(dǎo)體裝置。一絕緣層上有硅層的裝置，其包含一基底及位于其上方的絕緣層；一有源區(qū)，形成于位于絕緣層上方的硅層中；一本體區(qū)，形成于一部分的硅層中，其具有一第一導(dǎo)電性；一界面層，例如SiO2或SiON，位于本體區(qū)上方并鄰近該本體區(qū)；一高介電常數(shù)層，例如介電常數(shù)大于8的材料層，位于界面層上方；一上電極，位于高介電常數(shù)層上方；以及一對摻雜區(qū)，相對地形成于有源區(qū)內(nèi)并相鄰于本體區(qū)，其具有第一導(dǎo)電性。
本實(shí)用新型的半導(dǎo)體裝置可藉由提供一絕緣層上有硅層的基底而形成之，其包含位于一絕緣層上的一硅層；一具有第一導(dǎo)電性的電阻本體，形成于一部分的硅層中，例如對該層進(jìn)行摻雜；一介電層，例如介電常數(shù)大于8的介電層，位于本體區(qū)上方；一上電極，形成于介電層上；以及一對摻雜區(qū)，彼此相對且相鄰于本體區(qū)。


圖1是繪示出根據(jù)本實(shí)用新型第一實(shí)施例的絕緣層上有硅層的電阻器；圖2是繪示出根據(jù)本實(shí)用新型第二實(shí)施例的絕緣層上有硅層的電阻器；圖3a是繪示出根據(jù)本實(shí)用新型實(shí)施例的電阻器俯視圖；圖3b及圖3c硅繪示出圖3a中電阻器的剖面示意圖；圖4是繪示出形成于相同芯片上的絕緣層上有硅層的晶體管以及電阻器；圖5a到圖5f是繪示出制作一裝置的流程剖面示意圖；圖6是繪示出包含本實(shí)用新型電阻器的電路；及圖7是繪示出如本實(shí)用新型電阻器般制作于相同芯片的二極管。
符號說明100、100’～電阻器；102～基底；104～埋入絕緣層；106～半導(dǎo)體層；106a、106c～有源區(qū)；108～電阻本體；110、112、178、180～摻雜區(qū)；114～上電極；116～介電層；118～第一接頭；120～第二接頭；122～第一電流路徑；124～第二電流路徑；126～高介電常數(shù)層；130～隔離區(qū)；132、192～間隙壁；140～主動(dòng)裝置；142～源極區(qū)；144～漏極區(qū)；146～柵極介電層；148、184～柵極電極；150～有源區(qū)掩膜；152～溝槽；154～接觸窗蝕刻終止層；156～內(nèi)層介電層；158～接觸插塞；160～硅部；162～硅化部；166～輸入/輸出接墊；168、170～電路部；172～第一二極管串行；174～第二二極管串行；176～二極管；188、190～摻雜部；194～導(dǎo)電區(qū)。
具體實(shí)施方式
為讓本實(shí)用新型的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下以下說明本實(shí)用新型實(shí)施例的可減少漏電流的電阻器。上述電阻器可形成于一絕緣層上有半導(dǎo)體(semiconductor-on-insulator，SOI)的基底。在本實(shí)施例中，絕緣層上有半導(dǎo)體的基底較佳為一絕緣層上有硅層的基底，其包含一氧化硅層及一硅層層依序位于一基底上。絕緣層上有硅層的基底中的硅層可為一松弛硅層或是一應(yīng)變硅層。
請參照圖1，其繪示出一較佳實(shí)施例的電阻器100剖面示意圖。在本實(shí)施例中，此裝置是形成于一絕緣層上有硅層的基底，其包含一基底102，一埋入絕緣層104，及一半導(dǎo)體層106。電阻器100具有一本體區(qū)108或電阻本體，形成于一部分的硅層106中。一對摻雜區(qū)110及112系相對地形成于電阻本體108內(nèi)并相鄰于電阻本體108。
此處，可硅化上述摻雜區(qū)以形成低電阻區(qū)(未繪示)。另外，為了防止電阻器的本體區(qū)硅化，一迭層是形成于電阻本體108上，其包含一介電層116及位于上方的上電極114(通常為復(fù)晶硅)，如圖1所示。可藉由形成于集成電路其它部分的晶體管中的介電層來形成介電層116。因此，介電層116的厚度是隨著技術(shù)的日益提升而有縮小厚度的趨勢。
如圖1所示，摻雜區(qū)110及112電性連接于集成電路的其它部分。舉例而言，電阻器100的一第一接頭118可連接至接地電位(標(biāo)示GND)，而一第二接頭120可連接至一具有電位V的電路節(jié)點(diǎn)。電位V可高于接地電位。如此一來，電流沿著一電流路徑122通過電阻器。電阻本體108是提供電阻器兩端接頭118及120之間的電阻。
一第二電流路徑亦存在于電阻器兩端接頭118及120之間，如圖1中標(biāo)示124之處。第二電流路徑124是與電流路徑122并聯(lián)而對電阻器100有不利的影響。隨著介電層116厚度縮小，沿著第二電流路徑124的電流會增加。這是因?yàn)楫?dāng)介電層的厚度小時(shí)，介電層116中會發(fā)生電荷載子的量子力學(xué)穿隧效應(yīng)。根據(jù)本實(shí)用新型的實(shí)施例，使用高介電常數(shù)(high k)的材料作為介電層116，在維持相同的電容特性下可增加介電層的厚度。如此一來，可明顯地抑制流經(jīng)第二電流路徑124的電流。
因此，在本實(shí)用新型實(shí)施例中，位于電阻本體108上方的介電層116包括一高介電常數(shù)(high k)介電層。使用高介電常數(shù)層，介電層116的厚度可明顯大于利用氧化硅作為介電層。高介電常數(shù)層其介電常數(shù)大于8，較佳的介電常數(shù)大于10，而更佳的介電常數(shù)大于20。高介電常數(shù)層116包括擇自由氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)、硅酸鉿(HfSiO4)、氧化鋯(ZrO2)、氮氧化鋯(ZrON)、硅酸鋯(ZrSiSO4)、氧化釔(Y2O3)、氧化鑭(La2O3)、氧化鈰(CeO2)、氧化鈦(TiO2)、氧化鉭(Ta2O5)及其組合所組成族群的一材料。較佳地，高介電常數(shù)層116為氧化鉿。介電層116可同時(shí)包括氧化硅(SiO2)、氮氧化硅(SiON)、或氮化硅(Si3N4)。
介電層的氧化硅等效厚度(EOT)大于5埃，較佳為大于10埃，而更佳為大于20埃。介電層的氧化硅實(shí)際厚度(physical thickness)大于5埃，較佳為大于20埃，而更佳為大于40埃。
上電極114包括一導(dǎo)電材料，例如包括復(fù)晶硅或非晶硅、復(fù)晶硅鍺、金屬、金屬氮化物、金屬硅化物、金屬氧化物及其組合。較佳地，上電極114包括具有一硅化層的復(fù)晶硅。
鉬(Mo)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)及鉿(Hf)等金屬可作為部分的上電極114。金屬氮化物可包括氮化鉬(MoN)、氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)，然而本實(shí)用新型未受限于此。金屬硅化物可包括硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、硅化鉺，然而本實(shí)用新型未受限于此。金屬氧化物可包括氧化釕、銦錫氧化物(ITO)，然而本實(shí)用新型未受限于此。
需注意的是電阻本體108厚度較佳為20到1000埃的范圍，而更佳為20到400埃的范圍。就其而言，第一電流路徑122接近于電阻本體108與介電層116之間的界面。如此一來，需進(jìn)行量測以確保界面108/116具有低于1010cm-2的界面捕獲電荷密度(interface trap density)。界面缺陷將導(dǎo)致流經(jīng)電阻器的電荷載子突然地被捕獲或脫離，因而分別造成電流突然地減少或增加。此顯示出電阻器中的電流噪聲源。
為了降低電流噪聲，電阻本體108上方的介電層116至少包括兩層一界面介電層128及一位于上方的高介電常數(shù)層126，如圖2所示。較佳地，界面介電層128對于接觸的電阻本體108具有良好的界面特性。在本實(shí)施例中，界面介電層128包括氧化硅(例如SiO2)或是氮氧化硅(例如SiOxNy)。
電阻本體108可為n型或是p型摻雜。與電阻本體108相鄰的摻雜區(qū)110及112具有相同于電阻本體108的摻雜類型。較佳地，摻雜區(qū)110及112具有高摻雜濃度，例如在1018cm-3到5×1021cm-3的范圍。電阻本體108摻雜濃度低且取決于所需的電阻率。典型地，摻雜濃度在1016cm-3到1019cm-3的范圍。
圖3a是繪示出根據(jù)本實(shí)用新型實(shí)施例的電阻器100俯視圖或布局圖。電阻器具有一寬度W及一長度L。在本實(shí)施例中，寬度W大于0.1微米，而較佳為大于1微米。在本實(shí)施例中，長度L大于0.1微米，而較佳為大于1微米。電阻器的詳細(xì)結(jié)構(gòu)請參照沿3b-3b’線及3c-3c’線的剖面示意圖。
圖3b是繪示出沿圖3中3b-3b’線的剖面示意圖。上電極114側(cè)向延伸至隔離區(qū)130。隔離區(qū)130可包括現(xiàn)有所使用的隔離結(jié)構(gòu)，例如淺溝槽隔離結(jié)構(gòu)。淺溝槽隔離結(jié)構(gòu)可包括一介電填充材料，例如由化學(xué)氣相沉積所形成的氧化硅。此淺溝槽隔離結(jié)構(gòu)亦可包括一溝槽襯氧化層(未繪示)位于溝槽邊界。溝槽襯氧化層可包含或不包含氮。
其它的隔離類型亦可交替使用。舉例而言，圖1繪示出一有源區(qū)106被臺地隔離(mesa isolation)所包圍?？梢岳斫怆娮杵骺蛇\(yùn)用于利用溝槽隔離的絕緣層上有硅層的技術(shù)或是利用臺地隔離的絕緣層上有硅層的技術(shù)。在臺地隔離中，在形成晶體管或是電阻器之前，溝槽并無填入介電填充材料。
圖3b中所繪示出的上電極具有一厚度t，其較佳為200到2000埃的范圍。此電阻器結(jié)構(gòu)可額外包含形成于上電極114側(cè)邊的間隙壁132。上電極114材料可與形成于集成電路另一部分中的晶體管柵極電極相同，如圖4所示。
圖3c是繪示出沿圖3中3c-3c’線的剖面示意圖。此圖式顯示出摻雜區(qū)110及112。
請參照圖4，電阻器可形成于一有源區(qū)106c中，其鄰近于一主動(dòng)裝置140，例如一晶體管。在圖4中，晶體管140是形成于一有源區(qū)106a中且包含源極區(qū)142、漏極區(qū)、柵極介電層146、與柵極電極148。電阻器介電層116可與晶體管柵極介電層146具有相同或不同的介電材料。電阻器100的柵極電極114可與晶體管140的柵極電極148具有相同或不相同的材料。在典型的實(shí)施例中，摻雜區(qū)110及112之間的距離大于晶體管140通道長度(例如源極區(qū)142與漏極區(qū)144之間的距離)的2到100倍。
接著，以下配合圖5a到圖5f說明電阻器的制造方法。其與圖3b的截面相同。首先請參照圖5a，提供一絕緣層上有硅層的基底，其包含基底102、絕緣層104、及半導(dǎo)體層106，及用以在半導(dǎo)體層106中定義溝槽152的有源區(qū)掩膜150。半導(dǎo)體層106的厚度較佳為1000?；蚴歉?。絕緣層104的厚度較佳為1200埃或是更薄。掩膜150可包括氮化硅，而較佳為一位于氧化硅層上方的氮化硅。
可藉由化學(xué)氣相沉積將溝槽填充介電材料填入溝槽152，接著實(shí)施一化學(xué)機(jī)械研磨步驟。藉由這些步驟構(gòu)成隔離區(qū)130。接著去除掩膜150，如圖5b所示。
可實(shí)施一離子植入步驟以對有源區(qū)進(jìn)行摻雜，其一部分會變成電阻本體108。離子植入的劑量取決于半導(dǎo)體層的電阻率以決定電阻器的電阻。舉例而言，植入劑量在1013到1016cm-2的范圍。
接著，介電層116是形成于有源區(qū)106上方，其包括一高介電常數(shù)材料，如圖5c所示。介電層的實(shí)際厚度可大于5埃，較佳為大于20埃，而更佳為大于40埃。再者，介電層小于200埃，較佳微小于100埃，而更佳為小于50埃。
介電層116可與晶體管柵極介電層146一起形成于一半導(dǎo)體芯片中的不同部分(請參照圖4)。經(jīng)由與晶體管柵極介電層146一起形成的介電層116，無須進(jìn)形額外的制程步驟?？墒褂弥八龅母呓殡姵?shù)介電材料。此高介電常數(shù)層可藉由化學(xué)氣相沉積、濺鍍沉積、或其它形成高介電常數(shù)介電材料的已知技術(shù)來形成之。
一界面層(請參照圖2)可在形成高介電常數(shù)介電材料之前形成于本體區(qū)108上。此界面層可為一氧化硅層或是一氮氧化硅層并可藉由熱氧化法及/或氮化法形成之。有源區(qū)106可在形成界面層之前，在含氫或含氮環(huán)境下進(jìn)行額外處理。
請參照圖5d，上電極114可接著沉積于介電層116上方。此上電極114材料可為非晶硅、復(fù)晶硅、復(fù)晶硅鍺、金屬、金屬硅化物、或金屬氮化物，如先前所述。上電極114材料可藉由現(xiàn)有技術(shù)形成之，例如化學(xué)氣相沉積。舉例而言，上電極114亦可藉由沉積硅及金屬而形成之，接著在經(jīng)由回火處理而形成一金屬硅化電極，其包含一硅部160及一硅化部162。接著藉由微影技術(shù)圖案化電極材料并藉由電漿蝕刻以形成電極114。至少在被電極114所覆蓋的電阻器部分中保留該介電層116。對相鄰于本體區(qū)108的摻雜區(qū)110及112(請參照圖1、圖2、或圖3)進(jìn)行摻雜以使得其與本體區(qū)108電性接觸。
請參照圖5e，間隙壁132可額外形成于電極114的側(cè)邊?？山又鴮ι想姌O材料的沉積可藉由與沉積晶體管柵極電極材料相同的步驟來形成于不同部分的半導(dǎo)體芯片中，且上電極的蝕刻可與該晶體管的柵極電極蝕刻一起完成。圖5d繪示出完成制作的上電極。接著可對未被間隙壁132或電極114覆蓋的有源區(qū)106的摻雜區(qū)(110及112)進(jìn)行另外的離子植入。一接觸窗蝕刻終止層154可形成于電極114及間隙壁132。一內(nèi)層介電層(ILD)156可形成電阻器上方，且接觸孔系經(jīng)由蝕刻ILD156出至電阻器的電極114及摻雜區(qū)(110及112)。接著將導(dǎo)電材料(例如鎢金屬)填入接觸孔以形成接觸插塞158，如圖5f所示。
本實(shí)用新型的電阻器可應(yīng)用于一些電路中。圖6是繪示出一范例，亦即一靜電放電(ESD)保護(hù)電路。以下說明此電路。
圖6是顯示出本實(shí)用新型如何配置于集成電路保護(hù)電路。在此范例中，電阻器100及100’系耦接于輸入/輸出(I/O)接墊166與兩電路部168及170之間。電阻器100及100’可為本實(shí)用新型中任一所述的電阻器。在此范例中，電路部168是標(biāo)示為一輸出電路且電路部170是標(biāo)示為一輸入電路。然而，可以了解到這些電路部可為任何需高壓屏蔽的電路。
I/O接墊166是受到高壓的任何節(jié)點(diǎn)。典型的節(jié)點(diǎn)為芯片與外界(例如外部電路連接至一被組裝之系統(tǒng)或處理裝置)之間的輸入及輸出點(diǎn)。接墊166為I/O接墊，其代表輸入/輸出。然而，需注意的是此處所指的I/O包含只供輸入、只供輸出、或提供輸入及輸出的接墊(或是受到高壓的任何節(jié)點(diǎn))。
圖6的電路亦繪示出耦接于一供應(yīng)電壓源VDD(例如5V、3.3V、2.5V、或1.8V)與I/O接墊166之間的第一二極管串行172及耦接于一供應(yīng)電壓源VSS與I/O接墊166之間的第二二極管串行174。每一二極管串行172及174包含一或多個(gè)二極管176。在本實(shí)施例中，二極管176包括美國專利申請案第10/641,813號所述的二極管。舉例而言，二極管串行172可包含一耦接至I/O接墊166的具有p型摻雜區(qū)的二極管176，及另一具有n型摻雜區(qū)的二極管176(或是相同的二極管)耦接至供應(yīng)電壓源VDD。二極管串行174耦接于I/O接墊166與參考電壓VSS(例如接地)之間。在此情形中，一p型摻雜區(qū)系接地而n型摻雜區(qū)系耦接至接墊166。
圖7是繪示出一閘式二極管(gated diode)176的剖面示意圖，除了標(biāo)號之外，圖7與美國專利申請案第10/641,813號的圖4相同。二極管176是形成于一半導(dǎo)體基底102。在其它范例中，此二極管可形成于半導(dǎo)體層106(例如圖1或圖2所示)。
此閘式二極管(gated diode)176包含一n+型摻雜區(qū)178及一p+型摻雜區(qū)180，兩者被一本體區(qū)182所隔開。柵極184位于本體區(qū)182上方并藉由一介電層186與其相隔。在本實(shí)施例中，柵極包含一n型摻雜部188及一相鄰的p型摻雜部190。在其它實(shí)施例中，可使用其它導(dǎo)體來形成柵極184。圖7亦繪示出間隙壁192及導(dǎo)電區(qū)194(例如硅化物)，如先前所述。
在本實(shí)施例中，介電層186包括一高介電常數(shù)層。事實(shí)上，介電層186可藉由之前所述的用以形成電阻器的介電層116的相同層來形成之。結(jié)合形成電阻器100、二極管176、及晶體管140(例如電路部168、170)的制程步驟以簡化電路的制作，例如圖6的ESD保護(hù)電路。
此處所述的二極管176是一特定范例，可輕易了解到美國專利申請案第10/641,813號中所揭示的任何二極管實(shí)施例均可運(yùn)用于本實(shí)用新型。
雖然本實(shí)用新型已以較佳實(shí)施例揭露如上，然其并非用以限定本實(shí)用新型，任何熟習(xí)此技藝者，在不脫離本實(shí)用新型的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤飾，因此本實(shí)用新型的保護(hù)范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求1.一種半導(dǎo)體裝置，其特征在于，包括一半導(dǎo)體層；一本體區(qū)，形成于一部分的該半導(dǎo)體層中，該本體區(qū)摻雜有一第一導(dǎo)電性且具有一第一電阻率；一第一接觸區(qū)，形成于該半導(dǎo)體層中且鄰近于該本體區(qū)，該第一接觸區(qū)摻雜有該第一導(dǎo)電性；一第二接觸區(qū)，形成于該半導(dǎo)體層中且藉由該本體區(qū)而與該第一接觸區(qū)相隔，該第二接觸區(qū)摻雜有該第一導(dǎo)電性；一介電層，位于該本體區(qū)上方，該介電層包括具有一介電常數(shù)大于8的材料；以及一電極，位于該介電層上方。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，更包括一絕緣層，位于該半導(dǎo)體層下方。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，更包括多個(gè)間隙壁，形成在該電極側(cè)邊；以及一蝕刻終止層，位于該電極及所述多個(gè)間隙壁上方。
4.一種半導(dǎo)體裝置，其特征在于，包括一上方具有一絕緣層的硅層；一本體區(qū)，形成于一部分的該硅層中；一介電層，位于該本體區(qū)上方，該介電層包括一高介電常數(shù)層；一上電極，位于該介電層上方；以及一對摻雜區(qū)，形成于該硅層中，相對設(shè)置并與該本體區(qū)相鄰，該對摻雜區(qū)摻雜有相同于該本體區(qū)的導(dǎo)電性。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于，該高介電常數(shù)層的介電常數(shù)大于8。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于，更包括多個(gè)間隙壁，形成在該電極側(cè)邊；以及一蝕刻終止層，位于該電極及所述多個(gè)間隙壁上方。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于，更包括一淺溝槽隔離區(qū)，其與該硅層相鄰。
8.一種半導(dǎo)體裝置，其特征在于，包括一基底；一絕緣層位于該基底上方；一有源區(qū)，形成于位于該絕緣層上方的一硅層中；一本體區(qū)，形成于一部分的該硅層中且具有一第一導(dǎo)電性；一界面層，鄰近于該本體區(qū)上方；一高介電常數(shù)層，位于該界面層上方，該高介電常數(shù)層包括具有一介電常數(shù)大于8的材料；一上電極，位于該高介電常數(shù)層上方；以及一對摻雜區(qū)，形成于該有源區(qū)中，相對設(shè)置并與該本體區(qū)相鄰，且具有該第一導(dǎo)電性。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于，該高介電常數(shù)層包括擇自由氧化鋁、氮氧化鉿、硅酸鉿、氧化鋯、氮氧化鋯、硅酸鋯、氧化釔、氧化鑭、氧化鈰、氧化鈦、氧化鉭及其組合所組成族群的一材料。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，更包括一第二有源區(qū)，位于該絕緣層上方，該第二有源區(qū)內(nèi)包括一晶體管，且該晶體管包括一介電常數(shù)大于8的柵極介電層。
11.一靜電放電保護(hù)電路，其特征在于，包括一輸入/輸出接墊；一被保護(hù)電路；一二極管，耦接至該輸入/輸出接墊與一參考電壓節(jié)點(diǎn)之間；一電阻，耦接至該輸入/輸出接墊與該電路之間，該電阻包括一本體區(qū)、一第一接觸區(qū)，鄰近該本體區(qū)以電性連接該本體區(qū)至該輸入/輸出接墊、一第二接觸區(qū)，鄰近該本體區(qū)以電性連接該本體區(qū)至該電路、一介電層，其位于該本體區(qū)上方且介電常數(shù)大于8、以及一電極，位于該介電層上方。
12.根據(jù)權(quán)利要求11所述的靜電放電保護(hù)電路，其特征在于，該二極管包括一二極管本體區(qū)；一二極管介電層，位于該二極管本體區(qū)上方且介電常數(shù)大于8；一二極管電極，位于該二極管介電層上方；以及一p型摻雜區(qū)及一n型摻雜區(qū)相對設(shè)置并鄰近該二極管本體區(qū)。
13.根據(jù)權(quán)利要求11所述的靜電放電保護(hù)電路，其特征在于，更包括一第二二極管耦接至該輸入/輸出接墊與一第二參考電壓節(jié)點(diǎn)之間，其中該第二二極管包括一二極管本體區(qū)；一二極管介電層，位于該二極管本體區(qū)上方且介電常數(shù)大于8；一二極管電極，位于該二極管介電層上方；以及一p型摻雜區(qū)及一n型摻雜區(qū)相對設(shè)置并鄰近該二極管本體區(qū)。
14.根據(jù)權(quán)利要求13所述的靜電放電保護(hù)電路，其特征在于，更包括一第二電路；以及一第二電阻，耦接至該第二電路與該輸入/輸出接墊之間，該第二電阻包括一本體區(qū)、一第一接觸區(qū)，鄰近該本體區(qū)以電性連接該本體區(qū)至該輸入/輸出接墊、一第二接觸區(qū)，鄰近該本體區(qū)以電性連接該本體區(qū)至該第二電路、一介電層，其位于該本體區(qū)上方且介電常數(shù)大于8、以及一電極，位于該介電層上方。
專利摘要本實(shí)用新型揭示一種半導(dǎo)體裝置，包括一電阻器，形成于一半導(dǎo)體層中，例如一位于絕緣層上有硅層(SOI)基底上方的硅層；一本體區(qū)，形成于一部分的半導(dǎo)體層中并摻雜有一第一導(dǎo)電性(例如n型或p型)；一第一接觸區(qū)，形成于半導(dǎo)體層并鄰近本體區(qū)，其亦摻雜有一第一導(dǎo)電性；一第二接觸區(qū)，形成于半導(dǎo)體層中并藉由本體區(qū)隔開第一接觸區(qū)；一介電層，位于本體區(qū)上方，其由介電常數(shù)大于8的材料所形成；一電極，位于介電層上方。
文檔編號H01L23/60GK2731713SQ20042007728
公開日2005年10月5日 申請日期2004年8月17日 優(yōu)先權(quán)日2003年8月18日
發(fā)明者楊育佳, 胡正明 申請人:臺灣積體電路制造股份有限公司