專利名稱：集成電路器件的制作方法
技術領域：
本發(fā)明涉及一種具有內置式單片電路溫度傳感器的集成電路器件。本 發(fā)明能夠特別適合應用于具有在半導體工藝中制作的溫度傳感器的半導 體集成電路器件。
背景技術：
近來，為了防止集成電路器件中的器件熱擊穿并為了穩(wěn)定諸如晶體振 蕩器之類的依賴于溫度特性的器件的工作過程，對監(jiān)視集成電路器件的工 作溫度的要求日益加劇，這些器件都設置在集成電路器件中。
關于這一點，例如，日本專利JP特開平1 —302849公開了一種通過升 高溫度而保護半導體集成電路器件中的LSI (大規(guī)模集成電路)免受熱擊 穿的技術，即通過在與LSI相同的襯底上設置溫度傳感器，在由溫度傳感 器檢測的溫度超出預定值時，確定LSI異常過熱，并隨后關閉LSI。
例如，日本專利JP特開平9一229778中提出了一種使用寄生pn結二極 管作為這種溫度傳感器的技術。圖1是圖示具有日本專利JP特開平9一 228778中描述的溫度傳感器的傳統(tǒng)半導體集成電路器件的橫向剖視圖，圖 2所示的等效電路示出圖1所示半導體集成電路器件的溫度傳感器部 分。
如圖l所示，這種傳統(tǒng)半導體溫度傳感器21包括P型硅襯底PSub以及形 成在該P型硅襯底PSub上的多層布線層M21。多層布線層M21是多個布線層 的疊層以及多個交替層疊的絕緣層。半導體集成電路器件21設有邏輯電 路部分2，其形成在P型硅襯底PSub的頂表面和多層布線層M21的預定區(qū)域； 以及溫度傳感器部分23，其形成在P型硅襯底PSub的頂表面所在區(qū)域和沒 有形成邏輯電路部分2的多層布線層M21上。
CMOS (補償金屬氧化物半導體)電路4，例如，設置在邏輯電路部分2 中。在CM0S電路4中，N勢阱NW1和P勢阱PW1以彼此相鄰的方式形成在P型硅襯底PSub的頂表面上。在N勢阱NW1的頂表面上，形成彼此隔開的兩個？+ 擴散區(qū)Pl和P2作為源/漏區(qū)。在P勢阱PW1的頂表面上，形成彼此隔開的兩 個N+擴散區(qū)Nl和N2作為源/漏區(qū)。在N勢阱NW1的P+擴散區(qū)P1和P2之間形成 溝道區(qū)5，而在P勢阱PW1的N+擴散區(qū)N1和N2之間形成溝道區(qū)6。
柵極絕緣層(未示出)設置在多層布線層M21的所在區(qū)域，該多層布 線層M21包括直接疊置在溝道區(qū)5和6上，而例如多晶硅的柵極G1和G2分別 設置在直接疊置在溝道區(qū)5和6上的區(qū)域中。柵極G1和G2共同連接至柵極端 子Vg。溝道區(qū)5、作為源/漏區(qū)的P+擴散區(qū)Pl和P2、柵極絕緣層和柵極G1 形成P型MOS晶體管。溝道區(qū)6、作為源/漏區(qū)的n+擴散區(qū)Nl和N2、柵極絕緣 層和柵極G2形成N型M0S晶體管。
通路Vl以連接至P+擴散區(qū)Pl的方式設置在多層布線層M21中的P+擴散 區(qū)上，而布線W1以連接至通路V1的方式設置在通路V1上。通路V2以連接至 布線W1的方式設置在布線W1上，而電源電勢布線Vcc以連接至通路V2的方 式設置在通路V2上。于是，P+擴散區(qū)P1通過通路V1、布線W1和通路V2連接 至電源電勢布線Vcc。
通路V3以連接至P+擴散區(qū)P2的方式設置在多層布線層M21的P+擴散區(qū) P2上，而通路V4以連接至N+擴散區(qū)N1的方式設置在N+擴散區(qū)N1上。布線W2 以連接至通路V3和V4的方式設置在通路V3和V4上。通路V5以連接至布線W2 的方式設置在布線W2上，而布線W3以連接至通路V5的方式設置在通路V5 上。于是，P+擴散區(qū)P2和N+擴散區(qū)N1通過通路V3和V4、布線W2和通路V5 連接至布線W3。
進一步地，通路V6以連接至N+擴散區(qū)N2的方式設置在多層布線層M21 的N+擴散區(qū)N2上，而布線W4以連接至通路V6的方式設置在通路V6上。通路 V7以連接至布線W4的方式設置在布線W4上，而接地電勢布線GND以連接至 通路V7的方式設置在通路V7上。于是，N+擴散區(qū)N2通過通路V6、布線W4 和通路V7連接至接地電勢布線GND。
P+擴散區(qū)P3形成在不是其上形成N勢阱NW1和P勢阱PW1的區(qū)域的、P型 硅襯底PSub的頂表面的那個區(qū)域上。通路V8、布線W5、通路V9和接地電勢 布線GND在從底部到頂部的方向上依次形成在多層布線層M21中的P+擴散 區(qū)P3上，而P+擴散區(qū)P3通過通路V8、布線W5和通路V9連接至接地電勢布線GND。
在溫度傳感器部分23中，N勢阱麗2形成在P型硅襯底PSub的頂表面上， 而P+擴散區(qū)P21和N+擴散區(qū)N21在N勢阱NW2的頂表面上彼此隔開形成。通路 V21、布線W21、通路V22和接地電勢布線GND在從底部到頂部的方向上依次 形成在多層布線層M21中的P+擴散區(qū)P21上，而P+擴散區(qū)P21通過通路V21、 布線W21和通路V22連接至接地電勢布線GND。
通路V23以連接至N+擴散區(qū)N21的方式連接至多層布線層M21的N+擴散 區(qū)N21，而布線W22設置在通路V23上。布線W22的一端連接至通路V23，并 連接至輸出端子Vo,ut 21。通路V24以連接至布線W22另一端的方式設置在 布線W22之下，例如多晶硅制成的電阻R設置在通路V24之下。電阻R呈片形， 其一端連接至通路V24。電阻R與CM0S電路4的柵極G1和G2同時形成，并與 柵極G1和G2設置在同一層。通路V25以連接至電阻R另一端的方式設置在電 阻R上。布線W23、通路V26和電源電勢布線Vcc在從底部到頂部的方向上依 次設置在通路V25上，而電阻R通過通路V25、布線W23和通路V26連接至電 源電勢布線Vcc。
于是，比將被提供到P+擴散區(qū)P21的電勢更高的電勢被提供到N柵極 NW2。由此，在P+擴散區(qū)P21和N勢阱NW2之間形成正向pn結，從而形成寄生 pn結二極管D。
在多層布線層M21中，通路V1、 V3、 V4、 V6、 V8、 V21和V23設置在第 一絕緣層中，在第一絕緣層中柵極G1和G2和電阻R設置在同一層中。布線 Wl、 W2、 W4、 W5、 W21、 W22和W23在設置于第一絕緣層上的第一布線層中 設置在同一層中，而通路V2、 V5、 V7、 V9、 V22HV26在設置于第一絕緣層 上的第一布線層中設置在同一層中。進一步地，獨立接地電勢布線GND、 獨立電源電勢布線Vcc以及布線W3在設置于第二絕緣層上的第二布線層中
設置在同一層中。除獨立通路、獨立布線和電阻R以及疊置在第二布線層 上的層之外的多層布線層M21的那些部分被絕緣材料7隱藏起來。
在半導體集成電路器件21的溫度傳感器部分23中，如圖2所示，電阻R 和寄生pn結二極管D以從電源電勢布線Vcc到接地電勢布線GND的順序串聯(lián) 連接，而輸出端子Vout 21連接至端子R和寄生pn結二極管D之間的節(jié)點。 寄生pn結二極管D以正向方向連接。采用這種結構，如圖1所示，當半導體集成電路器件21的溫度變化時，
寄生pn結二極管D的特性發(fā)生變化，由此改變了輸出端子Vout 21的電勢。 通過檢測輸出端子Vout 21的電勢而測量半導體集成電路器件21的溫度。 由于可利用M0S晶體管的器件結構在半導體集成電路器件21中形成寄生pn 結二極管D，由此不需改變傳統(tǒng)的MOS關于過程就可以形成溫度傳感器部分 23。
但是，現(xiàn)有技術存在下列問題。根據(jù)圖1和2所示的現(xiàn)有技術，當寄生 pn結二極管D的溫度系數(shù)低至大約0.002/K時，就不能獲得足夠的SNR (信 噪比)。

發(fā)明內容
因此，本發(fā)明的目的是提供一種具有能夠提供足夠的SNR的溫度傳感 器的集成電路器件。
根據(jù)本發(fā)明所述的一種集成電路器件，包括襯底；設置在所述襯底 上的多層布線層，所述多層布線層包括兩條布線；分別連接至所述兩條 布線的兩個插頭；由氧化釩制成并連接在所述兩個插頭之間的溫度監(jiān)視部 件，所述氧化釩的電阻率響應溫度而變化；及分別連接在所述插頭和所述 溫度監(jiān)視部件之間的兩個襯墊，而且每個襯墊由下述材料形成，所述材料 不形成位于這個襯墊和所述氧化釩之間的絕緣膜。
根據(jù)本發(fā)明，溫度監(jiān)視部件連接在穿過插頭的布線和襯墊之間。由于 在本發(fā)明中上述導電材料制成的襯墊設置在插頭和溫度監(jiān)視部件之間，在 形成溫度監(jiān)視部件時，不在插頭和溫度監(jiān)視部件之間的接口處形成絕緣 膜，由此確保了在插頭和溫度監(jiān)視部件之間具有很高的連接可靠性。
金屬氧化物為氧化釩(VOJ，而且插頭由鎢形成。襯墊由從下述一組 材料中選擇的一種類型的導電材料、或者從該組材料中選擇的至少兩種類 型的導電材料的混合物、或者包含這些導電材料和所述混合物的材料形 成，該組材料為Ti、 TiN、 Al、 AlCu合金、Cu、 Ta、 TaN、和NiCr合金。
當氧化釩溫度監(jiān)視部件直接形成在由鎢制成的插頭上時，當溫度監(jiān)視部件 形成時，可以在插頭和溫度監(jiān)視部件之間的接口處形成絕緣膜，降低了連 接可靠性?？赏ㄟ^在插頭和溫度監(jiān)視部件之間設置上述材料制成的襯墊而
6防止這樣形成絕緣膜。
優(yōu)選集成電路器件進一步包括邏輯電路部分，該邏輯電路部分的至 少一部分直接布置在所述溫度監(jiān)視部件之下。這樣確保有效利用直接位于 溫度監(jiān)視部件之下的區(qū)域，因此有可能使集成電路器件小型化。
優(yōu)選布線布置在多層布線層的最頂層，而且插頭、襯墊和溫度監(jiān)視部 件布置在布線上。因此，可將傳統(tǒng)平臺應用于位于多層布線層的最頂層布 線之下的、半導體集成電路器件的這些部分。即便當由特殊材料形成溫度 監(jiān)視部件時，也不會污染制作位于最頂層布線之下的部分的制作儀器。
根據(jù)本發(fā)明，設置由金屬氧化物制成的溫度監(jiān)視部件可實現(xiàn)具有高 S服溫度傳感器的集成電路器件。


圖l的橫向剖視圖表示具有溫度傳感器的傳統(tǒng)半導體集成電路器件； 圖2的等效電路圖表示圖1所示半導體集成電路器件的溫度傳感器部
分；
圖3的橫向剖視圖表示根據(jù)本發(fā)明的第一實施例所述的半導體集成電 路器件；
圖4的等效電路圖表示圖3所示的半導體集成電路器件的溫度傳感器 部分；以及
圖5的橫向剖視圖表示根據(jù)本發(fā)明的第二實施例所示的半導體集成電 路器件。
具體實施例方式
下面參照附圖具體說明本發(fā)明的優(yōu)選實施例。首先，將要討論本發(fā)明 的第一實施例。圖3的橫向剖視圖表示根據(jù)本發(fā)明的第一實施例所述的半 導體集成電路器件，而圖4的等效電路圖表示圖3所示的半導體集成電路器
件的溫度傳感器部分。根據(jù)該實施例所述的半導體集成電路器件形成在單 個硅片上。如圖3所示，根據(jù)該實施例所示的半導體集成電路器件l設有溫 度傳感器部分3、邏輯電路部分(未示出)以及用于將半導體集成電路器 件l的內部電路連接至外部設備的外部襯墊。下面將說明與整個半導體集成電路器件l共同的結構。
半導體集成電路器件l設有其上設有多層布線層Ml的P型硅襯底PSub。 片式層16設置在多層布線層M1上。多層布線層M1為在襯底側依次層疊的例 如三層布線層L1至L3組成的疊層。例如由鋁(AL)制成的布線W11設置在 布線層L2，而例如由鎢(W)制成的通路V11在布線W11上設置成插頭。例 如由鋁制成的布線W12設置在布線L3，而例如由鎢通路V12在布線W12上設 置成插頭。布線W12是多層布線層M1的最頂層的布線。布線Wll、通路Vll、 布線W12和通路V12以規(guī)定的次序串聯(lián)連接。把布線W11連接至形成在P型硅 襯底PSub的頂表面的擴散區(qū)(未示出)的通路(未示出)設置在布線層L1。 不象多層布線層M1中的布線層中那樣，正式布線并不形成在片式層16中。 進一步地，除布線和通路之外的多層布線層M1和片式層16的這些部分被諸 如氧化硅之類的絕緣材料隱藏起來。
現(xiàn)在說明半導體集成電路器件l的各個部分的結構。該半導體集成電 路器件1的邏輯電路部分的結構與半導體集成電路器件21的邏輯電路部分 的結構相同。也就是說，邏輯電路部分執(zhí)行算法操作和存儲之類的過程， 而且具有諸如CMOS電路之類的器件。邏輯電路部分可以包括在利用溫度傳 感器部分3測量的結果的基礎上執(zhí)行數(shù)據(jù)處理的電路。
在溫度傳感器部分3中，如上所述，兩條布線W11和兩條布線W12分別 設置在多層布線層M1的布線層L2和L3中。于是，每一組都具有以規(guī)定的次 序串聯(lián)連接的布線Wll、通路Vll、布線W12和通路V12的兩組導電結構被設 置在多層布線層M1。例如由鈦(Ti)制成的兩個襯墊8形成在位于多層布 線層M1中的覆蓋通路V12的頂側的那個區(qū)域。襯墊8的厚度例如為100至200 納米(nm)。襯墊呈這樣的形狀，即從垂直于多層布線層M1的頂表面的方 向來看(以下稱作"在平面視圖中")蓋住通路V12。
絕緣層15以覆蓋多層布線層M1和襯墊8的方式設置，而兩個通路9形成 在絕緣層15的區(qū)域，該區(qū)域以到達襯墊8的方式直接位于襯墊8之上。也就 是說，絕緣層15覆蓋沒有被襯墊8覆蓋多層布線層M1的頂表面的那個區(qū)域、 以及不是襯墊8的中心部分的襯墊8的周邊區(qū)域。
氧化釩(V0X)隱藏在通路9中。氧化釩的溫度監(jiān)視部件10以連接至兩 個通路9的方式設置。通過在氧氣氛下進行反應噴濺而連續(xù)沉積釩目標，進而形成隱藏在通路9中的氧化釩和形成溫度監(jiān)視部件10的氧化釩。因此， 在形成為一體的通路9和溫度監(jiān)視部件10之間基本上沒有接口。由絕緣材 料7制成的絕緣層以覆蓋溫度監(jiān)視部件10的方式形成在絕緣層15上。襯墊 8、絕緣層15、溫度監(jiān)視部件10和絕緣材料7制成的絕緣層形成片式層16。
溫度監(jiān)視部件10的形狀例如為平面視圖中的正方形片，而且正方形的 一條邊例如為10至20微米，厚度例如為O. l至0.2微米。氧化釩的穩(wěn)定混合 物例如為V02和VA等，對于氧化釩的化學式V0沖的x在2左右。當溫度為 25。C時，氧化釩在硅晶片上的體積電阻率為O.Ol至lO (Q.cm)左右，而 溫度系數(shù)大約為一0.02至一0.03 (/K)。溫度監(jiān)視部件10的電阻例如為幾 百Q，例如300Q。
由于以上述方式構造成溫度監(jiān)視部件，其中兩條布線W11中的一條通 過一條通路Vll、 一條布線W12、 一條通路V12、 一個襯墊8和一條通路9連 接至溫度監(jiān)視部件10的一端，而兩條布線W11中的另一條通過另一通路 Vll、另一布線W12、另一通路V12、另一襯墊8和另一通路9連接至溫度監(jiān) 視部件10的另一端。也就是說，溫度監(jiān)視部件10連接在兩條布線11之間。
例如，其中一條布線W11連接至接地電勢布線GND (參見圖4)，而另一 條布線W11通過電阻R (參見圖4)連接至電源電勢布線Vcc (參見圖4)，而 且輸出端子Vout (參見圖4)連接在溫度監(jiān)視部件10和電阻R之間。電阻R 的結構和多層布線層M1中的布局位置與例如圖1所示的傳統(tǒng)半導體集成電 路器件21的電阻R相同。也就是說，本實施例中的電阻R由多晶硅層形成， 其電阻值例如設定為幾乎等于溫度監(jiān)視部件10的電阻值，例如為為幾百 Q，例如300Q。
在除邏輯電路部分和溫度傳感器部分3之外的、那部分半導體集成電 路器件1的部分處的多層布線層M1的布線層L3和片式層16中形成開孔19， 而外部襯墊20設置在絕緣層19的底部。外部襯墊20例如由鋁形成，而且與 布線W12設置在同一層中。外部襯墊20用于把半導體集成電路器件1連接至 外部設備。
由于以上述方式構成根據(jù)本發(fā)明所述的半導體集成電路器件l，因此 在圖4所示的溫度傳感器部分3中形成具有電阻R和溫度監(jiān)視部件10的電 路，該電阻R和溫度監(jiān)視部件10從電源電勢布線Vcc至接地電勢布線GND以規(guī)定的次序串聯(lián)連接。輸出端子Voutl連接至端子R和溫度監(jiān)視部件10之間
的節(jié)點。
在半導體集成電路器件l中，邏輯電路部分(未示出)設置在P型硅襯
底PSub和多層布線層Ml處，而不設置在作為多層布線層M1的上層的片式層 16處。但是，溫度傳感器部分3的溫度監(jiān)視部件10設置在片式層16處。
下面討論具有上述結構的根據(jù)本發(fā)明所述的半導體集成電路器件l的 操作過程。當接地電勢施加到接地電勢布線GND而且電源電勢施加到電源 電勢布線Vcc時，如圖4所示，輸出端子Voutl的電勢的值位于接地電勢和 電源電勢之間，并由溫度監(jiān)視部件10的電阻值和端子R的電阻值確定。當 由于外部溫度的上升或者邏輯電路波段受驅動而產生的熱量使半導體集 成電路器件l的溫度上升時，溫度監(jiān)視部件10的溫度也上升，從而使其阻 值增加。由于形成溫度監(jiān)視部件10的氧化釩電阻率的溫度系數(shù)此時為 -0.02至-0.03左右，因此隨著溫度上升l度，電阻值下降2至3%。之后， 通過檢測輸出端子Vout 1的電勢來測量半導體集成電路器件1的溫度。
本實施例的效果將在下面進行討論。由于氧化釩電阻率的溫度系數(shù)的 絕對值為0.02至0.03左右，其大于寄生pn結二極管的絕對值0.002，因此 在測量溫度時可獲得很高的SNR。由于氧化釩的化學性質穩(wěn)定，因此能夠 提高溫度傳感器部分3的可靠性。由此提高了半導體集成電路器件l的可靠 性。
由于鈦(Ti)襯墊8設置在鎢通路V12和氧化釩通路9之間，在通路9 中沉積氧化釩時，在通路V12和通路9之間不會形成絕緣膜。這樣能夠提高 通路V12和通路9之間的連接可靠性。
如果不設置襯墊8而且氧化釩直接沉積在鎢通路V12上，則在鎢和氧化 釩之間形成絕緣膜。這樣就降低了通路V12和通路9之間的連接可靠性。雖 然假設絕緣膜的成分包含鎢和釩的金屬混合物，但詳細成分和層的厚度等 仍然并清楚。
進一步地，在本實施例中，溫度監(jiān)視部件10設置在作為多層布線層M1 的上層的片式層16，而且邏輯電路部分不設置在片式層而是設置在位于片 式層16之下的布線層中。這樣就有可能使用用于邏輯電路部分的現(xiàn)有宏指 令(macros)。由于在形成邏輯電路部分之后形成溫度監(jiān)視部件IO，由此可采用傳統(tǒng)制作工藝形成邏輯電路部分。因此，對于這種邏輯電路部分，
沒有必要改變現(xiàn)有的平臺。這樣就避免了由于設置溫度監(jiān)視部件io而造成
的制作成本增加的問題。另外，邏輯電路部分不會被氧化釩污染，而且用 于制作邏輯電路部分的半導體制作儀器也不會被氧化釩污染。
盡管本實施例的上面的描述作為實例說明了由鈦制成的襯墊8，但是
并不局限于這種方式。襯墊8必須只由不是形成用于通路V12的材料和用于 溫度監(jiān)視部件10的材料之間的絕緣膜的材料形成，而且可以由從下列一組
材料中選擇的一種類型的導電材料、或者從該組材料中選擇的至少兩種類 型的導電材料的混合物、或者包含這些導電材料和混合物的材料形成，該
組材料例如為Ti、 TiN、 Al、 AlCu合金、Cu、 Ta、 TaN、和NiCr合金。
盡管本實施例的上面的描述作為實例說明了由A1形成的布線W11和 W12，但是本發(fā)明并不局限于這種方式，而是布線W11和W12可以例如由包 括TiN層、AlCu合金層和TiN層的三層薄膜形成。
盡管本實施例的上面的描述討論的實例中溫度傳感器部分3形成在不 同于其內形成邏輯電路部分的區(qū)域的區(qū)域，然而在本發(fā)明中至少部分邏輯 電路部分仍然可以直接設計在溫度監(jiān)視部件之下。這樣可以確保直接位于 溫度監(jiān)視部件10之下的區(qū)域的使用效率，由此節(jié)約所需的空間，從而有可 能降低半導體集成電路器件l的布置面積，并將器件設計得更小。
溫度傳感器部分3可以形成在形成半導體集成電路1的芯片所在位置、 或者可以形成在各個芯片所在多個位置。例如，溫度傳感器部分3可以形 成在中心部分和芯片的四個角部，即總共設在5個位置。由于溫度傳感器 部分3分別設置在多個位置，而且計算各個溫度傳感器部分3的測量值的平 均值，因此進一步提高了溫度材料的精確度。
下面說明本發(fā)明的第二實施例。圖5的橫向剖視圖示出根據(jù)本實施例 所述的半導體集成電路器件。如圖5所示，第二實施例和第一實施例不同 之處在于絕緣層15不是設置在半導體集成電路器件11的片式層16。因此， 根據(jù)本實施例，以覆蓋設置在多層布線層M1上的襯墊8的方式設置溫度監(jiān) 視部件IO，而且溫度監(jiān)視部件與襯墊8接觸。也就是說，溫度監(jiān)視部件IO 直接連接至襯墊8，而沒有通過多個通路等。本實施例的其它結構和操作 過程與第一實施例相同。.由于與第一實施例相比第二實施例不需要絕緣層15，因此能夠簡化半
導體集成電路器件的制作過程。由于溫度監(jiān)視部件10直接連接至襯墊8，
因此能夠降低它們之間的連接電阻。本實施例的其它效果與第一實施例相 同。
權利要求
1、一種半導體器件，包括絕緣層；形成在所述絕緣層內的插頭；與所述插頭電連接的溫度監(jiān)視部件；與所述溫度監(jiān)視部件電連接的電阻元件；介于所述插頭和所述溫度監(jiān)視部件之間的襯墊；其中通過所述溫度監(jiān)視部件和所述電阻元件的電流在所述半導體器件中的所述溫度監(jiān)視部件的位置處提供局部溫度指示。
2、 根據(jù)權利要求1所述的半導體器件，其中所述襯墊由不同于所述 插頭和所述溫度監(jiān)視部件的材料制成。
3、 根據(jù)權利要求l所述的半導體器件，還包括絕緣膜，該絕緣膜介于所述溫度傳感器和所述襯墊之間且具有在其底 面露出所述襯墊的通孔，其中所述溫度監(jiān)視部件部分地嵌入所述通孔內并 且在所述絕緣膜上伸長。
4、 根據(jù)權利要求1所述的半導體器件，其中所述溫度監(jiān)視部件由氧 化釩制成。
5、 根據(jù)權利要求4所述的半導體器件，其中所述襯墊由從下面的材 料組中選擇的材料制成，所述材料組由Ti、 TiN、 Al、 AlCu合金、Cu、 Ta、 TaN和NiCr合金構成。
6、 根據(jù)權利要求1所述的半導體器件，其中所述襯墊防止絕緣材料 形成在所述插頭和所述溫度監(jiān)視部件之間。
全文摘要
在半導體集成電路器件的溫度傳感器部分，由鎢制成的第一通路形成在多層布線層的最頂層，而由鈦制成的襯墊設置在覆蓋該通路的多層布線層的區(qū)域上。絕緣層以覆蓋多層布線層和襯墊的方式設置，第二通路設置成到達該襯墊。通過反應噴濺把氧化釩隱藏在第二通路中，而氧化釩溫度監(jiān)視部件以與第二通路彼此連接的方式設置，于是溫度監(jiān)視部件被連接在兩條布線之間。
文檔編號H01L27/04GK101452931SQ20081018969
公開日2009年6月10日 申請日期2005年1月17日 優(yōu)先權日2004年1月23日
發(fā)明者中柴康隆, 伊藤信和, 佐佐木得人, 大洼宏明, 小田直樹, 川原尚由, 村瀨寬, 菊田邦子 申請人:恩益禧電子股份有限公司;日本電氣株式會社