專利名稱：半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置的制造技術(shù)及半導(dǎo)體裝置，尤其涉及一種適用于形成與 半導(dǎo)體芯片外部的電性連接構(gòu)造的有效技術(shù)。
背景技術(shù)：
在構(gòu)筑球柵陣列構(gòu)造的LSI時，可考慮采用BGA (Ball Grid Array)型、使用再配 線構(gòu)造的CSP、或者凸塊電極構(gòu)造的形態(tài)。
BGA型中，需要作為封裝的引線接合，而再配線構(gòu)造中，需要在半導(dǎo)體芯片的鈍化 膜上進行再配線。所述的封裝、再配線連接于LSI芯片的IO區(qū)域中所設(shè)的焊墊。
與此相對，凸塊電極構(gòu)造是在LSI芯片內(nèi)的最上層金屬配線層中，進行向構(gòu)成凸塊 電極的焊錫球的連接，所以電源配線及GND配線不經(jīng)由IO單元而是直接連接于下層配 線層，成為不具有焊墊的構(gòu)造。
因此，如上所述，BGA型及再配線構(gòu)造與凸塊電極構(gòu)造的布局構(gòu)造不同，所以當(dāng)考 慮在同一 LSI中使上述兩種封裝形態(tài)混合存在時，必須分別另行制作用于在最上層配線 上開口的專用遮罩。
在日本專利特開2003 —273154號公報(專利文獻l)中揭示了一種技術(shù)，在半導(dǎo)體 芯片區(qū)域的主動元件面的四角附近，形成具備引線接合用焊墊區(qū)域及再配線用焊墊區(qū)域 這兩者的金屬配線層，進而用鈍化膜覆蓋在該金屬配線層上，再對應(yīng)于半導(dǎo)體芯片的安 裝形態(tài)而選擇性地去除引線接合用焊墊區(qū)域或再配線用焊墊區(qū)域中任一者上的鈍化膜 而進行開口。由此，不會使成本上升，而且不會使半導(dǎo)體裝置的尺寸增大，使得半導(dǎo)體 芯片既能對應(yīng)于帶有導(dǎo)線終端的封裝，又能對應(yīng)于CSP (Chip Size Package,芯片尺寸 封裝)。
日本專利特開平11 — 87400號公報(專利文獻2)揭示了一種技術(shù)，在用于將半導(dǎo) 體芯片上所形成的集成電路電性連接于外部的焊墊部中，通過對覆蓋焊墊部的保護膜進 行選擇性開口而形成2個連接部，從而在引線接合及凸塊連接中的任一種形態(tài)下均能與 外部電性連接，通過設(shè)為此種構(gòu)造，來提高半導(dǎo)體裝置的開發(fā)效率及量產(chǎn)效率。[專利文獻1]
日本專利特開2003 — 273154號公報 [專利文獻2]
日本專利特開平11 — 87400號公報
然而，所述專利文獻1所揭示的技術(shù)是以再配線構(gòu)造作為前提的。并且，通常的再 配線構(gòu)造是連接于與10單元相連接的悍墊。因此，所述專利文獻1的情況下，必須準(zhǔn) 備與引線接合用焊墊的數(shù)量相對應(yīng)的再配線用焊墊區(qū)域。因此，當(dāng)半導(dǎo)體芯片中所需的 引線接合用焊墊的數(shù)量增加時，再配線用焊墊區(qū)域以及形成于再配線上的凸塊電極的數(shù) 量會相應(yīng)地增加與此相同的數(shù)量。由此會產(chǎn)生半導(dǎo)體芯片(以下簡寫作芯片)的小型化 受到阻礙的問題。
而且，在所述專利文獻2中揭示的技術(shù)的情況下，如果設(shè)為利用凸塊電極的安裝形 態(tài)，則由于引線接合用連接部被開口而成為一直露出之狀態(tài)，因而引線接合用連接部有 可能會產(chǎn)生腐蝕等。而且，如果設(shè)為利用引線接合的安裝形態(tài)，則因為也形成有凸塊電 極，因而有可能會導(dǎo)致引線與凸塊電極短路。

發(fā)明內(nèi)容
而且，本發(fā)明的另一目的在于提供一種能將半導(dǎo)體裝置小型化的技術(shù)。 本發(fā)明的所述以及其他目的與新穎的特征當(dāng)應(yīng)可根據(jù)本說明書的敘述及附圖而明確。
對本案所揭示的發(fā)明中的代表性發(fā)明的概要進行簡單說明如下。
(1)本發(fā)明的半導(dǎo)體裝置的制造方法包括以下步驟
(a)在通過分割區(qū)域而劃分成多個芯片區(qū)域的半導(dǎo)體基板上，在所述多個芯片區(qū) 域的各區(qū)域中形成集成電路；(b)在所述多個芯片區(qū)域的各區(qū)域內(nèi)，在所述集成電路的 上層形成第1配線，該第1配線從第1電路區(qū)域延伸到第2電路區(qū)域，并與所述集成電 路電性連接；(c)將所述第1電路區(qū)域的所述第1配線的一部分規(guī)定為第1焊墊，將所 述第2電路區(qū)域的所述第1配線的一部分規(guī)定為第2焊墊；(d)在所述第1配線的存在 下，于所述半導(dǎo)體基板上形成保護膜；(e)在所述第l焊墊上的所述保護膜上或所述第 2焊墊上的所述保護膜上形成開口部；(f)沿著所述分割區(qū)域切斷所述半導(dǎo)體基板，而 分割成各個半導(dǎo)體芯片；(g)將所述半導(dǎo)體芯片分別安裝到安裝基板上，并經(jīng)由接合線 或凸塊電極而將所述半導(dǎo)體芯片分別與所述安裝基板電性連接；且，
當(dāng)在所述(g)步驟中經(jīng)由所述接合線而將所述半導(dǎo)體芯片分別與所述安裝基板電性連接時，在所述(e)步驟中所述開口部是形成于所述第1焊墊上的所述保護膜上，
而在所述(g)步驟中于所述開口部下將所述接合線連接于所述第1焊墊，
當(dāng)在所述(g)步驟中經(jīng)由所述凸塊電極而將所述半導(dǎo)體芯片分別與所述安裝基板
電性連接時，在所述(e)步驟中所述開口部是形成于所述第2焊墊上的所述保護膜上， 進而在所述第2焊墊上形成所述凸塊電極，該凸塊電極在所述開口部下與所述第2焊墊 連接。
(2) 本發(fā)明的半導(dǎo)體裝置包括
半導(dǎo)體芯片，其主面上形成有集成電路，且被規(guī)定有第1電路區(qū)域及第2電路區(qū)域， 所述第1電路區(qū)域沿著半導(dǎo)體芯片的外周而配置有多個，且包含輸入輸出電路，所述第 2電路區(qū)域配置在所述第1電路區(qū)域間；以及
凸塊電極，其形成在所述第2電路區(qū)域上，且與所述集成電路電性連接。
(3) 本發(fā)明的半導(dǎo)體裝置是在所述(2)的半導(dǎo)體裝置中，
規(guī)定有比所述第1電路區(qū)域及所述第2電路區(qū)域更靠近所述半導(dǎo)體芯片中心的第3 電路區(qū)域，
所述第2電路區(qū)域及所述凸塊電極進而配置在所述第1電路區(qū)域與所述第3電路區(qū) 域之間，
所述凸塊電極配置成，所述凸塊鬼極中，所述第1電路區(qū)域間的所述第2電路區(qū)域 上的1個或相鄰的2個所述凸塊電極，和所述第1電路區(qū)域與所述第3電路區(qū)域之間的 所述第2電路區(qū)域上的1個或相鄰的2個所述凸塊電極成為正三角形的各頂點。
對通過本案所揭示的發(fā)明中的代表性發(fā)明所獲得的效果進行簡單說明如下。(1)在 利用引線接合而安裝的芯片與利用凸塊電極而安裝的芯片中，能夠?qū)⒅圃觳襟E共用化。 (2)能夠?qū)雽?dǎo)體裝置小型化。


圖1是本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置中所含的芯片的平面圖。 圖2是將圖1的一部分放大后的主要部分平面圖。 圖3是表示沿著圖2中的A — A線的剖面的主要部分剖面圖。 圖4是表示沿著圖2中的A — A線的剖面的主要部分剖面圖。 圖5是表示沿著圖2中的B — B線的剖面的主要部分剖面圖。 圖6是表示沿著圖2中的B — B線的剖面的主要部分剖面圖。
9圖7是表示沿著圖2中的C一C線的剖面的主要部分剖面圖。 圖8是表示沿著圖2中的C一C線的剖面的主要部分剖面圖。 圖9是表示沿著圖2中的D—D線的剖面的主要部分剖面圖。 圖10是表示沿著圖2中的D—D線的剖面的主要部分剖面圖。 圖ll是對本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置中所含的芯片上所形成的電源，GND用 配線的圖案進行說明的主要部分平面圖。
圖12是對本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置的制造步驟進行說明的主要部分剖面圖。
圖13是緊跟著圖12的半導(dǎo)體裝置的制造步驟中的主要部分剖面圖。
圖14是緊跟著圖13的半導(dǎo)體裝置的制造步驟中的主要部分剖面圖。
圖15是緊跟著圖13的半導(dǎo)體裝置的制造步驟中的主要部分剖面圖。
圖16是本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置中所含的芯片的主要部分平面圖。
圖17是本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置中所含的芯片的主要部分平面圖。
圖18是本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置中所含的芯片的主要部分平面圖。
圖19是本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置中所含的芯片的主要部分平面圖。
圖20是本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置的平面圖。
圖21是本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置的側(cè)面圖。
圖22是本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置的平面圖。圖23是本發(fā)明之一實施形態(tài)的半導(dǎo)體裝置的側(cè)面圖。
圖24是本發(fā)明的其他實施形態(tài)的半導(dǎo)體裝置中所含的芯片的主要部分平面圖。 圖25是本發(fā)明的其他實施形態(tài)的半導(dǎo)體裝置中所含的芯片的主要部分平面圖。 圖26是與本發(fā)明的其他實施形態(tài)的半導(dǎo)體裝置中所含的芯片進行比較的芯片的主 要部分平面圖。
圖27是與本發(fā)明的其他實施形態(tài)的半導(dǎo)體裝置中所含的芯片進行比較的芯片的主 要部分平面圖。
圖28是本發(fā)明的其他實施形態(tài)的半導(dǎo)體裝置中所含的芯片的主要部分平面圖。 [符號的說明]
1 芯片 1A 外周
2 半導(dǎo)體基板
3 半導(dǎo)體元件4 6 7
7A
8 10、 10A
11
12
13 13A
14
15
16
17
18 18A
19 19A
20 20A
21
22
23
24 Al A2 A3 A4 A5 A6 AIO IOC LEC
配線(第3配線)
配線(第l配線、第2配線)
層間絕緣膜 絕緣膜(保護膜) 表面保護膜(保護膜) 凸塊電極
凸塊電極用基底膜 接合線
凸塊連接部(第2焊墊、第3焊墊)
接合墊(第l焊墊)
測試用焊墊
開口部
開口位置
開口部
開口位置
開口部
開口位置
模組基板
RF芯片
旁路電容器芯片
存儲器芯片
區(qū)域
區(qū)域(第2電路區(qū)域)
區(qū)域
區(qū)域
區(qū)域
區(qū)域(第3電路區(qū)域) 輸入輸出電路形成區(qū)域(第1電路區(qū)域) 輸入輸出電路單元 電路單元
具體實施例方式
在以下的實施形態(tài)中，有時為了方便起見而分成多個部分或?qū)嵤┬螒B(tài)進行說明，但 除了特別明示的情況以外，這些部分或?qū)嵤┬螒B(tài)并非彼此無關(guān)，而是存在一方是另一方 的部分或全部變形例、詳細(xì)、補充說明等的關(guān)系。
而且，在以下的實施形態(tài)中，當(dāng)言及要素的數(shù)等(包括個數(shù)、數(shù)值、量、范圍等) 時，除了特別明示的情況以及原理上明確限定于特定數(shù)的情況等以外，并不限定于該特 定數(shù)，既可以是特定數(shù)以上也可以是特定數(shù)以下。
進而，在以下的實施形態(tài)中，其構(gòu)成要素(也包括要素步驟等)當(dāng)然未必是必需的， 除了特別明示的情況以及在原理上明確認(rèn)為是必須的情況等以外。而且，在實施例等中， 對于構(gòu)成要素等，在說"由A組成"、"由A構(gòu)成"時，除了特別明示僅該要素的情況 等以外，當(dāng)然并不排除該要素A以外的要素。
同樣地，在以下的實施形態(tài)中，當(dāng)言及構(gòu)成要素等的形狀、位置關(guān)系等時，除了特 別明示的情況以及在原理上明確認(rèn)為并非如此的情況等以外，包括實質(zhì)上近似或類似于 該形狀等的要素。這對于所述數(shù)值及范圍也同樣適用。
而且，在言及材料等時，除了特別明確記載并非如此時或者在原理上或狀況上并非 如此時以外，特定的材料是主要的材料，并不排除次要的要素、添加物、附加要素等。 例如，就硅構(gòu)件而言，除了特別明示的情況等以外，不僅表示純凈的硅的情況，還包括 以添加雜質(zhì)、硅為主要要素的二元、三元等的合金(例如SiGe)等。
而且，在用于說明本實施形態(tài)的所有圖中，對于具有相同功能的要素原則上標(biāo)注相 同的符號，并省略其重復(fù)說明。
而且，在本實施形態(tài)中所用的圖式中，即使是平面圖，有時為了使圖式容易觀察， 也局部地標(biāo)注了陰影。
以下，根據(jù)圖式來詳細(xì)說明本發(fā)明的實施形態(tài)。 (實施形態(tài)1)
本實施形態(tài)1的半導(dǎo)體裝置例如是BGA型的半導(dǎo)體裝置，圖1是對本實施形態(tài)1 的半導(dǎo)體裝置中所含的芯片1的布局進行說明的平面圖。而且，圖2是將圖1中的區(qū)域 Al放大表示的主要部分平面圖，圖3及圖4表示沿著圖2中的A — A線的剖面，圖5 及圖6表示沿著圖2中的B —B線的剖面，圖7及圖8表示沿著圖2中的C —C線的剖 面，圖9及圖IO表示沿著圖2中的D — D線的剖面。而且，圖3及圖4表示了外部連 接用電極(凸塊電極或者接合線連接用的接合墊)與信號用配線的連接狀態(tài)，圖5 圖IO表示了外部連接用電極與電源'GND (基準(zhǔn)電位)用配線的連接狀態(tài)，圖3 圖10中 的粗線箭頭表示了電流路徑。圖ll表示了在圖1中的區(qū)域A2上所形成的配線的布局(平 面)。
如圖l至圖ll所示，在芯片1中，例如在由單晶硅構(gòu)成的半導(dǎo)體基板2的主面上 設(shè)有MISFET (Metal Insulator Semiconductor Field Effect Transistor,金屬絕緣體半導(dǎo)體 場效應(yīng)晶體管)等半導(dǎo)體元件3以及與該半導(dǎo)體元件3電性連接的配線4 7等。配線4 6是通過在例如由氧化硅等構(gòu)成的層間絕緣膜8 10上所形成的配線形成用槽中埋入銅 或銅合金而形成。而且，對于形成在配線4的上層的配線5以及形成在配線5的上層的 配線6所形成的槽，在底部設(shè)有與下層的配線進行連接用的孔，對這些槽及孔一并埋入 銅或銅合金，從而成為與下層的配線進行連接用的插塞和配線一體形成的構(gòu)造。另外， 于形成有配線4 6的槽及孔的側(cè)壁及底面上，為了防止形成配線4 6的銅向?qū)娱g絕緣 膜8 10等的擴散，而形成有鈦、氮化鈦、鉭或氮化鉭等的單層膜或這些單層膜的層疊 膜來作為阻障絕緣膜，但在圖3至圖IO中省略了圖示。最上層的配線(第1配線)7例 如是將鋁膜或鋁合金膜作為主導(dǎo)電層的配線，是通過利用蝕刻對成膜于半導(dǎo)體基板2上 的鋁膜或鋁合金膜進行圖案化而形成的。在配線7上，例如形成有氧化硅等的絕緣膜(保 護膜)11以及由氮化硅膜等的絕緣膜構(gòu)成的表面保護膜(保護膜)12。而且，本實施形 態(tài)1中，作為保護膜而例示了氧化硅膜與氮化硅膜的層疊膜，但并不限定于此，例如也 可以是僅由氮化硅膜12等單層的絕緣膜而形成。
而且，所述絕緣膜ll及絕緣膜12的一部分被開口，成為所述的配線7所露出的區(qū)域。
所述配線7的一部分成為從所述開口部露出的區(qū)域。該配線7所露出的區(qū)域是用來 成為凸塊電極13所連接的凸塊連接部(第2焊墊)15、接合線14所連接的接合墊(第 1焊墊)16及檢查用探針?biāo)佑|的測試用焊墊17的區(qū)域，其平面形狀與配線7的其他 區(qū)域相比形成為寬幅。
最上層的配線7，在沿著芯片1的外周而配置的輸入輸出電路形成區(qū)域(第l電路 區(qū)域)AIO中進行與下層的配線4、 5、 6的電性連接，并從輸入輸出電路形成區(qū)域AIO 相對地向芯片1的平面內(nèi)側(cè)的區(qū)域(第2電路區(qū)域)延伸。而且，接合墊16及測試用 焊墊17在平面上配置于該輸入輸出電路形成區(qū)域AIO中。
如圖3及圖4所示，成為信號用配線的配線7在輸入輸出電路形成區(qū)域AIO中與下 層的配線4、 5、 6電性連接，并經(jīng)由形成于輸入輸出電路形成區(qū)域AIO中的輸入輸出電 路(包括半導(dǎo)體元件3)及配線4，而與形成于芯片1內(nèi)部的邏輯(數(shù)字類)電路電性連接。
如圖5及圖6所示，成為與電源電位或基準(zhǔn)電位電性連接的電源《ND用配線的配 線7在輸入輸出電路形成區(qū)域AIO中與下層的配線4、 5、 6電性連接，并經(jīng)由配線4 對形成于芯片1內(nèi)部的邏輯電路進行供電。成為電源，GND用配線的配線7所電性連接 的電源'GND用配線4、 5、 6如下構(gòu)造，即在相同的配線層中，多條配線沿著相同的 方向延伸，而1個上層或下層的同電位的多條配線沿著在平面上交叉的方向延伸(以下 稱作網(wǎng)格構(gòu)造)。圖5及圖6中，圖示了配線7在輸入輸出電路形成區(qū)域AIO中與l個 下層的配線6相連接的示例，但是除了輸入輸出電路形成區(qū)域AIO以外，在除此以外的 部位也可以是配線7與配線6相連接的構(gòu)造。
如圖7至圖11所示，在本實施形態(tài)l中，成為電源，GND用配線的配線7呈狹縫構(gòu) 造，通過與下層的配線6相連接而形成圖11所示的網(wǎng)格配線。另外可以明確的是，例 如若將第1配線層作為電源配線，將第2配線層作為GND配線的構(gòu)成，則即使是單一 的配線層也能夠構(gòu)成網(wǎng)格配線。在輸入輸出電路形成區(qū)域AIO以外的區(qū)域(例如區(qū)域 A2)中，也在多個部位連接于下層的配線6。在該區(qū)域(第2電路區(qū)域)A2中，于配 線7的下層的配線層(第2配線層)中所形成的配線(第3配線)4、 5、 6也呈網(wǎng)格構(gòu) 造。
這樣，通過將成為電源，GND用配線的配線4、 5、 6、 7設(shè)為網(wǎng)格構(gòu)造，并設(shè)為在多 個部位與上層及下層的配線相連接的構(gòu)造，從而能夠進行穩(wěn)定的供電。而且，在區(qū)域 A2內(nèi)的呈網(wǎng)格構(gòu)造的配線7上，也可以設(shè)置凸塊連接部(第3焊墊)15，進而形成連 接的凸塊電極13。
如圖2至圖10所示，于本實施形態(tài)l中，不管是在芯片l通過凸塊電極13來進行 與外部的電性連接的情況下，還是在芯片1通過接合線14來進行與外部的電性連接的 情況下，均在1條配線7上形成有凸塊連接部15及接合墊16這兩者。但是，并不是在 所有的配線7上都設(shè)有凸塊連接部15及接合墊16,也存在未設(shè)有凸塊連接部15的接合 墊16。
當(dāng)芯片1通過凸塊電極13來進行與外部的電性連接時，在形成凸塊電極13的位置 上的絕緣膜11以及表面保護膜12上形成抵達凸塊連接部15的開口部18,使接合墊16 及測試用焊墊17為仍由絕緣膜11及表面保護膜12所覆蓋的狀態(tài)。之所以在形成凸塊 電極13時使接合墊16及測試用焊墊17上為仍由絕緣膜11及表面保護膜12所覆蓋的 狀態(tài)，是為了防止因成為凸塊電極13的焊錫的回焊熱而導(dǎo)致接合墊16及測試用焊墊17 熔融。另一方面，當(dāng)芯片1通過接合線14來進行與外部的電性連接時，在接合墊16及測 試用焊墊17上的絕緣膜11以及表面保護膜12上形成分別抵達接合墊16及測試用焊墊 17的開口部19、 20，使凸塊連接部15上為仍由絕緣膜ll及表面保護膜12所覆蓋的狀 態(tài)。之所以在形成接合線14時使凸塊連接部15上為仍由絕緣膜ll及表面保護膜12所 覆蓋的狀態(tài)，是為了防止從凸塊連接部15開始發(fā)生腐蝕。
另外，圖3、圖5、圖7及圖9中，圖示了實際上未形成的開口部19、 20各自的開 口位置19A、 20A,圖4、圖6、圖8及圖10中也圖示了實際上未形成的開口部18的開 口位置18A。
如上所述，根據(jù)本實施形態(tài)l，在芯片l通過凸塊電極13來進行與外部的電性連接 的情況和芯片1通過接合線14來進行與外部的電性連接的情況下，直至形成最上層的 配線7為止的芯片1可設(shè)為相同的布局。由此，在芯片1通過凸塊電極13來進行與外 部的電性連接的情況和芯片1通過接合線14來進行與外部的電性連接的情況下，直至 形成最上層的配線7為止，可以使用相同的遮罩來進行圖案形成，從而可將步驟共用化。 其結(jié)果，能夠提高本實施形態(tài)1的半導(dǎo)體裝置的量產(chǎn)性，降低制造成本。
開口部18、 19、 20的布局驗證可以通過以下方式來實施，g卩，在開口部18與開口 部19、 20中設(shè)為不同的層(也可以設(shè)為數(shù)據(jù)類型的切換)，并制作分別相適合的布局驗 證規(guī)則。另外，開口部18、 19、 20的布局驗證也可以通過讓使用接合線的情況和使用 凸塊電極的情況下具有不同的所述開口部的數(shù)據(jù)類型或者層，從而使設(shè)計者在相同的規(guī) 則文件中分開使用開口部18、 19、 20的布局驗證規(guī)則，來選擇并使用所述層。
而且，開口部18、 19、 20用的遮罩制作，是使用支持遮罩制作的數(shù)據(jù)文件即MPD (Mask Pattern Data Specification,遮罩圖案數(shù)據(jù)規(guī)范)，在使用凸塊電極13的情況下指 定開口部18的層，在使用接合線14的情況下指定開口部19、 20的層，從而分別制作 專用的遮罩。通過設(shè)為這樣的晶片等級下的處理方式，從而在使用凸塊電極13的情況 和使用接合線14的情況下能夠分開制作芯片1。
另外，關(guān)于開口部18、 19、 20的圖案轉(zhuǎn)印步驟，也可以不制作遮罩，而是采用電 子束直描方式。由此，可以削減遮罩制造所耗的成本。而且，對于比配線7更下層的配 線圖案，也可以釆用電子束直描方式。
其次，對于本實施形態(tài)1的芯片1的制造步驟，使用圖12至圖15進行說明。如前 所述，在使用凸塊電極13的情況和使用接合線14的情況下，形成配線7為止的步驟均 相同。
首先，如圖12所示，在形成有形成集成電路的半導(dǎo)體元件3及配線4 6的半導(dǎo)體基板2上，堆積例如氧化硅膜而形成層間絕緣膜IOA。
繼而，將通過光刻技術(shù)進行了圖案化的光阻劑膜作為遮罩來對層間絕緣膜IOA進行 蝕刻，形成抵達配線6的接觸孔。
繼而，在包含該接觸孔內(nèi)的層間絕緣膜IOA上，堆積較薄的鈦膜或氮化鈦膜的單層 膜，或者堆積這些單層膜的層疊膜而形成阻障導(dǎo)電膜之后，在層間絕緣膜IOA上堆積鉤 膜，利用該鎢膜埋入接觸孔。繼而，將接觸孔外的阻障導(dǎo)電膜及鎢膜去除，由此形成與 配線6相連接的插塞7A。
其次，如圖13所示，在半導(dǎo)體基板2上依次堆積鈦膜、鋁膜(或鋁合金膜)及氮 化鈦膜之后，通過將光阻劑膜作為遮罩的干式蝕刻來對這些鈦膜、鋁膜(或鋁合金膜) 及氮化鈦膜進行圖案化，形成配線7。如前所述，在該步驟中，形成以及規(guī)定凸塊連接 部15、接合墊16及測試用焊墊17。
繼而，在半導(dǎo)體基板1上依次堆積氧化硅膜及氮化硅膜，形成絕緣膜11及表面保 護膜12。
以后的步驟在使用凸塊電極13的情況和使用接合線14的情況下不同。 在使用凸塊電極13的情況下，如圖14所示，將通過光刻技術(shù)進行了圖案化的光阻 劑膜作為遮罩來對表面保護膜12及絕緣膜11進行蝕刻，形成抵達配線7的開口部18。 繼而，例如通過非電解鍍敷法而在開口部18下的配線7上使金膜等導(dǎo)電性膜成膜，形 成凸塊電極用基底膜13A。
其次，形成凸塊電極B。作為凸塊電極13的制造步驟，例如，通過焊錫印刷技術(shù) 將焊錫膏印刷到半導(dǎo)體基板2上之后，通過回焊處理使焊錫膏熔融及再結(jié)晶化，在凸塊 電極用基底膜13A上形成凸塊電極13 (參照圖3、圖5、圖7及圖9)。作為該焊錫膏， 例如可使用由錫、銀及銅所形成的無鉛焊錫。而且，取代焊錫膏的使用，而將預(yù)先成形 為球狀的焊錫球供給到開口部18上之后，對半導(dǎo)體基板2實施回焊處理，以此也可以 形成凸塊電極13。
隨后，沿著劃分好的芯片區(qū)域間的劃線(切割)區(qū)域切斷晶片狀態(tài)的半導(dǎo)體基板2， 分割成各個芯片1。所分割的芯片1可以經(jīng)由凸塊電極13而安裝到安裝基板上。在將芯 片1配置到安裝基板上之后，對凸塊電極13進行回焊，繼而在芯片1與安裝基板之間 填充底部填充樹脂，從而制造本實施形態(tài)1的半導(dǎo)體裝置。
在使用接合線14的情況下，如圖15所示，將通過光刻技術(shù)進行了圖案化的光阻劑 膜作為遮罩來對表面保護膜12及絕緣膜11進行蝕刻，在輸入輸出電路形成區(qū)域AIO中 形成抵達配線7的開口部19、 20。繼而，在測試用焊墊17處通過探頭進行晶片測試。通過探頭進行測試時，可以通 過使探頭的針直接接觸到測試用焊墊17而進行。如果利用實際用于形成接合線14的接 合墊16來進行測試，則有可能會因探頭針的應(yīng)力而導(dǎo)致在接合墊16下的層間絕緣膜上 發(fā)生裂紋等問題的產(chǎn)生。因此，本實施形態(tài)l中，分別形成有探頭測試用的測試用焊墊 17的區(qū)域與實際用于形成接合線14的接合墊16的區(qū)域。
其次，沿著劃分好的芯片區(qū)域間的劃線(切割)區(qū)域(分割區(qū)域)切斷晶片狀態(tài)的 半導(dǎo)體基板2，分割成各個芯片1。所分割的芯片1使用DAF (Die Attached Film,芯片 附加薄膜)等搭載到安裝基板(例如多層配線基板)上。繼而，利用接合線14將開口 部19A下的接合墊16與安裝基板的電極連接之后(參照圖4、圖6、圖8及圖10)，利 用鑄模樹脂將芯片1及接合線14密封。隨后，在特定位置切斷鑄模樹脂及安裝基板， 從而制造本實施形態(tài)1的半導(dǎo)體裝置。
此處，圖16及圖17是芯片1中的凸塊連接部15 (或凸塊電極13)、接合墊16及 測試用焊墊17附近的主要部分平面圖，圖16表示了使用接合線14的情況時的平面， 圖17表示了使用凸塊電極13的情況。如前所述，接合墊16及測試用焊墊17配置在輸 入輸出電路形成區(qū)域AIO中，在接合墊16及測試用焊墊17下形成有包含輸入輸出電路 的輸入輸出電路單元ioc。
這樣，在至此為止的本實施形態(tài)1中，對分別配置接合墊16及測試用焊墊17的情 況進行了說明，但是也可以如圖18及圖19所示般，設(shè)為使接合墊16與測試用焊墊17 一體形成的平面尺寸較大的構(gòu)造，或者設(shè)為省略了測試用焊墊17自身的構(gòu)造。
而且，關(guān)于最上層的配線7，是以將鋁作為主成分的構(gòu)成進行了說明，但應(yīng)明確的 是，即使是銅等其他材質(zhì)也可以獲得同樣的效果。而且，也可以僅最上層的配線7是由 鋁形成，而比其更下層的配線層是由以銅為主體的配線層形成。如果對在層間絕緣膜10 上形成配線6的情況進行例示，則在形成層間絕緣膜IO之后，形成連接于下層的配線5 的孔，隨后形成構(gòu)成配線6的配線槽。其次，在孔及槽內(nèi)，形成由鉭或氮化鉭等的導(dǎo)電 性膜構(gòu)成的阻障金屬膜，在該阻障金屬膜上形成以銅為主成分的導(dǎo)電性膜(銅膜)。繼 而，將槽外部的阻障金屬膜及銅膜通過CMP法等而除去，由此可以在孔及槽內(nèi)埋入阻 障金屬膜及銅膜，從而形成配線6以及將配線6與配線5連接的連接部。
然而，在本實施形態(tài)l中，當(dāng)將芯片1與外部的例如存儲器電路等其他芯片電性連 接時，設(shè)為使用接合線14的構(gòu)造，例如設(shè)為配置在區(qū)域A3 (參照圖l)中的接合墊16 (配線7)成為用于與存儲器電路電性連接的接口的構(gòu)成。另一方面，當(dāng)無須使芯片1 與外部的存儲器電路電性連接時，設(shè)為使用凸塊電極13的構(gòu)造，例如通過將在區(qū)域A3中為了與外部的存儲器電路電性連接而設(shè)置的配線7上的凸塊電極13的形成予以省略，
從而能夠?qū)⑿酒?的尺寸縮小化。因此，在成為用于與外部的存儲器電路電性連接的接 口的區(qū)域A3中，例如接合墊16為51個，凸塊電極13為10個。即，在本實施形態(tài)1 中，形成于芯片1上的接合墊16的數(shù)量比凸塊連接部15的數(shù)量多。
另外，當(dāng)成為使用凸塊電極13的構(gòu)成時，成為用于與存儲器電路電性連接的接口 的區(qū)域A3的配線7成為開放端，但對于這樣的配線7必須實施提升(pull up)或壓低 (pulldown)等處理，從而有必要將其設(shè)計成，即使成為開放端也不會妨礙形成于芯片 1內(nèi)的邏輯電路的動作。
圖20至圖23表示了將本實施形態(tài)1的芯片1作為無線系統(tǒng)的控制器而安裝到模組 基板21上時的示例，圖20及圖21分別是使用了所述接合線14時的平面圖及側(cè)面圖， 圖22及圖23分別是使用了所述凸塊電極13時的平面圖及側(cè)面圖。在模組基板21上， 除了芯片1以外，還安裝著形成有進行高頻動作的RF (Radio Frequency,射頻)電路的 RF芯片22以及旁路電容器芯片23等。旁路電容器芯片23為了電源穩(wěn)定化而電性插入 在電源線中。而且，圖20至圖23中的箭頭表示各芯片間的信號的流動。
如前所述，當(dāng)將使用了接合線14的芯片1安裝到模組基板21上時，形成有存儲器 電路的存儲器芯片24也可以安裝到模組基板21上(參照圖20及圖21)。由此，可以搭 載大量的固件等程序，因而能夠提高整個無線系統(tǒng)的功能。
另一方面，當(dāng)安裝有使用了凸塊電極13的芯片1時，由于成為不安裝存儲器芯片 24的構(gòu)成，因而能夠以最小構(gòu)成來構(gòu)筑無線系統(tǒng)(參照圖22及圖23)。由此，能夠?qū)?構(gòu)筑有該無線系統(tǒng)的模組的尺寸最小化，因此即使對于例如手機之類的模組安裝區(qū)域受 到限定的設(shè)備，也能夠適用無線系統(tǒng)。 (實施形態(tài)2)
圖24是本實施形態(tài)2的芯片1的主要部分平面圖，圖示了相當(dāng)于所述實施形態(tài)1 中所示圖1中的區(qū)域A4的區(qū)域。
如圖24所示，在相對靠近芯片1的外周1A且沿著該外周1A的區(qū)域A4中，形成 有輸入輸出電路單元IOC，在該輸入輸出電路單元IOC上，形成有所述實施形態(tài)l中也 有說明的接合墊16及測試用焊墊17。
如圖2所示，如所述實施形態(tài)1中也有說明般，在l條配線7上也形成有凸塊連接 部15、接合墊16及測試用焊墊17。由于在輸入輸出電路單元IOC上形成有接合墊16 及測試用焊墊17,因而將配線7引繞至凸塊電極13在平面上不會與輸入輸出電路單元 IOC相重疊的區(qū)域，例如引繞至相對地芯片1的中心方向而配置凸塊連接部15。此處，如圖24所示，在區(qū)域A4中，當(dāng)可將輸入輸出電路單元IOC的配置布局設(shè) 計成能夠確?？稍卩徑拥?個輸入輸出電路單元IOC間配置凸塊電極13的空間時，設(shè) 為這樣的輸入輸出電路單元IOC的配置布局，向輸入輸出電路單元IOC間的空間引繞 配線7而配置凸塊連接部15及凸塊電極13。由此，不再需要確保用于在相對地芯片1 的中心方向上配置凸塊電極13的區(qū)域，所以能夠縮小芯片1的面積，實現(xiàn)芯片1的小 型化。尤其當(dāng)這樣的區(qū)域A4靠近圖1所示的模擬系電路區(qū)域A6時，能夠得到有效活 用。其理由在于，模擬系電路區(qū)域A6與形成有其他邏輯系統(tǒng)電路的區(qū)域相比較，引入 信號線或電源線的比例較少，所以輸入輸出電路單元IOC的數(shù)量較少即可。
另外，在如區(qū)域A3之類的其他區(qū)域中，當(dāng)輸入輸出電路單元IOC的數(shù)量較少即可 時，也可以在鄰接的2個輸入輸出電路單元IOC間配置凸塊電極13。
而且，如圖25所示，為了使輸入輸出電路單元IOC間的空間內(nèi)所配置的凸塊電極 13下得到有效活用，也可以在輸入輸出電路單元IOC間的空間內(nèi)所配置的凸塊電極13 下，形成例如通常的邏輯(數(shù)字類)電路，或包含靜電放電(Electrostatic Discharge, ESD)應(yīng)對用二極管的保護電路。由此，能夠在芯片1上搭載進一步的電路功能，或者 進一步縮小芯片1的面積而使芯片1進一步小型化。
而且，在相對靠近芯片1的外周1A且沿著該外周1A的區(qū)域A5 (參照圖1)中， 也可以按與所述的區(qū)域A4同樣的布局來配置輸入輸出電路單元IOC，向輸入輸出電路 單元IOC間的空間引繞配線7而配置凸塊連接部15及凸塊電極13。
然而，在本實施形態(tài)2中，該區(qū)域A5是芯片1的外周1A與設(shè)計上無法配置凸塊 電極13的區(qū)域(第3電路區(qū)域)A6之間的狹窄區(qū)域，進而是必須從芯片1的外周1A 隔開特定距離Tl以上而配置凸塊電極13的、在配置凸塊電極13時存在制約的區(qū)域。 另外，該區(qū)域A6相對地比區(qū)域A5更位于芯片1的內(nèi)側(cè)，例如形成有模擬系電路。假 設(shè)在模擬系電路區(qū)域A6上形成配線7或凸塊電極13,則有可能會產(chǎn)生來自配線7的噪 聲或寄生電容。模擬系電路區(qū)域A6與其他邏輯電路相比，是對噪聲或寄生電容較敏感 的區(qū)域，所以成為如上所述的制約特別嚴(yán)格的區(qū)域。
如圖26所示，當(dāng)在這樣的區(qū)域A5中，在與芯片1的外周1A正交的方向上以間距 Pl排列有配置在相對靠近芯片1的外周1A的位置上的凸塊電極13和配置在相對靠近 區(qū)域A6的位置上的凸塊電極13時，即使該間距P1與配置在相對靠近芯片1的外周1A 的位置上的凸塊電極13的配置間距P2相同，配置在相對靠近區(qū)域A6的位置上的凸塊 電極13也有可能會進入無法配置凸塊電極13的區(qū)域A6中。
而且，如圖27所示，當(dāng)配置成，配置在相對靠近芯片1的外周1A的位置上的凸塊電極13的2個(或1個)和配置在相對靠近區(qū)域A6的位置上的凸塊電極13的1個(或 2個)成為二等邊三角形的頂點，以使得凸塊電極13不會與區(qū)域A6相重疊時，沿著芯 片1的外周1A的方向上的凸塊電極13的配置間距P2會變得較寬，如果想要配置所需 數(shù)量的凸塊電極13，則有可能招致芯片1的大型化。另外，圖27中，將配置在相對靠 近芯片1的外周1A的位置上的凸塊電極13與鄰接的配置在相對靠近區(qū)域A6的位置上 的凸塊電極13之間的間距設(shè)為Pl。
因此，本實施形態(tài)2中，如圖28所示配置成，配置在相對靠近芯片1的外周1A的 位置上的凸塊電極13的2個(或1個)與配置在相對靠近區(qū)域A6的位置上的凸塊電極 13的1個(或2個)成為正三角形的頂點。即配置成，以各凸塊電極13的中心為頂點， 將各頂點連結(jié)而成的形狀成為正三角形。由此，與圖27所示的成為二等邊三角形的頂 點的凸塊電極13的配置方法相比，能夠以較小的區(qū)域配置所需數(shù)量的凸塊電極13。以 此可以防止芯片1的尺寸變大，從而維持或縮小芯片1的尺寸。
以上，根據(jù)實施形態(tài)對由本發(fā)明者所研發(fā)的發(fā)明進行了具體說明，但本發(fā)明并不限 定于所述實施形態(tài)，在不脫離其主旨的范圍內(nèi)當(dāng)可進行各種變更。
本發(fā)明的半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置可廣泛適用于具有經(jīng)由接合線或凸 塊電極來安裝芯片的構(gòu)造的半導(dǎo)體裝置。
權(quán)利要求
1. 一種半導(dǎo)體裝置的制造方法，其特征在于包括以下步驟(a)在通過分割區(qū)域而劃分成多個芯片區(qū)域的半導(dǎo)體基板上，在所述多個芯片區(qū)域的各區(qū)域中形成集成電路；(b)在所述多個芯片區(qū)域的各區(qū)域內(nèi)，在所述集成電路的上層形成第1配線，該第1配線從第1電路區(qū)域延伸到第2電路區(qū)域，并與所述集成電路電性連接；(c)將所述第1電路區(qū)域的所述第1配線的一部分規(guī)定為第1焊墊，將所述第2電路區(qū)域的所述第1配線的一部分規(guī)定為第2焊墊；(d)在所述第1配線的存在下，于所述半導(dǎo)體基板上形成保護膜；(e)在所述第1焊墊上的所述保護膜上或所述第2焊墊上的所述保護膜上形成開口部；(f)沿著所述分割區(qū)域切斷所述半導(dǎo)體基板，分割成各個半導(dǎo)體芯片；(g)將所述半導(dǎo)體芯片分別安裝到安裝基板上，并經(jīng)由接合線或凸塊電極而將所述半導(dǎo)體芯片分別與所述安裝基板電性連接；且，當(dāng)在所述(g)步驟中經(jīng)由所述接合線而將所述半導(dǎo)體芯片分別與所述安裝基板電性連接時，在所述(e)步驟中所述開口部是形成于所述第1焊墊上的所述保護膜上，而在所述(g)步驟中于所述開口部下將所述接合線連接于所述第1焊墊，當(dāng)在所述(g)步驟中經(jīng)由所述凸塊電極而將所述半導(dǎo)體芯片分別與所述安裝基板電性連接時，在所述(e)步驟中所述開口部形成于所述第2焊墊上的所述保護膜上，進而在所述第2焊墊上形成所述凸塊電極，該凸塊電極在所述開口部下與所述第2焊墊連接。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置的制造方法，其特征在于，所述第1配線與電源電位或基準(zhǔn)電位電性連接，所述半導(dǎo)體芯片各自經(jīng)由所述凸塊電極而與所述安裝基板電性連接，所述(b)步驟中，在形成有所述第1配線的第1配線層中，形成多條第2配線，所述多條第2配線與所述第1配線電性連接，且相互平行地延伸， 所述(c)步驟中，將所述第2配線的一部分規(guī)定為第3焊墊， 所述(e)步驟中，在所述第3焊墊上的所述保護膜上形成所述開口部，進而在所述第3焊墊上形成所述凸塊電極，該凸塊電極在所述開口部下與所述第3焊墊連接。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置的制造方法，其特征在于，所述(a)步驟中，在比所述第1配線層更下層的第2配線層中形成多條第3 配線，所述多條第3配線與所述第1配線及所述第2配線電性連接，且相互平行地 延伸，所述多條第2配線及所述多條第3配線形成于包含所述半導(dǎo)體芯片的中央的所 述第2電路區(qū)域中。
4. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置的制造方法，其特征在于，所述半導(dǎo)體芯片各自經(jīng)由所述凸塊電極而與所述安裝基板電性連接， 在所述半導(dǎo)體芯片內(nèi)，將所述第2電路區(qū)域配置在所述第1電路區(qū)域與第3電 路區(qū)域之間，所述第1電路區(qū)域相對靠近所述半導(dǎo)體芯片的外周，所述第3電路區(qū) 域比所述第1電路區(qū)域及所述第2電路區(qū)域更處在所述半導(dǎo)體芯片的內(nèi)側(cè)。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于，所述半導(dǎo)體芯片各自經(jīng)由所述凸塊電極而與所述安裝基板電性連接， 將包含輸入輸出電路的所述第1電路區(qū)域沿著所述半導(dǎo)體芯片的外周而配置 多個，將所述第2電路區(qū)域配置在所述第1電路區(qū)域間。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述凸塊電極下的所述第2電路區(qū)域上形成第1電路，所述第1電路包含數(shù) 字類電路或ESD應(yīng)對用半導(dǎo)體元件。
7. 根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置的制造方法，其特征在于，將所述第2電路區(qū)域配置在所述第1電路區(qū)域與比所述第1電路區(qū)域及所述第 2電路區(qū)域更靠近所述半導(dǎo)體芯片中心的第3電路區(qū)域之間，以所述凸塊電極中，所述第1電路區(qū)域間的所述第2電路區(qū)域上的1個或相鄰 的2個所述凸塊電極，和所述第1電路區(qū)域與所述第3電路區(qū)域之間的所述第2電 路區(qū)域上的l個或相鄰的2個所述凸塊電極成為正三角形的各頂點的方式配置所述 凸塊電極。
8. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置的制造方法，其特征在于，所述第l焊墊的數(shù)量比所述第2焊墊的數(shù)量多。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述(b)步驟中，形成多條所述第l配線， 所述多條所述第l配線的一部分成為與存儲器芯片之間的接口， 當(dāng)在所述安裝基板上安裝所述存儲器芯片時，在所述(g)步驟中，經(jīng)由所述接合線而將所述半導(dǎo)體芯片分別與所述安裝基板電性連接，并將所述接口與所述存儲器芯片電性連接，當(dāng)不在所述安裝基板上安裝所述存儲器芯片時，在所述(g)步驟中，經(jīng)由所 述凸塊電極而將所述半導(dǎo)體芯片分別與所述安裝基板電性連接，在所述(c)步驟 中，不對所述接口規(guī)定所述第2焊墊，且在所述(e)步驟中不形成與所述接口連 接的所述凸塊電極。
10. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置的制造方法，其特征在于，在經(jīng)由所述接合線而將所述半導(dǎo)體芯片分別與所述安裝基板電性連接的情況、 和經(jīng)由所述凸塊電極而將所述半導(dǎo)體芯片分別與所述安裝基板電性連接的情況下， 所述第1電路區(qū)域、所述第2電路區(qū)域、所述集成電路及所述第1配線以相同的布 局而形成。
11. 一種半導(dǎo)體裝置，其特征在于包括半導(dǎo)體芯片，其主面上形成有集成電路，且被規(guī)定有第1電路區(qū)域及第2電路 區(qū)域，所述第1電路區(qū)域沿著半導(dǎo)體芯片的外周而配置有多個，且包含輸入輸出電 路，所述第2電路區(qū)域配置在所述第1電路區(qū)域間；以及凸塊電極，其形成在所述第2電路區(qū)域上，且與所述集成電路電性連接。
12. 根據(jù)權(quán)利要求ll所述的半導(dǎo)體裝置，其特征在于，在所述凸塊電極下的所述第2電路區(qū)域中形成有包含數(shù)字類電路或ESD應(yīng)對 用半導(dǎo)體元件的第l電路。
13. 根據(jù)權(quán)利要求ll所述的半導(dǎo)體裝置，其特征在于，規(guī)定有比所述第1電路區(qū)域及所述第2電路區(qū)域更靠近所述半導(dǎo)體芯片中心的 第3電路區(qū)域，所述第2電路區(qū)域及所述凸塊電極進而配置在所述第1電路區(qū)域與所述第3電 路區(qū)域之間，所述凸塊電極配置成，所述凸塊電極中，所述第1電路區(qū)域間的所述第2電路 區(qū)域上的1個或相鄰的2個所述凸塊電極，和所述第1電路區(qū)域與所述第3電路區(qū) 域之間的所述第2電路區(qū)域上的l個或相鄰的2個所述凸塊電極成為正三角形的各 頂點。
14. 一種半導(dǎo)體裝置的制造方法，其特征在于包括以下步驟(a)在半導(dǎo)體基板上形成第1配線；(b)在所述第1配線上形成第1絕緣膜； (c)在所述第1絕緣膜上形成開口部，使所述第l配線的一部分露出，在所述(a)步驟中，在所述第1配線上形成有用于供接合線形成的多個第1 區(qū)域以及用于供凸塊電極形成的多個第2區(qū)域，在所述(c)步驟中，當(dāng)對于所述半導(dǎo)體裝置使用所述接合線時，所述開口部 是分別形成于所述多個第1區(qū)域中，且不形成于所述多個第2區(qū)域中，在所述(c)步驟中，當(dāng)對于所述半導(dǎo)體裝置使用所述凸塊電極時，所述開口 部是分別形成于所述多個第2區(qū)域中，且不形成于所述多個第1區(qū)域中。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置的制造方法，其特征在于，所述多個第1區(qū)域的數(shù)量比所述多個第2區(qū)域的數(shù)量多。
16. 根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述多個第1區(qū)域之下分別形成有輸入輸出電路用單元。
17. 根據(jù)權(quán)利要求16所述的半導(dǎo)體裝置的制造方法，其特征在于，所述多個第2區(qū)域中的一部分是形成在鄰接的輸入輸出電路用單元之間。
18. 根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置的制造方法，其特征在于，在形成于所述鄰接的輸入輸出電路用單元之間的所述第2區(qū)域之下的所述半 導(dǎo)體基板上，形成有數(shù)字類電路或ESD應(yīng)對用半導(dǎo)體元件。
19. 一種半導(dǎo)體裝置，其特征在于包含(a)第l配線，其形成于半導(dǎo)體基板上；(b) 第1絕緣膜，其形成于所述第l配線上；(C)多個開口部，其形成于所述第l絕緣 膜上，且以使所述第1配線的一部分露出的方式而形成；以及(d)凸塊電極，其 分別形成于所述多個開口部內(nèi)的第l配線上，多個所述凸塊電極以沿著所述半導(dǎo)體裝置的1邊的方式而配置成2列， 作為第l列凸塊電極中的l個的第1凸塊電極和第2列凸塊電極中的最靠近所述第1凸塊電極的第2及第3凸塊電極，將所述第l、第2及第3凸塊電極的中心連結(jié)而成的形狀呈正三角形。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，其特征在于，在所述第1列凸塊電極中的沿著所述半導(dǎo)體裝置的1邊的方向上鄰接的2個凸 塊電極之間，形成有輸入輸出電路用單元。
21. 根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，其特征在于，所述第1、第2及第3凸塊電極分別與各自的輸入輸出電路用單元電性連接。
22. 根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，其特征在于，在所述第1列凸塊電極之下形成有數(shù)字類電路或ESD應(yīng)對用半導(dǎo)體元件。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置的制造方法及半導(dǎo)體裝置，提供一種在利用引線接合進行安裝的芯片和利用凸塊電極進行安裝的芯片中能夠?qū)⒅圃觳襟E共用化的技術(shù)。不管是在芯片1通過凸塊電極來進行與外部的電性連接的情況下，還是在芯片1通過接合線來進行與外部的電性連接的情況下，均在1條最上層的配線7上設(shè)置凸塊連接部15及接合墊16這兩者。在使用凸塊電極的情況下，在凸塊連接部15上的絕緣膜上設(shè)置開口部，并用絕緣膜覆蓋接合墊16上。另一方面，在使用接合線的情況下，在接合墊16上的絕緣膜設(shè)置開口部，并用絕緣膜覆蓋凸塊連接部15上。
文檔編號H01L23/485GK101521169SQ20081018657
公開日2009年9月2日 申請日期2008年12月25日 優(yōu)先權(quán)日2008年2月25日
發(fā)明者中村哲治, 伊藤仁一, 岡村尚, 永長貴光 申請人:株式會社瑞薩科技