專利名稱：半導(dǎo)體芯片及其制造方法和半導(dǎo)體芯片堆疊封裝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施方案涉及半導(dǎo)體芯片、制造半導(dǎo)體芯片的方法和半導(dǎo)體芯片堆疊封裝。
背景技術(shù)：
近來的電子產(chǎn)品市場快速擴展至^更攜式產(chǎn)品領(lǐng)域。 <更攜式電子產(chǎn)品的組件應(yīng)該輕、薄且小。這需要減小表面安裝器件的尺寸的技術(shù)，所&面安裝器件諸如半導(dǎo)體封裝、在一個芯片中集成多個半導(dǎo)體芯片的片上系統(tǒng)、和在一個封裝中集成多個半導(dǎo)體芯片的系統(tǒng)級封裝。
為了在封裝中集成多個半導(dǎo)體芯片，封裝的物理強度應(yīng)該是高的，并且封裝內(nèi)半導(dǎo)體芯片的性能和可靠性應(yīng)該是高的。

發(fā)明內(nèi)容
本發(fā)明的一些實施方案提供用于制造具有改進性能的半導(dǎo)體芯片堆疊封裝的半導(dǎo)體芯片。
根據(jù)本發(fā)明一些實施方案的半導(dǎo)體芯片可包括半導(dǎo)體襯底；在所述半導(dǎo)體襯底上的半導(dǎo)體器件；覆蓋所述半導(dǎo)體器件的電介質(zhì)；在所述電介質(zhì)上并電連接至所述半導(dǎo)體器件的頂部金屬；在所述半導(dǎo)M底和所述電^^質(zhì)中的深插塞；電連接所述深插塞和所述頂部金屬的互連；和與所述頂部金屬和所述互連接觸的凸點。
根據(jù)本發(fā)明另外的一些實施方案，制造半導(dǎo)體芯片的方法可包括在半導(dǎo)體襯底上形成半導(dǎo)體器件；形成電介質(zhì)以覆蓋半導(dǎo)體器件；在電介質(zhì)上形成頂部金屬，所述頂部金屬電連接至半導(dǎo)體器件；在半導(dǎo)體襯底和電介質(zhì)中形成深插塞；形成覆蓋所述深插塞和所述頂部金屬的至少 一部分的互連；和形成與所述頂部金屬接觸的凸點。
根據(jù)本發(fā)明另外的一些實施方案，半導(dǎo)體芯片堆疊封裝可包括第一
5半導(dǎo)體芯片，包括在第一半導(dǎo)體襯底上的第一半導(dǎo)體器件、電連接至所述第 一半導(dǎo)體器件的第 一頂部金屬、和與所述第 一頂部金屬接觸的第 一凸點；和在所述第 一半導(dǎo)體芯片上并且包含與所述第 一凸點接觸的深插塞的第二半導(dǎo)體芯片。
可堆疊這樣的半導(dǎo)體芯片，并且在此情況下，相鄰堆疊的半導(dǎo)體芯片的頂部金屬和深插塞可彼此接觸用于電連接。
在》匕*清況下，如杲凸點、頂,"5金屬和'深插塞由誶目同的金屬形成，那么在半導(dǎo)體芯片之間可高效地傳輸電信號。即，根據(jù)本發(fā)明的一些實施方案由半導(dǎo)體芯片形成的半導(dǎo)體芯片堆疊封裝可具有改善的性能。
此外，由于凸點和頂部金屬可彼此直接接觸，所以根據(jù)本發(fā)明的一些實施方案的半導(dǎo)體芯片在凸點和頂部金屬之間可具有低的電阻。


圖1是說明根據(jù)本發(fā)明一些實施方案的示例性半導(dǎo)體芯片的橫截面圖。
圖2A~2L是用于說明根據(jù)本發(fā)明一些實施方案制造半導(dǎo)體芯片的示例性方法的橫截面圖。
圖3是說明根據(jù)本發(fā)明一些實施方案的示例性半導(dǎo)體芯片堆疊封裝的橫截面圖。
具體實施例方式
圖1是說明根據(jù)本發(fā)明一些實施方案的示例性半導(dǎo)體芯片的橫截面圖。
半導(dǎo)體襯底110可包括具有板狀(或基本上圓形)形狀的硅晶片。半導(dǎo)體襯底110可包舍睹如單晶硅的材料。例如，半導(dǎo)體襯底110可具有約40fim ~約60fim的厚度H。
半導(dǎo)體器件120可以在半導(dǎo)體襯底110上。半導(dǎo)體器件120的實例包括雙擴散金屬氧化物半導(dǎo)體(DMOS)晶體管、互補金屬氧化物半導(dǎo)體(CMOS)晶體管、雙極結(jié)型晶體管、電容器、和二極管。在一些實施方案中，半導(dǎo)體器件120可包括柵電極、源電極、漏電極、和溝道區(qū)。
可在半導(dǎo)體襯底110上形成層間電介質(zhì)130。層間電介質(zhì)130可覆蓋半導(dǎo)體器件120。層間電介質(zhì)130可包括諸如硼磷硅酸鹽玻璃(BPSG)和/或未摻雜的硅酸鹽玻璃(USG)的材料。
頂部金屬140可以在層間電介質(zhì)130上。頂部金屬140可通過穿透層間電介質(zhì)130的通孔141電連接至半導(dǎo)體器件120。頂部金屬140和通孔141可包拾諸如銅(Cu)、鋁(Al)或鎢(W)的材料。
絕緣層131可以在頂部金屬140的側(cè)面上以4吏得頂部金屬140絕緣。此外，具有多個線的互連圖案142可在頂部金屬140側(cè)面在層間電介質(zhì)130上。
此外，鈍化層132和緩沖層133可以在頂部金屬140、絕緣層131、和互連圖案142上，使得暴露頂部金屬140的至少一部分。
深插塞150可穿過半導(dǎo)體襯底U0、層間電介質(zhì)130、絕緣層131、和鈍化層132。深插塞150的下端表面151可以;1暴露的，深插塞150的上端表面152可連接至互連160。
深插塞150可具有約lnm ~約100nm的寬度和約ljim ~約300nm的深度。深插塞150可包含諸如銅(Cu)或鵠(W)的材料。
深插塞150可被阻擋金屬層153和緩沖層133包圍。即，深插塞150可在深通孔150a內(nèi)部，其穿透半導(dǎo)體襯底IIO、層間電介質(zhì)130、絕緣層131、和鈍化層132。
緩沖層133可以在深通孔150a的內(nèi)表面上，阻擋金屬層153可以在緩沖層133上。緩沖層133可包括諸如氧化硅、氮化硅、或氮氧化硅(SiON)的材料。緩沖層133可障蔽半導(dǎo)體襯底110、層間電介質(zhì)130、絕緣層131和在深插塞150之外的鈍化層132。特別地，緩沖層133可防止或減少在半導(dǎo)體襯底110處的二氧化硅的形成。
阻擋金屬層153可包括諸如鉭(Ta )、氮化鉭(TaN )、氮化珪鉭(TaSiN )、氮化硅鈥(TiSiN)、或銣(Rb)的材料。阻擋金屬層153可將深插塞150與半導(dǎo)體襯底UO、層間電介質(zhì)130、絕緣層131、和鈍化層132隔離。
互連160可電連接頂部金屬140和深插塞150?；ミB160可覆蓋頂部金屬140的一部分和深插塞150的上端表面152?；ミB160可包括諸如鉭(Ta)、鈦(Ti)、鎢(W)、氮化鉭、氮化鈦、氮化鵠、或氮化珪鈥(TiSiN)的材料。
凸點170可以在頂部金屬140上。凸點170可與頂部金屬140和互連160接觸，凸點170可電連接至頂部金屬140和互連160。凸點170可從半導(dǎo)體芯片的頂表面突出。凸點170可與諸如另一半導(dǎo)體芯片的深插塞的部件或用于與所述部件電連接的電路基敗的連接墊接觸。
凸點170可包括諸如銅(Cu )、鋁(Al )、銀(Ag)或鴒(W)的材料。頂部金屬140、深插塞150、和凸點170可包括相同的金屬。因此，可減小凸點170和頂部金屬140之間的電阻。此外，頂部金屬140和凸點170可彼此更緊密地^^。
此外，在凸點170連接至由與用于形成凸點170的金屬相同的金屬形成的另一半導(dǎo)體芯片的深插塞的情況下，凸點170和深插塞之間的電阻可減小，凸點170和深插塞之間的掩^強度可提高。
此外，凸點170可直接連接至頂部金屬140。即，凸點170可與頂部金屬140和互連160接觸。因此，凸點170和頂部金屬140之間的電阻可減小。
因此，根據(jù)本發(fā)明實施方案的半導(dǎo)體芯片可用于形成具有改善的性能、減小的電阻和提高的備^強度的半導(dǎo)體芯片堆疊封裝。
圖2A~2L是用于說明根據(jù)本發(fā)明一些實施方案制造半導(dǎo)體芯片的示例性方法的橫截面圖。
參考圖2A，在半導(dǎo)體襯底110上可形成半導(dǎo)體器件120,并且可形成層間電介質(zhì)130以覆蓋半導(dǎo)體器件120。通孔141可形成為穿過層間電介質(zhì)130用于與半導(dǎo)體器件120電連接。然后，在層間電^h質(zhì)130上可形成絕緣層131，并且可使絕緣層131圖案化以形成用于暴露通孔141的孔。
孔的內(nèi)部可填充有金屬，并且可對金屬和絕緣層131進行化學(xué);Wfe拋光(CMP)工藝，以暴露頂部金屬140的頂表面和形成互連圖案142。
通孔141、頂部金屬140和互連圖案142可包M如銅(Cu )、鋁(Al)或鴒(W)的材料。
參考圖2B，在CMP工藝之后，可形成鈍化層132以覆蓋頂部金屬140和絕緣層131。鈍化層132可包括諸如氮化硅或碳化硅(SiC )的材料。通過等離子體增強化學(xué)氣相沉積(PECVD)工藝，鈍化層132可沉積至約
iooA-約ioooA的厚度。
參考圖2C,在形成鈍化層132之后，可形成通過半導(dǎo)體襯底110的一 部分、層間電介質(zhì)130、絕緣層131和鈍化層132的深通孔150a。例如， 深通孔150a可具有約lnm ~約100jim的寬度和約lpm ~約300nm的深 度。深通孔150a可通過掩模工藝(例如，光刻和蝕刻)形成。
參考圖2D,在形成深通孔150a之后，可如下形成緩沖層133:通過 PECVD工藝在鈍化層132上和在深通孔150a內(nèi)表面上沉積諸如氧化珪、 氮化硅和/或氮氧化硅的材料至約IOOOA ~約20000A的厚度。
在形成緩沖層133之后，可沉積鉭(Ta)、氮化鉭、氮化珪鉭、氮化硅 鈦、或銣中的至少一種。通過PVD、 CVD或ALD (原子層沉積)工藝所 述材料可沉積至約IOOA ~約2000A的厚度，以形成阻擋金屬層153。
此后，可在深通孔150a內(nèi)部的阻擋金屬層153的部分上形成金屬籽晶 層，并且可通過電鍍方法沉積諸如銅(Cu)或鎢(W)的金屬150b以填 充深通孔150a，從而形成深插塞。
參考圖2E，在深通孔150a中填充金屬150b以形成深插塞之后，可通 過CMP工藝移除在阻擋金屬層153上形成的金屬150b的一部分和阻擋金 屬層153的一部分，以形成深插塞150。
參考圖2F，可在緩沖層133上形成氮化物層134。氮化物層134可包 括諸如氮化硅的材料。氮化物層134可防止深插塞150氧化。
參考圖2G,通過掩模工藝可移除在頂部金屬140上的氮化物層134、 緩沖層133和鈍化層132的部分?？刹糠忠瞥陧敳拷饘?40上的鈍化層 132的部分，使得在頂部金屬140上保留厚度Tl。厚度Tl可基本上等于 氮化物層134的厚度。例如，厚度T1可以為約100A 約1000A。
參考圖2H,通過無掩膜蝕刻工藝可移除氮化物層134和鈍化層132 的部分，以暴露頂部金屬140的至少一部分。
參考圖21，在半導(dǎo)體芯片的整個表面上可形成第一金屬層，并且通過 掩模工藝圖案化第一金屬層，以形成覆蓋深插塞150的整個頂表面和頂部 金屬140的一部分的互連160。第一金屬層可包括諸如鉭、鈦、鎢、氮化 鉭、氮化鈦、氮化鴒和/或氮化硅鈥的材料。
9參考圖2J,使用和用于形成頂部金屬140的金屬相同的金屬，可在半 導(dǎo)體芯片的整個表面上形成第二金屬層171。
參考圖2K，可在第二金屬層171上形成具有對應(yīng)于頂部金屬140的孔 172a的光刻膠圖案172，并且通過電鍍方法可在孔172a內(nèi)沉積和用于形成 頂部金屬140的金屬相同的金屬，以形成凸點170。凸點170可通過使用 第二金屬層171作為籽晶層來形成。
光刻膠圖案172的高度H2可以是約5jim ~約50fim，凸點170的高度 可以是約3jim ~約50jim。
參考圖2L,可移除光刻膠圖案172，和通過各向同性蝕刻工藝可移除 凸點170的部分170a和第二金屬層171。可使用包括例如硝酸的物質(zhì)作為 用于所述各向同性蝕刻工藝的蝕刻劑。
此后，通過諸如CMP工藝的工藝可移除半導(dǎo)體襯底110的下部部分 以暴露深插塞150的下端表面151。此時，剩余的半導(dǎo)體襯底110的厚度 可以是約40nm ~約60nm。
圖3是說明根據(jù)本發(fā)明一些實施方案的示例性半導(dǎo)體芯片堆疊封裝的 橫截面圖。在圖3中，將參考上述半導(dǎo)體芯片說明第一半導(dǎo)體芯片100和 第二半導(dǎo)體芯片200。
參考圖3，半導(dǎo)體芯片堆疊封裝可包括第一半導(dǎo)體芯片100、第二半導(dǎo) 體芯片200和電路J41300。
第 一半導(dǎo)體芯片ioo可包括第一半導(dǎo)體襯底110、第 一半導(dǎo)體器件120 、
第一層間電介質(zhì)130、第一頂部金屬140、第一深插塞150、第一互連160 和第一凸點170。
第一半導(dǎo)體器件120可以在第一半導(dǎo)體襯底110上，第一層間電介質(zhì) 130可覆蓋第一半導(dǎo)體器件120。
第一深插塞150可穿透第一半導(dǎo)體襯底110和第一層間電介質(zhì)130， 并且可通過第一互連160電連接至第一頂部金屬140。
第一凸點170可與第一頂部金屬140接觸。第一凸點170可從第一半 導(dǎo)體芯片100的頂表面突出。第一凸點170、第一頂部金屬140和第一深 插塞150可包括相同的金屬。
第二半導(dǎo)體芯片200可以在第一半導(dǎo)體芯片100上。第二半導(dǎo)體芯片
10200可包括第二半導(dǎo)體襯底210、第二半導(dǎo)體器件220、第二層間電介質(zhì) 230、第二頂部金屬240、第二深插塞250、第二互連260、和第二凸點270。
第二半導(dǎo)體器件220可以在第二半導(dǎo)體襯底210上，并且第二半導(dǎo)體 器件220可電連接至第二頂部金屬240。第二頂部金屬240可通過第二互 連260連接至第二深插塞250。
第二深插塞250可穿透第二層間電^h質(zhì)230和第二半導(dǎo)體襯底210。 第二深插塞250的下端表面251可與第一凸點170接觸并且可電連接至凸 點170。
第二凸點270可與第二頂部金屬240接觸并且可以在第二頂部金屬240上。
第二凸點270、第二頂部金屬240和第二深插塞250可包含相同的金 屬。此外，第二凸點270、第二頂部金屬240和第二深插塞250可包含與 用于形成第一凸點170、第一頂部金屬140和第一深插塞150的金屬相同 的金屬。
電路基板300可以在第二半導(dǎo)體芯片200上。電路基敗300可暴露于 外界并且可包括導(dǎo)電墊310。墊310可與第二凸點270接觸并且可電連接 至第二凸點270。
第一凸點170、第一頂部金屬140、第一深插塞150、第二凸點270、 第二頂部金屬240和第二深插塞250可包括相同的金屬。
因此，第一凸點170和第二深插塞250之間的電阻、第一凸點170和 第一頂部金屬140之間的電阻、以及第二凸點270和第二頂部金屬240之 間的電阻可以是低的。因此，根據(jù)本發(fā)明實施方案的半導(dǎo)體芯片堆疊封裝 可具有改善的性能。
此外，第一凸點170和第二深插塞250之間的接合強度、以及第一凸 點170和第一頂部金屬140之間的接合強度可以是高的。因此，根據(jù)本發(fā) 明 一些實施方案的半導(dǎo)體芯片堆疊封裝可以是高度耐用的。
在本說明書中對，，一個實施方案"、"實施方案"、，，示例實施方案"等的 任何引用，表示與該實施方案相關(guān)的具體特征、結(jié)構(gòu)或特性包括于本發(fā)明
的至少一個實施方案中。在說明書不同地方出現(xiàn)的這些術(shù)語不必都涉;M目
同的實施方案。另外，與任何實施方案相關(guān)地描述具體特征、結(jié)構(gòu)或特性時，認為將這些特征、結(jié)構(gòu)或特性與其它實施方案關(guān)^ME本領(lǐng)域技術(shù)人員 的范圍之內(nèi)。
雖然已經(jīng)參考許多說明性實施方案描述了本發(fā)明的一些實施方案，但 是應(yīng)理解本領(lǐng)域技術(shù)人員可設(shè)計很多其它的改變和實施方案，這些改變和 實施方案也在本公開原理的精神和范圍內(nèi)。更具體地，在〃>開、附圖和所 附權(quán)利要求的范圍內(nèi)，在構(gòu)件和/或?qū)ο蠼M合布置的布置中可能具有各種變 化和改變。除構(gòu)件和/或布置的變化和改變之外，對本領(lǐng)域技術(shù)人員而言， 可替代的用途也是明顯的。
權(quán)利要求
1. 一種半導(dǎo)體芯片，包括半導(dǎo)體襯底；在所述半導(dǎo)體襯底上的半導(dǎo)體器件；覆蓋所述半導(dǎo)體器件的電介質(zhì)；在所述電介質(zhì)上并且電連接至所述半導(dǎo)體器件的頂部金屬；在所述半導(dǎo)體襯底和所述電介質(zhì)中的深插塞；電連接所述深插塞和所述頂部金屬的互連；和與所述頂部金屬和所述互連接觸的凸點。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體芯片，其中所述互i^蓋所述深插塞的 頂表面和所述頂部金屬的一部分。
3. 根據(jù)權(quán)利要求l所述的半導(dǎo)體芯片，其中所述頂部金屬、所述凸點、 和所述深插塞包括相同的金屬。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體芯片，其中所述頂部金屬、所述凸點、 和所述深插塞包括銅或鵠中的至少 一種。
5. 根據(jù)權(quán)利要求l所述的半導(dǎo)體芯片，其中所述互連包括鉭、鈦、鎢、 氮化鉭、氮化鈦、氮化鎢、或氮化硅鈥中的至少一種。
6. —種制造半導(dǎo)體芯片的方法，所述方法包括 在半導(dǎo)體襯底上形成半導(dǎo)體器件；形成電介質(zhì)以覆蓋所述半導(dǎo)體器件；在所述電介質(zhì)上形成頂部金屬，所述頂部金屬電連接至所述半導(dǎo)體器件;在所述半導(dǎo)體襯底和所述電^h質(zhì)中形成深插塞； 形成覆蓋所述深插塞和所述頂部金屬的至少一部分的互連；和 形成與所述頂部金屬接觸的凸點。
7.根據(jù)權(quán)利要求6所述的方法，其中形成所述凸點包括 在所述互連上形成金屬層； 形成覆蓋所述頂部金屬的至少一部分的凸點；和蝕刻所述金屬層和所述凸點的至少一部分。
8. 根據(jù)權(quán)利要求6所述的方法，其中形成所述凸點包括 形成覆蓋所述互連的籽晶層；在所述籽晶層上形成犧牲圖案，所述犧牲圖案包括通過其暴露所述籽 晶層的一部分的溝槽；和使用所述籽晶層作為籽晶在所述溝槽內(nèi)形成凸點。
9. 根據(jù)權(quán)利要求6所述的方法，其中所述凸點與所述頂部金屬和所述互 連接觸。
10. 根據(jù)權(quán)利要求6所述的方法，其中所述互連電連接所述頂部金屬和所 述深插塞。
11. 根據(jù)權(quán)利要求6所述的方法，其中所述頂部金屬、所述凸點、和所述 深插塞包括相同的金屬。
12. 根據(jù)權(quán)利要求ll所述的方法，其中所述頂部金屬、所述凸點、和所述 深插塞包括銅或鴒中的至少 一種。
13. 根據(jù)權(quán)利要求6所述的方法，其中所述互連包括鉭、鈦、鎢、氮化鉭、 氮化鈦、氮化鎢、或氮化硅鈥中的至少一種。
14. 根據(jù)權(quán)利要求6所述的方法，其中形成所述深插塞包括形成緩沖層、 阻擋金屬層、和金屬籽晶層。
15. 根據(jù)權(quán)利要求6所述的方法，其中所述互逸葭蓋所述深插塞的整個頂 表面。
16. 根據(jù)權(quán)利要求6所述的方法，還包括在形成所述凸點之后，移除所 述半導(dǎo)體襯底的下部部分。
17. —種半導(dǎo)體芯片堆疊封裝，包括第一半導(dǎo)體芯片，包括在第一半導(dǎo)體襯底上的第一半導(dǎo)體器件、電 連接至所述第一半導(dǎo)體器件的第 一頂部金屬、以及與所述第 一頂部金屬接 觸的第一凸點；和在所述第 一半導(dǎo)體芯片上并且包括與所述第 一 凸點接觸的深插塞的第 二半導(dǎo)體芯片。
18. 根據(jù)權(quán)利要求17所述的半導(dǎo)體芯片堆疊封裝，其中所述第二半導(dǎo)體芯片還包括在第二半導(dǎo)體襯底上的第二半導(dǎo)體器件，連接至所述第二半導(dǎo)體器件的第二頂部金屬，與所述第二頂部金屬接觸的第二凸點，以及連接所述深插塞和所述第二頂部金屬的互連。
19. 根據(jù)權(quán)利要求18所述的半導(dǎo)體芯片堆疊封裝，還包括在所述第二半導(dǎo)體芯片上的與所述第二凸點接觸的電路141。
20. 根據(jù)權(quán)利要求17所述的半導(dǎo)體芯片堆疊封裝，其中所述第一頂部金屬、所述深插塞、和所述第一凸點包括相同的金屬。
全文摘要
提供半導(dǎo)體芯片、制造半導(dǎo)體芯片的方法和半導(dǎo)體芯片堆疊封裝。所述半導(dǎo)體芯片包括半導(dǎo)體襯底和在半導(dǎo)體襯底上的半導(dǎo)體器件。電介質(zhì)覆蓋半導(dǎo)體器件。頂部金屬在電介質(zhì)上并且電連接至半導(dǎo)體器件。深插塞穿透半導(dǎo)體襯底和電介質(zhì)?；ミB電連接深插塞和頂部金屬。凸點與頂部金屬和互連接觸。
文檔編號H01L23/485GK101465332SQ20081018651
公開日2009年6月24日 申請日期2008年12月22日 優(yōu)先權(quán)日2007年12月21日
發(fā)明者李玟炯 申請人:東部高科股份有限公司