專利名稱：：適合半導(dǎo)體器件的熔絲斷開方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種熔絲斷開方法，其采用電脈沖施加到合并在半導(dǎo)體器件中的熔絲。
背景技術(shù)：
：需要超過通常施加到電路的操作功率的相對(duì)高的功率來引起形成在半導(dǎo)體襯底上的熔絲的斷開。例如，MOSFET被串連到熔絲從而引起高電流，導(dǎo)致熔絲的熔斷和斷開，其中這些MOSFET必須具有大的柵寬度，其大于用于通常用作數(shù)字處理的MOSFET的常規(guī)柵寬度的幾十倍到幾百倍。然而，具有大柵極寬度的MOSFET增加了其總尺寸；且這是與電路的高集成度相矛盾的。曰本未審專利申請(qǐng)公開第H10-189741號(hào)教導(dǎo)了通過采用形成在半導(dǎo)體襯底上的寄生雙極晶體管的集電極電流而熔斷和斷開熔絲的電路。日本未審專利申請(qǐng)公開第S63-299139號(hào)教導(dǎo)了基于雪崩斷開而熔斷和斷開熔絲的電路。曰本未審專利申請(qǐng)公開第S59-105354號(hào)教導(dǎo)了基于寄生晶閘管(thyristor)的閉鎖現(xiàn)象而熔斷和斷開熔絲的電^各。曰本未審專利申請(qǐng)公開第H11-203888號(hào)教導(dǎo)了通過使用激光束熔斷和斷開熔絲的電路，其中由于激光束入射位置的偏離，熔絲可能不能被完全斷開，導(dǎo)致微小的電流流過熔絲。因此，在激光束照射之后，檢查斷開是否完全；然后，電脈沖被再次施加到未完全斷開的熔絲，因此避免了斷開失敗。為了產(chǎn)生引起半導(dǎo)體器件中的熔絲斷開的高功率，需要基于具有高電流驅(qū)動(dòng)能力的雙極晶體管的操作、CMOS電路的寄生雙極電路的操作、以及MOS晶體管的不可恢復(fù)和破壞性操作例如回掃(snapback)而產(chǎn)生引起高電流的高功率(例如電子雪崩斷開)。日本專利申請(qǐng)公開第2002-158289、H06-37254和H07-307389教導(dǎo)用在半導(dǎo)體器件中的熔絲的熔斷和斷開方法。在上述方法中，電能施加到每個(gè)熔絲從而立刻引起斷開；然而，當(dāng)每個(gè)熔絲斷開時(shí)，難以立刻停止施加電能。為此，需要相對(duì)長的時(shí)間向熔絲施加電能。對(duì)于上述方法，斷開不是一直以穩(wěn)定方式發(fā)生在熔絲上的；因此，采用例如激光束的能量束的熔絲斷開方法最近形成為用在合并于例如DRAM的存儲(chǔ)器中的備用電路中的熔絲斷開的主流技術(shù)。這在例如日本未審專利申請(qǐng)公開第HI1-203888中教導(dǎo)。在熔絲被能量束斷開的上述方法中，需要用高電能的一次照射把熔絲完全斷開。，這允許當(dāng)熔絲材料被熔化、分散和蒸發(fā)時(shí)熔絲斷開。然而，產(chǎn)生了另一問題，即熔化的物質(zhì)M在熔絲的周圍區(qū)域內(nèi)且再次附著到半導(dǎo)體器件的其他電子元件。雖然熔絲可以被高電流或高能束斷開，當(dāng)高電流或高能束被施加到熔絲時(shí)，在半導(dǎo)體電路中包括的熔絲和其他元件上均可能發(fā)生破壞。此外，對(duì)于CMOS電路的寄生雙極電路的操作和MOS晶體管的例如回掃的不可恢復(fù)和破壞性的操作，難以精確控制施加到熔絲的電能?？赡苁┘映^引起熔絲斷開的預(yù)定電流量的很高的電流。這因此引起高能散射并使圍繞熔絲的周邊電路不能工作或被破壞。雖然熔絲被很高能的束斷開，熔絲材料被物理改變，因?yàn)樗鼈兪潜凰矔r(shí)熔化或蒸發(fā)的；且難以控制熔絲材料的這種爆發(fā)性的變化。換言之，即使當(dāng)熔絲被電流和能量束斷開，熔絲材料由于施加到其上的能量所引起的迅速加熱而被熔化、蒸發(fā)和分散。這導(dǎo)致與熔絲連接的導(dǎo)電電路和圍繞熔絲的絕緣膜的不希望的破壞。當(dāng)被熔化和被分散的熔絲材料物質(zhì)附著到圍繞熔絲的周邊電路時(shí)，發(fā)生涉及電路的其他問題，例如線路短路。具體地，層間絕緣膜、鈍化膜和覆蓋熔絲的保護(hù)樹脂膜可能容易地^皮破壞和分散；裂縫可能容易形成在半導(dǎo)體器件中；以及半導(dǎo)體器件可能容易被熔化所變形。這減少了半導(dǎo)體器件的制造產(chǎn)量；因此，半導(dǎo)體器件的可靠性降低。因此，可能需要進(jìn)行額外的制造工藝，其中為了斷開而預(yù)先除去層間絕緣膜、鈍化膜和覆蓋熔絲的保護(hù)樹脂膜從而暴露熔絲，為了提高可靠性而在斷開之后再次形成這些膜以覆蓋熔絲。當(dāng)熔絲被低能發(fā)射所熔斷并斷開從而不引起物理破壞時(shí)，由于熱能的傳播和分散所導(dǎo)致的快速的溫度升高和降低，熱應(yīng)力積聚在絕緣膜、線路、和圍繞熔絲的周邊電路中。這導(dǎo)致線路電阻的變化并影響電路的可靠性。熔絲被使用容易控制的公知的晶體管產(chǎn)生的電能所斷開；然而，需要大尺寸晶體管以產(chǎn)生高電流；且這增加了總芯片尺寸和制造成本。電阻、電流和電壓與熔絲的斷開之間的關(guān)系可以如下獲得根據(jù)下面公式(l),采用熔絲電阻Rfose、晶體管的驅(qū)動(dòng)能力(即晶體管的內(nèi)部電阻，換言之，具有開放溝道的晶體管的導(dǎo)通電阻Ron)、和驅(qū)動(dòng)電壓(或電源電壓)Vdd來定義實(shí)現(xiàn)熔絲斷開的熔絲電流IfUse。<formula>formulaseeoriginaldocumentpage5</formula>在上述公式(1)中，導(dǎo)通電阻Ron取決于晶體管的驅(qū)動(dòng)能力，其中Ron隨著驅(qū)動(dòng)能力的增加而減小。驅(qū)動(dòng)電壓Vdd增加>^人而增加熔絲電流IfUse。然而，驅(qū)動(dòng)電壓Vdd在半導(dǎo)體電路設(shè)計(jì)階段中預(yù)先確定，且當(dāng)驅(qū)動(dòng)電壓Vdd變高時(shí)LSI電路的功耗通常趨向于增加；因此，難以為了引起熔絲斷開而增加驅(qū)動(dòng)電壓Vdd。因?yàn)樯鲜鲈?，可能需要降低電阻RfUse和Ron。導(dǎo)通電阻Ron在晶體管設(shè)計(jì)階段根據(jù)柵長度Lg和柵寬度Wg而預(yù)先確定。為了減小導(dǎo)通電阻Ron,需要減小柵長度Lg，柵長度是由關(guān)于LSI電路的設(shè)計(jì)和制造的預(yù)定規(guī)則所確定的，從而柵長度Lg的最小值是預(yù)先固定的。這使得需要增加?xùn)艑挾萕g以減小導(dǎo)通電阻Ron。熔絲電阻RfUse由取決于熔絲材料和厚度的薄層電阻pf以及均在設(shè)計(jì)階段確定的熔絲寬度Wf和熔絲長度Lf而根據(jù)下面公式(2)而確定。<formula>formulaseeoriginaldocumentpage5</formula>…(2)薄層電阻pf基于LSI制造工藝中的導(dǎo)電材料和厚度的選擇而確定。為了允許熔絲容易斷開，熔絲寬度Wf設(shè)為由LSI設(shè)計(jì)階段的預(yù)定設(shè)計(jì)規(guī)則所限定的最小值。這使得熔絲電阻RfUse可以根據(jù)熔絲長度Lf而變化，其中隨著Lf變小RfUse變低。上述關(guān)系由下面公式(3)表示。<formula>formulaseeoriginaldocumentpage5</formula>...(3)其中"A"是在設(shè)計(jì)和工藝中確定的常數(shù)。通常，當(dāng)熔絲被采用晶體管所產(chǎn)生的電流斷開時(shí)，寬度Wg應(yīng)該幾十倍到幾百倍地大于通常用作數(shù)字信號(hào)處理的MOS晶體管的寬度。即，熔絲斷開需要大量大尺寸的晶體管。這增加了半導(dǎo)體芯片的總尺寸且因此增加了制造成本。此外，對(duì)高度集成的半導(dǎo)體存儲(chǔ)芯片的備用電路使用大尺寸晶體管可能是不實(shí)際的。熔絲長度Lf由熔絲的斷開特性所限制且因此不能如此減小。需要熔絲具有預(yù)定電阻R，fUse(即，在實(shí)際中，熔絲的熔化部分的電阻；R，fuse基本等于或小于Rflise)，因?yàn)槿劢z由于熔絲電流Ifbse所引起的焦耳熱的積聚而熔化。加熱值J，fUse如下表示/騰=*及'/證*r)…(4)其中T代表電流流過熔絲的時(shí)刻與熔絲斷開時(shí)刻之間所計(jì)數(shù)的時(shí)間。因此，當(dāng)R，fuse減小時(shí)，Ifbse相應(yīng)增加；然而，可以減小引起熔絲斷開的總加熱值J，fiise。由于這種倒數(shù)關(guān)系，R，fUse(或RfUse)受限且不能任意減小。由于形成在熔絲上的層間絕緣膜的干涉，難以使熔絲斷開，因?yàn)閷娱g絕緣膜吸收電子或光束的能量。因此，層間絕緣層、鈍化層和保護(hù)樹脂膜被從熔絲的預(yù)定區(qū)域和它們的周圍區(qū)域移除。然而，這需要復(fù)雜的工藝，因?yàn)榘雽?dǎo)體器件是臨時(shí)從制造線上取出并使用電子或光束的能量進(jìn)行涉及存儲(chǔ)器的電路操作和熔絲的斷開操作的測(cè)試，且然后返回制造線進(jìn)行構(gòu)圖和形成上層。這由于制造工藝的復(fù)雜而增加了制造成本。此外，由于半導(dǎo)體電路的精細(xì)加工，熔絲尺寸被相應(yīng)減??；且這使得難以進(jìn)行能量束關(guān)于熔絲的精確定位。這增加了調(diào)節(jié)它們之間精確定位的時(shí)間消耗。涉及半導(dǎo)體元件的精細(xì)加工和復(fù)雜設(shè)計(jì)規(guī)則的最近技術(shù)允許能量束對(duì)熔絲的照射變得非常小。此外，關(guān)于熔絲尺寸和形狀的優(yōu)化、適合晶體管驅(qū)動(dòng)能力的熔絲電阻的優(yōu)化實(shí)現(xiàn)了各種發(fā)展，因此在通過晶體管實(shí)現(xiàn)的預(yù)定可控范圍內(nèi)適當(dāng)?shù)禺a(chǎn)生類脈沖電流，并用于非常短的時(shí)間周期內(nèi)加熱熔絲，因此使熔絲斷開。這可以避免在熔絲斷開過程中層間絕緣膜、鈍化膜和保護(hù)樹脂膜物理破壞的發(fā)生。然而，當(dāng)相當(dāng)大數(shù)目的絕緣膜施加到熔絲上，引起熔絲斷開過程中產(chǎn)生的熱通過其被傳送時(shí)，由于通過絕緣膜傳送的熱所引起的脫氣反應(yīng)(degassingreaction),含水氣體可以在層間絕緣膜中放出；且這會(huì)P爭(zhēng)低LSI6電路的可靠性。此外，當(dāng)熱收縮局部發(fā)生在這種厚絕緣膜中時(shí)，層間絕緣膜可能稍微變形，且在絕緣膜中可能發(fā)生裂紋。曰本未審專利申請(qǐng)公開第H07-307389號(hào)的圖1示出了其中熔絲和MOS晶體管被串連連接并平行設(shè)置的電路，其中用于產(chǎn)生熔絲的斷開電流的電流驅(qū)動(dòng)能力根據(jù)下面公式計(jì)算。^=x(1/2)xl-F》...(5)在上述公式中，lD代表在晶體管飽和區(qū)域中的漏極電流；p代表載流子遷移率；Cox代表晶體管的柵容量；W代表柵寬度；L代表柵長度；Vgs代表柵-源電壓；且VT代表閾值電壓。當(dāng)已知飽和漏極電流ID時(shí)，可以根據(jù)上述公式估計(jì)引起熔絲斷開的晶體管的柵寬度。為了產(chǎn)生引起熔絲斷開的非常高的電能，需要大大增加晶體管的尺寸(即柵寬度)，這因此增加總芯片尺寸。當(dāng)施加非常高的電能時(shí)，熔絲可以被瞬時(shí)熔化并蒸發(fā)，從而斷開發(fā)生；同時(shí)，熔絲周圍區(qū)域會(huì)受到影響。即，連接到熔絲的導(dǎo)電電路和圍繞熔絲的絕緣膜被破壞。此外，熔化的物質(zhì)被分散從而引起短路。即使當(dāng)它們不被破壞時(shí)，電阻可能由于熱應(yīng)力而變化，這降低了半導(dǎo)體器件的可靠性。當(dāng)在半導(dǎo)體集成電路中形成包括熔絲的微調(diào)電路和備用電路時(shí)，微調(diào)可能在半導(dǎo)體集成電路的制造中間或之后進(jìn)行，因此實(shí)現(xiàn)優(yōu)化的特性。采用上述用于電路選擇的相對(duì)小數(shù)目的熔絲，并采用能量束對(duì)其進(jìn)行斷開處理。為了使熔絲被一次能量束的照射完全斷開，非常高的能量被施加到預(yù)先暴露的熔絲。當(dāng)熔絲由于應(yīng)用非常高的能量而被熔化、*和蒸發(fā)時(shí)它們被完全斷開；然而，熔化的物質(zhì)在熔絲的周圍區(qū)域中分散且可以被再次附著到電路。使用能量束的斷開方法對(duì)于大量熔絲是不實(shí)際的，因?yàn)樗枰L時(shí)間來實(shí)現(xiàn)照射在熔絲上的能量束的精確定位。在封裝之后，不能把信息寫入熔絲。
發(fā)明內(nèi)容本發(fā)明的目的是提供一種在半導(dǎo)體器件中采用低電流斷開熔絲的方法，其中向熔絲施加幾次低功率電脈沖以斷開熔絲。在本發(fā)明的第一方面，提供了一種熔絲斷開方法，其中多個(gè)脈沖連續(xù)施加到經(jīng)由絕緣層形成在半導(dǎo)體襯底上的目標(biāo)熔絲，從而引起斷開，其中施加到目標(biāo)熔絲的總能量根據(jù)預(yù)先計(jì)算的預(yù)定斷開閾值而設(shè)定。目標(biāo)熔絲通過成對(duì)的端子和互聯(lián)所述端子的互聯(lián)部分而構(gòu)建?；ヂ?lián)部分被收縮變窄具有在中間的三角形凹陷；它具有至少一個(gè)彎曲部分；或者它具有例如螺旋形狀。由于每個(gè)脈沖的能量減小，可以減小由引起熔絲斷開的電能所導(dǎo)致的溫度增加；因此，可以顯著減小施加到熔絲周圍區(qū)域和絕緣層的影響。這使得可以設(shè)置多個(gè)熔絲，它們?cè)诎雽?dǎo)體村底上沿垂直方向部分重疊。每個(gè)熔絲可以具有在中間收縮變窄的互聯(lián)部分，使得其容易斷開。當(dāng)互聯(lián)部分具有至少一個(gè)彎曲部分或螺旋形狀時(shí)，可以增加熔絲的有效長度。在本發(fā)明的第二方面，每個(gè)都具有相對(duì)低能量的多個(gè)脈沖被重復(fù)施加到熔絲，從而基于重復(fù)施加熱應(yīng)力可能導(dǎo)致遷移現(xiàn)象的假設(shè)而斷開熔絲，因此可以減小施加到熔絲周圍的熱破壞。即，雖然由施加到熔絲的電能所引起的迅速減少。通過適當(dāng)設(shè)置連續(xù)施加到熔絲的脈沖的數(shù)目，熔絲溫度可以在脈沖間隔的時(shí)間中降低，因此減小被傳送到熔絲周圍的熱量。與其中熔絲被施加到其上的單個(gè)脈沖所斷開的常規(guī)熔絲斷開方法相比，本發(fā)明的熔絲斷開方法的優(yōu)點(diǎn)在于(由脈沖所導(dǎo)致的熱傳送引起的)熱應(yīng)力減?。灰虼?，可以引起熔絲斷開，而同時(shí)其周圍電路例如絕緣膜和線路基本不受該熱應(yīng)力的影響。這減小了線路電阻的變化并提高了電路的可靠性。此外，可以引入用于探測(cè)熔絲是否被多個(gè)脈沖斷開的斷開探測(cè)電路，因此可以防止過多的脈沖不必要地施加到熔絲上；且因此可以減小有關(guān)熔絲斷開程序的總處理時(shí)間。在本發(fā)明的第三方面，形成絕緣膜以覆蓋熔絲的側(cè)壁分隔件，從而增加與覆蓋其上的上層(即外覆的絕緣膜)之間的距離，其中形成在熔絲周圍的外覆絕緣膜被除去以防止當(dāng)熔絲斷開時(shí)發(fā)生的高熱傳播到形成在熔絲以外的其他區(qū)域中的施加的絕緣膜，因此抑制了外覆的絕緣膜中的脫氣(degasification);因此，可以防止裂紋形成在外覆的絕緣膜中并防止外覆的絕緣膜被不期望地變形。這可靠地提高了制造中半導(dǎo)體器件的可靠性。作為選擇，形成絕緣膜以整個(gè)覆蓋熔絲；然后，在絕緣膜中具有減小的覆蓋率的熔絲側(cè)壁上形成側(cè)壁分隔件。這增加了絕緣膜與覆蓋在其上的上層(即外覆的絕緣膜)之間的距離，因此減小了熱應(yīng)力。此外，還形成絕緣膜以整個(gè)覆蓋具有側(cè)壁分隔件的熔絲；然后，在具有減小的覆蓋率的熔絲的側(cè)壁上進(jìn)一步形成側(cè)壁分隔件。這進(jìn)一步增加絕緣膜與其上的外覆絕緣膜之間的距離，因此進(jìn)一步減小熱應(yīng)力。作為選擇，形成絕緣膜以整個(gè)覆蓋熔絲并通過Ar蝕刻、02蝕刻或磨制而進(jìn)行漸縮處理；因此可以增加絕緣膜與其上的外覆絕緣膜之間的距離，因此減小熱應(yīng)力。可以進(jìn)一步形成一絕緣膜，覆蓋具有漸縮部分的所述絕緣膜；因此，可以進(jìn)一步增加絕緣膜與其上的外覆的絕緣膜之間的距離，因此進(jìn)一步減小熱應(yīng)力。由施加到其上的電能引起的熔絲的熱可以通過充當(dāng)熱傳播媒質(zhì)的絕緣膜而傳送到熔絲周圍，其中被傳播的熱的溫度與熔絲的溫度成比例且與熱傳播體積(即大約為距離的立方)與比熱的乘積成反比地迅速降低。外覆的絕緣膜在約400。C的預(yù)定溫度被進(jìn)行淬火(quenching)熱處理。因此，由于熔絲相對(duì)低的熱，外覆的絕緣膜的質(zhì)量可以不降低；因此，可以不發(fā)生裂紋和脫氣。因此，需要外覆的絕緣膜被預(yù)先從傳送高熱的熔絲周圍除去，或者遠(yuǎn)離熔絲，因此減少傳送到外覆的絕緣膜的熱。通過把外覆的絕緣膜從熔絲除去或者通過使外覆的絕緣膜遠(yuǎn)離熔絲，可以保證采用外覆的絕緣膜的半導(dǎo)體集成電路表面的平整，從而證明上述優(yōu)點(diǎn)。具體地，形成在熔絲上的外覆絕緣膜被進(jìn)行回蝕；側(cè)壁分隔件形成在所施加的絕緣膜的側(cè)壁上；并應(yīng)用可能難以被熱應(yīng)力膨脹或收縮的絕緣膜；因此，可以顯著減小熱應(yīng)力。在本發(fā)明的第四方面，能量低于斷開能量但足以引起固體相移的脈沖被重復(fù)施加到由導(dǎo)電材料構(gòu)成的熔絲，因此熔絲電阻由于積聚的熱應(yīng)力而增加，但不引起熔絲的瞬時(shí)熔斷或蒸發(fā)。將參照附圖更詳細(xì)描述本發(fā)明這些和其他目的、方面和實(shí)施例，附圖中圖1是示出具有不同寬度的脈沖數(shù)與熔絲斷開率之間關(guān)系的圖2A是示出關(guān)于引起熔絲斷開的脈沖電壓和電勢(shì)的波形的圖2B是包括熔絲和使用晶體管的斷開電路的等效電路圖3是示出熔絲斷開的有效時(shí)間與熔絲斷開率之間關(guān)系的圖4是示出根據(jù)本發(fā)明第一實(shí)施例的熔絲斷開方法的流程圖；圖5是示出脈沖電流和熔絲斷開的積聚時(shí)間之間關(guān)系的圖6是示出包括熔絲和M0S晶體管的半導(dǎo)體器件的平面圖7是沿圖6中的線A8-A8所取的截面圖8A是示出制造半導(dǎo)體器件的第一步驟的截面圖8B是示出制造半導(dǎo)體器件的第二步驟的截面圖8C是示出制造半導(dǎo)體器件的第三步驟的截面圖8D是示出制造半導(dǎo)體器件的第四步驟的截面圖8E是示出制造半導(dǎo)體器件的第五步驟的截面圖9是示出圖7所示的半導(dǎo)體器件的變化的截面圖IO是示出圖7所示的半導(dǎo)體器件的其他變化的截面圖IIA是示出熔絲的第一實(shí)例的平面圖IIB是示出熔絲的第二實(shí)例的平面圖IIC是示出熔絲的第三實(shí)例的平面圖IID是示出熔絲的第四實(shí)例的平面圖IIE是示出熔絲的第五實(shí)例的平面圖IIF是示出熔絲的第六實(shí)例的平面圖IIG是示出熔絲的第七實(shí)例的平面圖12A是示出熔絲的第八實(shí)例的平面圖12B是示出熔絲的第九實(shí)例的平面圖12C是示出熔絲的第十實(shí)例的平面圖12D是示出熔絲的第十一實(shí)例的平面圖12E是示出熔絲的第十二實(shí)例的平面圖13A是示出熔絲的第十三實(shí)例的平面圖13B是示出熔絲的第十四實(shí)例的平面圖13C是示出熔絲的第十五實(shí)例的平面圖14是示出脈沖勢(shì)能變化與熔絲勢(shì)能變化之間關(guān)系的圖15是示出關(guān)于斷開率和斷開時(shí)間之間關(guān)系的實(shí)驗(yàn)結(jié)果的圖16A是示出根據(jù)本發(fā)明第二實(shí)施例的熔絲斷開方法的一部分的流程圖16B是示出所述熔絲斷開方法的另一部分的流程圖17是示出脈沖電流與熔絲斷開的積聚時(shí)間之間關(guān)系的圖；圖18是示出熔絲斷開電路的第一實(shí)例的電路圖；圖19是示出熔絲斷開電路的第二實(shí)例的電路圖；圖20是示出熔絲斷開電路的第三實(shí)例的電路圖；圖21是示出熔絲斷開電路的第四實(shí)例的電路圖；圖22是示出熔絲斷開電路的第五實(shí)例的電路圖；圖23是示出熔絲斷開電路的第六實(shí)例的電路圖24是圖解示出實(shí)現(xiàn)CMOS集成電路的半導(dǎo)體器件的元件布局的平面圖25A是沿圖24的線A-A所取的截面圖，示出制造半導(dǎo)體器件的第一步驟；圖25B是示出制造半導(dǎo)體器件的第二步驟的截面圖；圖25C是示出制造半導(dǎo)體器件的第三步驟的截面圖；圖25D是示出制造半導(dǎo)體器件的第四步驟的截面圖；圖25E是示出制造半導(dǎo)體器件的第五步驟的截面圖；圖25F是示出制造半導(dǎo)體器件的第六步驟的截面圖；圖26是示出半導(dǎo)體器件的實(shí)例的截面圖；圖27是示出半導(dǎo)體器件的另一實(shí)例的截面圖28是圖解示出實(shí)現(xiàn)CMOS集成電路的半導(dǎo)體器件的元件布置的平面圖；圖29A是沿圖28的線A-A所取的截面圖；圖29B是沿圖28的線A-A所取的截面圖30是沿圖28的線B-B所取的截面圖，示出了熔絲與第一絕緣膜、SOG膜和第二絕緣膜相連形成的基本結(jié)構(gòu)；圖31是沿圖28的線B-B所取的截面圖，示出了熔絲結(jié)構(gòu)的第一實(shí)例，其中側(cè)壁分隔件形成在熔絲的側(cè)壁上；圖32是示出熔絲結(jié)構(gòu)的第二實(shí)例的截面圖33是示出熔絲結(jié)構(gòu)的第三實(shí)例的截面圖34是示出熔絲結(jié)構(gòu)的第四實(shí)例的截面圖35是示出熔絲結(jié)構(gòu)的第五實(shí)例的截面圖36是示出熔絲結(jié)構(gòu)的第六實(shí)例的截面圖，其中釆用多個(gè)絕緣膜形成多個(gè)熔絲陣列；圖37是示出熔絲斷開電路的電路圖38是示出根據(jù)本發(fā)明第四實(shí)施例的包括圖37的熔絲斷開電路的半導(dǎo)體器件的平面圖39是沿圖38的線C-C所取的截面圖40是示出采用熔絲的存儲(chǔ)電路的電路圖41是示出包括在圖40的存儲(chǔ)電路中的選擇器的操作的真值表;圖42示出用于解釋熔絲斷開操作的信號(hào)波形；以及圖43示出用于解釋確定熔絲斷開/非斷開狀態(tài)的信號(hào)波形。具體實(shí)施例方式將通過參考附圖更詳細(xì)地描述實(shí)例的方式描述本發(fā)明。1、第一實(shí)施例首先，將描述關(guān)于熔絲斷開的基本原理。需要具有高能的單個(gè)脈沖來引起熔絲斷開。具體地，每個(gè)都具有相對(duì)低能量的多個(gè)脈沖重復(fù)施加到熔絲從而引起熱應(yīng)力，基于重復(fù)施加熱應(yīng)力或其他因素可能導(dǎo)致遷移現(xiàn)象的假設(shè)而斷開熔絲。假設(shè)斷開閾值Eth定義為代表足夠引起熔絲斷開的每個(gè)脈沖的能量。要求當(dāng)多個(gè)脈沖用于引起熔絲斷開時(shí)，它們的總能量Et。tal高于斷開閾值Eth。例如，當(dāng)熔絲被具有5x107["能量的單個(gè)脈沖發(fā)生斷開時(shí)，需要施加每個(gè)都具有2.5x107[習(xí)能量的兩個(gè)脈沖。為了用n個(gè)脈沖引起熔絲斷開(其中n是不小于2的整數(shù))，每個(gè)脈沖具有5xl07/n[J]的能量。不必所有脈沖都具有同樣能量；因此，要求總能量變得高于5x107[J]。例如，當(dāng)熔絲被兩個(gè)脈沖發(fā)生斷開時(shí)，第一脈沖具有2x10"J]的能量，且第二脈沖具有3x10[J]以上的能量。當(dāng)n個(gè)脈沖產(chǎn)生熔絲斷開時(shí)，每個(gè)脈沖具有同樣的能量，該能量減小到斷開閾值Eth的l/n。因此，可能難以發(fā)生由于熔絲熔斷而導(dǎo)致的分散現(xiàn)象；因此，可以減小對(duì)絕緣膜和熔絲周圍元件的影響。不必所有n個(gè)脈沖都具有設(shè)為斷開閾值E也的1/n的相同能量；因此，每個(gè)脈沖僅需要Eth/n或更多。例如，當(dāng)每個(gè)脈沖具有斷開閾值Eth的60%時(shí)，兩個(gè)以上脈沖發(fā)生熔絲斷開。當(dāng)每個(gè)脈沖具有斷開閾值Eth的30%，四個(gè)以上脈沖發(fā)生熔絲斷開。12一個(gè)脈沖的能量是電壓、電流和脈沖寬度(或時(shí)間長度)的乘積；因此，當(dāng)熔絲隨著多個(gè)脈沖發(fā)生斷開時(shí)，與具有斷開閾值Eth的單個(gè)脈沖相比，每個(gè)脈沖的電壓或電流減小，或者脈沖寬度減小。作為選擇，每個(gè)脈沖的電流或電壓和脈沖寬度減小。圖1示出了熔絲斷開率與具有不同時(shí)間長度(或脈沖寬度)的脈沖數(shù)之間的關(guān)系。其中，通過改變每個(gè)脈沖的脈沖寬度而改變每個(gè)脈沖的能量。為了消除由于在先脈沖的應(yīng)用所導(dǎo)致的溫度升高的影響，每個(gè)脈沖以預(yù)定時(shí)間間隔施加到每個(gè)熔絲，該時(shí)間間隔允許每個(gè)熔絲被完全冷卻并從幾秒到幾十秒變化。在圖1中，水平軸代表引起熔絲斷開的脈沖數(shù)目，且垂直軸代表斷開的熔絲的斷開率。5000個(gè)熔絲用作實(shí)驗(yàn)，且每個(gè)熔絲具有由多晶硅層和金屬硅化物層構(gòu)成的兩層結(jié)構(gòu)，其中采用相同電壓和電流產(chǎn)生具有不同寬度(即1200ns，860ns，600ns，480ns和250ns)的每個(gè)脈沖。所有熔絲被寬度為1200ns具有能量E(1200)的單個(gè)脈沖所斷開。5000個(gè)熔絲中，4050個(gè)熔絲每個(gè)凈皮寬度為860ns具有能量E(860)的單個(gè)脈沖所斷開，其中剩下的950個(gè)熔絲每個(gè)都被兩個(gè)或三個(gè)具有能量(860)的脈沖所斷開。由于制造因素例如熔絲寬度和厚度、形成熔絲的多晶硅晶粒以及金屬硅化物晶粒的形狀和尺寸、熔絲側(cè)壁的形狀和圍繞熔絲的絕緣膜的厚度的分散，在實(shí)驗(yàn)結(jié)果中發(fā)生斷開特性的^:。根據(jù)熔絲斷開特性的分散，假定以高的再現(xiàn)性利用1200ns的單個(gè)脈沖而發(fā)生熔絲斷開。因此，能量E(1200)基本上與斷開閾值Eth相匹配。15%的熔絲每個(gè)都被具有能量E(600)的600ns的單個(gè)脈沖所斷開；且大約70%的熔絲每個(gè)都被600ns的兩個(gè)脈沖所斷開。這是因?yàn)槟芰縀(600)是能量E(1200)的一半；因此，兩個(gè)脈沖能量之和變得等于斷開閾值Eth。此外，大約85%的熔絲每個(gè)都被兩個(gè)脈沖所斷開，其能量之和等于斷開閾值Eth。剩下的15%的熔絲每個(gè)都被三個(gè)脈沖所斷開。這可能是制造因素的波動(dòng)導(dǎo)致的。三個(gè)具有能量E(480)的480ns的脈沖能量之和超過斷開闞值Eth。理論上來說，假定大多數(shù)熔絲每個(gè)都被三個(gè)脈沖斷開。實(shí)際上，相當(dāng)多數(shù)量的熔絲不能被三個(gè)脈沖所斷開；需要七個(gè)脈沖引起80%或以上的熔絲斷開；且所有熔絲每個(gè)被十個(gè)脈沖完全斷開。即，引起完全的熔絲斷開的脈沖的實(shí)際數(shù)目大于基于關(guān)于能量E(480)的斷開閾值Eth所預(yù)言的預(yù)定的脈沖數(shù)目。對(duì)于具有能量E(250)的250ns脈沖，發(fā)生類似的結(jié)果。將參考圖2A和2B詳細(xì)描述實(shí)際脈沖數(shù)目大于預(yù)計(jì)脈沖數(shù)目的原因。圖2B示出了包括熔絲和斷開電路的等效電路。5V的驅(qū)動(dòng)電壓施加到熔絲Fu的第一端子，該第一端子是串連到源極接地的n溝道MOS晶體管Tr的。電壓VI施加到該MOS晶體管Tr的沖冊(cè)極。在MOS晶體管Tr的漏才及與熔絲Fu的第二端子之間的連接點(diǎn)出現(xiàn)V2的電勢(shì)。當(dāng)具有電壓VI的脈沖施加到MOS晶體管Tr的柵極時(shí)，該MOS晶體管Tr被導(dǎo)通，從而允許電流通過熔絲Fu流動(dòng)。當(dāng)積聚在熔絲Fu內(nèi)的能量超過斷開閾值Eth時(shí)，熔絲Fu被斷開。如圖2A所示，電壓V1具有方波形，其水平隨著某時(shí)間常數(shù)而增加，且隨后維持一段時(shí)間。當(dāng)脈沖水平增加時(shí)(見電壓VI)，電流開始流過熔絲Fu;因此，電勢(shì)V2由于熔絲Fu所引起的電壓降而迅速降低，且然后臨時(shí)保持在預(yù)定水平。當(dāng)熔絲Fu斷開時(shí)，電勢(shì)V2迅速降到接地電勢(shì)。當(dāng)脈沖寬度與上升時(shí)間相比足夠長時(shí)，可以忽略由引導(dǎo)部分所引起的影響。然而，當(dāng)脈沖寬度變短達(dá)到480ns或250ns時(shí)，變得難以忽略由引導(dǎo)部分引起的影響。例如，當(dāng)脈沖在到達(dá)常數(shù)水平之前其水平增加和降低，則流過熔絲Fu的電流在到達(dá)常數(shù)水平之前迅速降低。這增加了引起熔絲斷開的脈沖的數(shù)目，使其大于預(yù)定的脈沖數(shù)目。所有熔絲每個(gè)可以;故十五到二十個(gè)250ns的脈沖完全斷開。這預(yù)示著能量E(250)基本上從斷開閾值Eth的1/15到1/20變化。即，雖然250ns的脈沖每個(gè)與斷開閾值Eth相比能量都少一位，但可以通過增加脈沖的數(shù)目而可靠地引起熔絲斷開。每個(gè)480ns的脈沖都在到達(dá)常數(shù)水平之前水平增加。這預(yù)示著對(duì)于480ns的脈沖脈沖寬度和電壓都同時(shí)減小。換言之，盡管脈沖每個(gè)都在電壓上減小，但可以通過增加脈沖的數(shù)目而可靠地引起熔絲斷開。進(jìn)行了其他實(shí)驗(yàn)以確定通過改變流過熔絲的電流而實(shí)現(xiàn)熔絲斷開的有效時(shí)間，且將參考圖3詳細(xì)描述其結(jié)果，其中水平軸代表實(shí)現(xiàn)熔絲斷開的有效時(shí)間，以毫秒[ms]為單位，且垂直軸代表熔絲斷開率[%]。實(shí)現(xiàn)熔絲斷開的有效時(shí)間由脈沖寬度與脈沖數(shù)目的乘積所定義，其中關(guān)于不同電流即70mA、60mA、50mA和40mA畫出了線，每個(gè)都具有相同的脈沖寬度1xl(TJms。關(guān)于70mA畫出的線示出約90%的熔絲每個(gè)需要1000ms實(shí)現(xiàn)斷開。至于由40mA電流產(chǎn)生的1200ns的脈沖，其預(yù)言了實(shí)現(xiàn)熔絲斷開的脈沖總數(shù)目為"834"。為了實(shí)現(xiàn)所有熔絲被40mA電流的斷開，可能需要把有效時(shí)間設(shè)為10000ms。10000ms的有效時(shí)間可以通過40000個(gè)250ns的脈沖實(shí)現(xiàn)。接著，將參考圖4和5及表1詳細(xì)描述本實(shí)施例的熔絲斷開方法。通過隨著時(shí)間改變脈沖寬度而進(jìn)行此方法。圖4示出了流程圖，示出本實(shí)施例的熔絲斷開方法。在步驟S1中，通過施加電流為1mA或以下且寬度為1ms或以下的"永沖而測(cè)量待斷開的目標(biāo)熔絲的初始電阻。在步驟S2中，比較了關(guān)于目標(biāo)熔絲的該初始電阻與目標(biāo)電阻。當(dāng)初始電阻等于或小于目標(biāo)電阻的兩倍時(shí)，流程進(jìn)行到步驟S3。當(dāng)初始電阻大于目標(biāo)電阻的兩倍時(shí)，流程進(jìn)行到步驟4，其輸出錯(cuò)誤命令；然后，流程進(jìn)行到步驟S3。決定初始電阻是否大于或小于目標(biāo)電阻的兩倍的原因是為了避免初始故障所導(dǎo)致的產(chǎn)量減少。因此，可以設(shè)定目標(biāo)電阻的任何倍數(shù)以代替兩倍。在步驟S3中，變量m設(shè)定為"1",該變量m代表將被連續(xù)施加到目標(biāo)熔絲的脈沖數(shù)目。在步驟S5中，m個(gè)脈沖被連續(xù)施加到目標(biāo)熔絲。表1示出了具有不同寬度的脈沖數(shù)目與脈沖積聚時(shí)間之間的關(guān)系。<table>tableseeoriginaldocumentpage15</column></row><table>123005001350010001410002000在上表中，較長脈沖寬度用于大數(shù)目的脈沖。由于在步驟S3中m-l，在步驟S5中其寬度為0.1ms的脈沖施加到目標(biāo)熔絲。在步驟S6中，在上述關(guān)于步驟S1所述的條件下測(cè)量目標(biāo)熔絲的電阻。在步驟S7中，決定目標(biāo)熔絲被暴露于電能的積聚時(shí)間是否小于2000ms。根據(jù)表l所示的變量m與積聚時(shí)間之間的關(guān)系能容易地計(jì)算積聚時(shí)間。當(dāng)積聚時(shí)間等于或大于2000ms時(shí)，流程達(dá)到步驟SIO。當(dāng)積聚時(shí)間小于2000ms時(shí)，流程進(jìn)行到步驟S8，在該步驟中，決定目標(biāo)熔絲的電阻是否等于或大于1MQ。當(dāng)目標(biāo)熔絲的電阻等于或大于1MQ時(shí)，確定目標(biāo)熔絲斷開；然后流程進(jìn)行到步驟SIO。在步驟SIO中，記錄關(guān)于目標(biāo)熔絲電阻的測(cè)量結(jié)果，因此完成熔絲斷開方法。當(dāng)步驟S8中目標(biāo)熔絲的電阻小于1MQ時(shí)，換言之，當(dāng)確定目標(biāo)熔絲未斷開時(shí)，流程進(jìn)行到步驟S9，在該步驟中，向變量m加"1";因此流程再次進(jìn)行到步驟S5。如上所述，直到積聚時(shí)間達(dá)到2000ms或以上，或直到確定目標(biāo)熔絲斷開，脈沖連續(xù)施加到目標(biāo)熔絲以測(cè)量電阻。如表1所示，較長的脈沖寬度用于較大數(shù)目的脈沖。關(guān)于多個(gè)熔絲進(jìn)行了上述熔絲斷開方法，且其結(jié)果在圖5中示出。圖5示出了流過熔絲的電流與熔絲斷開的積聚時(shí)間之間的關(guān)系，其中水平軸代表以毫秒為單位測(cè)量的脈沖電流，且垂直軸代表以毫秒為單位測(cè)量的熔絲斷開的積聚時(shí)間。根據(jù)脈沖電壓即2.1V、2.3V、2.5V、2.7V、3.0V和3.5V把各種目標(biāo)熔絲族分類。發(fā)生在每組中的脈沖電流分散取決于目標(biāo)熔絲的初始電阻的波動(dòng)。當(dāng)脈沖電流為45mA或以上時(shí)，每個(gè)熔絲^皮0.1ms的單個(gè)脈沖所斷開。隨著脈沖電流變小，熔絲斷開的積聚時(shí)間變長。當(dāng)脈沖電流變得小于42mA時(shí)，熔絲斷開的積聚時(shí)間顯著變長。為了通過使用其寬度為常數(shù)的脈沖來保證熔絲斷開的較長積聚時(shí)間，需要大大增加脈沖的數(shù)目；且這因此增加實(shí)現(xiàn)熔絲斷開的處理時(shí)間。例如，為了通過^f吏用以0.25ms時(shí)間間隔輸出的0.25ms的脈沖實(shí)現(xiàn)2000ms的積聚時(shí)間，需要4000ms的處理時(shí)間。雖然表1沒有示出，但隨著脈沖寬度逐漸增加，處理時(shí)間到達(dá)2003.5ms以實(shí)現(xiàn)2000ms的積聚時(shí)間。隨著連續(xù)施加到每個(gè)目標(biāo)熔絲的脈沖數(shù)目變大，可能通過增加脈沖寬度而減少處理時(shí)間。當(dāng)然，適合本實(shí)施例的脈沖寬度不需要局限于表l所示的那些。例如，可以設(shè)置適合m個(gè)脈沖中的每個(gè)的Ax2m的脈沖寬度；通常，該脈沖寬度可以計(jì)算為Axi"M其中A和i是任意選擇的整數(shù)常數(shù))。作為選擇，脈沖寬度可以計(jì)算為Axmi。作為選捧，連續(xù)脈沖之間的時(shí)間間隔可以設(shè)為常數(shù)，或者該時(shí)間間隔可以隨著脈沖寬度變長而增加。然而，當(dāng)時(shí)間間隔增加到與脈沖寬度相匹配時(shí)，變得難以減小處理時(shí)間。因此，時(shí)間間隔設(shè)為某段時(shí)間，在該段之間內(nèi)每個(gè)熔絲在被施加到其上的在先脈沖加熱后恢復(fù)溫度。在圖4所示的步驟S8中，參考預(yù)定電阻決定目標(biāo)熔絲是否斷開，該預(yù)定電阻設(shè)為1MQ,然而其也可以設(shè)為實(shí)現(xiàn)熔絲斷開確定的其他高電阻值。例如，該電阻可以設(shè)為幾百千歐姆(kQ)或任何其他高阻抗，這使得可以通過讀出電路確定熔絲斷開。當(dāng)電阻從幾十歐姆到幾百歐姆變化的微調(diào)電路用于半導(dǎo)體器件時(shí)，例如，在熔絲電阻從幾千歐姆到幾十千歐姆變化時(shí)可以確定熔絲斷開。一旦探測(cè)到熔絲斷開，不再向目標(biāo)熔絲施加脈沖。這可靠地防止了不必要地向目標(biāo)熔絲施加脈沖。因此，可以減少熔絲斷開的時(shí)間。接著，將描述包括熔絲和斷開電路的半導(dǎo)體器件，其中基本結(jié)構(gòu)與圖2B所示的等效電路相同，其中驅(qū)動(dòng)電壓不必限制在5V。流過熔絲Fu的電流取決于熔絲Fu的電阻、被導(dǎo)通的MOS晶體管Tr的導(dǎo)通電阻、和驅(qū)動(dòng)電壓。當(dāng)熔絲Fu被斷開時(shí)，對(duì)于施加到MOS晶體管Tr的柵極上的脈沖電壓，沒有漏極電流流過。圖2B示出了熔絲Fu和MOS晶體管Tr的簡(jiǎn)單串連電路?？梢蕴峁┌ň哂袉蝹€(gè)半導(dǎo)體器件的多組上述串連電路的熔絲陣列。作為選擇，單個(gè)斷開電路可以用于多個(gè)熔絲，其中施加到單個(gè)熔絲的每個(gè)脈沖的能量減小，但通過施加多個(gè)脈沖可能在多個(gè)熔絲上同時(shí)引起斷開。作為選擇，為單個(gè)熔絲設(shè)置多個(gè)晶體管以提供相對(duì)高的斷開電流，其中晶體管可以構(gòu)建為CMOS晶體管或雙極晶體管。閉鎖電路可以用于產(chǎn)生施加到晶體管的高柵極電壓，因此增加流過晶體管多次的斷開電流的脈沖寬度。脈沖發(fā)生器可以用于產(chǎn)生與半導(dǎo)體集成電路的時(shí)鐘信號(hào)同步的流過熔絲的脈沖。此外，分頻器可以用于把時(shí)鐘信號(hào)的頻率轉(zhuǎn)換為分頻信號(hào)，從而與分頻信號(hào)同步產(chǎn)生脈沖。此外，延遲電路可以用于把脈沖從時(shí)鐘信號(hào)延遲。導(dǎo)電探測(cè)電路可以用于確定每個(gè)熔絲是否完全斷開。作為選擇，可以改進(jìn)電路使得響應(yīng)來自導(dǎo)電探測(cè)電路的表明每個(gè)熔絲完全斷開的反饋，沒有脈沖施加到每個(gè)熔絲?？梢圆捎贸绦蜻M(jìn)行此控制。圖6是示出其中熔絲1、MOS晶體管2和p阱抽頭(tap)3形成在半導(dǎo)體村底上的半導(dǎo)體器件的平面圖。MOS晶體管2包括柵電極2G、源區(qū)2S、和漏區(qū)2D。熔絲1的一端通過接觸孔CH1被連接到電源線6(位于上層中)。熔絲1的另一端通過接觸孔CH2、互聯(lián)線5(位于上層中)和多個(gè)接觸孔CH3與漏區(qū)2D相互連接。源區(qū)2S和阱抽頭3通過多個(gè)接觸孔CH4和多個(gè)接觸孔CH5被連接到接地線4(位于上層中)。此外，柵電極2G通過接觸孔CH6被連接到布線層7(位于上層)。圖7是沿圖6中的線A8-A8所取的截面圖。絕緣層11形成在由p型硅構(gòu)成的半導(dǎo)體襯底10的表面上以劃分多個(gè)有源區(qū)。p阱12和n阱13形成在半導(dǎo)體襯底10的表面上。p阱12包括兩個(gè)有源區(qū)。n阱13形成在絕緣層11下面。p阱抽頭3形成在p阱12中的一個(gè)有源區(qū)的表面上；且在另一個(gè)有源區(qū)中形成具有源區(qū)2S、漏區(qū)2D和柵電極2G的上述n溝道MOS晶體管2。熔絲1形成在絕緣層11上。從垂直于半導(dǎo)體村底10的法線方向觀測(cè)，n阱13形成為把熔絲1包括在其中。每個(gè)柵電極2G和熔絲1都具有雙層結(jié)構(gòu)，包括多晶硅層和高熔點(diǎn)金屬硅化物層。層間絕緣層20形成為覆蓋熔絲1、MOS晶體管2和p阱抽頭3。層間絕緣層20具有雙層結(jié)構(gòu)，包括磷硅酸玻璃((PSG)層和硼磷硅酸玻璃(BPSG)層，且其總厚度從0.6jam到0.8)iim變化。接觸孔CH1到CH5形成在層間絕緣層20中。接觸孔CH1和CH2形成在熔絲1的兩端。從垂直于半導(dǎo)體襯底10的法線方向觀測(cè)，接觸孔CH3、CH4和CH5分別位于漏區(qū)2D、源區(qū)2S和阱抽頭3內(nèi)。每個(gè)都由鵠構(gòu)成的導(dǎo)電栓分別嵌入接觸孔CH1到CH5中?？梢栽诮佑|孔CH1到CH5中形成由TiN和TiON構(gòu)成的附著層。接地線4、互聯(lián)線5和電源線6形成在層間絕皇彖層20上。這些線每個(gè)都由Al、AlSi合金、AlSiCu合金等構(gòu)成。作為選擇，它們可以每個(gè)都由Cu、CuCr合金、CuPd合金等構(gòu)成?？梢栽谏鲜鼍€下面形成由Ti、TiN和TiON構(gòu)成的阻隔層?；蛘?，可以在上述線上面額外形成由Ti和TiN構(gòu)成的蓋層。接地線4通過接觸孔CH4中的導(dǎo)電栓被連接到源區(qū)2S，并還通過接觸孔CH5中的導(dǎo)電栓被連接到阱抽頭3。互聯(lián)線5將熔絲1的一端和漏區(qū)2D通過接觸孔CH2和CH3中的導(dǎo)電栓互相連接。電源線6通過接觸孔CH1中的導(dǎo)電栓被連接到熔絲1的其他端子。保護(hù)層25覆蓋接地線4、互聯(lián)線5和電源線6。保護(hù)層25具有雙層結(jié)構(gòu)，包括氧化硅層和氮化硅層，且其厚度乂人i列^(口0.8pm至J1.4nm變4匕。將參考圖8A到8E描述上述半導(dǎo)體器件的制造方法。如圖8A所示，通過LOCOS方法或STI(shallowtrenchisolation,淺溝槽隔離)方法，在由p型硅構(gòu)成的半導(dǎo)體襯底10的被選擇區(qū)域中形成由氧化硅構(gòu)成的500nm厚的絕緣層11。進(jìn)行離子注入以形成p阱12和n阱13。除去用于形成絕緣層11的抗氧化掩膜，從而暴露出半導(dǎo)體襯底10相應(yīng)于有源區(qū)的表面。通過熱氧化方法在有源區(qū)表面上形成氧化硅層15。此外，形成在用于MOS晶體管形成的有源區(qū)中的氧化硅層15用作柵絕緣層。取代氧化硅層15,可以采用包括氧化硅層和氮化硅層的雙層結(jié)構(gòu)，包括氧化鉭層和氧化硅層的雙層結(jié)構(gòu)，或者其中氮化硅層插入在兩個(gè)氧化硅層之間的三層結(jié)構(gòu)。其中，氮化硅層可以被氧化硅層取代。形成氮化硅層的方式為采用N2氣體或NOx氣體對(duì)熱氧化形成的氧化硅層進(jìn)行熱處理并因此對(duì)其進(jìn)行氮化。作為選擇，可以通過采用原硅酸四乙酯(tetra-ethyl-ortho-silicate，TEOS)，氧(02)、臭氧(03)、和NOx的等離子激發(fā)CVD或者通過采用ECR等離子體的化學(xué)氣相淀積(CVD)的方法形成氮化硅層。此外，僅氮化硅層的表面在氧化氣氛中被進(jìn)行熱氧化以形成三層結(jié)構(gòu)，其中氮化硅層插入在兩個(gè)氧化硅層之間。如圖8B所示，在下列條件下，通過采用硅烷(SiHj)和氮(N2)的方法在半導(dǎo)體襯底10的表面上形成多晶硅層16。硅烷與氮之間的流量比20:80氣體流量200sccm壓力30Pa襯底溫度600°C通過把村底溫度設(shè)置得低于上述值，可以實(shí)現(xiàn)非晶硅的淀積。作為選擇，在非晶硅淀積之后加熱襯底且因此對(duì)其進(jìn)行多晶化處理。當(dāng)然，可以直接采用非晶硅層。多晶^圭層16的厚度適當(dāng)；l也/人20nm至!J1000nm，"f尤選從80nm到200nm變化。在從例如800。C到900°C變化的預(yù)定溫度下，磷(P)材料被均勻地?cái)U(kuò)散進(jìn)多晶硅層16以實(shí)現(xiàn)1x102Gcm-3的雜質(zhì)濃度。在擴(kuò)散之前，優(yōu)選通過采用緩沖(buffered)氫氟酸除去多晶硅層16表面上形成的自然氧化層。通過濺射法或CVD法，在多晶硅層16上形成由硅化鎢(WSix)構(gòu)成的高熔點(diǎn)金屬硅化物層17，其中其厚度從25nm到500nm,優(yōu)選從80nm到200nm變化。可以取代WSix而采用MoSix、TiSix和TaSix形成高熔點(diǎn)金屬石圭化物層17。取代高熔點(diǎn)金屬層17，例如可以形成由例如Mo、Ti、Ta和W的高熔點(diǎn)金屬、例如Co、Cr、Hf、Ir、Nb、Pt、Zr和Ni的過渡金屬、以及包括高熔點(diǎn)金屬和過渡金屬的合金所構(gòu)成的金屬層。在1100。C下進(jìn)行十秒鐘的快速熱退火(rapidthermalannealing,RTA)從而實(shí)現(xiàn)多晶硅層16和高熔點(diǎn)金屬硅化物層17的低電阻。此熱處理可靠地避免了多晶硅層16與高熔點(diǎn)金屬層17之間界面分離的發(fā)生。退火時(shí)間從1秒到120秒，優(yōu)選從5秒到30秒。退火溫度從800。C到U50。C，優(yōu)選從900。C到1100。C變化。取代RTA，可以采用電爐在預(yù)定時(shí)間內(nèi)進(jìn)行熱處理，該預(yù)定時(shí)間從5分鐘到90分鐘，優(yōu)選從15分鐘到30分鐘。如圖8C所示，對(duì)多晶硅層16和高熔點(diǎn)金屬硅化物層17進(jìn)行構(gòu)圖，因此形成柵電極2G和熔絲1,其每個(gè)都具有兩層結(jié)構(gòu)。采用蝕刻氣體通過ECR等離子體蝕刻器件而在雙層上進(jìn)行蝕刻，該蝕刻氣體是氯(Cl2)和氧(02)的混合物。如圖8D所示，磷離子被注入半導(dǎo)體村底10關(guān)于用作掩膜的柵電極2G的兩側(cè)，因此形成相應(yīng)于低濃度漏極(LDD)結(jié)構(gòu)的低濃度區(qū)2Sa和2Da。硼離子被注入到p阱12的有源區(qū)的表面，因此形成p阱抽頭3。硼離子注入到p阱抽頭3是與離子注入進(jìn)才艮據(jù)p溝道MOS晶體管(未示出)的LDD結(jié)構(gòu)的低濃度區(qū)同時(shí)進(jìn)行的。如圖8E所示，在槺電極2G兩側(cè)和熔絲1兩側(cè)形成由氧化硅構(gòu)成的側(cè)壁分隔件18。在相應(yīng)于柵電極2G及其側(cè)壁分隔件18的掩膜兩側(cè)的半導(dǎo)體襯底的表面上進(jìn)行磷離子注入，因此形成源和漏的高濃度區(qū)。因此，可以形成相應(yīng)于LDD結(jié)構(gòu)的源區(qū)2S和漏區(qū)2D。當(dāng)硼離子被注入進(jìn)p溝道MOS晶體管的高濃度源區(qū)和漏區(qū)時(shí)，硼離子也4皮注入p阱抽頭3。在完成離子注入后，進(jìn)行激活退火。然后，進(jìn)行公知的步驟以形成層間絕緣層、接觸孔、接觸孔中的導(dǎo)電栓、和線及導(dǎo)線。因此，可以獲得圖7所示的半導(dǎo)體器件?？梢栽趫D8E所示的半導(dǎo)體器件上額外進(jìn)行自對(duì)準(zhǔn)處理，以在源區(qū)2S、漏區(qū)2D和p阱抽頭3上形成金屬硅化物層。在此情形，高熔點(diǎn)硅化物層被暴露在柵電極2G和熔絲1上；因此，可能不在其上進(jìn)行硅化反應(yīng)。因此，可以改進(jìn)制造方法使得在圖8B的步驟中，不形成高熔點(diǎn)金屬硅化物層17，且在圖8E的步驟中完成向源區(qū)和漏區(qū)的離子注入后，進(jìn)行自對(duì)準(zhǔn)處理以在柵電極2G和熔絲1上形成高熔點(diǎn)金屬硅化物層。形成在熔絲1下面的n阱13減小熔絲1與半導(dǎo)體襯底10間的寄生電容。圖9示出了作為圖7所示的半導(dǎo)體器件的變形的半導(dǎo)體器件，其中連接到MOS晶體管2的熔絲1形成為接觸絕緣層11的表面。在圖9所示的半導(dǎo)體器件中，熔絲30(相應(yīng)于熔絲1)形成在第一層間絕緣層20上。熔絲30的一個(gè)端子通過嵌入在接觸孔CH3中穿過第一層間絕緣層20的導(dǎo)電栓連接到MOS晶體管2的漏區(qū)2D。第二層間絕緣層22覆蓋熔絲30。接地線4和電源線6形成在第二層間絕緣層22上。p阱抽頭3通過嵌入在接觸孔CH5中穿過第一層間絕緣層20的導(dǎo)電栓、形成在第一層間絕緣層20上的中間導(dǎo)電元件31、和嵌入在接觸孔CH5a中穿過第二層間絕緣層22的導(dǎo)電栓連接到接地線4。MOS晶體管2的源區(qū)2S通過嵌入在接觸孔CH4中穿過第一層間絕緣層20的導(dǎo)電栓、形成在第一層間絕緣層20上的中間導(dǎo)電元件32、和嵌入在接觸孔CH4a中穿過第二層間絕緣層22的導(dǎo)電栓連接到接地線4。熔絲不與MOS晶體管2連接的另一端子通過嵌入在接觸孔CH10中穿過第二層間絕緣層22的導(dǎo)電栓連接到電源線6。熔絲35形成為與絕緣層11的表面接觸。熔絲35的相對(duì)端分別連接到形成在第二層間絕緣層22上的導(dǎo)線36和37。形成保護(hù)層25以覆蓋接地線4、電源線6、和導(dǎo)線36和37。形成在第一層間絕緣層20表面上的熔絲和中間元件31和32的每個(gè)都具有包括多晶硅層和高熔點(diǎn)金屬硅化物層的雙層結(jié)構(gòu)。下面的描述給出關(guān)于形成上述兩層結(jié)構(gòu)的方法。首先，根據(jù)CVD方法形成多晶硅層；和例如磷的雜質(zhì)擴(kuò)散到該多晶硅層中。根據(jù)CVD方法在多晶硅層上形成高熔點(diǎn)金屬硅化物層。在雙層結(jié)構(gòu)的形成完成后，在850。C進(jìn)行十秒快速熱退火(RTA)。這里，熱處理是在從50(TC到1000。C優(yōu)選從700。C到950。C變化的預(yù)定溫度進(jìn)行的。確定進(jìn)行熱處理的溫度的上限從而基本不發(fā)生雜質(zhì)在MOS晶體管2的源區(qū)和漏區(qū)分布的變化，且基本不發(fā)生由于回流(reflow)導(dǎo)致的第一層間絕緣層20表面形狀的變化。此外，進(jìn)行熱處理預(yù)定時(shí)間，從1秒到120秒，優(yōu)選5秒到30秒。取代快速熱退火(RTA)，可以采用電爐在從5分鐘到90分鐘優(yōu)選從10分鐘到30分鐘變化的預(yù)定時(shí)間進(jìn)行熱處理。在完成熱處理之后，對(duì)高熔點(diǎn)金屬硅化物層和多晶硅層進(jìn)行構(gòu)圖，因此暴露熔絲30和中間導(dǎo)電元件31和32。當(dāng)然，可以通過使用單個(gè)多晶硅層形成中間導(dǎo)電元件31和32。在此情形，采用單個(gè)多晶硅層形成的電阻器可以設(shè)置在第一層間絕緣層20上。上述熔絲斷開方法可以用于圖9的半導(dǎo)體器件，其中多個(gè)脈沖施加到熔絲以斷開。這里，在周圍區(qū)域中發(fā)生由熔絲30的熔斷所導(dǎo)致的相對(duì)低的影響。這允許熔絲30設(shè)置在MOS晶體管2附近。換言之，MOS晶體管2的有源區(qū)可以設(shè)置為在半導(dǎo)體襯底10表面上與熔絲30部分重疊。這有助于熔絲及其電路尺寸的減少。圖IO是示出半導(dǎo)體器件結(jié)構(gòu)的截面圖，其中類似于圖7所述的半導(dǎo)體器件，形成絕緣層11以部分覆蓋半導(dǎo)體襯底10，其中在被絕緣層11圍繞的有源區(qū)內(nèi)形成MOS晶體管2。多個(gè)熔絲40形成為接觸絕緣層11的表面從而形成熔絲陣列。第一層間絕緣層41覆蓋熔絲40和MOS晶體管2。多個(gè)熔絲42形成在第一層間絕緣層41上以形成熔絲陣列并被第二層間絕緣層43覆蓋。多個(gè)熔絲44形成在第二層間絕緣層43上并被第三層間絕緣層45覆蓋。導(dǎo)線50形成在第三層間絕緣層45上并被保護(hù)層51覆蓋。圖10示出多個(gè)熔絲設(shè)置得與多個(gè)導(dǎo)線層連接，其中每個(gè)熔絲具有包括多晶硅層和高熔點(diǎn)硅化物層的雙層結(jié)構(gòu)或者具有單個(gè)多晶硅層的簡(jiǎn)單結(jié)構(gòu)。上述熔絲斷開方法適用于圖10的半導(dǎo)體器件，從而可以減小當(dāng)每個(gè)熔絲斷開時(shí)對(duì)圍繞每個(gè)熔絲的元件的影響。這允許下面的熔絲和上面的熔絲在22半導(dǎo)體襯底10的表面上沿垂直方向部分重疊。圖IIA到11G示出了熔絲的各種實(shí)例，其每個(gè)都具有成對(duì)的端子和互聯(lián)部分，每個(gè)端子都具有方形，每個(gè)互聯(lián)部分都具有寬度W和長度L。具體地，圖IIA示出了熔絲的第一實(shí)例，其中互聯(lián)部分互聯(lián)端子的中心部分。圖IIB示出了熔絲的第二實(shí)例，其中互聯(lián)部分互聯(lián)端子的頂部。圖IIC示出了熔絲的第三實(shí)例，其中互聯(lián)部分互聯(lián)端子的中心部分，該互聯(lián)部分的一側(cè)在中間由具有直角的等腰三角形凹陷狹窄地壓縮。圖IID示出了熔絲的第四實(shí)例，其中互聯(lián)部分互聯(lián)端子的頂部，該互聯(lián)部分在中間由具有直角的等腰三角形凹陷狹窄地壓縮。圖IIE示出了熔絲的第五實(shí)例，其中互聯(lián)部分互聯(lián)端子的中心部分，該互聯(lián)部分的兩側(cè)都在中間由具有直角的等腰三角形凹陷狹窄地壓縮。圖11F示出了熔絲的第六實(shí)例，其中互聯(lián)部分互聯(lián)端子的頂部，該互聯(lián)部分的兩側(cè)都在中間由具有直角的等腰三角形凹陷狹窄地壓縮。圖IIG示出了熔絲的第七實(shí)例，其中互聯(lián)部分互聯(lián)端子頂部，該互聯(lián)部分的兩側(cè)都在中間由具有銳角的三角形凹陷狹窄地壓縮。這里，分別形成在互聯(lián)部分相對(duì)側(cè)的三角形凹陷靠近并彼此平行地形成?；ヂ?lián)部分的縮窄部分使得每個(gè)熔絲容易被相對(duì)小的能量斷開。圖12A到12C示出了熔絲的其他類型，其每個(gè)包括成對(duì)的端子和互聯(lián)部分，每個(gè)端子均具有方形，互聯(lián)部分(具有寬度W和長度L)在某些部分彎曲成直角。具體地，圖12A示出了熔絲的第八實(shí)例，其中互聯(lián)部分具有兩個(gè)彎曲區(qū)域，從而互聯(lián)一個(gè)端子的頂部和另一端子的下部。圖12B示出了熔絲的第九實(shí)例，其中互聯(lián)部分具有四個(gè)彎曲區(qū)域，從而互聯(lián)端子的頂部。圖12C示出了熔絲的第十實(shí)例，其中互聯(lián)部分具有六個(gè)彎曲區(qū)域，從而互聯(lián)一個(gè)端子的頂部和另一端子的下部。圖12D和12E示出了熔絲的其他類型，其每個(gè)都包括每個(gè)均為方形的成對(duì)的端子以及具有長度L的互聯(lián)部分。具體地，圖12D示出了熔絲的第十一實(shí)例，其中在中間以45。角向上彎曲的互聯(lián)部分(具有寬度W1)互聯(lián)端子的頂部。圖12E示出了熔絲的第十二實(shí)例，其中在中間以矩形部分(具有大于寬度W的寬度W2和短于長度L的長度L2)展寬的互聯(lián)部分互聯(lián)端子的中心部分。圖13A示出了熔絲的第十三實(shí)例，其中具有鋸齒形的互聯(lián)部分互聯(lián)一個(gè)端子的上部和另一端子的下部。圖13B示出了熔絲的第十四實(shí)例，其中具有螺旋形的互聯(lián)部分互聯(lián)彼此相鄰設(shè)置的端子的中心部分。圖13C示出了熔絲的第十五實(shí)例，其中具有鋸齒和螺旋形的互聯(lián)部分互聯(lián)彼此相對(duì)設(shè)置的端子的上部。2.第二實(shí)施例類似于第一實(shí)施例，第二實(shí)施例基于每個(gè)熔絲被每個(gè)都具有相對(duì)低功率的多個(gè)脈沖斷開的原理而設(shè)計(jì)。施加到熔絲的脈沖的總能量E，必須等于或大于單個(gè)脈沖足夠引起斷開的最小能量E;因此，E2E。假設(shè)具有斷開能量E=5.0E-7[J]的單個(gè)脈沖引起熔絲斷開。如果兩個(gè)電脈沖引起熔絲斷開，總能量即E，(1+2)等于或高于E;因此E，(l+2》5.0E-7[J]。如果斷開能量E均勻除"2"以產(chǎn)生兩個(gè)脈沖，每個(gè)脈沖具有等于或高于2.5E-7[J]的能量E/2。即，每個(gè)脈沖需要斷開能量的一半。不必要求第一脈沖能量E，(1)等于第二脈沖能量E，(2);即它們中的一個(gè)可以設(shè)為高于另一個(gè)；因此，E^E，(1)^E，(2)或E^E，(2)^E，(1)。表示為E，(l+2)的第一脈沖能量和第二脈沖能量之和應(yīng)該等于或高于E;因此E^E，(l+2)。當(dāng)斷開能量均勻除"n，，以產(chǎn)生n個(gè)脈沖時(shí)，每個(gè)脈沖具有等于或高于(5.0E-7)/n的能量,因此可以減少(由E，(l)、E，(2)、…E，(n)表示的)每個(gè)脈沖的能量，即E，(l)、E，(2)、…E，(n)^E;且總能量E，(l+2+…+n)等于或高于E;因此，E，(l+2+…+n)>E。能量減少到斷開能量E的1/n的每個(gè)脈沖沒有高到足以引起熔絲材料的熔化和分散；因此，可以防止在熔絲周圍發(fā)生物理破壞。這是因?yàn)镋，(l+2+…+n)^E，且最后施加的基本上等于E/n的脈沖E，(n)可以最終引起熔絲斷開。在上述中，"n"不必設(shè)為整數(shù)且因此可以設(shè)置為任意值，只要每個(gè)熔絲能被E，(l+2+.,.+n)2E的多個(gè)脈沖可靠斷開。例如，當(dāng)每個(gè)脈沖具有斷開能量E=5.0E-7[J](其中n=1.25)的80%時(shí)，第一脈沖能量E，(0)-4.0E-7[J]不引起斷開；然而，第一脈沖能量和第二脈沖能量之和即E，(1+2)二8.0E-7[J]，超過斷開能量E-5.0E-7[J];因此，每個(gè)熔絲被連續(xù)施加到其上的第一和第二脈沖完全斷開。類似地，當(dāng)每個(gè)脈沖具有斷開能量E-5.0E-7[J](其中11=3.333)的30%時(shí)，三個(gè)脈沖的能量之和計(jì)算為E，(l+2+3)=4.5E-7[J]，其足夠引起斷開；然而，四個(gè)脈沖的能量之和計(jì)算為E，(l+2+3+4)=6.0E-7[J],從而每個(gè)脈沖被連續(xù)施加到其上的四個(gè)脈沖完全斷開。在實(shí)際中，在理想條件下理論確定的數(shù)目的多個(gè)脈沖可能不會(huì)把熔絲完全斷開；因此，在關(guān)于引起熔絲斷開的脈沖數(shù)目分布中可能發(fā)生分散；然而，上述計(jì)算在確定引起熔絲斷開的脈沖數(shù)目中可能是有用的。提出三種方法(A)、(B)和(C)來根據(jù)E-W承s-V承A承s的關(guān)系(其中E代表能量；W代表電功率；V代表電壓；A代表電流；且s代表時(shí)間)通過積累E，(l)、E，(2)…E，(n)而建立上述關(guān)系E，(l+2+…+n)^E，其中方法(A)是對(duì)于每個(gè)脈沖減少時(shí)間長度(或?qū)挾?，方法(B)是對(duì)于每個(gè)脈沖減小電流A或電壓V，且方法(C)是方法(A)和(B)的組合。而且，方法(C)涉及根據(jù)斷開來設(shè)置每個(gè)脈沖的能量，其中時(shí)間除"n",且電流(或電壓)除"m"從而能量除"n*m",且因此減小到l/(n*m)。為了方便，在n=n*m的假設(shè)下進(jìn)行后面的描述。(A)時(shí)間長度(或時(shí)間)除"n，，從而對(duì)脈沖建立s^s，(1)，s，(2)，…,s,(n)且s^s，(l)+s，(2)+…+s，(n)的關(guān)系。這表示對(duì)于脈沖E，(l)=E*s，(l)/s,E，(2)=E*s，(2)/s,…，E，(n)=E*s，(n)/s;因此E,(l)，E，(2),…，E，(n)SE，且E，(l+2+…+n)^E。(B)電流除"n"從而對(duì)于脈沖建立A^A，(1)，A，(2)，…，A,(n)且A^A，(l)+A，(2)+,.,+A，(n)的關(guān)系。這表示對(duì)于脈沖E，(1)=E*A，(1)/A,E，(2)=E*A，(2)/A,…，E，(n)=E*A,(n)/A;因此E，(l)，E，(2),…,E，(鵬，且E，(l+2+.,.+n)^E。可以類似地分割電壓因?yàn)閂=A》R(其中R代表熔絲電阻，其假定為常數(shù))。(C)方法(C)是方法(A)和(B)的組合。即，時(shí)間長度和電流(或電壓)都被均勻除"n"，從而對(duì)于脈沖建立上述s^s，(1),s，(2)，…，s，(n)且s^s，(l)+s，(2)+…+s，(n)的關(guān)系和上述A^A，(l),A，(2),…,A，(n)且A^A，(1)+A，(2)+...+A，(n)的關(guān)系。這表示對(duì)于脈沖E，(l)=E*s，(l)/s*A，(1)/A,E，(2)=E*s，(2)/s*A，(2)/A，…，E，(n)=E*s，(n)/s*A，(n)/A;因此，E，(l)，E，(2),…,E,(n)^E，且E，(l+2+…+n)^E。(1)實(shí)例A圖1示出了關(guān)于熔絲斷開率與引起熔絲斷開的脈沖數(shù)目的實(shí)驗(yàn)結(jié)果，每個(gè)熔絲被通過把時(shí)間長度除"n"而實(shí)現(xiàn)的n個(gè)脈沖所斷開。圖1示出了隨著每個(gè)脈沖時(shí)間長度變短，引起斷開的脈沖數(shù)目增加；然而能夠以每個(gè)都具有減小的時(shí)間長度的預(yù)定數(shù)目的脈沖引起斷開。即，證實(shí)了每個(gè)熔絲被多個(gè)施加到其上的脈沖完全斷開。通過基于圖1所示的實(shí)驗(yàn)結(jié)果的進(jìn)一步分析，知道任何類型的熔絲每個(gè)都被時(shí)間長度設(shè)為1200ns具有能量E(1200)的單個(gè)脈沖所完全斷開。時(shí)間長度為860ns的單個(gè)脈沖向熔絲施加能量E(860)=E(1200)*860/1200，大致地，E(860)=0.717*E(1200)。這表明每個(gè)都具有能量E(860)的兩個(gè)脈沖之和可以滿足E，(1+2)^E的關(guān)系。在實(shí)踐中，大約80%的熔絲每個(gè)被具有能量E(860)的單個(gè)脈沖斷開。圖1示出了在剩余的20%的熔絲中，僅10%的熔絲每個(gè)都被兩個(gè)脈沖斷開，且僅8%的熔絲每個(gè)都被三個(gè)脈沖斷開。由于制造因素的波動(dòng)而導(dǎo)致上述現(xiàn)象的發(fā)生，該制造因素例如熔絲的尺寸和厚度、晶粒的形狀和尺寸、蝕刻中的側(cè)壁形狀變化、圍繞熔絲的絕緣膜的厚度和溫度、晶片上芯片位置、批量晶片的定位、處理批次的日期差異、器件加工差異等。這引起破碎性方面的涉及熔絲的制造因素的分散。假設(shè)在理想條件下引起斷開的最小能量可以設(shè)為E(860);然而，由于破碎性方面的熔絲制造因素的波動(dòng)，可靠引起斷開所需的最小能量可以設(shè)為E(1200)。進(jìn)行了實(shí)驗(yàn)以確定向熔絲施加脈沖的計(jì)時(shí)，其中每個(gè)脈沖以/人幾秒到幾十秒的預(yù)定時(shí)間間隔施加到每個(gè)熔絲，這保證了每個(gè)熔絲在被先前施加的脈沖加熱之后可靠地冷卻下來。如果脈沖在其熱量消散之前被連續(xù)施加到每個(gè)熔絲，由于連續(xù)施加的脈沖而在每個(gè)熔絲中積聚熱，從而每個(gè)熔絲容易斷開。為了避免這樣的錯(cuò)誤結(jié)果，進(jìn)行了實(shí)驗(yàn)使得脈沖(m-l)和脈沖m之間的時(shí)間間隔可以任意設(shè)置，其中2Sm^n。根據(jù)圖l所示的斷開率的分布，知道可以在關(guān)于具有實(shí)現(xiàn)能量E(600)圖l所畫出的五條線中，關(guān)于具有相應(yīng)于具有能量E(1200)的每個(gè)脈沖時(shí)間長度一半的能量E(600)的脈沖的線，在"2"處(見圖1的水平軸)顯示了最高的百分比，即70%或以下。這表示上述關(guān)系E，(1+2)^E成立?？雌饋砻總€(gè)都被具有能量E(600)的兩個(gè)脈沖斷開的熔絲的數(shù)目變成最高的。,i設(shè)如果在尺寸和制造因素中不發(fā)生波動(dòng)，所有熔絲每個(gè)都可以被具有能量E(600)的兩個(gè)脈沖斷開。每個(gè)都具有較短時(shí)間長度的關(guān)于脈沖的能量E(480)的線在分布上展寬，其中沒有熔絲保持不被斷開。這保證了通過增加施加到熔絲上的脈沖的數(shù)目而可靠斷開所有每個(gè)熔絲。能量E(480)低于能量E(1200)，相差0.4(=480/1200)的因子，其倒數(shù)為2.5。即，基于具有能量E(480)的三個(gè)脈沖的施加，可以建立上述E，(l+2+…+n)^E的關(guān)系；換言之，假定每個(gè)熔絲被連續(xù)施加到其上的三個(gè)脈沖完全斷開。圖1示出了關(guān)于斷開率分布的峰值出現(xiàn)在水平軸的"7"處，表示連續(xù)施加到每個(gè)熔絲的七個(gè)脈沖。此數(shù)目與假定數(shù)目即"3"很不同，因?yàn)槊總€(gè)脈沖由于其前沿(leadingedge)的延遲而不具有完全的矩形波形，該延遲可能是由包括在電源電路、測(cè)試電路、LSI器件的內(nèi)部電路、導(dǎo)線等中的電導(dǎo)和電感所引起的。在圖14中，曲線Cl代表引起熔絲斷開的脈沖的電勢(shì)變化，且曲線C2代表被施加到其上的脈沖斷開的熔絲的電勢(shì)變化。曲線Cl基本上具有矩形波形，其中脈沖的電勢(shì)在前沿迅速增加達(dá)到預(yù)定常數(shù)水平且然后在后沿(trailingedge)突然降低。這顯示出脈沖的前沿可以變鈍化(dull)。在實(shí)際中，脈沖的前沿由于包括在用于噪音消除的目的的電路中的小電容而變得進(jìn)一步鈍化。曲線C2示出了在脈沖的前沿處電流被迫流過熔絲從而引起電勢(shì)迅速降低；然后，電勢(shì)保持常數(shù)一會(huì)；此后，當(dāng)熔絲斷開時(shí)，電勢(shì)突然降到O[V];此后，電勢(shì)保持在基本為零。由于引起熔絲斷開的脈沖鈍化的前沿，其時(shí)間長度設(shè)為480ns或250ns的脈沖必須在斷開電勢(shì)保持常數(shù)一段時(shí)間之前降低電勢(shì)。圖l所示的實(shí)驗(yàn)結(jié)果是根據(jù)其中流過熔絲的電流到達(dá)常數(shù)斷開電勢(shì)的前述缺點(diǎn)而得到的。上述預(yù)言表示，基于E，(l+2+...+n》E的關(guān)系，每個(gè)熔絲可以被具有能量E(480)的三個(gè)脈沖完全斷開。然而，圖1的實(shí)驗(yàn)結(jié)果與預(yù)測(cè)的很不同，其中關(guān)于E(480)的線，在水平軸的"7"處出現(xiàn)峰值。這可能表示每個(gè)熔絲^皮每個(gè)都具有能量E(1200)的1/7的多個(gè)脈沖完27全斷開；換言之，每個(gè)熔絲被具有能量(480)的七個(gè)脈沖完全斷開。時(shí)間長度設(shè)為250ns的每個(gè)脈沖具有能量E(250)，其與能量(1200)比較減小了0.21=250/1200的因子，其倒數(shù)為4.8。這表示每個(gè)熔絲被具有能量E(250)的五個(gè)脈沖完全斷開。然而，圖1示出了關(guān)于E(250)的線斷開率分布的峰值出現(xiàn)在水平軸的"15"處?？梢曰趫D1所示的實(shí)驗(yàn)結(jié)果假設(shè)每個(gè)具有能量E(250)的脈沖可以實(shí)際具有能量E(1200)的1/15。即，每個(gè)熔絲被每個(gè)具有能量E(1200)的1/15的多個(gè)脈沖完全斷開；換言之，每個(gè)熔絲被具有能量E(250)的十五個(gè)脈沖完全斷開。(2)實(shí)例B上述結(jié)果可以表明其中電流或電壓除"n"的方法(C)對(duì)于熔絲斷開很有效。如上所述，通過分割總時(shí)間長度而減少了施加到熔絲上的脈沖能量，且該脈沖能量也通過分割電流或電壓而減少。可靠引起斷開所需的最小能量設(shè)為E(1200)。這可以表明具有能量E(480)的每個(gè)脈沖可以具有將施加到每個(gè)熔絲的能量E(1200)的1/2.5。圖1的實(shí)驗(yàn)結(jié)果示出每個(gè)能量E(480)實(shí)際具有能量E(1200)的1/7,因?yàn)槠溆捎陔娏骰螂妷旱慕档投粶p弱了；因此，每個(gè)熔絲被每個(gè)都具有低能量的多個(gè)脈沖完全斷開。類似地，計(jì)算出具有能量E(250)的每個(gè)脈沖可以具有能量E(1200)的1/4.8;然而，在實(shí)際中，能量為E(250)的每個(gè)脈沖具有能量E(1200)的1/15,因?yàn)槠溆捎陔娏骰螂妷旱慕档投鴾p弱；因此，每個(gè)脈沖被每個(gè)都具有非常低能量的多個(gè)脈沖完全斷開。而且，脈沖波形可以任意選擇；因此，可能使用例如矩形波形、正弦波形、和兩相或三相的交替波形。(3)實(shí)例C基本與圖3匹配的圖15示出對(duì)于涉及施加到熔絲上的脈沖的各種電流值的熔絲斷開率與斷開時(shí)間之間的關(guān)系，其中斷開時(shí)間是脈沖寬度與脈沖數(shù)目的乘積。根據(jù)關(guān)于70mA的電流所畫出的線，約90%的熔絲每個(gè)都被單個(gè)脈沖斷開；且剩余的10%熔絲每個(gè)都被兩個(gè)脈沖斷開。圖3清楚地示出所有熔絲完全斷開，即使斷開時(shí)間隨著電流變小從60mA到50mA到40mA而變長?？梢酝ㄟ^減小電流(或電壓，因?yàn)檠?八*11的關(guān)系，其中熔絲電阻R是常數(shù))而減小每個(gè)脈沖的能量；因此，可以任意設(shè)置連續(xù)施加到每個(gè)熔絲上的脈沖數(shù)目?；趫D15所示的實(shí)驗(yàn)結(jié)果，834個(gè)脈沖引起完全的熔絲斷開，每個(gè)脈沖具有1200ns的脈沖寬度，根據(jù)1000ms的斷開時(shí)間和40mA的斷開電流。根據(jù)圖15中10000ms的最長斷開時(shí)間，40000個(gè)脈沖引起完全的熔絲斷開，每個(gè)脈沖具有250ns的脈沖寬度。允許熔絲斷開的脈沖數(shù)目必須為兩個(gè)或多個(gè)且不受限制；然而，圖15可以顯示脈沖數(shù)目從"1"到"40000"變化。才艮據(jù)上述關(guān)于脈沖能量之和的關(guān)系，需要建立E，(l),E，(2),…,E，(n)^E的關(guān)系；然而，不總是需要設(shè)定每個(gè)￡，(1)3，(2),...3，(11)都基本等于￡/11。簡(jiǎn)言之，上述實(shí)驗(yàn)結(jié)果示出不需要n個(gè)脈沖的每個(gè)都具有相同能量。接著，將參考圖16A和16B所示的流程圖描述才艮據(jù)本實(shí)施例的熔絲斷開方法，其中脈沖^C連續(xù)施加到目標(biāo)熔絲預(yù)定斷開時(shí)間T,即T(l)=0.10ms,T(2)=0.15ms，T(3)=0.25ms，T(4)=0.50ms，T(5)=1.0ms,T(6)=3.0ms,T(7)=5.0ms,T(8)=10ms,T(9)=30ms，T(10)=50ms，T(ll)=100ms，T(12)=300ms，T(13)=500ms,和T(14)=1000ms。本實(shí)施例的熔絲斷開方法設(shè)計(jì)為以連續(xù)的方式改變脈沖寬度。即，在步驟S21中設(shè)置目標(biāo)熔絲的斷開條件；在步驟S22中它們被確認(rèn)并存儲(chǔ)在存儲(chǔ)器中；在步驟S23中測(cè)量目標(biāo)熔絲的初始電阻；然后，脈沖被重復(fù)施加到目標(biāo)熔絲同時(shí)測(cè)量其電阻直到斷開(見步驟S24到S30)。由該熔絲斷開方法產(chǎn)生的結(jié)果在圖17中示出。即使當(dāng)以連續(xù)方式改變脈沖寬度時(shí)，從圖17證實(shí)熔絲被多個(gè)脈沖可靠斷開。對(duì)于45mA或以上的脈沖電流，大多數(shù)熔絲每個(gè)都在O.lms或以下的短時(shí)間內(nèi)被脈沖斷開；因此，可能不需要以連續(xù)方式增加脈沖寬度。相反，對(duì)于較小脈沖電流，其中脈沖寬度以連續(xù)方式增加的上述方法能夠充分工作從而實(shí)現(xiàn)熔絲斷開。簡(jiǎn)言之，對(duì)于分割脈沖的較大數(shù)目"n",圖15示出了需要40000個(gè)250ns的脈沖實(shí)現(xiàn)10000ms的累計(jì)斷開時(shí)間，且通過例如采用每500ns周期發(fā)射的250ns的脈沖，該累計(jì)斷開時(shí)間可以進(jìn)一步增加到20000ms。換言之，可以通過連續(xù)增加脈沖寬度而減小脈沖之間的時(shí)間間隔。當(dāng)每個(gè)時(shí)間間隔設(shè)為250ns時(shí)，采用十六個(gè)脈沖的累計(jì)時(shí)間是10000ms;且這表明總時(shí)間計(jì)算為10000+(0.250*16)=14000ms;因此，共可以節(jié)省6000ms。上述在連續(xù)施加到目標(biāo)熔絲的脈沖中，與先前脈沖寬度相比增加下一脈沖寬度的方法具有如下優(yōu)點(diǎn)通常來說，由于脈沖所引起的熱，熔絲電阻傾向于隨時(shí)間增加。因此，由于熔絲電阻的增加，在采用恒定電壓(例如Vdd-5.0V)產(chǎn)生脈沖的預(yù)定條件下，每個(gè)脈沖的電功率傾向于隨著脈沖數(shù)目的增加而降低。恒定電流源可能是有利的，由于流過目標(biāo)熔絲的恒定電流，每個(gè)熔絲的能量不會(huì)隨著熔絲電阻的增加而降低。然而，可以通過采用根據(jù)熔絲電阻的增加連續(xù)增加脈沖寬度從而保證每個(gè)脈沖的恒定能量的方法而可靠地引起熔絲斷開。例如，脈沖寬度(每個(gè)由Tp表示)以因子2、2.5、4和5連續(xù)且均勻地增加；因此Tp=Axn(其中A代表任意選擇的常數(shù))。因子可以自由確定。例如，脈沖寬度以指數(shù)形式連續(xù)增加；因此，Tp=Axnx(其中x代表任意選擇的常數(shù)例如2和2.5)。作為選擇，脈沖寬度的數(shù)位可以連續(xù)增加；因此Tp-1011，Tp=An，或Tp^承A11(其中n代表任意選擇的整數(shù))。此夕卜，連續(xù)脈沖之間的時(shí)間間隔Tint可以固定為常數(shù)；或者Tint=B(其中B代表任意選擇的常數(shù))。此外，時(shí)間間隔Tint可以設(shè)為等于脈沖寬度Tp;因此，Tint=Tp。作為選擇，時(shí)間間隔Tint可以相應(yīng)于上述脈沖寬度Tp而改變。脈沖寬度Tp與時(shí)間間隔Tint之間的關(guān)系可以根據(jù)表1而確定，已結(jié)合第一實(shí)施例在上面對(duì)其描述。接著，將詳細(xì)描述采用脈沖的熔絲斷開電路。圖18示出熔絲斷開電路的第一實(shí)例；其中具有脈沖的斷開信號(hào)連續(xù)施加到晶體管102的柵極直到發(fā)生熔絲斷開，從而晶體管102導(dǎo)通，以使得脈沖通過其漏極而流過熔絲101。脈沖連續(xù)流過熔絲101從而引起斷開。采用脈沖發(fā)生器(未示出)產(chǎn)生上述斷開信號(hào)，該脈沖發(fā)生器產(chǎn)生其間具有預(yù)定時(shí)間間隔的具有預(yù)定寬度的脈沖并通過例如AND電路傳送它們。根據(jù)上述公式(1)，熔絲電流Ifose依賴于熔絲電阻Rfbse、導(dǎo)通電阻Ron和驅(qū)動(dòng)電壓Vdd。此外，熔絲電流IfUse在上述公式(3)中定義，其表明隨著晶體管102的驅(qū)動(dòng)能力變高，導(dǎo)通電阻Ron降低。即，為了增加熔絲電流Iftise，需要降低導(dǎo)通電阻Ron,然而該導(dǎo)通電阻是在晶體管102的設(shè)計(jì)階段預(yù)先確定的且依賴于柵極尺寸和柵極寬度。一旦熔絲斷開發(fā)生，由于施加到其上的斷開信號(hào)，晶體管102不能使漏才及電流通過熔絲101流動(dòng)。圖18的熔絲斷開電路包含單個(gè)熔絲101;然而，可以提供多個(gè)熔絲以形成熔絲陣列。在此情形，可以為多個(gè)熔絲設(shè)置單個(gè)晶體管。作為選擇，可以為多個(gè)熔絲分別設(shè)置多個(gè)晶體管，其中它們的柵極接收選擇信號(hào)從而實(shí)現(xiàn)熔絲的選擇。晶體管102不必構(gòu)建為MOSFET。即，可以采用多個(gè)晶體管以提高斷開電流。此外，晶體管102能構(gòu)建為CMOS晶體管。作為選擇，可以引入鎖閉電路以產(chǎn)生多個(gè)斷開電流。當(dāng)然，可以采用具有高電流驅(qū)動(dòng)能力的雙極晶體管。可以引入脈沖發(fā)生器(未示出)以產(chǎn)生施加到熔絲101的與系統(tǒng)時(shí)鐘信號(hào)同步的脈沖。這里，可以使用分頻器(frequencydivider)來提高或降低時(shí)鐘頻率。此外，可以額外引入延遲電路以調(diào)節(jié)時(shí)序的同步。簡(jiǎn)言之，可以采用任何類型的電路，其每個(gè)都能向熔絲101施加連續(xù)脈沖。此外，可以使用用于探測(cè)關(guān)于熔絲101的斷開和非斷開狀態(tài)的斷開探測(cè)電路或者用于探測(cè)實(shí)現(xiàn)熔絲101斷開的最后施加的脈沖的序列號(hào)的電路。因此，可以改進(jìn)熔絲斷開電路以反饋斷開探測(cè)電路的輸出信號(hào)，從而當(dāng)探測(cè)到斷開狀態(tài)時(shí)停止施加脈沖。此功能可以以編程的方式實(shí)現(xiàn)。圖19示出了熔絲斷開電路的第二實(shí)例，其包括除了熔絲101還具有兩個(gè)輸入端子的AND電路103和晶體管102。AND電路103的輸出端子連接到晶體管102的柵極。圖19的熔絲斷開電路允許在斷開信號(hào)的ON周期(或者高水平周期)中時(shí)鐘信號(hào)(包括脈沖)連續(xù)施加到晶體管102的柵極；因此，脈沖相應(yīng)施加到熔絲101以斷開。例如，可以引入用于探測(cè)熔絲101的斷開和非斷開狀態(tài)的斷開探測(cè)電路或者用于探測(cè)實(shí)現(xiàn)斷開的最后施加的脈沖的序列號(hào)的電路。上述電路的輸出信號(hào)被反饋?zhàn)鳛閿嚅_信號(hào)，其水平變高直到熔絲斷開，且然后在熔絲斷開后變低。這允許脈沖連續(xù)施加到熔絲101直到斷開。AND電路103可以被邏輯電路或例如反相器、NAND電路、OR電路和NOR電路的邏輯電路組合所取代，以改進(jìn)施加到晶體管102柵極的脈沖。此外，可以引入產(chǎn)生各種斷開信號(hào)的可編程電路，因此向復(fù)雜圖案的熔絲10131施力。脈沖。圖20示出了熔絲斷開電路的第三實(shí)例，其構(gòu)建得類似于圖19的熔絲斷開電路，其中AND電路103的第一輸入端子接收斷開信號(hào)，且晶體管102的漏極電流被反饋回AND電路103的第二輸入端子，且AND電路103的輸出信號(hào)被施加到晶體管102的柵極。可以引入脈沖發(fā)生器(未示出)用于產(chǎn)生脈沖作為輸入到AND電路103的斷開信號(hào)。在上述中，在熔絲101與晶體管102的漏極之間的連接點(diǎn)處的電勢(shì)變高，直到熔絲101斷開。在這樣的高電平周期內(nèi)，包括在斷開信號(hào)內(nèi)的脈沖通過AND電路103被連續(xù)施加到晶體管102的柵極；因此，相應(yīng)的脈沖從晶體管102的漏極^皮反復(fù)施加到熔絲101。當(dāng)熔絲101斷開時(shí)，熔絲101與晶體管102漏極之間的連接點(diǎn)處的電勢(shì)變低。這樣的低電勢(shì)被反饋到AND電路103的第二輸入端子。這使得AND電路103的輸出信號(hào)與斷開信號(hào)無關(guān)地變低；因此，晶體管102的柵極被強(qiáng)制設(shè)為低。圖20的熔絲斷開電路具有優(yōu)勢(shì)，因?yàn)椴恍枰糜谔綔y(cè)熔絲101的斷開和非斷開狀態(tài)的斷開探測(cè)電路。即，熔絲斷開電路可以筒化結(jié)構(gòu)；因此，可以減小總芯片尺寸。此外，晶體管102不需要進(jìn)行復(fù)雜操作，其中它僅在熔絲101的非斷開狀態(tài)導(dǎo)通，且不需要在熔絲101的斷開狀態(tài)導(dǎo)通。這消除了對(duì)作為晶體管102的具有大4冊(cè)才及區(qū)的MOSFET充電的不必要的功^^。圖20的熔絲斷開電路設(shè)計(jì)得使在非斷開和斷開狀態(tài)中變高和變低的電勢(shì)直接反饋到AND電路103的第二輸入端子。可以額外引入用于穩(wěn)定電勢(shì)的穩(wěn)定電路或用于探測(cè)電勢(shì)的電勢(shì)探測(cè)電路，通過其電勢(shì)被反饋到AND電路103。此外，可以把電勢(shì)反饋到用于產(chǎn)生形成斷開信號(hào)的脈沖的脈沖發(fā)生器；因此，斷開信號(hào)例如根據(jù)低電勢(shì)而停止。在上述中，AND電路103可以被邏輯電路或例如反向器、NAND電路、OR電路和NOR電路的邏輯電路的組合所取代，從而改進(jìn)施加到晶體管柵極的脈沖。此外，可以引入產(chǎn)生各種類型斷開信號(hào)的可編程電路，因此向處于復(fù)雜圖案的熔絲101施加脈沖。圖21示出了熔絲斷開電路的第四實(shí)例，其中具有三個(gè)輸入端子的AND電路103用于晶體管102的柵極。類似于上述熔絲斷開電路，熔絲101與晶體管102的漏極之間的電勢(shì)保持為高，直到熔絲101斷開。在這樣的高電勢(shì)周期內(nèi)，AND電路103基于斷開信號(hào)和時(shí)鐘信號(hào)而向晶體管102的柵極提供脈沖；因此，相應(yīng)的脈沖從晶體管102的漏極被重復(fù)施加到熔絲101;因此，熔絲101最終斷開。當(dāng)熔絲101斷開時(shí)，電勢(shì)變低且被反饋到AND電路103的一個(gè)輸入端子，從而提供到晶體管102的柵極的AND電路103的輸出信號(hào)與斷開信號(hào)無關(guān)地被保持為低。在上述中，AND電路103可以被邏輯電路或例如反向器、NAND電路、OR電路和NOR電路的邏輯電路的組合所取代，從而改進(jìn)施加到晶體管柵極的脈沖。此外，可以引入產(chǎn)生各種類型斷開信號(hào)的可編程電路，因此向處于復(fù)雜圖案的熔絲101施加脈沖。脈沖不必與時(shí)鐘信號(hào)同步施加到熔絲101,該時(shí)鐘信號(hào)可以被系統(tǒng)的時(shí)鐘信號(hào)所取代?？梢砸敕诸l器以提高或降低時(shí)鐘頻率；或者可以引入調(diào)整時(shí)序同步的延遲電路。相應(yīng)于非斷開和斷開狀態(tài)而變高和變低的電勢(shì)不一定直接反饋到AND電路103。即，可以引入用于穩(wěn)定相應(yīng)于斷開和非斷開狀態(tài)的電勢(shì)的穩(wěn)定電路或用于探測(cè)該電勢(shì)的電勢(shì)探測(cè)電路，通過其電勢(shì)祐乂饋到AND電路103，因此穩(wěn)定其操作。作為選擇，電勢(shì)可以被反饋到用于產(chǎn)生形成斷開信號(hào)的脈沖的脈沖發(fā)生器，因此該斷開信號(hào)停止在斷開狀態(tài)中。圖22示出了熔絲斷開電路的第五實(shí)例，其中熔絲101被多個(gè)脈沖斷開，且其具有允許關(guān)于熔絲101的斷開的信息讀出的存儲(chǔ)器功能。與圖21的熔絲斷開電路相比，圖22的熔絲斷開電路還包括用于輸入信息讀出信號(hào)、時(shí)鐘信號(hào)和出現(xiàn)在熔絲ioi與晶體管102的漏極之間的電勢(shì)的AND電路132。在熔絲101斷開之前，熔絲101凈皮施加有驅(qū)動(dòng)電壓Vdd,/人而高電勢(shì)施加到AND電路132。當(dāng)具有高電平的信息讀出信號(hào)被施加到AND電路132上，AND電路132輸出與高電平的時(shí)鐘信號(hào)同步的高電平的信息信號(hào)。當(dāng)熔絲101斷開時(shí)，低電勢(shì)被施加到AND電路132,這依次輸出低電平的信息信號(hào)，即使當(dāng)信息讀出信號(hào)和時(shí)鐘信號(hào)均變高時(shí)。由于圖22的熔絲斷開電路允許關(guān)于熔絲101的斷開信息被輸出，AND電路103不需要包括關(guān)于斷開狀態(tài)的反饋。當(dāng)然，可以改進(jìn)圖22的熔絲斷開電路以包括關(guān)于斷開狀態(tài)的反饋。圖23示出了熔絲斷開電路的第六實(shí)例，其中釆用"m"個(gè)熔絲電路(例如包括熔絲Fuse-l、Fuse-2和熔絲Fuse-m以及晶體管Tr-l、Tr-2和Tr-m的熔絲電路lll、112和113)來構(gòu)建熔絲陣列，該熔絲陣列排列成矩陣形并通過熔絲選擇電路114適當(dāng)選擇；且信息讀出電路115讀出關(guān)于從m個(gè)熔絲電路中選擇出的每個(gè)熔絲電路的斷開信息。這里，熔絲陣列包括由Fuse-l、Fuse-2、...、和Fuse-m表示的m個(gè)熔絲。這允許n個(gè)&P中同時(shí)施加到每個(gè)熔絲Fuse-l、Fuse-2.....Fuse-m。如果m^n，可以減小電源電3各的負(fù)載，因?yàn)橐鹑劢z斷開所需的小電能；因此，可以使電路設(shè)計(jì)容易。與其中脈沖獨(dú)立施加到熔絲的常規(guī)電路相比，向熔絲施加脈沖的總時(shí)間可以減少到1/m。當(dāng)111=11/5時(shí)，電能的總量可以減少到簡(jiǎn)單電路所需的電能的1/5,因?yàn)閙個(gè)熔絲同時(shí)被脈沖斷開。因此，可以減小電源系統(tǒng)的負(fù)載，且可以使多個(gè)熔絲同時(shí)斷開；因此，與常規(guī)電路相比，總時(shí)間損失可以減少到1/m。接著，將參考圖24和圖25A-25E描述包括熔絲及其相關(guān)電路的半導(dǎo)體器件的制造方法。圖24是示出包括熔絲及其相關(guān)電路的CMOS集成電路的平面圖。該CMOS集成電路包括有源區(qū)、MOSFET的柵電極G、熔絲F、接觸孔、和導(dǎo)線，所有均形成在半導(dǎo)體村底表面上。圖25A到25E是沿圖24的線A-A所取的截面圖，其中依次進(jìn)行六個(gè)步驟以產(chǎn)生圖24的CMOS集成電路的結(jié)構(gòu)。如圖25A所示，進(jìn)行LOCOS方法以在半導(dǎo)體襯底的表面上形成場(chǎng)氧化物膜和柵氧化物膜，每個(gè)都具有預(yù)定厚度，其中形成p阱與MOSFET區(qū)相連，且形成與熔絲相連的n阱。例如，形成由SiN構(gòu)成的15nm厚的掩膜(未示出)以覆蓋半導(dǎo)體襯底的整個(gè)表面，該半導(dǎo)體襯底已經(jīng)預(yù)先被50nm厚的熱氧化物薄膜所覆蓋。該掩膜從選定區(qū)域中除去但仍保留在用于MOSFET形成的有源區(qū)中。該掩膜防止氧化物膜形成在半導(dǎo)體襯底的表面上。進(jìn)行高溫?zé)嵫趸瘉硌趸x定區(qū)域，掩膜從該區(qū)域除去，從而形成500nm厚的"厚"場(chǎng)氧化物膜。當(dāng)在場(chǎng)氧化物膜形成之后除去該掩膜時(shí)，基本上沒有氧化物膜形成在被SiN所構(gòu)成的掩膜所覆蓋的有源區(qū)中，但薄氧化物膜可以保留在有源區(qū)中。接著，應(yīng)用稀釋的氫氟酸以從用于MOSFET形成的有源區(qū)除去薄氧化物膜；然后，再次進(jìn)行熱處理以形成"薄，，柵氧化物膜。至于柵氧化物膜，例如可以采用使用氧化硅膜的單層結(jié)構(gòu)、使用具有高介電常數(shù)的預(yù)定材料的氧化硅膜和氮化硅膜的雙層結(jié)構(gòu)、或者使用氧化鉭膜和氧化硅膜的雙層結(jié)構(gòu)。可以采用三層結(jié)構(gòu)，其中氮化硅膜插入在兩層氧化硅膜之間，其中氮化硅膜可以被氮氧化硅(siliconoxidenitride)膜取代。可以通過在氮?dú)庵谢蛘甙∟Ox的氮?dú)獾幕旌蠚怏w中在預(yù)先形成的氧化物膜上進(jìn)行熱氮化而形成氮化硅膜。在氮化硅膜插入在兩層氧化硅膜之間的三層結(jié)構(gòu)的情形，通過等離子體激發(fā)CVD法或通過采用電子回旋共振(ECR)等離子體的CVD法，采用包括NOx、原硅酸四乙酯(TEOS)、氧(02)或臭氧(03)的混合氣體形成氮化硅膜(或氮氧化硅膜)。然后，在氧氛圍中對(duì)通過熱氮化和CVD方法形成的氮化物膜進(jìn)行熱氧化，因此產(chǎn)生其中氮化硅膜插入在兩層氧化物膜之間的三層結(jié)構(gòu)。而且，可以任意選擇形成具有高介電常數(shù)的柵絕緣膜的材料和厚度。如圖25A所示，關(guān)于熔絲F形成需要預(yù)先形成導(dǎo)電類型與半導(dǎo)體襯底的導(dǎo)電類型相反的阱；例如，n阱形成在p型半導(dǎo)體襯底中。由于n阱的形成，即使當(dāng)待斷開的熔絲F的加熱引起對(duì)半導(dǎo)體襯底的破壞時(shí)，也可以防止不期望的漏電流在半導(dǎo)體襯底中流動(dòng)。此外，熔絲F和場(chǎng)氧化物膜可以用作電容介電膜，其依次與半導(dǎo)體襯底形成非常小的電容。由于n阱的形成，可以避免不期望的朝熔絲F下的半導(dǎo)體襯底的電荷移動(dòng)。相反，p阱對(duì)于n型半導(dǎo)體襯底有效工作。圖25A示出了在有源區(qū)中n溝道MOSFET的形成。為了簡(jiǎn)化，圖25A沒有示出p溝道MOSFET的形成。當(dāng)然，本實(shí)施例的制造方法可以容易地應(yīng)用于p溝道MOSFET的形成或其他類型互補(bǔ)MOSFET(或CMOS電路)的形成。n溝道MOSFET和p溝道MOSFET兩者均可以包括在CMOS電路的結(jié)構(gòu)中，其中在場(chǎng)氧化物膜形成之前，具有兩種導(dǎo)電類型的阱預(yù)先形成在半導(dǎo)體襯底上。在p型硅襯底的情形，例如，對(duì)于p溝道MOSFET的形成而形成n阱。n溝道MOSFET和p溝道MOSFET的柵電極可以在多晶硅-金屬硅化物蝕刻之前通過相同的工藝形成。為了分別形成兩種導(dǎo)電類型的MOSFET,對(duì)于涉及低濃度區(qū)域的LDD形成和對(duì)于涉及用作源極和漏極的高濃度區(qū)形成的離子注入，需要^f吏用不同類型的離子雜質(zhì)。為了實(shí)現(xiàn)期望的閾值電壓，可以在圖25A所示的步驟中定義有源區(qū)之后引入預(yù)定濃度的雜質(zhì)到溝道區(qū)。作為選擇，可以引入適當(dāng)雜質(zhì)到相應(yīng)于n溝道MOSFET的柵電極或p溝道MOSFET的柵電極的預(yù)定區(qū)，因此改變柵電極的功函數(shù)(workfunction)。離子注入通常用于實(shí)現(xiàn)上述雜質(zhì)的引入。如圖25B所示，在第一多晶硅層形成之后，可以引入適當(dāng)雜質(zhì)到預(yù)定區(qū)(相應(yīng)于n溝道MOSFET的柵電極或者p溝道MOSFET的柵電極)。在上述中，場(chǎng)氧化物膜通過LOCOS法形成在硅襯底上，該方法可以改變?yōu)槠渌綦x方法例如關(guān)于有源區(qū)形成的STI(shallowtrenchisolation,淺溝槽隔離)法。在此情形，場(chǎng)氧化物膜可以通過熱氧化方法以外的適合于絕緣膜形成的各種方法形成。半導(dǎo)體襯底不必限制于硅襯底；因此，其可以通過采用包括SiGe和GaAs的IV-IV化合物形成。有源元件不必限制于MOSFET;因此，可以采用例如HEMT型、雙極型、和SIT型的有源元件。圖25B示出了多晶硅淀積工藝，其中多晶硅層通過CVD法淀積在半導(dǎo)體村底的整個(gè)表面上。多晶硅層采用SiH4(20%)和N2(80%)的混合氣體在200sccm流速、30Pa的壓力和600。C的溫度下形成。當(dāng)半導(dǎo)體襯底的溫度大大減少到上述溫度以下時(shí)，非晶硅生長取代多晶硅。然而，通過加熱半導(dǎo)體襯底，非晶硅結(jié)晶并轉(zhuǎn)變?yōu)槎嗑Ч?。因此，可以選擇性地采用非晶硅或多晶硅。多晶硅層的厚度從20nm到lOOOnm優(yōu)選從80nm到200nm變化。接著，在從800。C到900。C變化的預(yù)定擴(kuò)散溫度進(jìn)行雜質(zhì)擴(kuò)散工藝，從而以約1020cn^的預(yù)定雜質(zhì)濃度在多晶硅層上均勻地?cái)U(kuò)散磷。雜質(zhì)擴(kuò)散工藝可能意外地形成高濃度摻磷氧化硅膜，其采用緩沖的氫氟酸除去，因此實(shí)現(xiàn)多晶硅層表面的清潔。接著，在多晶硅層上淀積高熔點(diǎn)金屬硅化物層、金屬層、或金屬合金層。在高熔點(diǎn)金屬硅化物的淀積工藝中，例如，選擇諸如硅化鴒(WSix)的高熔點(diǎn)金屬硅化物并通過'踐射或CVD法淀積，從而以共形(conformal)的方式覆蓋多晶硅層及其相關(guān)部分(例如介電膜)。采用WSix耙進(jìn)行賊射，其組分可以任意確定。根據(jù)硅化物的性質(zhì)，"x"設(shè)定在1.5SxS3.5的范圍，優(yōu)選在2.0Sx^3.0的范圍。例如，在WSi2.7(即x=2.7)的情形，采用DC磁控管濺射設(shè)備在預(yù)定淀積條件下，即3mTorr壓力、30sccm的Ar氣流、200°C的襯底溫度和1150W的功率下進(jìn)^f亍濺射。淀積的厚度從25nm到500nm優(yōu)選從80nm到200nm變化。采用六氟化鎢(WF6)和硅烷(SiH4)的混合氣體進(jìn)行CVD方法從而根36據(jù)下面化學(xué)方程實(shí)現(xiàn)WSb的淀積。,6+2紐4~>歸2+6朋+//2采用MoSix、TiSix和TaSix形成高熔點(diǎn)金屬硅化物層。這里，采用組分任意確定的金屬硅化物形成濺射靶。通過使用高熔點(diǎn)金屬例如Mo、Ti、Ta、和W以及通過使用過渡金屬例如Co、Cr、Hf、Ir、Nb、Pt、Zr和Ni,高熔點(diǎn)金屬硅化物可以被預(yù)定的金屬或預(yù)定的金屬合金所取代。上述層可以被進(jìn)行熱處理從而引起與多晶硅層的反應(yīng)，因此通過硅化工藝形成金屬硅化物。在高熔點(diǎn)金屬硅化物層的淀積完成之后，在層間絕緣膜的形成之前進(jìn)行熱處理，因此減小熔絲和包括高熔點(diǎn)金屬珪化物的多晶硅硅化物柵電極的電阻。上述熱處理防止金屬硅化物和多晶硅層由于后續(xù)施加到金屬硅化物的熱處理例如由于在層間絕緣膜形成之后進(jìn)行的淬火熱處理而意外地;波此分離?？梢栽趶?00。C到1150。C優(yōu)選從900。C到1000。C變化的預(yù)定溫度下，采用擴(kuò)散爐或者通過快速熱退火(RTA)實(shí)現(xiàn)熱處理。對(duì)于擴(kuò)散爐，在從5分鐘到90分鐘優(yōu)選乂人15分鐘到30分鐘變化的預(yù)定時(shí)間周期內(nèi)進(jìn)^f亍熱處理。對(duì)于RTA，在從1秒到120秒優(yōu)選從5秒到30秒變化的預(yù)定時(shí)間周期內(nèi)進(jìn)行熱處理。在本實(shí)施例中，RTA在IIO(TC進(jìn)行IO秒。而且，熱處理在柵電極構(gòu)圖之后或與側(cè)分隔件的形成同時(shí)進(jìn)行。在熱處理完成之后，可以形成抗反射膜，其對(duì)于精細(xì)柵電極和熔絲的加工可能是需要的。當(dāng)然，不一定需要抗反射膜且因此在圖中未示出。具體地，對(duì)TiN或TiOxN(其中為氧元素設(shè)定的比例x從5atm%到30atm。/。優(yōu)選/人10atm。/。到15atm。/。變化)進(jìn)4亍淀積，乂人而形成厚度從10nm到100nm優(yōu)選從30nm到60nm變化的抗反射膜。即，通過使用DC磁控管濺射設(shè)備在濺射氣體(即Ar、N2和02的混合氣體)中進(jìn)行使用Ti靶的反應(yīng)'減射?？狗瓷淠p少在柵電極和熔絲表面上的硅化物元件上的光反射?？梢赃M(jìn)行光刻?？狗瓷淠た梢栽谏鲜鰺崽幚碇斑M(jìn)行；因此，抗反射膜在精細(xì)的柵電極和熔絲的處理完成之后被除去，然后，進(jìn)行熱處理。如圖25C所示，仍然保持未構(gòu)圖的一部分介電膜用作掩膜，從而在第一和第二多晶硅層和金屬(或金屬硅化物元件)上進(jìn)行構(gòu)圖，因此形成柵電極。在上述中，光致抗蝕劑應(yīng)用到高熔點(diǎn)金屬硅化物層的表面上；之后，該光致抗蝕劑被進(jìn)行選擇曝光然后被除去，因此留下覆蓋相應(yīng)于MOSFET的柵電極G和熔絲(以及導(dǎo)線M，未示出)的預(yù)定區(qū)域的預(yù)定光致抗蝕劑圖案。該光致抗蝕劑圖案用作蝕刻掩膜，從而通過使用ECR等離子體蝕刻設(shè)備(由日本的SumitomoMetalIndustryCo.制造)在下面的條件下進(jìn)行多晶硅-硅化物蝕刻。蝕刻氣體Ci+02氣體氣體流量25sccm,和11seem壓力約2mTorrRF功率40WRF頻率13.56MHz微波功率1400W微波頻率2.45GHz電才及溫度15。C到20°C結(jié)果，未被光致抗蝕劑圖案掩蓋的高熔點(diǎn)金屬硅化物層和多晶硅層被進(jìn)行選擇蝕刻，從而MOSFET的柵電極G、熔絲F、和導(dǎo)線M被同時(shí)形成。在多晶硅_硅化物和多晶硅蝕刻之后，光致抗蝕劑圖案從高熔點(diǎn)金屬硅化物層上除去。如圖25C所示，金屬硅化物層形成在多晶硅層上在覆蓋柵電極G、熔絲F和導(dǎo)線M的預(yù)定區(qū)域中，因此實(shí)現(xiàn)提供多晶硅-硅化物層和多晶硅-硅化物電極的特定結(jié)構(gòu)。接著，如圖25D所示，仍然保持未進(jìn)行上述構(gòu)圖的MOSFET的柵電極G用作掩膜，從而在有源區(qū)中形成具有LDD結(jié)構(gòu)的擴(kuò)散層。在有源區(qū)中，具有多晶硅-硅化物層的柵電極G用作掩膜，從而通過n型離子注入以自對(duì)準(zhǔn)方式形成LDD結(jié)構(gòu)。圖25D示出n溝道MOSFET的LDD結(jié)構(gòu)；當(dāng)然，關(guān)于p溝道MOSFET,該LDD結(jié)構(gòu)可以類似地形成。這允許通過在光刻中使用抗蝕劑掩膜把n型離子和p型離子獨(dú)立地注入到不同區(qū)域。不應(yīng)該對(duì)形成p溝道MOSFET的有源區(qū)以外的涉及不同元件和導(dǎo)線的區(qū)域進(jìn)行p型離子注入。這是因?yàn)閚型離子(例如磷)已在先摻雜進(jìn)MOSFET的柵電極G和熔絲F的多晶硅-硅化物層，因此它們的薄層電阻可能由于p型離子(例如硼)的注入而改變。圖25D沒有具體示出不使用掩膜在晶片的前側(cè)進(jìn)行n型離子注入；因此，n型離子注入到熔絲F上。這可能減小熔絲F的電阻從而使熔絲F容易斷開。200810176729.9說明書第37/60頁采用抗蝕劑圖案進(jìn)行p型離子注入，其中通過光刻形成相應(yīng)于用于p溝道MOS晶體管形成的有源區(qū)的開口，從而不注入p型離子到其他區(qū)域。如上所述，通過使用用作掩膜的抗蝕劑圖案采用限定的方式進(jìn)行p型離子注入。因此，對(duì)于p溝道MOSFET的LDD結(jié)構(gòu)進(jìn)行p型離子注入，其方式為在先注入到其上的n型離子被新注入到其上的p型離子所抵消。接著，如圖25E所示，對(duì)于源區(qū)和漏區(qū)形成高濃度的擴(kuò)散層，其方式為形成側(cè)壁分隔件從而以自對(duì)準(zhǔn)方式完成LDD結(jié)構(gòu)的形成，然后，#>據(jù)圖25D所示的上述工藝對(duì)MOSFET進(jìn)行構(gòu)圖和離子注入。通過使用實(shí)現(xiàn)絕緣膜淀積的CVD方法和反應(yīng)離子刻蝕(RIE)而形成該側(cè)壁分隔件。當(dāng)在實(shí)現(xiàn)LDD結(jié)構(gòu)的CVD執(zhí)行層上進(jìn)行回蝕以形成側(cè)壁分隔件時(shí)，實(shí)現(xiàn)電阻的多晶硅層的表面可能被稍微切掉從而引起電阻變化。上述缺陷可以通過適當(dāng)選擇抗反射膜的材料和厚度而解決，因此抗反射膜可以用作承受蝕刻的保護(hù)膜從而以高精度實(shí)現(xiàn)期望電阻。用作保護(hù)膜的抗反射膜可以通過選擇蝕刻在側(cè)壁分隔件形成之后除去?？狗瓷淠げ灰欢ǔヒ?yàn)槠浜穸扰c硅化物層厚度相比非常薄。即使抗反射膜部分保留不被除去，在制造工藝中也基本上沒有問題。在CMOS電路結(jié)構(gòu)的情形，進(jìn)行p型離子注入以形成用于源區(qū)和漏區(qū)的高濃度擴(kuò)散層，其中需要通過抗蝕劑構(gòu)圖防止p型離子注入到其他區(qū)域。這是因?yàn)楦邼舛入x子注入可以大大影響硅化物層的薄層電阻?？梢栽趫D25E所示的用于形成用作源區(qū)和漏區(qū)的高濃度擴(kuò)散層的離子注入之前或之后引入采用金屬硅化物的硅化物工藝。在此情形，可以基本上不改變圖25D所示的多晶硅-硅化物膜形成工藝而引入改進(jìn)的硅化物工藝。此外，可以在多晶硅-硅化物膜上形成具有減小的厚度的硅化物膜；且可以簡(jiǎn)單地進(jìn)行實(shí)現(xiàn)多晶硅形成的正常的硅化物工藝。當(dāng)改進(jìn)的硅化物工藝用于圖25D所示的多晶硅-硅化物膜形成工藝時(shí)，由預(yù)定材料構(gòu)成的反應(yīng)膜形成在擴(kuò)散層或多晶硅-硅化物膜上，該預(yù)定材料例如依賴于用在改進(jìn)的^5圭化物工藝中的預(yù)定金屬(例如Ti、Co、Ni和TiCo合金)的TiSix和CoSix。這里，因?yàn)閺念A(yù)先形成在下面的硅化物層的非常小的供應(yīng)，反應(yīng)膜可能不會(huì)充分生長或者可能厚度大大減小。因此，用于熔絲的多晶硅-硅化物膜可能《1起薄層電阻的小變化，且因此基本不改變施加有脈沖的熔絲的斷開特性。該硅化物工藝的優(yōu)點(diǎn)在于由于擴(kuò)散層減小的薄層電阻，MOS晶體管可以提高其驅(qū)動(dòng)能力，因此產(chǎn)生施加到熔絲的高能脈沖，而不改變晶體管的尺寸。當(dāng)正常的硅化物工藝應(yīng)用到圖25D所示的多晶硅-硅化物膜形成工藝以僅實(shí)現(xiàn)多晶硅形成(沒有硅化物形成)時(shí)，由硅化物材料例如TiSix和CoSix構(gòu)成的反應(yīng)膜形成在擴(kuò)散層和多晶硅-硅化物膜上。這建立了其中硅化物膜淀積在多晶硅膜上的多晶硅-硅化物結(jié)構(gòu)，其中形成在多晶硅膜上的金屬可以從其吸收Si以引起反應(yīng)，因此形成硅化物膜。因此，與由圖25B所示的正常工藝所形成的硅化物膜相比，硅化物膜的厚度和薄層電阻可能發(fā)生小變化。通過在反應(yīng)之前調(diào)節(jié)厚度和調(diào)節(jié)反應(yīng)溫度，可以調(diào)節(jié)用于熔絲的硅化物膜的薄層電阻。薄層電阻的變化可以通過調(diào)節(jié)晶體管的驅(qū)動(dòng)能力和通過相應(yīng)于熔絲電阻調(diào)節(jié)脈沖能量而吸收。圖25F示出了層間絕緣膜、接觸孔、W栓和金屬導(dǎo)線的形成。在圖25E所示的涉及側(cè)壁分隔件和擴(kuò)散層形成的工藝之后，進(jìn)行公知的涉及CMOS集成電路的制造工藝，從而接著形成層間絕緣膜、接觸孔、W栓(通過嵌入接觸孔而實(shí)現(xiàn))、和金屬線；最后，形成鈍化膜以保護(hù)形成在半導(dǎo)體器件表面的電路。具體地，依次淀積例如磷硅酸玻璃(PSG)和硼磷硅酸玻璃(BPSG)的預(yù)定材料以覆蓋MOS晶體管和熔絲，因此形成厚度從0.6ium到0.8pm變化的層間絕緣膜。然后，進(jìn)行光刻和干法刻蝕以在相應(yīng)于源區(qū)和漏區(qū)、MOS晶體管的柵電極、熔絲和多晶硅-硅化物線(未示出)的擴(kuò)散層的預(yù)定位置形成接觸孔。通過濺射或CVD方法形成由TiN或TiON/Ti構(gòu)成的附著層以覆蓋接觸孔和層間絕緣膜的內(nèi)部。具體地，形成附著層，其方式為形成厚度從5nm到50nm(優(yōu)選20nm)變化的Ti膜，且然后在Ti膜上淀積厚度從50nm到200nm(優(yōu)選100nm)變化的TiN膜。TiN膜可以被TiOxN膜所取代(這里氧元素的值x從5atm%到30atm%優(yōu)選從10atm%到15atm%變化)。Ti膜的淀積通過在下面條件下進(jìn)行濺射而實(shí)現(xiàn)。襯底溫度:150°CAr流量30sccm壓力3mTorr濺射功率1150W在Ti膜的淀積中優(yōu)選采用準(zhǔn)直濺射或長慢濺射(long-slowsputtering),因此可以在精細(xì)接觸孔底部形成具有足夠大厚度的Ti膜。CVD方法可以用于形成具有理想涂覆因子的Ti膜。附著層不必由上述材料構(gòu)成。即，它可以由例如TiW的高熔點(diǎn)金屬合金、金屬硅化物、金屬硅化物與例如TiN的金屬氮化物的組合、和高熔點(diǎn)金屬與其氮化物的組合(例如硼化物)構(gòu)成。在附著層的形成完成之后，可以在氮?dú)鈿夥障略趶?00。C到800。C變化的預(yù)定襯底溫度進(jìn)行從10秒到60秒預(yù)定時(shí)間的高速熱處理(例如快速熱退火(RTA))，以提高附著層的耐熱性和阻隔能力。然后，通過CVD方法形成由W栓構(gòu)成的導(dǎo)電層以覆蓋接觸孔和附著層的內(nèi)部部分。確定導(dǎo)電層的厚度使得每個(gè)接觸孔填充有導(dǎo)電材料。即，導(dǎo)電層的厚度設(shè)為填充有導(dǎo)電材料的接觸孔直徑的一半或以上。例如，當(dāng)接觸孔的直徑為約0.50|am時(shí)，導(dǎo)電層的厚度設(shè)為1.2倍至2.0倍大于半徑，且因此從300nm到500nm變化；優(yōu)選地，其設(shè)為1.4倍到1.6倍大于半徑且因此從350nm到400nm變化。由于導(dǎo)電層的厚度較小，回蝕(和用于其的器件)可以承受較小負(fù)載。從具有高蒸發(fā)壓力化合物例如WF6的預(yù)定材料中選擇導(dǎo)電材料。例如，可以在下面的條件下通過CVD方法實(shí)現(xiàn)鴒淀積。襯底溫度450°C氣體流量WF6/H2/Ar，且其組分為40/400/2250sccm壓力10kPa對(duì)導(dǎo)電材料進(jìn)行各向異性回獨(dú)，從而導(dǎo)電材料僅保留在接觸孔內(nèi)。具體地，通過干法蝕刻即反應(yīng)離子刻蝕(RIE)來實(shí)現(xiàn)各向異性回蝕，從而在下面的條件下附著層從導(dǎo)電層露出。氣體流量:SFg/Ar,其組分為30-140/40-140sccm(優(yōu)選110/90sccm)高頻功率450W壓力32Pa通過監(jiān)控發(fā)射出的光？+(其波長為704nm)的密度，換言之，通過探測(cè)差別變大的發(fā)射的光F+的強(qiáng)度增加而探測(cè)鎢蝕刻的完成?？梢赃M(jìn)行上述蝕刻直到附著層被從層間絕緣膜除去，因此該層間絕緣膜被暴露。此后，通過賊射、CVD法或鍍覆形成布線層以覆蓋附著層和接觸孔及W栓。此外，在真空條件下加熱布線層以根據(jù)需要進(jìn)行回流(reflow)處理。在下面條件下對(duì)由Al-Si或包括Al-S和Cu的Al合金構(gòu)成的布線層進(jìn)行濺射，以實(shí)現(xiàn)從100nm到1000nm(優(yōu)選500nm)變化的預(yù)定厚度。村底溫度200°CAr流量33sccm壓力2mTorr濺射功率9000W在布線層的形成完成之后，半導(dǎo)體襯底保持在真空條件下并在從400°C到550。C變化的預(yù)定溫度下被加熱從而進(jìn)行回流處理。布線層可以由Cu或Cu合金(例如Cu-Cr、Cu-Zr和Cu-Pd)取代A1或Al合金構(gòu)成，其中濺射靶變?yōu)镃u或Cu合金。在由Cu等構(gòu)成的布線層形成之前，形成導(dǎo)電壘層以直接覆蓋附著層和接觸孔以及W栓(此后稱為接觸栓)；然后，在例如導(dǎo)電壘層上形成布線層。壘層可以阻隔布線層的組元(例如Al)擴(kuò)散，因此l是高連4妾中的抗泄漏特性。壘層可以用作附著層，該附著層用于通過CVD方法的布線層形成；因此，可以進(jìn)一步提高可靠性。類似于附著層，壘層可以通過采用濺射連續(xù)淀積Ti層和TiN層(或TiON層)而形成。壘層不必由上述材料構(gòu)成；因此，可以使用例如TiW的高熔點(diǎn)金屬、金屬硅化物、金屬硅化物和例如TiN的金屬氮化物的組合、和例如鉭和氮化鉭的高熔點(diǎn)金屬與氮化物(或硼化物)的組合。在壘層的形成完成之后，為了提高壘層的耐熱性和阻隔特性，可以在氮?dú)鈿夥障略趶?00。C到800。C的預(yù)定溫度下進(jìn)行10秒到60秒的快速熱處理(例如RTA)。而且，可以與壘層的形成無關(guān)地在布線層上形成導(dǎo)電蓋層。該蓋層可以通過連續(xù)淀積7nm厚度的Ti層和40nm厚度的TiN層而形成。該蓋層具有各種功能，例如，其在光刻中防止光反射，其防止布線層的氧化，且其防止布線層組元(例如A1)的擴(kuò)散。布線層被通過光刻和干法刻蝕進(jìn)行構(gòu)圖，然后被連接到接觸栓和接觸端子(未示出)。壘層和蓋層兩者與布線層一起被進(jìn)行構(gòu)圖，因此形成布線圖案。取代地，進(jìn)行鑲嵌法以在熔絲上形成通孔栓和導(dǎo)線；或者進(jìn)行雙鑲嵌法以同時(shí)形成它們。關(guān)于接觸和導(dǎo)線的處理與熔絲特性無關(guān)。此后，通過CVD法形成用作表面保護(hù)膜的鈍化膜以覆蓋上述所有層。具體地，通過連續(xù)淀積厚度從50nm到200nm變化優(yōu)選100nm的NSG膜或SiCM莫和厚度從600nm到1200nm變化優(yōu)選1000nm的SiN膜或SiON膜而形成厚度從0.8|um到1.4|um變化優(yōu)選1.1jum的鈍化層。然后，對(duì)壓焊點(diǎn)進(jìn)行霍爾工藝，該壓焊點(diǎn)相應(yīng)于用于與外部器件建立連接的連接端子，并通過光刻和干法刻蝕在鈍化膜上刻劃限定芯片分割的線。這樣，可以完成制造模擬MOS集成電路。如上所述，本實(shí)施例提供具有多晶硅-硅化物結(jié)構(gòu)的半導(dǎo)體器件，其中具有預(yù)定厚度的金屬硅化物淀積在多晶硅層上，該多晶硅-硅化物結(jié)構(gòu)與MOS晶體管的柵電極的厚度和材料相匹配。圖26示出了每個(gè)都采用第二多晶硅層或第二多晶硅-硅化物層形成的熔絲，該第二多晶硅-硅化物層具有由第二多晶硅層和第二金屬硅化物層構(gòu)成的雙層結(jié)構(gòu)。在此情形，圖25A到25F所示的制造方法被部分改進(jìn)，從而關(guān)于層間絕緣膜的形成和構(gòu)圖稍微改變熱處理溫度和雜質(zhì)注入。即，淀積第二高熔點(diǎn)金屬硅化物膜，然后，在第二層間絕緣膜的形成之前進(jìn)行熱處理，其中必須限制溫度范圍以減小采用高熔點(diǎn)金屬硅化物的多晶硅-硅化物4冊(cè)電極的電阻和熔絲電阻?？梢栽趶?00。C到1000。C優(yōu)選從700。C到950。C變化的預(yù)定溫度采用擴(kuò)散爐或通過RTA進(jìn)行熱處理，當(dāng)采用擴(kuò)散爐時(shí)，在從5分鐘到90分鐘優(yōu)選從10分鐘到30分鐘變化的預(yù)定時(shí)間周期內(nèi)進(jìn)行熱處理。作為選擇，在從1秒到120秒優(yōu)選從5秒到30秒變化的預(yù)定時(shí)間周期內(nèi)進(jìn)行RTA。在下面描述中，RTA在850。C下進(jìn)行10秒。由于已經(jīng)進(jìn)行雜質(zhì)注入以形成用于MOS晶體管的LDD結(jié)構(gòu)，由于高溫?zé)崽幚砘蛘唛L時(shí)間熱處理可能在雜質(zhì)濃度分布中發(fā)生變化。這導(dǎo)致對(duì)于MOS晶體管不能獲得期望特性的缺點(diǎn)。上述用于第一層間絕緣膜的BPSG可以在低溫下容易地流動(dòng)；且這可能由于熱處理而引起不期望的表面形狀變形。因此，在第二高熔點(diǎn)金屬硅化物膜的淀積完成之后進(jìn)行的熱處理需要對(duì)于溫度和時(shí)間的密切關(guān)注。由于上述原因，優(yōu)選采用RTA，因?yàn)镽TA在短時(shí)間內(nèi)完成熱處理并實(shí)現(xiàn)關(guān)于溫度分布的精確管理。當(dāng)然，可以省略熱處理以避免不期望的第二多晶硅-硅化物層的薄層電阻的增加。此外，可以省略用于LDD結(jié)構(gòu)和源區(qū)及漏區(qū)形成的雜質(zhì)注入。在此情形，由于缺少雜質(zhì)注入，多晶硅-硅化物的薄層電阻可以稍微增加。這可能需要一些關(guān)于晶體管驅(qū)動(dòng)能力、脈沖能量和熔絲電阻的調(diào)整，其中熔絲每個(gè)都可以正常斷開。如圖26所示，通過使用第一多晶硅-硅化物膜而形成第一熔絲，該第一多晶硅-硅化物膜是與MOS晶體管的柵電極的形成同時(shí)形成的；然后，通過使用形成在第一層間絕緣膜上的第二多晶硅層或第二多晶硅-硅化物膜而形成第二熔絲。可能在第一多晶硅-硅化物膜(或第一多晶硅膜)與第二多晶硅-硅化物膜(或第二多晶硅膜)之間形成電容。當(dāng)僅采用多晶硅形成第二熔絲時(shí)，可能在同一層中形成電阻器。而且，可以采用包含電阻和電容的第n個(gè)多晶硅層形成熔絲，該第n個(gè)多晶硅層是通過用于例如模擬LSI器件和DRAM等每個(gè)都采用多個(gè)多晶硅層的各種器件的公知制造工藝而形成的。此外，可能建立多晶硅-硅化物結(jié)構(gòu)，其中在第n個(gè)多晶硅層上形成硅化物層。在圖26的結(jié)構(gòu)中，第二熔絲通過靠近MOS晶體管的漏極形成的接觸栓直接連接到下面的多晶硅層。這不是限制；因此，第二熔絲可以通過上面的通孔栓連接到MOS晶體管的漏極。這里，鑲嵌工藝用于形成第二熔絲；且進(jìn)行雙鑲嵌工藝以同時(shí)形成上通孔栓和導(dǎo)線。當(dāng)然第一和第二熔絲可以直接連接在一起，或者其預(yù)定端子可以簡(jiǎn)單地連接在一起。當(dāng)?shù)谝缓偷诙劢z設(shè)計(jì)為具有不同斷開特性時(shí)，它們可以用作存儲(chǔ)器，其中可以寫入二進(jìn)位信息。圖27示出了多層結(jié)構(gòu)，其中采用多個(gè)多晶硅層或多個(gè)多晶硅-硅化物層形成熔絲。通過上述涉及圖26所示的第二多晶硅層或第二多晶硅-硅化物層中的熔絲形成的工藝，通過使用多層而實(shí)現(xiàn)了熔絲陣列的垂直形成，其中多個(gè)熔絲水平排列。這里，進(jìn)行上述STI(淺溝槽隔離)以實(shí)現(xiàn)元件隔離，其中通過上述硅化物工藝形成晶體管。具體地，采用與柵電極相同的材料通過相同的硅化物工藝制造第一熔絲陣列。類似地，第二熔絲陣列和第三熔絲陣列每個(gè)都通過上述圖26所示的工藝形成并依次且垂直地排列在第一熔絲陣列上。當(dāng)然，可以形成自由確定的預(yù)定數(shù)目的熔絲陣列。3.第三實(shí)施例第三實(shí)施例_沒計(jì)為避免向熔絲施加脈沖以斷開它們所引起的熱對(duì)層間絕緣膜的物理破壞，并減小施加到層間絕緣膜(即外覆的絕緣膜)的熱應(yīng)力，因此可能抑制在外覆的絕緣膜中的脫氣，并可能防止裂縫形成在施加的絕緣膜中，并防止外覆的絕緣膜被變形。在詳細(xì)描述第三實(shí)施例之前，將與第二實(shí)施例的操作原理相比較，簡(jiǎn)單描述其操作原理。第二實(shí)施例涉及三種方法(A)、(B)和(C),其中第三實(shí)施例包括如下補(bǔ)充解釋對(duì)于方法(B)，可以說斷開能量被分割以產(chǎn)生每個(gè)都具有非常小能量的脈沖，通過其熔絲不能在有限時(shí)間長度內(nèi)斷開。這可以表示電流A的下限，由Amin表示；因此，A，(l)，A，(2)，…,A，(n)〉A(chǔ)min,且A，(l)+A，(2)+...+A，(n)>n*Amin。這也表示E，(l)=E*A，(l)/A>E*Amin/A,E，(2)=E*A，(2)/A>E*Amin/A,…，且E，(n)=E*A，(n)/A>E*Amin/A。在其中電流除m的方法(C)中，需要被分割的電流高于下限Amin。此外，第三實(shí)施例也涉及如下的方法(D):(D)在有助于減小脈沖寬度、電流和電壓的方法(A)和(B)或方法(C)的組合情形中，不必使用n和m均勻分割斷開能量，而是可以以連續(xù)的方式分割，其中脈沖之間的時(shí)間間隔可以任意確定。而且，應(yīng)用于第三實(shí)施例的熔絲斷開方法與圖16A和16B所示的應(yīng)用于第二實(shí)施例的熔絲斷開方法相同；因此，沒有給出重復(fù)的描述。此外，第三實(shí)施例也涉及表l，表1已經(jīng)在之前結(jié)合第一實(shí)施例描述了；因此，沒有給出重復(fù)的描述。參考之前結(jié)合第二實(shí)施例描述的圖17，隨著熔絲斷開時(shí)間以連續(xù)方式改變，可能不是所有熔絲都在2000ms累積時(shí)間內(nèi)^皮2.1V的電壓和35mA的電流斷開。這表示在預(yù)定條件下使用脈沖的熔絲斷開操作可能不能在有限時(shí)間內(nèi)完成。因此，需要引入上述電流下限Amin,其可以通過在由多晶珪構(gòu)成的熔絲上進(jìn)行的電測(cè)試而可靠地估計(jì)而設(shè)為大約30mA，其中電阻器和導(dǎo)線也由多晶硅構(gòu)成。第三實(shí)施例還涉及圖18和22所示的熔絲斷開電路，先前已結(jié)合第二實(shí)施例描述了該電路；因此，沒有給出重復(fù)的描述。接著，將詳細(xì)描述根據(jù)第三實(shí)施例的制造方法。圖28是示出CMOS集成電路的平面圖，其包括有源區(qū)、MOS晶體管的柵電極G、熔絲F、接觸孔和導(dǎo)線。第三實(shí)施例的制造方法基本上類似于結(jié)合圖25A到25D的第二實(shí)施例的制造方法；因此，沒有給出重復(fù)的描述。當(dāng)然，圖25A到25D是沿第三實(shí)施例中的圖28中的線A-A所取的截面圖。對(duì)于圖25B的圖示，第三實(shí)施例與第二實(shí)施例不同，從而在下面條件下通過使用DC磁控管濺射設(shè)備實(shí)現(xiàn)高熔點(diǎn)金屬硅化物層的淀積。濺射靶對(duì)于WSix的組分因子x設(shè)為2.7壓力8mTorrAr流量30sccm襯底溫度150°C功率2000W可以根據(jù)需要進(jìn)行化學(xué)機(jī)械拋光(CMP)以實(shí)現(xiàn)層間絕緣膜表面的平整化。在此情形，形成在層間絕緣膜的平面表面上的熔絲的斷開特性不變化，斷開特性的變化可能由于不規(guī)則而發(fā)生。此外，上述平整化在接觸孔、熔絲和導(dǎo)線的精細(xì)加工方面是有利的。具體地，可以采用厚度減小的抗蝕劑實(shí)現(xiàn)精細(xì)加工；可以增加曝光容度；且可以減小涉及蝕刻的分散。優(yōu)選進(jìn)行CMP的BPSG膜具有足夠大的厚度以防止下PSG膜暴露于表面。此外，可能防止可以形成在LOCOS氧化物膜的小突起上的多晶硅-硅化物由于CMP而暴露于表面；因此，可能避免上導(dǎo)線層與熔絲之間的短路；且可以消除由于相關(guān)膜的小厚度而導(dǎo)致的寄生電容。此外，可能防止PSG膜厚度由于CMP中PSG和BPSG膜的拋光因子之間的差異以及CMP后用于消除拋光液的化學(xué)清潔中PSG與BPSG的蝕刻因子之間的差異而減小。要求CMP不暴露BPSG膜到表面，即使當(dāng)層間絕緣膜的厚度變得基本為零。例如，對(duì)于100nm厚度的PSG膜和900nm厚度的BPSG膜，由CMP實(shí)現(xiàn)的拋光厚度設(shè)為400nm。這里，BPSG膜的最小厚度依賴于阱與LOCOS氧化物膜的突出之間的高度差，其中優(yōu)選從100nm到200nm變化。類似于第二實(shí)施例，通過連續(xù)淀積Ti膜和TiN膜形成附著層。在第三實(shí)施例中，Ti膜通過在下面條件下濺射形成。賊射耙Ti村底溫度150°CAr流量r15sccm壓力4mTorr濺射功率1150W對(duì)于附著層的形成，可以使用其他材料，比如，例如TiW的高熔點(diǎn)金屬合金、例如TiSix的金屬硅化物、金屬硅化物和例如TiNx的金屬氮化物(或氮氧化物)的組合、和高熔點(diǎn)金屬例如Ta/TaNx與氮化物(或氮氧化物或硼化物)的組合?？梢酝ㄟ^在下面條件下進(jìn)行濺射而實(shí)現(xiàn)TiNx膜或TiOxNy膜的淀積。賊射耙Ti村底溫度150°CAr/N2流量40/85sccm壓力4mTorr濺射功率1100W可以通過允許具有足夠大厚度的TiN(或TiON)膜形成在接觸孔底部的準(zhǔn)直'踐射或長慢賊射實(shí)現(xiàn)TiN膜的淀積，因此實(shí)現(xiàn)高性能壘膜的形成。對(duì)于TiON膜的形成，上述條件稍微改變到Ar/N2/02流量30/10/85sccm。此外，通過將賊射耙從Ti變?yōu)門a,可以根據(jù)上述方法而形成高熔點(diǎn)金屬膜(由Ta構(gòu)成)及其氮化物膜或氮氧化物膜(例如TaNx、TaOxNy)。對(duì)于導(dǎo)電層材料，可以選擇具有高蒸發(fā)壓力的化合物例如WF6的金屬。例如，在下面條件下實(shí)現(xiàn)鎮(zhèn)(W)的成核。襯底溫度430°C氣體流量WF6/SiH4為7-20/4sccm壓力4Torr時(shí)間30-50秒此外，鴒(W)層的形成是在下面條件下實(shí)現(xiàn)的。襯底溫度450°C氣體流量WF6/H2/Ar為80/7/20sccm壓力50-80Torr形成速度每分鐘0.3|am到0.5|im接著，對(duì)導(dǎo)電層進(jìn)行各向異性回蝕，因此其僅留在接觸孔上。即，在各向異性蝕刻條件下在導(dǎo)電層上進(jìn)行干法蝕刻以暴露附著層。具體地，采用石茲性微波等離子體蝕刻機(jī)在下面條件下進(jìn)行干法蝕刻。氣體流量SF6為140sccm高頻偏置功率200W壓力270Pa襯底溫度30°C通過監(jiān)控F+光發(fā)射強(qiáng)度(在704nm波長)而探測(cè)鎢蝕刻的完成，其中當(dāng)F+光發(fā)射強(qiáng)度變大(或者其微分值變大)時(shí)探測(cè)?？梢赃M(jìn)行鴒蝕刻直到附著層從層間絕緣膜移去，因此層間絕緣膜暴露在表面?？梢圆捎闷渌椒ɡ玷偳斗ê碗p鑲嵌法形成附著層和導(dǎo)線層。在此情形，通過濺射、CVD法或鍍覆而形成附著層和接觸栓；然后，通過CMP法除去不期望的附著層的部分和不期望的栓材料；因此，可以把栓嵌入接觸孔。對(duì)于被進(jìn)行鑲嵌法的接觸孔材料，可以取代高熔點(diǎn)金屬例如W而采用Al或Al合金例如Al-Si和Al-Si-Cu,或者可以采用Cu或Cu合金例如Cu-Cr、Cu-Zr、Cu-Ag和Cu-Pd。可以根據(jù)需要在CMP之前引入預(yù)處理，其中具有附著層和接觸栓的半導(dǎo)體村底^皮進(jìn)行熱處理、回流處理和平坦化。在上述中，接觸孔和壘金屬是在類似于W栓形成的預(yù)定條件下形成的；此后，通過在下面條件下的賊射形成上述層濺射靶Al-Si合金襯底溫度200°CAr流量33sccm壓力2mTorr濺射功率900W如上所述，在栓材料的形成完成之后，在真空條件下，在從400。C到550。C的預(yù)定溫度下對(duì)半導(dǎo)體村底進(jìn)行熱處理和回流處理；因此，可以完成接觸孔的嵌入。對(duì)于栓材料，可以采用Cu或Cu合金例如Cu-Cr、Cu-Zr和Cu-Pd，其中濺射靶變?yōu)镃u或Cu合金。當(dāng)然，可以在Cu或Cu合金上進(jìn)行鍍覆。接著，將詳細(xì)描述形成和構(gòu)圖第二多晶硅層和第二金屬層(由金屬硅化物構(gòu)成)。用作熔絲和導(dǎo)線的第二多晶硅層和第二金屬層在上述層間絕緣膜和接觸栓上形成并進(jìn)行構(gòu)圖。在上述中，通過圖25B和25C所示的上述工藝進(jìn)行多晶硅淀積；因此，不給出重復(fù)的描述。首先，將給出關(guān)于第二多晶硅層和第二金屬層(由金屬硅化物構(gòu)成)的形成和結(jié)構(gòu)的描述。由于熔絲的變化，可能形成第二多晶硅層或第二金屬層作為熔絲和導(dǎo)線的基礎(chǔ)。當(dāng)僅形成第二多晶硅層時(shí)，熔絲和導(dǎo)線的電阻可能增加；然而，可以減小第二多晶硅層的厚度。這樣的優(yōu)點(diǎn)是熔絲可以形成為多層。當(dāng)僅形成第二金屬層時(shí)，可能減小第二金屬層的厚度并減小熔絲和導(dǎo)線的電阻。減小熔絲電阻的優(yōu)點(diǎn)在于產(chǎn)生用于熔絲的斷開電流的晶體管的驅(qū)動(dòng)能力可以減小；因此可以提高集成度并減小電功耗。此外，形成順序可以改變；即，可以在第二金屬層上形成第二多晶硅層。這減小了與嵌入在下面的接觸孔內(nèi)的栓的接觸電阻；因此，可以進(jìn)一步減小熔絲和晶體管之間的導(dǎo)線電阻?？梢砸肴龑咏Y(jié)構(gòu)，其中第二多晶硅層夾在上下金屬層(或金屬硅化物層)之間。在此情形，上下金屬層每個(gè)都以約1/2的因子減小厚度，而第二多晶硅層的厚度不變。這樣的優(yōu)點(diǎn)在于可以不增加總厚度(或不形成不期望的階梯差異)而實(shí)現(xiàn)恒定的熔絲電阻。上述是有利的，因?yàn)槠淇梢詼p小與嵌入在下接觸孔內(nèi)的栓之間的接觸電阻；且其可以減小與嵌入在上通孔內(nèi)的栓之間的接觸電阻?？梢愿鶕?jù)熔絲的斷開特性而為每個(gè)第二多晶硅層和第二金屬層(或第二金屬合金層或第二高熔點(diǎn)金屬硅化物層)選擇期望的淀積厚度。例如，取決于薄層電阻(即熔絲電阻)與斷開特性之間的關(guān)系的第二多晶硅層的厚度從50nm到500nm優(yōu)選從100nm到300nm變化。第二高熔點(diǎn)金屬硅化物層(或第二金屬層或第二金屬合金層)的厚度從50nm到500nm優(yōu)選從100nm到300nm變化。當(dāng)允許熔絲電阻根據(jù)晶體管驅(qū)動(dòng)能力而增加時(shí)，優(yōu)選第二高熔點(diǎn)金屬硅化物層與第二多晶硅層相比厚度減d、。這是因?yàn)榈诙呷埸c(diǎn)金屬硅化物層與第二多晶硅層相比具有非常高的熔點(diǎn)，且因此非常難以由熱應(yīng)力斷開。第二高熔點(diǎn)金屬硅化物層由預(yù)定材料例如高熔點(diǎn)金屬硅化物(例如WSix、TiSix、TaSix和MoSix)和過渡金屬(例如NiSix、CoSix和CrSix)通過濺射或CVD法構(gòu)成。在上述中，采用Wsix(其中組分因子x基于金屬硅化物的特性而在1.5Sx^3.5優(yōu)選2.(^x^3.0的范圍變化)的濺射耙進(jìn)行濺射。下面描述是把WSi的組分因子x設(shè)為2.7而進(jìn)行的。上述第二高熔點(diǎn)金屬硅化物層可以由第二金屬層或第二金屬合金層所取代，其中可以采用高熔點(diǎn)金屬例如Mo、Ti、Ta和W，過渡金屬例如Co、Cr、Hf、Ir、Nb、Pt、Z和Ni，以及由上述金屬構(gòu)成的合金。而且，例如可以通過熱處理而基于與多晶硅層的反應(yīng)而形成金屬硅化物。在多晶硅層形成完成之后進(jìn)行熱處理。即，在層間絕緣膜形成之前和高熔點(diǎn)金屬硅化物的淀積之后進(jìn)行熱處理，因此減小熔絲和采用高熔點(diǎn)金屬硅化物的多晶硅-硅化物柵電極的電阻。上述熱處理避免了由施加到金屬硅化物上的熱處理例如由施加到層間絕緣膜上的淬火熱處理所導(dǎo)致的金屬硅化物與多晶硅之間的分離?？梢圆捎脭U(kuò)散爐或通過RTA而進(jìn)行上述熱處理。例如，RTA分別在950°C、1000°C、1050°C、1100。C和1150。C進(jìn)行十秒，以:探測(cè)熔絲的平均初始電阻與斷開特性(即實(shí)現(xiàn)熔絲完全斷開的斷開電流)之間的關(guān)系。結(jié)果在表2中示出，表2示出了把950°C測(cè)量的平均電阻和斷開電流各自作為參考值"100"時(shí)的相對(duì)估值。表2<table>tableseeoriginaldocumentpage50</column></row><table>上述結(jié)果示出采用硅化物薄膜的熔絲的平均初始電阻隨著RTA溫度降低而增加。通過向具有在5V下驅(qū)動(dòng)的MOS晶體管的熔絲施加斷開電流而測(cè)量的關(guān)于斷開特性的估計(jì)，小的斷開電流可以實(shí)現(xiàn)熔絲斷開。具體地，熔絲的平均初始電阻隨著RTA溫度從IIOO"C降低到900。C而線性增加。相反，斷開電流隨著RTA溫度從IIO(TC降低到95(TC而降低，其中其降低速率在950。C與900。C之間的范圍內(nèi)變低，在該范圍內(nèi)斷開電流可隨著RTA溫度的降低而緩慢降低。估計(jì)斷開電流的降低速率在900。C或以下的RTA溫度變低。隨著熔絲平均初始電阻的增加，晶體管可能承受高負(fù)載；因此，它們可能不會(huì)一直能夠產(chǎn)生引起熔絲斷開所需的斷開電流。換言之，當(dāng)具有預(yù)定驅(qū)動(dòng)能力(即預(yù)定尺寸)的MOS晶體管用于熔絲斷開電路時(shí)，熔絲電阻減小是有利的。這允許熔絲被由小尺寸晶體管所產(chǎn)生的相對(duì)低的斷開電流所斷開，這依次提高了集成度并減少了制造成本。晶體管性質(zhì)取決于由熱處理導(dǎo)致的擴(kuò)散；因此，優(yōu)選熱處理在相對(duì)低的溫度下進(jìn)行。特別是，1000。C或以上的熱處理可以大大改變?cè)谌劢z退火之前形成的晶體管擴(kuò)散層中的雜質(zhì)分布；因此，難以保持期望的晶體管特性。由于上述從晶體管產(chǎn)生的限制，優(yōu)選RTA溫度低于950°C。如上所述，優(yōu)選才艮據(jù)熔絲的初始電阻、斷開電流、和晶體管所需的條件，在950。C或以下的預(yù)定溫度進(jìn)行RTA。根據(jù)施加到金屬硅化物的RTA的效果，溫度可以優(yōu)選從60(TC到950。C變化。根據(jù)避免由淬火熱處理所導(dǎo)致的分離的效果，溫度可以優(yōu)選從80(TC到950。C變化。RTA進(jìn)行1秒到120秒，優(yōu)選5秒到30秒。下面描述是通過進(jìn)行10秒RTA而進(jìn)行的。通過使用過渡金屬或它們的硅化物，可以進(jìn)一步降低溫度。即，優(yōu)選在從400。C到800。C優(yōu)選從450。C到600。C的預(yù)定溫度下進(jìn)行1秒到120秒優(yōu)選從5秒到30秒的RTA。當(dāng)采用CoSi2時(shí)，可以在550。C進(jìn)行10秒的RTA?？梢栽陬愃朴赗TA的條件下采用擴(kuò)散爐進(jìn)行熱處理，在該條件下，根據(jù)克服淬火熱處理的抗分離效果而在從600。C到950。C優(yōu)選從800。C到950°C的預(yù)定溫度進(jìn)行5分鐘到90分鐘優(yōu)選15分鐘到30分鐘。采用過渡金屬降低溫度；因此，在400-800。C進(jìn)行熱處理5-30分鐘，優(yōu)選在450-600。C進(jìn)行5-10分鐘。可以在柵電極構(gòu)圖之后、用于側(cè)壁分隔件的氧化物膜的形成之后、或側(cè)壁分隔件的形成之后進(jìn)行上述熱處理。在熱處理之前或之后，可以通過構(gòu)圖形成處理具有微小尺寸的熔絲所需的抗反射膜。當(dāng)然，不是一直需要形成該抗反射膜。該抗反射膜是通過淀積TiN或TiOxN(其中氧的組分因子x從5atm%到30atm%變化，厚度從10nm到100nm優(yōu)選從30nm到60nm變化)而形成的。通過采用例如DC^f茲控濺射設(shè)備、采用濺射氣體(相應(yīng)于Ar、N2和02的混合物)的反應(yīng)賊射法實(shí)現(xiàn)淀積。而且在金屬層的形成完成之后，可以通過施加到TiO膜或TiON膜的熱處理而進(jìn)行硅化物反應(yīng)?？狗瓷淠そ档陀扇劢z表面上的硅化物元件所引起的反射光，其中可以進(jìn)行實(shí)現(xiàn)精細(xì)加工的光刻?？梢栽谌劢z的構(gòu)圖之后通過蝕刻除去抗反射膜。在抗反射膜除去的基礎(chǔ)上，可以穩(wěn)定熔絲的斷開特性并減小斷開電流。接著，將詳細(xì)描述側(cè)壁分隔件和第二層間絕緣膜的形成。首先，形成用作側(cè)壁分隔件的絕緣膜以覆蓋熔絲；然后，通過各向異性蝕刻除去絕緣膜的平面部分；因此，可以在熔絲的側(cè)壁上形成具有漸縮形狀的側(cè)壁分隔件。側(cè)壁分隔件的厚度決定熔絲的加熱部分與SOG膜之間的距離，其中熱絕緣效果隨著厚度變大而變高，這依次增加干法刻蝕中的負(fù)載。因此，優(yōu)選厚度/人150nm到700nm優(yōu)選/人200nm到500nm變化。實(shí)現(xiàn)共形覆蓋的絕緣膜可能有利于增加側(cè)壁分隔件的厚度，其中氧化物膜、氮膜或氮氧化物膜可以通過適合于LP-TEOS和PL-TEOS的預(yù)定方法形成。此外，可以形成含氟的絕緣膜(例如氧化物膜和氮氧化物膜)和偏壓(bias)CVD絕緣膜?？梢赃x擇各種材料用于側(cè)壁分隔件的形成。選擇用于側(cè)壁分隔件的形成且不同于形成在層間絕緣膜表面上的絕緣膜的材料的預(yù)定材料可以提高蝕刻的可執(zhí)行性。例如，LP-TEOS氧化物膜(其中TEOS代表原硅酸四乙酯，即Si(OC2H5)4在下面條件下形成。襯底溫度700°C材料氣體TEOS/02是60/0-5sccm反應(yīng)腔壓力0.25Torr厚度350nm可以以類似的方式通過使用40/400sccm的SiH2Ci2/NH3(或NH3+N2)的材料氣體而形成氮化物膜。PL-TEOS膜在下面條件下形成。襯底溫度400°C材料氣體TEOS(每分鐘1.8cc以液體供應(yīng))和02(8000sccm)反應(yīng)腔壓力2,5Torr等離子體功率1000W厚度450nm以類似方式通過使用TEOS(每分鐘1.8cc以液體供應(yīng))和02或N2((8000-x)sccm)的材料氣體而形成氮氧化物膜，其中x從0sccm到5000sccm變化。通過在下面條件下采用平行板型等離子體蝕刻機(jī)對(duì)上述絕緣膜進(jìn)行各向異性蝕刻以在熔絲的側(cè)壁上形成側(cè)壁分隔件。蝕刻氣體27/4/88sccm的CHF3/02/He壓力2TorrRF功率450W由于氧化物膜，蝕刻在側(cè)壁分隔件的形成完成之后停止，其中基本上沒有氧化物膜保留在平面表面上。沒有提供具體圖示，但優(yōu)選氧化物膜可以與蝕刻無關(guān)地部分保留在平面表面上，從而不擴(kuò)大由于絕緣膜的過度蝕刻導(dǎo)致的階梯差。采用平行板型等離子體蝕刻^l在0.1Torr的壓力和400W的RF功率下對(duì)上述氮化物膜進(jìn)行蝕刻。這里，蝕刻在側(cè)壁分隔件的形成完成之后停止，其中平面部分的厚度變得基本為零。作為選擇，通過在平面表面上部分留下絕緣膜而停止蝕刻。接著，形成第一絕緣層(例如氧化物膜、氮氧化物膜、或含氟絕緣膜)以覆蓋側(cè)壁分隔件。通過增加其厚度，第一絕緣膜的厚度在熱絕緣方面得以改進(jìn)，這依次限定了熔絲的加熱部分與SOG膜之間的距離。然而，具有大厚度的第一絕緣膜增加了處理中的負(fù)載且還增加了層間絕緣膜的總厚度，這依次增加接觸孔的深度從而增加在干法蝕刻中的負(fù)載并增加栓的電阻。因此，優(yōu)選厚度從150nm到800nm更優(yōu)選從250nm到500nm變化。而且，可以通過上述LP-TEOS氧化物膜、氮化物膜、PL-TEOS氧化物膜、氮氧化物膜、含氟絕緣膜和偏壓CVD絕緣膜中的任何一個(gè)而實(shí)現(xiàn)第一絕緣膜。對(duì)于第一絕緣膜，可以通過在下面條件下的等離子體CVD法而形成氧化硅膜襯底溫度400°C材料氣體240/5000/2800sccm的SiH4/N20/N2反應(yīng)月空壓力2.2Torr厚度300nm當(dāng)然，可以形成上述LP-TEOS氧化物膜、氮化物膜、PL-TEOS氧化物膜和氮氧化物膜。此外，可以在下面條件下形成含氟氧化物膜。襯底溫度450°C材料氣體50/250/250sccm的TEOS/02/C2F6反應(yīng)腔壓力3.0Torr等離子體功率600W接著，應(yīng)用另一絕緣膜以覆蓋上述第一絕緣膜。為了提高對(duì)抗斷開熔絲的加熱的熱絕緣，優(yōu)選具有覆蓋結(jié)構(gòu)的外覆絕緣膜由無機(jī)SOG、有機(jī)SOG、HSQ和RSQ構(gòu)成。特別是，因?yàn)榈偷臒峤^緣，包括有機(jī)化合物對(duì)外覆絕緣膜是有利的，低的熱絕緣會(huì)由于熔絲的加熱而引起應(yīng)力變化、脫氣和質(zhì)量變化。對(duì)于用于外覆絕緣膜的材料，可以采用在MIBK中溶解然后對(duì)其進(jìn)行旋涂的HSQ樹脂，以實(shí)現(xiàn)從300nm到700nm優(yōu)選從350nm到550nm變化的預(yù)定覆蓋厚度。下面的描述是關(guān)于450nm的厚度作出的。然后，在相對(duì)低的溫度下在惰性氣體中對(duì)涂覆有HSQ樹脂的半導(dǎo)體襯底進(jìn)行熱處理，以從其除去溶劑，從而涂覆的膜轉(zhuǎn)變?yōu)榍疤沾裳趸枘?pre-ceramicsiliconoxide),其中N2氣體用作惰性氣體，且在從150。C到350。C的預(yù)定溫度進(jìn)行1分鐘到60分鐘的熱處理。熱處理可以以多步驟的方式進(jìn)行。例如，在N2氣體氛圍中把半導(dǎo)體襯底放置在熱板上，且然后對(duì)其烘烤，在150。C進(jìn)行一分鐘、在200。C進(jìn)行一分鐘、和在300。C進(jìn)行一分鐘。接著，在采用惰性氣體(例如N2)的氣氛中，在從350。C到550。C的預(yù)定溫度進(jìn)行5-120分鐘的另一熱處理，該惰性氣體可以被氧化物氣體或惰性氣體與氧化物氣體的混合氣體所取代。例如，在N2氣體氛圍中，在400。C進(jìn)行IO分鐘的熱處理。對(duì)于外覆的絕緣膜的材料，可以采用有機(jī)SOG，其以300nm的預(yù)定厚度施加到半導(dǎo)體襯底，然后采用熱板在N2氣體氛圍中對(duì)其進(jìn)行烘烤，在150。C進(jìn)行一分鐘、在200。C進(jìn)行一分鐘、且在250。C進(jìn)行一分鐘，然后在N2氣體氛圍中，在400。C對(duì)其進(jìn)行30分鐘的退火。作為選擇，可以采用無機(jī)SOG,以類似的方式在相同氛圍中對(duì)其進(jìn)行退火。上述外覆絕緣膜^皮進(jìn)行適當(dāng)?shù)幕匚g，因此基本上沒有外覆絕緣膜保留在熔絲上，或者其被稍微保留在熔絲上以不降低可靠性。采用平行板型等離子體蝕刻機(jī)在下面的條件下進(jìn)行回蝕。干法蝕刻氣體CHF3和CF4的組合為40sccm，且He為88seem壓力2Torr功率275WCmVCH4的氣體比30-70%,優(yōu)選40-55%在上述中，一段預(yù)定蝕刻時(shí)間干法蝕刻停止，在此時(shí)間內(nèi)外覆的絕緣膜僅從第一絕緣膜除去。此外，可以為第一絕緣膜和外覆的絕緣膜設(shè)定相同的蝕刻速率。作為選擇，可以如此設(shè)置蝕刻速率，使得外覆的絕緣膜的回蝕速率進(jìn)行得稍快于第一絕緣膜的蝕刻。因此，可以選擇地除去保留在覆蓋熔絲的第一絕緣膜上的外覆的絕緣膜，而不降低外覆的絕緣膜的表面平整度。接著，在涂覆在半導(dǎo)體襯底上的外覆的絕緣膜上形成第二絕緣膜。由于第二絕緣膜的厚度限定了熔絲的加熱部分與SOG膜之間的距離，根據(jù)熱絕緣，優(yōu)選第二絕緣膜具有大厚度。然而，如果第二絕緣膜具有非常大的厚度，這可能增加其形成中的負(fù)載、層間絕緣膜的厚度、和接觸孔的深度，這依次增加蝕刻負(fù)載和栓電阻。因此，優(yōu)選厚度從150nm到800nm更優(yōu)選乂人250nm到500nm變化。對(duì)于第二絕緣膜，可以選擇性地形成上述LP-TEOS氧化物膜、氮化物膜、PL-SiH4氧化物膜(或其氮氧化物膜或其氮化物膜)、PL-TEOS氧化物膜(或其氮氧化物膜)、和含氟絕緣膜中任何一個(gè)。對(duì)于第二絕緣膜，可以通過采用2.5slm的TEOS、7.5slm的02、85g/Nm3的03、和18slm的N2，在400。C的襯底溫度形成500nm厚的LP-TEOS絕緣膜。為了通過除去保留在第二絕緣膜表面的臺(tái)階差而提高平整度，可以根據(jù)需要進(jìn)行CMP從而實(shí)現(xiàn)平坦和光滑表面。在此情形，優(yōu)選第二絕緣膜可以具有足夠大的厚度從而不會(huì)因?yàn)镃MP而把下SOG膜暴露于表面。這是因?yàn)?，雖然SOG膜被進(jìn)行退火且于是轉(zhuǎn)變?yōu)樘沾?，其具有相?duì)小的化學(xué)穩(wěn)定性，因此由于與CMP中使用的拋光液相接觸而引起分離和形成裂縫，并由于用于在CMP之后除去微粒的化學(xué)清潔而引起局域蝕刻。當(dāng)在具有1000nm厚度的第二絕緣膜上進(jìn)行500nm的CMP時(shí)，在CMP之后基本上沒有第二絕緣膜保留，從而SOG膜不被暴露于表面。這里，第二絕緣膜的最小厚度取決于其下面的階梯差的形狀，但可以優(yōu)選從100nm到200nm變化。接著，將參考圖29A描述通孔、嵌入的栓、和導(dǎo)線的形成。具體地，通孔形成在第二層間絕緣膜中，W栓嵌入在其中，且導(dǎo)線膜形成并被構(gòu)圖。通過賊射，采用導(dǎo)電材料例如Al或Al合金(例如Al-Si、Al-Si-Cu)和銅或銅合金(例如Cu-Cr、Cu-Zr、Cu-Ag和Cu-Pd)形成導(dǎo)線膜。例如，采用Al-Si-Cu靶在下面條件下進(jìn)行濺射。襯底溫度150°CAr流量18sccm壓力8mTorr濺射功率1200W可以根據(jù)需要在導(dǎo)線膜形成之前形成壘膜。該壘膜由TiN或TiON構(gòu)成，其中可以形成為由Ti/TiN(TiON)或Ti/TiN(TiON)/Ti構(gòu)成的多層結(jié)構(gòu)。此外，可以根據(jù)需要在導(dǎo)線膜上形成蓋膜(或由Ti/TiN(TiON)構(gòu)成的抗反射膜)?？梢酝ㄟ^在真空條件下進(jìn)行熱處理和回流處理而加速導(dǎo)線膜的平整化。在下面條件下采用Al-Si合金靶對(duì)導(dǎo)線膜進(jìn)行濺射。襯底溫度200°CAr流量33sccm壓力2mTorr濺射功率900W在真空條件下，在從400。C到550。C的預(yù)定溫度對(duì)形成用于栓的材料層的導(dǎo)線膜進(jìn)行熱處理和回流處理。而且，對(duì)于通孔、嵌入的栓、和導(dǎo)線膜的形成，可以采用鑲嵌法或雙鑲嵌法。具體地，通過賊射、CVD法或鍍覆形成上述附著層、接觸栓、和導(dǎo)線；然后，進(jìn)行CMP以除去關(guān)于附著層和栓材料的不需要的部分；因此，可以形成纟全和導(dǎo)線。接著，將參考圖29B描述表面保護(hù)膜和壓悍點(diǎn)的形成。即，形成鈍化膜作為表面保護(hù)膜從而覆蓋形成在半導(dǎo)體襯底表面上的預(yù)定圖案；然后，通過光刻和干法刻蝕對(duì)用作外部端子的壓焊點(diǎn)和用于分割芯片的刻劃線進(jìn)行霍爾工藝。通過CVD方法，通過連續(xù)淀積厚度從50nm到200nm變化優(yōu)選具有100nm厚度的NSG或Si02、和厚度從600nm到1200nm變化優(yōu)選具有1000nm厚度的SiN或SiON而形成其厚度從0.8|tim到1.4fim變化且優(yōu)選設(shè)為l.lpm的鈍化膜。因此，可以完成制造截面結(jié)構(gòu)如圖29B所示的模擬MOS集成電路。接著，將參考圖30-36描述形成在熔絲附近的側(cè)壁分隔件的各種結(jié)構(gòu)，這些圖示出了沿圖28的線B-B所取的截面圖。圖30示出了基本結(jié)構(gòu)，其中熔絲連同三層結(jié)構(gòu)形成，該三層結(jié)構(gòu)由第一絕緣膜、SOG膜和第二絕緣膜構(gòu)成。圖31示出了熔絲結(jié)構(gòu)的第一實(shí)例，其中側(cè)壁分隔件形成在熔絲的側(cè)壁上。圖32示出了熔絲結(jié)構(gòu)的第二實(shí)例，其中側(cè)壁分隔件不在熔絲形成之后立即形成，而是在第一絕緣膜形成之后形成。這可以有效地減少熔絲特性的波動(dòng)，因?yàn)橛捎谔幚碇袦p小的負(fù)載，在側(cè)壁分隔件的形成中，多晶硅-硅化物表面將不會(huì)直接暴露于蝕刻環(huán)境(例如等離子體氣體和離子撞擊)。此外，其優(yōu)點(diǎn)在于第一絕緣膜的階梯差形狀可以改善從而容易地實(shí)現(xiàn)SOG膜的平整化。圖33示出了熔絲結(jié)構(gòu)的第三實(shí)例，其中側(cè)壁分隔件在熔絲形成之后立即形成，然后，在第一絕緣膜形成之后形成另一側(cè)壁分隔件。這進(jìn)一步增加了熔絲與SOG膜之間的距離從而進(jìn)一步提高了抵抗熔絲斷開的熱絕緣；因此，可以進(jìn)一步減小對(duì)SOG膜的破壞。圖34示出了熔絲結(jié)構(gòu)的第四實(shí)例，其中對(duì)于其中側(cè)壁分隔件在第一絕緣膜形成之后形成的上述圖31的熔絲結(jié)構(gòu)進(jìn)行了漸縮處理。這允許由施加到絕緣膜的漸縮工藝所產(chǎn)生的再附著物質(zhì)附著到第一絕緣膜覆蓋率減少的預(yù)定部分。由于第一絕緣膜減小在低覆蓋率中，可以基本上不減小熔絲與SOG膜之間的距離。通過采用惰性氣體例如Ar氣體的磨制(milling)或者采用02或Ar的漸縮蝕刻而實(shí)現(xiàn)上述處理。仔細(xì)確定第一絕緣膜的厚度，因?yàn)闈u縮蝕刻在第一絕緣膜的預(yù)定部分上/人熔絲上端^見測(cè)以45-60°的傾角劇烈地進(jìn)行。例如，優(yōu)選釆用厚度從300nm到1000nm更優(yōu)選從500nm到800nm的PL-TEOS氧化物膜形成第一絕緣膜。此外，在下面條件下進(jìn)行Ar磨制。Ar流量斗seem壓力2.0E-4Torr功率500V,l卯mA冷卻水溫度23°C(這里襯底溫度40-120°C)磨制角45-80。(優(yōu)選60°)漸縮角60-45。在下面條件下采用陽極連接向下流動(dòng)(anode-connectiondown-flow)型蝕刻器件進(jìn)行Ar漸縮蝕刻。Ar流量100seem壓力0.1TorrRF功率800-1200W襯底溫度100°C漸縮角60-45°在下面條件下采用ECR蝕刻設(shè)備進(jìn)行02漸縮蝕刻。02流量100seem壓力0.01Torr孩丈波功率300mVRF功率150W襯底溫度40°C漸縮角80-60°可以應(yīng)用SOG到具有上述漸縮形狀的第一絕緣膜。作為選擇，如圖34所示，可以形成厚度乂人100nm到500nm優(yōu)選從250nm到350nm變化的PL-TEOS氧化物膜。圖35所示的熔絲結(jié)構(gòu)特征在于第一和第二絕緣膜在熔絲上形成兩次。即，取代在對(duì)熔絲具有相對(duì)低覆蓋度的第一絕緣膜上進(jìn)行漸縮處理，可以在下面條件下通過形成偏壓CVD絕緣膜而直接形成具有漸縮形狀的絕緣膜。襯底溫度400°C材料氣體45/55/70seem的SiH4〃02/Ar孩l波功率2000WRF功率13.56MHz處為1400W反應(yīng)月空壓力2mTorr優(yōu)選絕緣膜的厚度從300nm到1000nm優(yōu)選從500nm到800nm變化。因此，具有漸縮形狀的第一絕緣膜在從熔絲上端45-60°傾斜角觀測(cè)的其預(yù)定部分中的厚度減小。因此，可能需要形成另一絕緣膜來覆蓋熔絲上端。優(yōu)選通過使用厚度從200nm到800nm優(yōu)選從350nm到600nm變化的PL-TEOS氧化物膜形成絕緣膜。圖36示出了其中采用多個(gè)多晶硅層或多個(gè)多晶硅-硅化物層形成熔絲的熔絲結(jié)構(gòu)。在上述實(shí)例中(見圖28、圖25A-25D、和圖29A-29B)，第一和第二層間絕緣膜之間形成至少一個(gè)熔絲，但圖36的熔絲結(jié)構(gòu)設(shè)計(jì)為在多個(gè)層間絕緣膜之間形成熔絲。如此前所述，第三實(shí)施例提高了半導(dǎo)體集成電路的可靠性，因?yàn)閷?duì)于用作層間絕緣膜的SOG膜的熱應(yīng)力減小了，外覆的絕緣膜的脫氣被抑制，且外覆的絕緣膜不變形且不形成裂紋。因此，重復(fù)進(jìn)行使用多晶硅層和多晶硅-硅化物層的上述制造工藝，以制造包括多個(gè)與多層相連的熔絲的熔絲陣列。本實(shí)施例的優(yōu)點(diǎn)在于，通過LOCOS法和STI法減小了較低的臺(tái)階差從而顯著減小了層疊的層間絕緣膜中的臺(tái)階差，其中通過上述硅化物工藝，晶體管和擴(kuò)散層的電阻和厚度減小。具體地，形成在STI結(jié)構(gòu)上的第一熔絲陣列是通過采用用于柵電極形成的同樣材料和步驟的硅化物工藝來形成的；且第二熔絲陣列形成在晶體管上；且第三熔絲陣列進(jìn)一步形成在其上。上述疊層結(jié)構(gòu)優(yōu)選用于形成采用多個(gè)熔絲的信息讀出電路。它減小具有多個(gè)熔絲的硅襯底的總面積；它提高集成度；且它減少制造成本。此外，漸縮形狀應(yīng)用到熔絲的側(cè)壁或覆蓋熔絲的絕緣膜；因此，可以增加熔絲與外覆的絕緣膜之間的距離。結(jié)果，可以減小施加到外覆的絕緣膜的熱應(yīng)力；可以抑制外覆的絕緣膜的脫氣；可以防止外覆的絕緣膜不期望地變形；可以避免在外覆絕緣膜中形成裂紋；且因此可以提高半導(dǎo)體集成電路的可靠性。此外,側(cè)壁分隔件形成在熔絲側(cè)壁上；且側(cè)壁分隔件還可以形成在覆蓋熔絲的絕緣膜上；因此，可以進(jìn)一步增加熔絲與層間絕緣膜之間的距離。在覆蓋熔絲的絕緣膜上進(jìn)行Ar蝕刻或02蝕刻以實(shí)現(xiàn)漸縮形狀。作為選擇，在覆蓋熔絲的絕緣膜上進(jìn)行磨制。因此，可以通過增加熔絲與外覆的絕緣膜之間的距離而減小施加到外覆的絕緣膜上的熱應(yīng)力。當(dāng)熔絲^皮施加到其上的脈沖斷開時(shí)，本實(shí)施例還減小施加到熔絲的物理和熱破壞。具體地，在從400。C到900。C變化的預(yù)定溫度對(duì)熔絲進(jìn)行熱處理；因此可以減小對(duì)晶體管的熱破壞并提高熔絲的斷開特性。4.第四實(shí)施例公知當(dāng)高電流流過導(dǎo)體時(shí)在組分原子或分子中發(fā)生電遷移。通過電遷移需要相對(duì)長的時(shí)間實(shí)現(xiàn)熔絲斷開；然而，希望當(dāng)高電流流過加熱的導(dǎo)線時(shí)電遷移可以;故加速，且由焦耳熱？1起的熱應(yīng)力可以進(jìn)一步加速電遷移。圖37示出了熔絲斷開電路的例子，其中熔絲201被串連到n溝道MOS晶體管(即MOSFET)203。熔絲201的端子201a被供應(yīng)有驅(qū)動(dòng)電壓Vdd,且另一端子201b被連接到晶體管203的漏極205a。晶體管203的源極205b被接地(在Vss)。脈沖信號(hào)Vp被施加到晶體管203的柵極205c。當(dāng)柵極205c為高時(shí)，晶體管203^皮導(dǎo)通乂人而^f吏電流流過熔絲201。當(dāng)非常高的電流流過熔絲201時(shí)，熔絲201的溫度由于焦耳熱而增加，/人而熔絲201由于熔斷和蒸發(fā)而斷開。圖38是示出包括圖37的熔絲斷開電路的半導(dǎo)體器件的平面圖。圖39是沿圖38的線C-C所取的截面圖。如圖38和39所示，隔離區(qū)202a、202b和202c通過LOCOS(即局域硅氧化)法而形成在p型半導(dǎo)體襯底211上，該LOCOS法可以被STI(即淺溝槽隔離)法所取代。用于形成晶體管的有源區(qū)由隔離區(qū)202a、202b和202c所限定。p阱Wp形成在有源區(qū)中以形成n溝道晶體管。n阱Wn形成在隔離區(qū)202c(即LOCOS氧化物膜)下面以避免在熔絲斷開時(shí)由形成在LOCOS氧化物膜202c中的裂紋導(dǎo)致發(fā)生短路。此外，p阱接觸區(qū)Wc與p阱Wp相連形成。由氧化硅構(gòu)成的柵絕緣膜215a通過熱氧化法形成在有源區(qū)上。由多晶硅層217a和鴒硅化物層217b構(gòu)成的多晶硅-硅化物柵電極217形成在柵絕緣膜215a上。這里，濃度約為10"cn^的n型雜質(zhì)摻雜到多晶硅。而且，多晶硅一硅化物可以基本等同于自對(duì)準(zhǔn)石圭化物(salicide)(或硅化物)；因此，可以^f又釆用多晶硅形成柵電極217。用于形成熔絲223的多晶硅-硅化物層(或多晶硅層)223與隔離區(qū)202c的形成同時(shí)形成在隔離區(qū)202c上?？梢栽跂烹姌O217的側(cè)壁上和熔絲223的側(cè)壁上形成側(cè)壁分隔件215b(即絕緣膜)。在側(cè)壁分隔件215b形成之前，進(jìn)行LDD(輕摻雜漏極)離子注入以形成n型雜質(zhì)濃度從1017cm-3到1018cm-3變化的LDD結(jié)構(gòu)。在側(cè)壁分隔件215b的形成完成之后，高濃度n型雜質(zhì)(其濃度從102Qcm-3到10"cm^變化)被引入p型半導(dǎo)體襯底211上的柵電極217的兩側(cè)。源區(qū)205a和漏區(qū)205b形成在柵電極217兩側(cè)上的p阱Wp內(nèi)。此外，雜質(zhì)被引入到柵電極217和熔絲223從而減小其電阻。形成由氧化硅、PSG或BPSG構(gòu)成的層間絕緣膜221以覆蓋半導(dǎo)體襯底211上的沖冊(cè)電極217和多晶石圭-硅化物層223。開口218a、218b和218c形成在層間絕緣膜221中以到達(dá)關(guān)于4冊(cè)電極217的源區(qū)205a、漏區(qū)205b和阱接觸區(qū)Wc。此外，開口225和227形成在層間絕緣膜221中以到達(dá)多晶硅-硅化物層223的上表面的兩端。通過濺射，由Ti、TiN或TiON構(gòu)成的附著層形成并嵌入在開口218a、218b、218c、225和227中；然后，通過CVD法淀積鴒層；因此，可以形成導(dǎo)電栓228。通過CMP除去導(dǎo)電層的不需要的部分；此后，通過由TiN/Ti/Al/Ti(或TiN)所構(gòu)成的疊層所實(shí)現(xiàn)的導(dǎo)線淀積在層間絕緣膜221上并然后被進(jìn)行構(gòu)圖，因此形成導(dǎo)線層231a、231b和231c。導(dǎo)線層231a通過導(dǎo)電栓228與熔絲223的上表面的一個(gè)端子形成接觸。導(dǎo)線層231b連接熔絲223的另一端子以及晶體管203的漏極205b。導(dǎo)線層231c分別通過開口218b和218c與晶體管203的漏極205b和阱接觸區(qū)Wc形成接觸。另一導(dǎo)線層(未示出)形成并與柵電極217形成接觸。形成由氧化硅或氮化硅構(gòu)成的鈍化膜233以覆蓋導(dǎo)線層231a-231c。因此，可以產(chǎn)生包括熔絲201(相應(yīng)于熔絲223)和晶體管203(即MOSFET)的熔絲斷開電路。已經(jīng)結(jié)合圖1、圖2A(或圖14)、圖3、圖17和表1描述了熔絲斷開特性和實(shí)驗(yàn)結(jié)果；因此，不再給出重復(fù)的描述。已經(jīng)結(jié)合圖16A和16B描述了適用于第四實(shí)施例的熔絲斷開方法，除了如下微小變化在步驟S27中，作出脈沖數(shù)目是否達(dá)到"14"的決定，或者作出總時(shí)間是否達(dá)到2000ms的決定。在步驟S28中，作出電阻是否等于或高于1MQ的決定。在步驟S30中，作出熔絲數(shù)目(即n)是否達(dá)到最大熔絲數(shù)目(即nMAX)的決定。圖40示出了包括"n"級(jí)的存儲(chǔ)電路，其每個(gè)都包括串連在電源線與接地線之間的熔絲F和晶體管Tl。晶體管T2也串連到熔絲F從而使弱電流流過熔絲F。圖41示出了表示選擇器SEL的操作的真值表，其中當(dāng)輸入S為零時(shí)，輸入A出現(xiàn)在輸出O,且當(dāng)輸入S為"1"時(shí)，輸出B出現(xiàn)在輸出O。當(dāng)信息讀出信號(hào)為低且施加到選擇器SEL的輸入S時(shí)，響應(yīng)于移位信號(hào)，觸發(fā)器(flip-flop)FF的輸出被傳送到下一級(jí)；因此，n級(jí)一起合作實(shí)現(xiàn)n位移位寄存器。這允許代表熔絲電阻的信息根據(jù)與移位信號(hào)同步的斷開信號(hào)而被傳送n次。圖42示出了關(guān)于熔絲斷開操作的信號(hào)的時(shí)序圖。這里，移位信號(hào)包括"n"個(gè)脈沖，從而在每個(gè)階段，關(guān)于熔絲斷開/未斷開階段的信息出現(xiàn)在觸發(fā)器FF的輸出Q?；谠撔畔?，可以通過以具有脈沖的時(shí)鐘信號(hào)驅(qū)動(dòng)晶體管T1而使每個(gè)熔絲斷開。通過重復(fù)上述操作"m"次，可以以"m"個(gè)脈沖實(shí)現(xiàn)熔絲斷開。可以通過適當(dāng)選擇晶體管T2的特性而調(diào)節(jié)脈沖能量。此外，可以控制相對(duì)于時(shí)鐘信號(hào)的時(shí)間長度的脈沖寬度。圖43示出了關(guān)于確定熔絲斷開/未斷開狀態(tài)的信號(hào)時(shí)序圖。這里，信息讀出信號(hào)初始設(shè)置在高水平周期內(nèi)，在該周期內(nèi)通過施加單個(gè)脈沖，關(guān)于熔絲斷開/未斷開狀態(tài)的信息從一級(jí)轉(zhuǎn)移到另一級(jí)。此后，信息讀出信號(hào)設(shè)置在低水平周期，因此實(shí)現(xiàn)采用多級(jí)的移位電阻器連接。因此，關(guān)于熔絲斷開/未斷開狀態(tài)的信息與具有(n-l)個(gè)脈沖的時(shí)鐘信號(hào)同步地連續(xù)輸出。最后，本發(fā)明不需要局限于上述實(shí)施例，這些實(shí)施例是示意性的而不是限制性的；因此，在本發(fā)明范疇內(nèi)的所有改變和變形都包括在本發(fā)明之內(nèi)。本發(fā)明要求日本專利申請(qǐng)第2005-99404、2005-101481和2005-103542號(hào)的日本專利申請(qǐng)的優(yōu)先權(quán)，其內(nèi)容引用在此處作為參考。權(quán)利要求1、一種半導(dǎo)體器件，包括半導(dǎo)體襯底；和至少一個(gè)熔絲，具有形成在所述半導(dǎo)體襯底上的漸縮的側(cè)壁。2、根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述至少一個(gè)熔絲包括成對(duì)的端子，；波此分開形成；和用于互聯(lián)所述端子的互聯(lián)部分，其中所述互聯(lián)部分與所述端子相比寬度減小。3、一種半導(dǎo)體器件，包括半導(dǎo)體襯底；至少一個(gè)熔絲，形成在所述半導(dǎo)體村底上；和至少一個(gè)絕緣膜，覆蓋所述熔絲，其中所述絕緣膜被進(jìn)行各向異性蝕刻，從而其平面部分被除去以在所述熔絲的側(cè)壁上提供具有漸縮形狀的側(cè)壁分隔件。4、一種半導(dǎo)體器件，包括半導(dǎo)體襯底；至少一個(gè)熔絲，形成在所述半導(dǎo)體襯底上；和至少一個(gè)絕緣膜，覆蓋所述熔絲，其中所述絕緣膜被采用Ar或02氣體進(jìn)行蝕刻以形成為漸縮形狀。5、一種半導(dǎo)體器件，包括半導(dǎo)體襯底；至少一個(gè)熔絲，形成在所述半導(dǎo)體襯底上；和至少一個(gè)絕緣膜，覆蓋所述熔絲，其中所述絕緣膜被進(jìn)行磨制以在其中實(shí)現(xiàn)漸縮形狀。6、一種用于半導(dǎo)體器件的制造方法，包括如下步驟形成絕緣膜，覆蓋形成在半導(dǎo)體襯底上的熔絲；和進(jìn)行各向異性蝕刻，以除去所述絕緣膜的平面部分，因此在所述熔絲的側(cè)壁上形成具有漸縮形狀的側(cè)壁分隔件。全文摘要本發(fā)明提供了一種適合半導(dǎo)體器件的熔絲斷開方法。向目標(biāo)熔絲連續(xù)施加多個(gè)脈沖以引起斷開，每個(gè)脈沖都具有相對(duì)低的能量，其中脈沖的總能量根據(jù)預(yù)先計(jì)算所得的斷開閾值而設(shè)置。目標(biāo)熔絲具有成對(duì)的端子和互聯(lián)部分，該互聯(lián)部分被構(gòu)建為在中間被狹窄地壓縮，從而易于實(shí)現(xiàn)熔絲斷開。脈沖發(fā)生器產(chǎn)生脈沖，該脈沖通過晶體管重復(fù)施加到目標(biāo)熔絲；然后，在探測(cè)到熔絲斷開的基礎(chǔ)上該脈沖發(fā)生器停止產(chǎn)生脈沖。側(cè)壁分隔件形成在熔絲的側(cè)壁上，該側(cè)壁分隔件被處理成漸縮的形狀以減小施加到外覆的絕緣膜的熱應(yīng)力。此外，脈沖能量被適當(dāng)調(diào)節(jié)以在目標(biāo)熔絲中引起電遷移，因此目標(biāo)熔絲電阻增加而不引起瞬時(shí)的熔斷或蒸發(fā)。文檔編號(hào)H01L21/768GK101425502SQ200810176729公開日2009年5月6日申請(qǐng)日期2006年3月30日優(yōu)先權(quán)日2005年3月30日發(fā)明者關(guān)本康彥,大村昌良申請(qǐng)人:雅馬哈株式會(huì)社