專利名稱：具有浮體元件和基體元件的半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，更具體地，涉及具有浮體元件和 基體元件的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
目前，正在積極開(kāi)展對(duì)具有絕緣體上硅(SOI， Silicon On Insulator)結(jié) 構(gòu)的晶體管的研究。SOI結(jié)構(gòu)包括下半導(dǎo)體襯底、上硅圖案和插設(shè)在下半導(dǎo) 體襯底和上硅圖案之間使二者相互絕緣的埋層絕緣層(buried insulating layer)。具有SOI結(jié)構(gòu)的晶體管可以實(shí)現(xiàn)高速運(yùn)行并減小功耗。但是，難以 控制具有SOI結(jié)構(gòu)的晶體管的閾值電壓。
同時(shí)，例如，在Dennard等人的名稱為"用于動(dòng)態(tài)閾值電壓控制的多晶 硅背柵SOI MOSFET"的美國(guó)專利No. 6,664,598 Bl中討論了一種采用背柵 (back gate)的SOI金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)來(lái)控制具 有SOI結(jié)構(gòu)的晶體管的閾值電壓。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供一種具有基體元件和浮體元件的半導(dǎo)體器件。 本發(fā)明的另一個(gè)實(shí)施例提供一種制造具有基體元件(bulk body element) 和浮體元件(floating body element)的半導(dǎo)體器件的方法。
一方面，本發(fā)明旨在提供一種具有浮體元件和基體元件的半導(dǎo)體器件。
基體元件區(qū)的有源區(qū)和限定順次堆疊在襯底的浮體元件區(qū)的第 一元件區(qū)上 的第 一埋層圖案和第 一有源圖案的隔離區(qū)。設(shè)置插設(shè)在第 一埋層圖案和襯底 之間以及第 一埋層圖案和第 一有源圖案之間的第 一埋層電介質(zhì)層。
在本發(fā)明的一些實(shí)施例中，第一有源圖案可以自對(duì)準(zhǔn)在第一埋層圖案上。
在本發(fā)明的其他實(shí)施例中，可以進(jìn)一步包括將第一埋層圖案彼此連接的
至少一個(gè)第一連接。
第一連4妾可以^皮設(shè)置在與第一埋層圖案相同的水平面上?？蛇x地，第一 連接可以通過(guò)第一埋層電介質(zhì)層的厚度與第一有源圖案的側(cè)壁分隔開(kāi)以覆 蓋它們。
在本發(fā)明的其他實(shí)施例中，第一埋層圖案可以由n型摻雜半導(dǎo)體層、p 型^參雜半導(dǎo)體層、非摻雜半導(dǎo)體層或金屬層形成。
在本發(fā)明的其他實(shí)施例中，多個(gè)第一有源圖案可以設(shè)置在每個(gè)第一埋層 圖案上。
第 一 下柵極接觸結(jié)構(gòu)與每個(gè)第 一埋層圖案電連接。
在本發(fā)明的其他實(shí)施例中，還可以包括順次堆疊在襯底的浮體元件區(qū)的 第二元件區(qū)上并由隔離區(qū)限定的第二埋層圖案和第二有源圖案；插設(shè)在第二 埋層圖案和襯底之間以及第二埋層圖案和第二有源圖案之間的第二埋層電 介質(zhì)層；以及將第二埋層圖案彼此連接并被設(shè)置在與第二埋層圖案相同平面 上的至少一個(gè)第二連接。
第二有源圖案的厚度可以與第一有源圖案不同。
第二埋層圖案的厚度可以與第一埋層圖案不同。
可以由具有不同于第 一埋層圖案特性的材料層形成第二埋層圖案。
第二下柵極接觸結(jié)構(gòu)與第二埋層圖案電連接。
在本發(fā)明的其他實(shí)施例中，還可以包括順次堆疊在襯底的浮體元件區(qū)的 第三元件區(qū)上并由隔離區(qū)限定的第三埋層圖案和第三有源圖案；使第三埋層 圖案相互連接并覆蓋第三有源圖案的側(cè)壁的至少 一個(gè)第三連接；以及插設(shè)在 第三埋層圖案和襯底之間、第三埋層圖案和第三有源圖案之間、第三連接和 襯底之間以及第三連接和第三有源圖案之間的第三埋層電介質(zhì)層。
在本發(fā)明的其他實(shí)施例中，還可以包括襯底上的鈍化層和在鈍化層上的 集成電5各襯底。
另一方面，本發(fā)明還旨在提供一種具有浮體元件的半導(dǎo)體器件。該半導(dǎo) 體器件包括襯底上的埋層圖案。設(shè)置從該埋層圖案延伸并將埋層圖案彼此連 接的至少一個(gè)連接。有源圖案被設(shè)置在埋層圖案上。設(shè)置插設(shè)在埋層圖案和
襯底之間、埋層圖案和有源圖案之間、連接和襯底之間以及連接和有源圖案 之間的埋層電介質(zhì)層。在有源圖案上設(shè)置至少一個(gè)柵極結(jié)構(gòu)。
在本發(fā)明的一些實(shí)施例中，連接可以設(shè)置在與埋層圖案相同的平面上或 覆蓋有源圖案的側(cè)壁。 在本發(fā)明的其他實(shí)施例中，埋層圖案可以與有源圖案自對(duì)準(zhǔn)。 在本發(fā)明的其他實(shí)施例中，多個(gè)有源圖案可以設(shè)置在每個(gè)埋層圖案上。 在本發(fā)明的其他實(shí)施例中，有源圖案可以具有互不相同的厚度。 在本發(fā)明的其他實(shí)施例中，埋層圖案可以具有互不相同的厚度。 在本發(fā)明的其他實(shí)施例中，柵極結(jié)構(gòu)可以覆蓋有源圖案的側(cè)壁。 在本發(fā)明的其他實(shí)施例中，還可以包括與埋層圖案電連接的下柵極接觸 結(jié)構(gòu)。
在再一個(gè)方面中，本發(fā)明也旨在提供一種制造具有基體元件和浮體元件 的半導(dǎo)體器件的方法。該方法包括制備具有基體元件區(qū)和浮體元件區(qū)的襯 底。形成限定襯底的基體元件區(qū)的有源區(qū)和限定順次堆疊在襯底的浮體元件 區(qū)的第一元件區(qū)上的第一犧牲圖案和第一有源圖案的隔離區(qū)。用光刻和刻蝕 工藝在隔離區(qū)中形成部分暴露第一犧牲圖案的第一凹進(jìn)區(qū)。第一犧牲圖案被 去除以便在第一有源圖案下面形成第一空的空間。第一埋層電介質(zhì)層形成在 第一空的空間的內(nèi)壁上和第一凹進(jìn)區(qū)的內(nèi)壁上。在具有第一埋層電介質(zhì)層的 襯底上形成填充至少 一個(gè)第 一空的空間的第 一埋層圖案。
在本發(fā)明的一些實(shí)施例中，當(dāng)形成隔離區(qū)時(shí)，限定順次堆疊在襯底的浮
體元件區(qū)的第二元件區(qū)上的第二犧牲圖案和第二有源圖案；形成部分暴露隔 離區(qū)中的第二犧牲圖案的第二凹進(jìn)區(qū)；去除第二犧牲圖案以形成在第二有源 圖案下方的第二空的空間；在第二空的空間的內(nèi)壁上和第二凹進(jìn)區(qū)的內(nèi)壁上 形成第二埋層電介質(zhì)層；形成填充第二空的空間的第二埋層圖案。 第二有源圖案的厚度可以與第一有源圖案不同。
在再一個(gè)方面中，本發(fā)明也旨在提供一種制造具有浮體元件的半導(dǎo)體器 件的方法。該方法包括在襯底上形成順次堆疊的犧牲層和有源層。將犧牲層 和有源層圖案化以形成順次堆疊的犧牲圖案和有源圖案。形成圍繞順次堆疊 的犧牲圖案和有源圖案的隔離區(qū)。凹進(jìn)區(qū)形成在隔離區(qū)中以^f更部分暴露每個(gè) 犧牲圖案的側(cè)壁。有選擇地去除犧牲圖案以便在有源圖案下面形成空的空 間。在空的空間的內(nèi)壁和凹進(jìn)區(qū)的內(nèi)壁上形成埋層電介質(zhì)層。在具有埋層電 介質(zhì)層的村底上形成填充空的空間和凹進(jìn)區(qū)的埋層。部分刻蝕電介質(zhì)層以形 成保留在空的空間中的埋層圖案和保留在凹進(jìn)區(qū)中的以使埋層圖案相互連 接的連接。而且，在有源圖案上形成至少一個(gè)棚-極結(jié)構(gòu)。
在本發(fā)明的一些實(shí)施例中，有源圖案可以具有互不相同的厚度。 在再一個(gè)方面中，本發(fā)明也旨在提供一種制造具有盤(pán)形背柵的半導(dǎo)體器
件的方法。該方法包括在襯底上形成順次堆疊的犧牲層和有源層。將犧牲層 和有源層圖案化以形成順次堆疊的犧牲圖案和初始的有源圖案。圍繞順次堆 疊的犧牲圖案和初始的有源圖案的隔離區(qū)被形成。在隔離區(qū)中形成凹進(jìn)區(qū)以 便部分暴露每個(gè)犧牲圖案的側(cè)壁。有選擇地去除犧牲圖案以便在初始的有源 圖案下方形成空的空間。埋層電介質(zhì)層形成在空的空間的內(nèi)壁和凹進(jìn)區(qū)的內(nèi) 壁上。在具有埋層電介質(zhì)層的襯底上形成填充空的空間和凹進(jìn)區(qū)的埋層。將 初始的有源圖案圖案化以便在每個(gè)埋層圖案上形成多個(gè)有源圖案。在有源圖 案上形成至少 一個(gè)柵極結(jié)構(gòu)。


圖1A至1H是根據(jù)本發(fā)明的示范性實(shí)施例的半導(dǎo)體器件的平面圖。 圖2A至2C、 3A至3C、 4A至4C、 5A至5C、 6A至6C、 7A至7C、
8A至8C、 9A至9C和10A至10C是根據(jù)本發(fā)明的示范性實(shí)施例的半導(dǎo)體
器件的截面圖。
圖11A至11E是根據(jù)本發(fā)明的另一個(gè)示范性實(shí)施例的半導(dǎo)體器件的平面圖。
圖12A至12E是4艮據(jù)本發(fā)明的另一個(gè)示范性實(shí)施例的半導(dǎo)體器件的截面圖。
圖13是根據(jù)本發(fā)明的再一個(gè)示范性實(shí)施例的半導(dǎo)體器件的平面圖。 圖14是示意性地圖解根據(jù)本發(fā)明的示范性實(shí)施例的制造半導(dǎo)體器件的 方法的流程圖。
圖15是示意性地圖解根據(jù)本發(fā)明的另一個(gè)示范性實(shí)施例的制造半導(dǎo)體 器件的方法的流程圖。
圖16是根據(jù)本發(fā)明的示范性實(shí)施例制造的半導(dǎo)體器件的平面圖。
圖17是根據(jù)本發(fā)明的其他的示范性實(shí)施例制造的半導(dǎo)體器件的截面圖。
具體實(shí)施例方式
下面將參考顯示本發(fā)明的優(yōu)選實(shí)施例的附圖在下文中對(duì)本發(fā)明進(jìn)行更 全面地描述。但是，本發(fā)明可以以多種不同的形式實(shí)現(xiàn)并且不應(yīng)當(dāng)被解釋為 ' 局限于此處所述的實(shí)施例。相反地，提供這些實(shí)施例使得本發(fā)明公開(kāi)的全面 和完整，并向本領(lǐng)域的技術(shù)人員充分傳達(dá)本發(fā)明的范圍。在附圖中，為清楚
起見(jiàn)放大了層和區(qū)域的厚度。整篇說(shuō)明書(shū)中相同的附圖標(biāo)記表示相同的元件。
應(yīng)當(dāng)理解當(dāng)元件被稱為"連接到(connected to)，，、"耦接到(coupled to)" 或"響應(yīng)于(responsiveto)"(和/或其變體)其〗也元件時(shí)，其可以直4妄連4妄到、 耦接到或響應(yīng)于其他元件或可以存在中間元件。與此相反，當(dāng)元件被稱為"直 接連接到"、"直接耦接到"或"直接響應(yīng)于"(和/或其變體)其他元件時(shí)，則 不存在中間元件。整篇中相同的附圖標(biāo)記指示相同的元件。如此處所用的， 術(shù)語(yǔ)"和/或"包括一個(gè)或多個(gè)相關(guān)列出項(xiàng)目的任何及全部組合并可以縮寫(xiě)為
應(yīng)當(dāng)理解的是，雖然此處使用術(shù)語(yǔ)第一、第二、第三等來(lái)描述不同的元 件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分 不應(yīng)當(dāng)被這些術(shù)語(yǔ)所局限。這些術(shù)語(yǔ)僅僅用于將一個(gè)元件、組件、區(qū)域、層 或部分與其他區(qū)域、層或部分區(qū)分開(kāi)。因此，不脫離本發(fā)明的教導(dǎo)的前提下， 可以將以下討論的第一元件、組件、區(qū)域、層或部分稱為第二元件、組件、 區(qū)域、層或部分。
此處使用的術(shù)語(yǔ)僅僅是為了描述特定的實(shí)施例而并非限制本發(fā)明。作為 此處使用的，單數(shù)形式"一 (a) "、 "一 (an)"和"該(the)"均同時(shí)旨在包括 復(fù)數(shù)形式，除非上下文另有明確表述。應(yīng)當(dāng)進(jìn)一步理解的是，術(shù)語(yǔ)"包括 (comprised )"和/或"包括(comprising)"(和/或其變體)，當(dāng)在說(shuō)明書(shū)中使用時(shí)， 指定了所述特征、整體、步驟、操作、元件和/或組件的存在，但是不排除存 在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或其組合。 相反地，術(shù)語(yǔ)"由...組成(comprising of)"(和/或其變體)，當(dāng)在說(shuō)明書(shū)中使 用時(shí)，表明所述數(shù)目的特征、整體、步驟、操作、元件和/或組件，并且排除 附加的特征、整體、步驟、4乘作、元件和/或組件。
除非另有限定，此處使用的所有術(shù)語(yǔ)(包括技術(shù)和科學(xué)術(shù)語(yǔ))具有本發(fā) 明所屬領(lǐng)域的普通技術(shù)人員所通常理解的相同含義。應(yīng)當(dāng)進(jìn)一步理解的是， 諸如常用字典中所定義的那些術(shù)語(yǔ)，除非此處加以明確定義，否則應(yīng)當(dāng)被解 釋為具有和它們?cè)谙嚓P(guān)領(lǐng)域和本發(fā)明的文本中的含義一致的含義，而不應(yīng)被
解釋為理想化的或過(guò)度形式化的意義。
圖1A至1H是根據(jù)本發(fā)明的示范性實(shí)施例的半導(dǎo)體器件的平面圖，圖 2A至2C、 3A至3C、 4A至4C、 5A至5C、 6A至6C、 7A至7C、 8A至8C、 9A至9C以及10A至10C是根據(jù)本發(fā)明的示范性實(shí)施例的半導(dǎo)體器件的截
面圖。圖IIA至IIE是根據(jù)本發(fā)明的另一個(gè)示范性實(shí)施例的半導(dǎo)體器件的平 面圖，圖12A至12E是^4居本發(fā)明的另一個(gè)示范性實(shí)施例的半導(dǎo)體器件的 截面圖，圖13是才艮據(jù)本發(fā)明的再一個(gè)示范性實(shí)施例的半導(dǎo)體器件的平面圖，
圖15示意性地示出根據(jù)本發(fā)明的另一個(gè)示范性實(shí)施例的半導(dǎo)體器件的制造 方法，圖16是根據(jù)示范性實(shí)施例制造的半導(dǎo)體器件的平面圖，圖17是根據(jù) 本發(fā)明的其他的示范性實(shí)施例制造的半導(dǎo)體器件的截面圖。
在圖1A至1H、 2A至2C、 3A至3C、 4A至4C、 5A至5C、 6A至6C、 7A至7C、 8A至8C、 9A至9C以及10A至10C中，參考標(biāo)記"A，，表示第一 元件區(qū)，參考標(biāo)記"B"表示第二元件區(qū)，參考標(biāo)記"C"表示第三元件區(qū)。在圖 2A、 3A、 4A、 5A、 6A、 7A、 8A、 9A和10A中，參考標(biāo)記"D，，表示沿圖1A
至ih的線i-r剖取的區(qū)域，參考標(biāo)記"E，，表示沿圖ia至m的線n畫(huà)n，剖取
的區(qū)域。在圖2B、 3B、 4B、 5B、 6B、 7B、 8B、 9B和10B中，參考標(biāo)記"F, 表示沿圖ia至ih的線m-m，剖取的區(qū)域，參考標(biāo)記"g"表示沿圖1A至1H 的線IV-IV，剖取的區(qū)域。在圖2C、 3C、 4C、 5C、 6C、 7C、 8C、 9C和10C 中，參考標(biāo)記"H，，表示沿圖1A至1H的線V-V，剖取的區(qū)域，參考標(biāo)記'T，表 示沿圖1A至1H的線VI-VI，剖取的區(qū)域。
在圖11A至11E和12A至12E中，參考標(biāo)記"J"表示浮體元件區(qū)，參考 標(biāo)記"K，，表示基體元件區(qū)。而且，在圖UA至UE中，參考標(biāo)記"L，，表示沿 圖IIA至IIE的線VII-VII，剖取的區(qū)域，參考標(biāo)記"M"表示沿圖11A至11E 的線VIII-Vin，剖取的區(qū)域。此外，在圖12A至12E中,參考標(biāo)記"K，，表示沿
圖iiA至im的線vnn-vnn，吾'j取的基體元件區(qū)。
將參考圖1H、 IOA、 IOB和IOC描述根據(jù)本發(fā)明的示范性實(shí)施例的半導(dǎo)
體器件的結(jié)構(gòu)。
參考圖1H、10A、10B和IOC,可以提供包括多個(gè)器件元件區(qū)的襯底100。 襯底IOO可以是硅襯底。襯底IOO可以具有基體元件區(qū)(bulk body element region)和浮體元件區(qū)(floating body element region )。襯底100可以具有浮 體元件區(qū)的第 一元件區(qū)A、浮體元件區(qū)的第二元件區(qū)B和浮體元件區(qū)的第三 元件區(qū)C。第一元件區(qū)A可以是第一存儲(chǔ)單元陣列區(qū)(memory cell array region),第二元件區(qū)B可以是第二存儲(chǔ)單元陣列區(qū)，第三元件區(qū)C可以是 第三存儲(chǔ)單元陣列區(qū)。但是，它們不應(yīng)當(dāng)被解釋為局限于此處列出的實(shí)施例。 例如，第一至第三元件區(qū)A、B和C的一部分可以是包括場(chǎng)效應(yīng)晶體管(FET) 區(qū)的集成電路區(qū)域。
可以設(shè)置限定順次堆疊在襯底100的第一元件區(qū)A上的第一埋層圖案
124a和第一有源圖案(active pattern) 106a、順次堆疊在襯底100的第二元 件區(qū)B上的第二埋層圖案124b和第二有源圖案106b、順次堆疊在襯底100 的第三元件區(qū)C上的第三埋層圖案124c和第三有源圖案106c以及基體元件 區(qū)的有源區(qū)(active region)的隔離區(qū)112。隔離區(qū)112可以是諸如硅的氧化 物層的絕緣層。
第一埋層圖案124a可以是n型摻雜半導(dǎo)體層、p型摻雜半導(dǎo)體層、非摻 雜半導(dǎo)體層或金屬層。半導(dǎo)體層可以是硅層，金屬層可以是鈥的氮化物(TiN) 層或鉭的氮化物(TaN)層。第二埋層圖案124b可以由n型摻雜半導(dǎo)體層、 p型摻雜半導(dǎo)體層、非摻雜硅層或金屬層形成。第三埋層圖案124c可以由n 型摻雜半導(dǎo)體層、p型摻雜半導(dǎo)體層、非摻雜硅層或金屬層形成。
第一至第三埋層圖案124a、 124b和124c可以具有相同的厚度?？蛇x地， 第一至第三埋層圖案124a、 124b和124c的至少一個(gè)可以具有不同的厚度。
第一至第三埋層圖案124a、 124b和124c可以由相同的材料形成。可選 地，第一至第三埋層圖案124a、 124b和124c的至少一個(gè)可以由不同的材料 形成。
第一至第三有源圖案106a、 106b和106c可以由半導(dǎo)體層形成。例如， 第一至第三有源圖案106a、 106b和106c可以由單晶硅層形成。第一至第三 有源圖案106a、 106b和106c可以具有相同的厚度。而且，第一至第三有源 圖案106a、 106b和106c彼此可以具有不同的厚度。
在第一元件區(qū)A中，第一有源圖案106a可以被自對(duì)準(zhǔn)在第一埋層圖案 124a上。而且，第一埋層圖案124a可以彼此間隔開(kāi)以便被電分隔。第一埋 層圖案124a可以是諸如設(shè)置在第一元件區(qū)A中的晶體管的元件的背柵電極。 所以，可以將單獨(dú)的電信號(hào)施加到每個(gè)第一埋層圖案124a。同時(shí)，當(dāng)?shù)谝宦?層圖案124a由非摻雜硅層形成時(shí)，第一埋層圖案124a可以用作電介質(zhì)。
第一埋層電介質(zhì)層122a可以包括插設(shè)在第一埋層圖案124a和襯底100 之間的第一下埋層電介質(zhì)層121a。而且，可以設(shè)置插設(shè)在第一有源圖案106a 和第一埋層圖案124a之間的第一上埋層電介質(zhì)層121b。這里，第一下埋層 電介質(zhì)層121a和第一上埋層電介質(zhì)層121b可以構(gòu)成第一埋層電介質(zhì)層 122a。第一埋層電介質(zhì)層122a可以是硅的氧化物層或具有高于硅的氧化物 層的介電常數(shù)的高k電介質(zhì)層。
在另一個(gè)實(shí)施例中，第一埋層電介質(zhì)層122a可以包括數(shù)據(jù)存儲(chǔ)層。數(shù) 據(jù)存儲(chǔ)層可以是閃存器件的電荷陷阱層(chargetrap layer)。例如，第一埋層 電介質(zhì)層l^a可以是包括第一氧化物層、作為電荷陷阱層的氮化物層和第 二氧化物層的氧化物-氮化物-氧化物(ONO)層。同時(shí)，納米晶材料可以被 用于數(shù)據(jù)存儲(chǔ)層。
在第二元件區(qū)B中，可以設(shè)置將第二埋層圖案124b相互電連接的至少 一個(gè)第一連接125b。因此，第二埋層圖案124b可以通過(guò)第一連接125b彼此 電連接以便被用作設(shè)置在第二元件區(qū)B中的元件的公共背柵電極。從而，第 一連接125b可以從第二埋層圖案124b延伸以由與第二埋層圖案124b相同 的材料形成。此外，第一連接125b可以被基本設(shè)置在與第二埋層圖案124b 相同的平面處。同時(shí)，當(dāng)由非摻雜硅層形成第二埋層圖案124b時(shí)，第二埋 層圖案124b可以用作電介質(zhì)。
可以設(shè)置插設(shè)在第二埋層圖案124b和襯底IOO之間以及第一連接125b 和襯底100之間的第二下埋層電介質(zhì)層121c?？梢栽O(shè)置插設(shè)在第二有源圖案 106b和第二埋層圖案124b之間的第二上埋層電介質(zhì)層121d。第二下埋層電 介質(zhì)層121c和第二上埋層電介質(zhì)層121d可以構(gòu)成第二埋層電介質(zhì)層122b。 第二埋層電介質(zhì)層122b可以是硅的氧化物層或具有高于硅的氧化物層的介 電常數(shù)的高k電介質(zhì)層。
在再一個(gè)實(shí)施例中，第二埋層電介質(zhì)層122b可以包括數(shù)據(jù)存儲(chǔ)層。數(shù) 據(jù)存儲(chǔ)層可以是閃存器件的電荷陷阱層。
在第三元件區(qū)C中，可以設(shè)置將第三埋層圖案1Mc相互電連接的至少 一個(gè)第二連接125c。因此，第二連接125c可以從第三埋層圖案1Mc延伸以 由和第三埋層圖案124c相同的材料形成。此外，第二連接125c可以覆蓋第 三有源圖案106c的側(cè)壁。因此，第三埋層圖案124c可以通過(guò)第二連接12^ 相互電連接以便被用作設(shè)置在第三元件區(qū)C中的公共背柵電極。這里，由于 第三有源圖案106c的底部和側(cè)壁可以被第三埋層圖案124c和第二連接1Mc 覆蓋，因此可以通過(guò)第三元件區(qū)的公共背柵電極控制形成在第三元件區(qū)C中 的晶體管的閾值電壓。同時(shí)，當(dāng)?shù)谌駥訄D案124c由非摻雜硅層形成時(shí)， 第三埋層圖案124c可以用作電介質(zhì)。
可以設(shè)置插設(shè)在第三埋層圖案124c和襯底100之間以及第二連接1Mc 和襯底100之間的第三下埋層電介質(zhì)層121e?？梢栽O(shè)置插設(shè)在第三有源圖案 106c和第三埋層圖案124c之間及第三有源圖案和第二連接l"c之間
的第三上埋層電介質(zhì)層Ulf。第三上埋層電介質(zhì)層121e和第三下埋層電介 質(zhì)層Ulf可以構(gòu)成第三埋層電介質(zhì)層122c。第三埋層電介質(zhì)層122c可以是 硅的氧化物層或高k電介質(zhì)層。
在再一個(gè)實(shí)施例中，第三埋層電介質(zhì)層122c可以包括數(shù)據(jù)存儲(chǔ)層。數(shù) 據(jù)存儲(chǔ)層可以是閃存器件的電荷陷阱層。
在第一元件區(qū)A中，第一埋層圖案124a可以^皮彼此電分隔。因此，可 以將單獨(dú)的電信號(hào)施加到每個(gè)第一埋層圖案124a。此外，第二元件區(qū)B中 的第二埋層圖案124b可以通過(guò)第一連接125b彼此連接。同樣地，第三元件 區(qū)C中的第三埋層圖案124c可以被-波此電連接。
如以上所述，4丸行各種功能的元件可以形成在具有在第一到第三元件區(qū) A、 B和C中的第一至第三埋層圖案124a、 124b和124c、第一至第三有源 圖案106a、 106b和106c以及第一至第三埋層電介質(zhì)層122a、 122b和12^ 的村底上。即，具有各種結(jié)構(gòu)的元件可以設(shè)置在第一至第三元件區(qū)A、 B和 C中。此外，通過(guò)與在基體元件區(qū)中形成的元件耳關(guān)合各種元件可以形成在半 導(dǎo)體芯片中。
以下將描述構(gòu)成第一元件區(qū)A中的非揮發(fā)性(non-volatile)存儲(chǔ)單元陣 列區(qū)的槺極結(jié)構(gòu)和互連結(jié)構(gòu)、構(gòu)成第二元件區(qū)B中的第一揮發(fā)性存儲(chǔ)單元陣 列區(qū)的柵極結(jié)構(gòu)和互連結(jié)構(gòu)以及構(gòu)成第三元件區(qū)C中的第二揮發(fā)性存儲(chǔ)單 元陣列區(qū)的^^及結(jié)構(gòu)和互連結(jié)構(gòu)。
在第一元件區(qū)A中，第一柵極結(jié)構(gòu)U6a可以設(shè)置在第一有源圖案106a 上。多個(gè)第一柵極結(jié)構(gòu)136a可以設(shè)置在第一有源圖案10&上。第一4冊(cè)極結(jié) 構(gòu)136a可以彼此隔開(kāi)以^更在第一有源圖案106a上形成為島形(island shape )。每個(gè)第一柵極結(jié)構(gòu)136a可以包括順次堆疊的第一柵極電介質(zhì)層U0a 和第一柵極電極133a。第一柵極電介質(zhì)層B0a可以包括數(shù)據(jù)存儲(chǔ)層。數(shù)據(jù) 存儲(chǔ)層可以是閃存器件的電荷陷阱層。
同時(shí)，第一柵極電介質(zhì)層130a可以由與第一埋層電介質(zhì)層122a相同的 材料形成。例如，當(dāng)?shù)谝宦駥与娊橘|(zhì)層122a包括數(shù)據(jù)存儲(chǔ)層，并且第一柵 極電介質(zhì)層130a由與第一埋層電介質(zhì)層122a相同的材料形成時(shí)，第一元件 區(qū)A可以被用作具有多比特存儲(chǔ)節(jié)點(diǎn)的閃存器件的單元區(qū)域。此外，當(dāng)?shù)谝?柵極電介質(zhì)層130a和第一埋層電介質(zhì)層122a由相同的材料形成并且具有相 同的厚度時(shí)，可以通過(guò)相同的工作電壓執(zhí)行閃存單元的編程/擦除/讀取。
同時(shí)，第一柵極結(jié)構(gòu)136a可以是包括順次堆疊的柵極電介質(zhì)層、浮柵
極、柵極間電介質(zhì)層(intergate dielectric layer)和控制柵極電極的閃存器件 的單元柵極結(jié)構(gòu)。
在第二元件區(qū)B中，至少一個(gè)第二4冊(cè)極結(jié)構(gòu)136b可以設(shè)置在第二有源 圖案106b上。第二柵極結(jié)構(gòu)136b可以覆蓋第二有源圖案106b的側(cè)壁。第 二柵極結(jié)構(gòu)136b可以包括順次堆疊的第二柵極電介質(zhì)層130b和第二柵極電 極133b。第二柵極電極133b可以形成為具有與第二有源圖案106b交叉的取 向的線形(line shape )。第二柵極電介質(zhì)層BOb可以是硅的氧化物層或具有 高于硅的氧化物層的介電常數(shù)的高k電介質(zhì)層。第二柵極電極133b可以由 導(dǎo)電層形成。
在第三元件區(qū)C中，至少一個(gè)第三柵極結(jié)構(gòu)136c可以設(shè)置在第三有源 圖案106c上。第三柵極結(jié)構(gòu)136c可以包括順次堆疊的第三4冊(cè)極電介質(zhì)層 130c和第三柵極電極133c。第三柵極電極133c可以形成為具有與第三有源 圖案106c交叉的取向的線形。第三柵極電極133c可以提供存儲(chǔ)器件的字線 (word line )。第三柵極電介質(zhì)層130c可以由硅的氧化物層或具有高于硅的氧 化物層的介電常數(shù)的高k電介質(zhì)層形成。第三柵極電極133c可以由導(dǎo)電層 形成。
在第一柵極結(jié)構(gòu)136a的兩側(cè)，第一源極和漏極區(qū)M5a可以設(shè)置在第一 有源圖案106a內(nèi)。在第二柵極結(jié)構(gòu)136b的兩側(cè)，第二源極和漏極區(qū) 可以設(shè)置在第二有源圖案106b內(nèi)。在第三柵極結(jié)構(gòu)n&的兩側(cè)，第三源極 和漏極區(qū)145c可以設(shè)置在第三有源圖案106c內(nèi)。順次堆疊的下夾層絕緣層 147和上夾層絕緣層151可以設(shè)置在具有第一至第三柵極結(jié)構(gòu)l36a、 l36b 和136c的襯底上。
在第一元件區(qū)A中，可以設(shè)置通過(guò)下夾層絕緣層M7、與第一有源圖案 106a交叉并與第一源極和漏極區(qū)145a電連接的第一下導(dǎo)電圖案l48。第一 下導(dǎo)電圖案148可以設(shè)置存儲(chǔ)器件的位線(bit line )。多個(gè)第一柵極結(jié)構(gòu)l^a 可以在第一有源圖案106a上設(shè)置為島形。所以，每個(gè)第一柵極結(jié)構(gòu)U6a可 以插設(shè)在第一下導(dǎo)電圖案148之間。
第一上導(dǎo)電圖案157a可以設(shè)置在上夾層絕緣層151上。每個(gè)第一上導(dǎo) 電圖案157a可以形成為具有與第一下導(dǎo)電圖案l48交叉的取向的線形，并 與第一柵極結(jié)構(gòu)136a重疊。上導(dǎo)電圖案157a可以設(shè)置存儲(chǔ)器件的字線。第 一柵極接觸結(jié)構(gòu)154a可以設(shè)置在第一上導(dǎo)電圖案157a和第一柵極結(jié)構(gòu)1Ma 之間。
15
可以設(shè)置順次通過(guò)上夾層絕緣層151和下夾層絕緣層147并與每個(gè)第一 埋層圖案124a電連接的第一下柵極接觸結(jié)構(gòu)155a。各自覆蓋第一下柵極接 觸結(jié)構(gòu)15Sa的第一下柵極互連157b可以設(shè)置在上夾層絕緣層151上。所以， 在第一元件區(qū)A中，上述的非揮發(fā)性的存儲(chǔ)器件的互連結(jié)構(gòu)可以設(shè)置在具有 第一埋層圖案124a和第一有源圖案106a的襯底上。
在第二元件區(qū)B中，可以設(shè)置通過(guò)下夾層絕緣層147、與第二源極和漏 極區(qū)145b之一電連接并與第二有源圖案106b交叉的線形的第二下導(dǎo)電圖案 149a。而且，可以設(shè)置通過(guò)下夾層絕緣層147并與第二源^L和漏^l區(qū)145b 的另外的電連接的島形的第二下接觸結(jié)構(gòu)149b。第二下導(dǎo)電圖案149a和第 二下接觸結(jié)構(gòu)149b可以由相同的材料制成。
可以設(shè)置通過(guò)上夾層絕緣層151并與第二下接觸結(jié)構(gòu)14%電連接的第 二上接觸結(jié)構(gòu)154b。覆蓋第二上接觸結(jié)構(gòu)154b并在與第二柵極電極133b 交叉的方向上形成的線形的第二上導(dǎo)電圖案158a可以設(shè)置在上夾層絕緣層 151上。
可以設(shè)置順次通過(guò)上夾層絕緣層151和下夾層絕緣層147并與每個(gè)第二 埋層圖案124b電連接的第二下柵極接觸結(jié)構(gòu)155b。覆蓋下柵極接觸結(jié)構(gòu) 155b的第二下柵極互連158b可以設(shè)置在上夾層絕緣層151上。
在第三元件區(qū)C中，可以設(shè)置通過(guò)下夾層絕緣層l47、與第三源極和漏 極區(qū)145c之一電連接并與第三有源圖案106c交叉的第三下導(dǎo)電圖案150a。 而且，可以設(shè)置通過(guò)下夾層絕緣層147并與第三源極和漏極區(qū)145c的另外 的電連接的島形的第三下接觸結(jié)構(gòu)150b。第三下導(dǎo)電圖案1S0a和第三下接 觸結(jié)構(gòu)150b可以由相同的材料形成。第三下導(dǎo)電圖案150a可以設(shè)置公共源 極線(CSL)。
可以設(shè)置通過(guò)上夾層絕緣層151并與第三下接觸結(jié)構(gòu)150b電連接的第 三上接觸結(jié)構(gòu)154c。覆蓋第三上接觸結(jié)構(gòu)154c并以與第三柵極電極lWc交 叉的取向形成的線形的第三上導(dǎo)電圖案159a可以設(shè)置在上夾層絕緣層 上。因此，第三上導(dǎo)電圖案159a可以設(shè)置存儲(chǔ)器件的位線。
同時(shí)，插設(shè)在第三源極和漏極區(qū)145c之間并設(shè)置在第三柵極結(jié)構(gòu) 下方的第三有源圖案106c可以設(shè)置存儲(chǔ)器件的數(shù)據(jù)存儲(chǔ)區(qū)。所以，可以提 供諸如浮體DRAM的存儲(chǔ)器件。而且，第三有源圖案106c的側(cè)壁和底部可 以由第三埋層圖案124c和第二連接125c覆蓋。結(jié)果，由于第二連接1Mc 將第三埋層圖案124c相互電連接，因此在第三元件區(qū)C中形成的元件的閾
值電壓可以易于由用作背柵電極的第三埋層圖案124c控制。可以設(shè)置順次 通過(guò)上夾層絕緣層151和下夾層絕緣層147并與每個(gè)第三埋層圖案124c電 連接的第三下柵極接觸結(jié)構(gòu)M5c。覆蓋第三下柵極接觸結(jié)構(gòu)155c的第三下 柵極互連159b可以設(shè)置在上夾層絕緣層151上。
如上所述，非揮發(fā)性存儲(chǔ)器件的單元柵極和互連結(jié)構(gòu)可以設(shè)置在第一有 源圖案10&上，揮發(fā)性存儲(chǔ)器件的單元才冊(cè)極和互連結(jié)構(gòu)可以設(shè)置在第二有 源區(qū)106b和第三有源區(qū)106c上。但是，本發(fā)明可以以不同的形式實(shí)現(xiàn)并且 不應(yīng)當(dāng)被解釋為局限于此處列出的實(shí)施例。例如，在第一元件區(qū)A中，第二 元件區(qū)B和第三元件區(qū)C的單元柵極和互連結(jié)構(gòu)可以設(shè)置在第一有源圖案 106a上。而且，第一元件區(qū)A的單元4冊(cè)極和互連結(jié)構(gòu)可以設(shè)置在第二有源 圖案106b和第三有源圖案106c上。這里，第一元件區(qū)A的單元斥冊(cè)極和互連 結(jié)構(gòu)可以包括第一柵極結(jié)構(gòu)136a、第一下導(dǎo)電圖案148和第一上導(dǎo)電圖案 157a。第二元件區(qū)B的單元柵極和互連結(jié)構(gòu)可以包括第二柵極結(jié)構(gòu)136b、 第二下導(dǎo)電圖案149a、第二下接觸結(jié)構(gòu)149b和第二上導(dǎo)電圖案158a。第三 元件區(qū)C的單元柵極和互連結(jié)構(gòu)可以包括第三柵極結(jié)構(gòu)136c、第三下導(dǎo)電 圖案150a、第三下接觸結(jié)構(gòu)150b和第三上導(dǎo)電圖案159a。
所以，如上所述，可以提供諸如具有帶有各種結(jié)構(gòu)的元件的片上系統(tǒng) (system-on-chip)的半導(dǎo)體器件。例如，如圖16所示，可以設(shè)置具有第一區(qū) 500、第二區(qū)510、第三區(qū)520、第四區(qū)530和第五區(qū)5W的半導(dǎo)體器件550。 第一至第三區(qū)500、 510和520可以是具有第二埋層圖案1Mb和將第二埋層 圖案124b相互連接的第二連接125b的元件區(qū)。彼此電連接的第二埋層圖案 124b，即，形成在具有第二背柵的襯底上的半導(dǎo)體器件可以設(shè)置在第一至第 三區(qū)500、 510和520中。例如，高性能的晶體管可以設(shè)置在第一區(qū)500中， 諸如SRAM的高速緩沖存儲(chǔ)器(cache memory )可以設(shè)置在第二區(qū)510中。 低功率晶體管可以設(shè)置在第三區(qū)520中。在第四區(qū)530中，半導(dǎo)體器件可以 設(shè)置在具有第三埋層圖案124c和將第三埋層圖案U4c彼此電連接并覆蓋第 三有源圖案106c的側(cè)壁的第三連接125c的村底上。例如，諸如浮體DRAM 的存儲(chǔ)器件可以設(shè)置在第四區(qū)530中。形成在具有諸如第一埋層圖案1Ma 的背柵電極的襯底上的器件可以設(shè)置在第五區(qū)540中。例如，具有多比特存 儲(chǔ)節(jié)點(diǎn)的閃存器件可以設(shè)置在第五區(qū)540中。
如上所述，具有各種集成電路器件的半導(dǎo)體器件可以設(shè)置在半導(dǎo)體器件 550上。例如，如圖17所示，可以提供垂直集成的半導(dǎo)體器件。參考圖17， 第一鈍化層560可以設(shè)置在半導(dǎo)體器件550上。第一鈍化層560可以是絕緣 層。具有半導(dǎo)體集成電路的另一個(gè)半導(dǎo)體器件，即，集成電路襯底600，可 以設(shè)置在第一鈍化層上?？梢栽O(shè)置集成電路襯底600以減小半導(dǎo)體器件 的平面尺寸(planar size )。例如，與半導(dǎo)體器件550相同和/或不同的集成電 路可以設(shè)置在集成電路襯底600上。可以設(shè)置將集成電路襯底600電連接到 半導(dǎo)體器件550的襯底間互連610?？梢栽O(shè)置覆蓋集成電路襯底600和襯底 間互連610的第二鈍化層620。堆疊的一個(gè)或多個(gè)其他的集成電3各襯底可以 設(shè)置在第二鈍化層620上。具有各種功能的半導(dǎo)體器件可以通過(guò)垂直設(shè)置半 導(dǎo)體器件550和集成電路襯底600被提供。
接著，將參考圖IIE和12E描述根據(jù)本發(fā)明的其他示范性實(shí)施例的半導(dǎo) 體器件的結(jié)構(gòu)。
參考圖11E和12E,可以設(shè)置具有多個(gè)元件區(qū)的襯底200。例如，襯底 200可以具有浮體元件區(qū)J和基體元件區(qū)K。襯底200可以是半導(dǎo)體襯底。 例如，村底200可以是硅襯底。
在浮體元件區(qū)J中，埋層圖案224可以設(shè)置在襯底200上。而且，可以 設(shè)置將埋層圖案224相互連接的連接224a。如圖11E所示，連接224a可以 被彼此分隔。多個(gè)有源圖案2061 可以設(shè)置在每個(gè)埋層圖案224上。即，多 個(gè)有源圖案206b可以設(shè)置在一個(gè)埋層圖案224上?？梢栽O(shè)置插設(shè)在埋層圖 案224和襯底200之間以及連接224a和村底200之間的下埋層電介質(zhì)層 22lb。上埋層電介質(zhì)層221a可以設(shè)置在埋層圖案224和有源圖案206b之間。 上埋層電介質(zhì)層221a和下埋層電介質(zhì)層221b構(gòu)成埋層電介質(zhì)層222a。
可以設(shè)置限定浮體元件區(qū)J的埋層圖案224和有源圖案206b以及基體 元件區(qū)K的有源區(qū)212a的第一隔離區(qū)212和第二隔離區(qū)22入更具體地， 第 一 隔離區(qū)212限定浮體元件區(qū)J的埋層圖案224和基體元件區(qū)K的有源區(qū) 212a。第二隔離區(qū)227限定埋層圖案224上的有源圖案20613。
可以設(shè)置至少一個(gè)與有源圖案206b交叉的第一柵極結(jié)構(gòu)236a。第一柵 極結(jié)構(gòu)236a可以包括順次疊置的第一柵極電介質(zhì)層230a和第一柵極電極 233a。第一斥冊(cè)極結(jié)構(gòu)236a可以覆蓋有源圖案206b的側(cè)壁?？梢栽O(shè)置與有源 區(qū)212a交叉的第二柵極結(jié)構(gòu)236b。第二柵極結(jié)構(gòu)236b可以包括順次堆疊的 第二柵極電介質(zhì)層230b和第二柵極電極233b。在第 一柵極結(jié)構(gòu)236a的兩側(cè)， 第一源極和漏極區(qū)245可以設(shè)置在第一有源圖案206b中。在第二柵極結(jié)構(gòu) 236b的兩側(cè)，第二源極和漏極區(qū)可以設(shè)置在有源區(qū)212a中。
在另一個(gè)實(shí)施例中，如圖13所示，可以省略設(shè)置在埋層圖案224之間 的連接224a。因此，埋層圖案224可以彼此電隔離。即，可以將獨(dú)立的電信 號(hào)施加到每個(gè)埋層圖案224。設(shè)置在一個(gè)埋層圖案224上的有源圖案可以具 有第一導(dǎo)電型，設(shè)置在另一個(gè)埋層圖案224上的有源圖案可以具有不同于第 一導(dǎo)電型的第二導(dǎo)電型。第一導(dǎo)電型可以是p型，第二導(dǎo)電型可以是n型。 所以，多個(gè)NMOS晶體管可以設(shè)置在一個(gè)埋層圖案224上，多個(gè)PMOS晶 體管可以設(shè)置在另一個(gè)埋層圖案224上。埋層圖案224可以用作背4冊(cè)電才及。 因此，由于埋層圖案224可以祐j皮此分隔，所以可以提供用于控制NMOS 晶體管的閾值電壓的第一公共背柵電極，并可以提供用于控制晶體管的閾值 電壓的第二公共背柵電極。
所以，可以提供具有基體元件和浮體元件的片上系統(tǒng)。例如，根據(jù)本發(fā) 明的示范性實(shí)施例設(shè)置在第一至第三元件區(qū)A、 B和C中的元件中的一個(gè)、 兩個(gè)或多個(gè)元件以及根據(jù)本發(fā)明的另一個(gè)示范性實(shí)施例設(shè)置在浮體元件區(qū)J 和基體元件區(qū)K中的元件中的一個(gè)、兩個(gè)或多個(gè)元件可以在一個(gè)芯片上被實(shí) 現(xiàn)。而且，所有上述器件均可以在一個(gè)芯片上被實(shí)現(xiàn)。
以下將描述根據(jù)本發(fā)明的示范性實(shí)施例的半導(dǎo)體器件的制造方法。
首先，將參考圖1A至1H、 2A至2C、 3A至3C、 4A至4C、 5A至5C、 6A至6C、 7A至7C、 8A至8C和14描述根據(jù)本發(fā)明的示范性實(shí)施例的半 導(dǎo)體器件的制造方法。
參考圖1A、 2A、 2B、 2C和14，制備具有多個(gè)元件區(qū)的襯底IOO(SIOO)。 襯底100可以是半導(dǎo)體襯底。例如，襯底100可以是硅村底。襯底100可以 具有基體元件區(qū)和浮體元件區(qū)。襯底100可以具有浮體元件區(qū)的第一元件區(qū) A、浮體元件區(qū)的第二元件區(qū)B和浮體元件區(qū)的第三元件區(qū)C。第一元件區(qū) A可以是第一存儲(chǔ)單元陣列區(qū)，第二元件區(qū)B可以是第二存儲(chǔ)單元陣列區(qū)， 第三元件區(qū)C可以是第三存儲(chǔ)單元陣列區(qū)。但是，本發(fā)明不應(yīng)當(dāng)被解釋為局 限于此處所列出的實(shí)施例。例如，第一至第三元件區(qū)A、 B和C的一部分可 以是包括場(chǎng)效應(yīng)晶體管區(qū)的集成電路區(qū)域。
同時(shí)，雖然沒(méi)有示出襯底100的基體元件區(qū)的截面圖和平面圖，但是以 下將參考圖15的工藝流程圖描述在基體元件區(qū)中形成的半導(dǎo)體器件。
順次堆疊的第一犧牲層102a和第一有源層105a可以形成在第一元件區(qū) A的村底100上。第一犧牲層102a和第一有源層105a可以由彼此不同的材 料層形成。第一犧牲層102a由具有相對(duì)于第一有源層105a的刻蝕選擇性的
材料層形成。例如，第一犧牲層102a可以利用外延生長(zhǎng)技術(shù)由的鍺化硅 (SiGe)形成，而第一有源層10Sa可以利用外延生長(zhǎng)技術(shù)由硅形成。第一有 源層105a可以由單晶硅形成。
同樣地，順次堆疊的第二犧牲層102b和第二有源層105b形成在第二元 件區(qū)B的襯底100上。此外，順次堆疊的第三犧牲層102c和第三有源層105c 形成在第三元件區(qū)C的村底IOO上。第一至第三犧牲層102a、 102b和102c 可以通過(guò)相同的工藝由形成為相同的厚度材料形成。第一至第三有源層 105a、 105b和105c可以通過(guò)相同的工藝由形成為相同的厚度的材料形成。
在另一個(gè)示范性實(shí)施例中，第一至第三犧牲層102a、 102b和102c可以 形成為彼此具有不同的厚度。第一厚度tl的第一犧牲層102a可以形成在第 一元件區(qū)A的襯底100上。不同于第一厚度tl的第二厚度t2的第二犧牲層 102b可以形成在第二元件區(qū)B的襯底100上。不同于第二厚度t2的第三厚 度t3的第三犧牲層102c可以形成在第三元件區(qū)C的襯底IOO上。例如，犧 牲層在形成具有第一至第三元件區(qū)A、 B和C的襯底100上之后，考慮到在 第一至第三元件區(qū)A、 B和C中將要形成的元件的特性，犧牲層可以適當(dāng)?shù)?被刻蝕以形成第一厚度tl的第一犧牲層102a、第二厚度t2的第二犧牲層102b 和第三厚度t3的第三犧牲層102c。
在再一個(gè)示范性實(shí)施例中，第一至第三有源層10&、 10Sb和10Sc可以 形成為彼此具有不同的厚度。第四厚度t4的第一有源層10Sa可以形成在第 一犧牲層102a上。不同于第四厚度t4的第五厚度t5的第二有源層10Sb可 以形成在第二犧牲層102b上。不同于第五厚度t5的第六厚度W的第三有源 層105c形成在第三犧牲層102c上。例如，有源層形成在具有第一至第三犧 牲層102a、 102b和102c的襯底IOO上之后，可以通過(guò)執(zhí)行部分地減小在第 一至第三元件區(qū)A、 B和C中的至少一個(gè)上的有源層的厚度的刻蝕工藝形成 彼此具有不同厚度的第一至第三有源層105a、 105b和105c。
在再一個(gè)示范性實(shí)施例中，第一犧牲層102a和第一有源層10Sa可以順 次形成在第一元件區(qū)A的襯底100上。這里，當(dāng)?shù)谝粻奚鼘觢(na和第一有 源層105a順次形成時(shí)，第二元件區(qū)B和第三元件區(qū)C可以由硬掩模覆蓋。 在第一犧牲層102a和第一有源層105a形成之后，覆蓋第二元件區(qū)B和第三 元件區(qū)C的硬掩?？梢员蝗コ?。同樣地，順次形成的第二犧牲層102b和第 二有效層105b形成在第二元件區(qū)B中之后，順次堆疊的第三犧牲層10"和 第三有源層105c可以形成在第三元件區(qū)C中。如以上所述，通過(guò)彼此不同
的工藝可以形成第一至第三犧牲層102a、 102b和102c,并且通過(guò)彼此不同 的工藝可以形成第一至第三有源層105a、 105b和105c。因此，第一至第三 犧牲層10h、 102b和102c可以形成為彼此具有不同的厚度，并且第一至第 三有源層105a、 105b和105c可以形成為^皮此具有不同的厚度。而且，第一 至第三有源層105a、105b和105c可以由包括彼此不同的元件的半導(dǎo)體形成。
第一至第三有源層105a、105b和105c可以形成為具有相同的導(dǎo)電類型， 即，n型或p型。相反地，第一至第三有源層105a、 105b和105c的至少一 個(gè)可以是第一導(dǎo)電類型，而其他的可以是不同于第一導(dǎo)電類型的第二導(dǎo)電類 型。這里，第一導(dǎo)電類型可以是n型。
同時(shí)，當(dāng)?shù)谝恢恋谌隣奚鼘?02a、 102b和102c和第一至第三有源層 105a、 105b和105c形成在第一至第三元件區(qū)A、 B和C中時(shí)，可以通過(guò)犧 牲掩模保護(hù)襯底100的基體元件區(qū)。在形成第一至第三有源層105a、 105b 和105c之后可以去除該犧牲掩才莫。
參考圖1B、 3A、 3B、 3C和14,第一硬掩模圖案109a可以形成在第一 元件區(qū)A的有源層106a上，第二掩;t莫圖案109b可以形成在第二元件區(qū)B 的有源層106b上，第三硬掩^t圖案109c可以形成在第三元件區(qū)C的有源層 106c上。
同時(shí)，第四掩模圖案可以形成在襯底100的基體元件區(qū)上。
可以通過(guò)相同的工藝形成第一至第三硬掩才莫圖案109a、 IO外和10W。 第一至第三硬掩模圖案109a、 109b和109c可以由具有相對(duì)于第一至第三有 源層105a、 105b和105c的刻蝕選擇性的材料形成。例如，當(dāng)?shù)谝恢恋谌?源層105a、 105b和105c由硅形成時(shí)，第一至第三硬掩模圖案109a、 109b 和109c可以由包括硅的氮化物層的材料層形成。
利用第一至第三硬掩模圖案109a、 109b和1(^c作為刻蝕掩模，第一至 第三有源層105a、 105b和105c和第一至第三犧牲層lOh、 102b和1(^c可 以被順次刻蝕以形成溝槽(trench )。結(jié)果，順次堆疊的一個(gè)或多個(gè)第一犧牲 圖案103a和第一有源圖案106a可以形成在襯底IOO的第一元件區(qū)A上，順 次堆疊的一個(gè)或多個(gè)第二犧牲圖案103b和第二有源圖案1(^b可以形成在襯 底100的第二元件區(qū)B上，順次堆疊的一個(gè)或多個(gè)第三犧牲圖案l(Bc和第 三有源圖案106c可以形成在在襯底100的第三元件區(qū)C上。
同時(shí)，當(dāng)利用作為刻蝕掩才莫的第一至第三硬掩^t莫圖案109a、 IO外和 順次刻蝕第一至第三有源層105a、 105b和105c以及第一至第三犧牲層10h、 102b和102c時(shí)，襯底100可以纟皮部分刻蝕。
當(dāng)利用作為刻蝕掩模的第一至第三硬掩模圖案109a、 109b和109c順次 刻蝕第一至第三有源層105a、 105b和105c以及第一至第三犧牲層102a、 102b 和時(shí)，可以利用第四硬掩模圖案刻蝕襯底100的基體元件區(qū)以形成限 定有源區(qū)的溝槽。
可以形成填充溝槽的第一隔離區(qū)112(S110)。更具體地，在填充該溝槽 之后，絕緣層可以在具有該溝槽的襯底IOO上，并且該絕緣層可以被平坦化 直到暴露第一至第三硬掩模圖案109a、 109b和109c的上表面。結(jié)果，可以 形成填充溝槽的第一隔離區(qū)112。第一隔離區(qū)112可以由具有相對(duì)于犧牲圖 案103a、 103b和103c的刻蝕選擇性的絕緣材料形成。例如，當(dāng)犧牲圖案103a、 103b和103c由鍺化硅層形成時(shí)，第一隔離區(qū)112可以由硅的氧化物層形成。 所以，第一至第三元件區(qū)A、 B和C上的第一至第三犧牲圖案103a、 103b 和103c以及第一至第三有源圖案106a、 106b和106c可以由第一隔離區(qū)12 限定，并且基體元件區(qū)的有源區(qū)可以由第一隔離區(qū)112限定(SllO)。
參考圖1C、 4A、 4B、 4C和14,可以形成具有至少一個(gè)與第一元件區(qū) A上的第一有源圖案105a交叉的開(kāi)口并且覆蓋第二元件區(qū)B、第三元件區(qū)C 和基體元件區(qū)的第一光致抗蝕劑圖案115a。
在第一元件區(qū)A中，可以利用第一光致抗蝕劑圖案l"a作為刻蝕掩才莫 來(lái)刻蝕第一隔離區(qū)112以形成部分暴露第一犧牲圖案103a的第一凹進(jìn)區(qū) 112a(S120)。例如，第一元件區(qū)A的第一凹進(jìn)區(qū)112a可以部分暴露順次疊 置的每個(gè)第一犧牲圖案103a和第一有源圖案106a的側(cè)壁。結(jié)果，通過(guò)第一 凹進(jìn)區(qū)112a未被暴露的第一有源圖案106a的側(cè)壁可以與第一隔離區(qū)ll2相 接觸。接著，在第一有源圖案106a下面的第一犧牲圖案103a可以被選擇性 地去除以在第一有源圖案106a和襯底IOO之間形成空的空間118a (SDO)。 第一犧牲圖案103a可以用濕法刻蝕工藝被去除。這里，通過(guò)空的空間118a 與襯底IOO分隔的第一有源圖案106a可以與未被凹進(jìn)的第一隔離區(qū)112的
一部分相接觸以#1支撐。
參考圖1D、 5A、 5B、 5C和14，第一光致抗蝕劑圖案1Ma可以被去除。 在第 一元件區(qū)A中，第 一埋層電介質(zhì)層122a可以形成在通過(guò)第 一 空的空間 (圖4A的118a)和第一凹進(jìn)區(qū)(圖4A的112a)均被暴露的襯底100和第一 有源圖案106a上。第一埋層電介質(zhì)層122a可以包括通過(guò)第一空的空間(圖 4A的118a)和第一凹進(jìn)區(qū)(圖4A的112a)暴露的襯底100上形成的第一
下埋層電介質(zhì)層Ula以及通過(guò)第一空的空間(圖4A的118a)和第一凹進(jìn) 區(qū)(圖4A的112a)暴露的第一有源圖案106a上形成的第一上埋層電介質(zhì) 層121b。第一埋層電介質(zhì)層122a可以由硅的氧化物或具有高于硅的氧化物 的介電常數(shù)的高k電介質(zhì)材料形成。
同時(shí)，第一埋層電介質(zhì)層122a可以被形成為包括數(shù)據(jù)存儲(chǔ)層。數(shù)據(jù)存 儲(chǔ)層可以是閃存器件的電荷陷阱層。例如，第一埋層電介質(zhì)層122a可以是 包括第一氧化物層、作為電荷陷阱層的氮化物層和第二氧化物層的ONO層。 同時(shí)，納米晶材料可以被用于數(shù)據(jù)存儲(chǔ)層。
填充第一空的空間(圖4A的118a)和填充第一凹進(jìn)區(qū)(圖4A的112a) 的至少一個(gè)下部區(qū)域的第一埋層123a可以形成在具有第一埋層電介質(zhì)層 122a的襯底上。優(yōu)選地，可以形成第一埋層123a以填充第一空的空間(圖 4A的118a)和第一凹進(jìn)區(qū)(圖4A的112a)。形成第一埋層123a可以包括 在具有第一埋層電介質(zhì)層122a的襯底上形成具有優(yōu)良的埋置特性的材料層 以及使該材料層平坦化直到暴露第一至第三硬掩^f莫圖案109a、 109b和109c。
第一埋層123a可以由n型摻雜半導(dǎo)體層、p型摻雜半導(dǎo)體層、非摻雜半 導(dǎo)體層或金屬層形成。半導(dǎo)體層可以是硅層，金屬層可以是TiN層或TaN層。
可以形成具有至少一個(gè)與第二元件區(qū)B上的第二有源圖案106b交叉的 開(kāi)口并且覆蓋第一和第三元件區(qū)A和C的第二光致抗蝕劑圖案l"b。在第 二元件區(qū)B中，可以采用與在第一元件區(qū)A中形成第一凹進(jìn)區(qū)(圖4A的 112a)和第一空的空間(圖4A的118a)相同的方法形成第二凹進(jìn)區(qū)lUb 和第二空的空間118b (S120和S130)。即，第二空的空間llSb可以是第二 犧牲層(圖4B的103b)被去除的空間。
參考圖1E、 6A、 6B、 6C和14,可以去除第二光致抗蝕劑圖案ll化。 可以通過(guò)與形成第一埋層電介質(zhì)層122a及和第一埋層1Z3a的方法基本相同 的方法形成第二埋層電介質(zhì)層122b和第二埋層123b。更具體地，第二埋層 電介質(zhì)層122b可以形成在均是通過(guò)第二元件區(qū)B的第二空的空間(圖5B 的118b)和第二凹進(jìn)區(qū)(圖5B的112b)被暴露的襯底IOO和第二有源圖案 106b上(S140)。第二埋層電介質(zhì)層122b可以包括形成在通過(guò)第二空的空 間(圖5B的118b)和第二凹進(jìn)區(qū)(圖5B的112b)暴露的襯底100上的第 二下埋層電介質(zhì)層121c以及形成在通過(guò)第二空的空間(圖5B的118b)和 第二凹進(jìn)區(qū)(圖5B的112b)被暴露的第二有源圖案106b上的第二上埋層 電介質(zhì)層121d。第二埋層電介質(zhì)層122b可以形成為具有和第一埋層電介質(zhì)
層l^a不同的厚度。而且，第二埋層電介質(zhì)層122b可以形成為包括與第一 埋層電介質(zhì)層122a不同的材料。
同時(shí)，第二埋層電介質(zhì)層122b可以形成為包括數(shù)據(jù)存儲(chǔ)層。
填充第二空的空間(圖5B的118b)和第二凹進(jìn)區(qū)(圖5B的112b)的 第二埋層123b可以形成在具有第二埋層電介質(zhì)層122b的村底上。第二埋層 123b可以由與第一埋層123a相同的材料形成。
同時(shí)，第二埋層123b可以形成為具有與第一埋層123a不同的特性。例 如，當(dāng)?shù)谝宦駥?23a由第一導(dǎo)電類型的硅形成時(shí)，第二埋層123b可以由非 摻雜硅或者不同于第一導(dǎo)電類型的第二導(dǎo)電類型的硅形成。第一導(dǎo)電類型可 以是n型或p型。相反地，當(dāng)?shù)谝宦駥?23a由非摻雜硅形成時(shí)，第二埋層 123b可以由n型或p型摻雜硅形成。
可以形成具有至少一個(gè)與第三元件區(qū)C上的第三有源圖案106c交叉的 開(kāi)口并且覆蓋第一和第二元件區(qū)A和B的第三光致抗蝕劑圖案115c?？梢?采用與在第二元件區(qū)B中形成第二凹進(jìn)區(qū)(圖5B的112b)和第二空的空間 (圖5B的118b)基本相同的方法在第三元件區(qū)C中形成第三凹進(jìn)112c和第 三空的空間118c (S120和S130)。即，第三空的空間118c可以是第三犧牲 層(圖5C的103c)被去除的空間。
參考圖1F、 7A、 7B、 7C和14,可以去除第三光致抗蝕劑圖案l"c。 可以采用與形成第二埋層電介質(zhì)層122b及和第二埋層1Bb的方法基本相同 的方法形成第三埋層電介質(zhì)層122c和第三埋層13c。更具體地，第三埋層 電介質(zhì)層122c可以形成在均是通過(guò)第三元件區(qū)C的第三空的空間(圖6C 的118c)和第三凹進(jìn)區(qū)(圖6C的112c)被暴露的襯底IOO和第三有效圖案 106c (S140)上。第三埋層電介質(zhì)層122c可以包括形成在通過(guò)第三空的空 間(圖6C的118c)和第三凹進(jìn)區(qū)(圖6C的11") #1暴露的襯底100上的 第三下埋層電介質(zhì)層121f和形成在通過(guò)第三空的空間(圖6C的118c)和第 三凹進(jìn)區(qū)(圖6C的112c)被暴露的第三有效圖案106c上的第三上埋層電介 質(zhì)層121e。第三埋層電介質(zhì)層122c可以形成為包括與第二埋層電介質(zhì)層 122b不同的材料。同時(shí)，第三埋層電介質(zhì)層122c可以形成為包括數(shù)據(jù)存卡者 層。
填充第三空的空間(圖6C的llSc)和第三凹進(jìn)區(qū)(圖6C的lUc)的 第三埋層123c可以形成在具有第三埋層電介質(zhì)層1Wc的襯底上。第三埋層 123c可以形成為具有與第二埋層123b不同的特性。例如，當(dāng)?shù)诙駥觢"b 由第一導(dǎo)電類型的硅形成時(shí)，第三埋層U3C可以由非摻雜硅或者不同于第
一導(dǎo)電類型的第二導(dǎo)電類型的硅形成?？蛇x地，當(dāng)?shù)诙駥?23b由非摻雜 硅形成時(shí)，第三埋層U3c可以由n型或者p型摻雜硅或者金屬形成。
因此，第一至第三埋層電介質(zhì)層122a、 122b和122c可以形成為包括彼 此不同的材料。而且，第一至第三埋層123a、 123b和123c可以形成為包括 具有彼此不同特性的材料。
在另一個(gè)示范性實(shí)施例中，可以使用硬掩模圖案來(lái)代替第一至第三光致 抗蝕劑圖案115a、 115b和115c。
在再一個(gè)示范性實(shí)施例中，可以同時(shí)實(shí)施圖5A至5C中描述的工藝、 圖6A至6C中描述的工藝以及圖7A至7C中描述的工藝。例如，代替參考 圖5A至5C描述的第一光致抗蝕劑圖案115a,可以形成具有與第一元件區(qū) A的第一有源圖案106a交叉的第一開(kāi)口、與第二元件區(qū)B的第二有源圖案 106b交叉的第二開(kāi)口以及與第三元件區(qū)C的第三有源圖案106c交叉的第三 開(kāi)口的光致抗蝕劑圖案。接著，通過(guò)開(kāi)口凈皮暴露的隔離區(qū)112可以利用光致 抗蝕劑圖案作為刻蝕掩沖莫^皮部分刻蝕以同時(shí)形成圖4A的112a、圖5B的112B 以及圖6C的112c的第一至第三凹進(jìn)區(qū)，可以去除光致抗蝕劑圖案(S120)。 進(jìn)一步地，第一至第三犧牲圖案103a、 103b和103c可以被同時(shí)去除以同時(shí) 形成第一至第三空的空間(圖4A的118a、圖5B的11Sb和圖6C的11Sc) (S130)。結(jié)果，第一至第三埋層電介質(zhì)層12h、 1^b和U2c可以同時(shí)形成， 并且第一至第三埋層123a、 123b和U3c可以同時(shí)形成。
參考圖1G、 8A、 8B、 8C和14，在第一元件區(qū)A中，第一埋層(圖7A 的123a)可以被刻蝕以形成在第一有源圖案106a下方被自對(duì)準(zhǔn)的第一埋層 圖案124a (S150)。所以，第一埋層圖案U^可以祐J皮此分隔。
在第二元件區(qū)B中，第二埋層(圖7B的1Bb)可以;故部分刻蝕以形成 在第二有源圖案106b下方被自對(duì)準(zhǔn)的第二埋層圖案l24b，并且可以形成使 第二埋層圖案124b相互連接的至少一個(gè)第一連接1Mb (Sl50)。第一連接 125b可以設(shè)置在與第二埋層圖案124b基本同水平處。如圖1G所圖解，當(dāng) 形成多個(gè)第一連接125b時(shí)，如從平面圖所看到的，第一連接l^b可以被彼 此分隔以將第二埋層圖案124b相互連接。
在第三元件區(qū)C中，第三埋層(圖7C的lBc)可以4皮部分刻蝕以形成 在第三有源圖案106c下方被自對(duì)準(zhǔn)的第三埋層圖案1Mc以及使第三埋層圖 案124c相互連接的至少一個(gè)第二連接125c (S150)。這里，第二連接1Mc
可以使第三埋層圖案1Mc彼此連接以覆蓋第三有源圖案106c的側(cè)壁。這里， 第三有源圖案106c和第二連接125c的側(cè)壁可以通過(guò)第三埋層電介質(zhì)層l22c 的厚度被彼此分隔。如圖1G所圖解，當(dāng)形成多個(gè)第二連接125c時(shí)，如同從 平面圖所看到的，第二連接125c可以被彼此分隔以將第三埋層圖案124c彼 此連接。
接著，填充通過(guò)刻蝕第一至第三埋層(圖7A至7C的123a、123b和123c) 形成的凹進(jìn)區(qū)的第二隔離區(qū)127可以被形成。第二隔離區(qū)127可以由絕緣材 料形成。例如，第二隔離區(qū)127可以由硅的氧化物形成。
現(xiàn)在，下面將參考圖1H、 9A至9C、 IOA至IOC和14描述半導(dǎo)體器件 的制造方法，該半導(dǎo)體器件具有在具有第一至第三埋層圖案123a、 123b和 123c的第一至第三元件區(qū)A、 B和C中的各種柵極結(jié)構(gòu)和互連結(jié)構(gòu)。
參考圖1H、 9A至9C和14,在第一元件區(qū)A中，可以去除第一有源圖 案106a的預(yù)定區(qū)域。例如，利用光刻和刻蝕工藝可以去除第一有源圖案106a 的預(yù)定區(qū)域，該第一有源圖案106a的預(yù)定區(qū)域與用于形成將要被隨后形成 的下柵極接觸結(jié)構(gòu)的區(qū)域重疊。
在第一元件區(qū)A中，在去除第一硬掩模圖案(圖8A的109a)之后，順 次堆疊的一個(gè)或多個(gè)第一柵極結(jié)構(gòu)136a及一個(gè)或多個(gè)第一柵極掩模圖案 139a可以形成在第一有源圖案106a上(S160)。每個(gè)第一柵極結(jié)構(gòu)1^a可 以包括順次堆疊的第一柵極電介質(zhì)層130a和第一柵極電極l"a。
同時(shí)，多個(gè)第一柵極結(jié)構(gòu)136a可以形成在每個(gè)第一有源圖案10&上。 即，第一柵極結(jié)構(gòu)136a可以在第一有源圖案106a上形成為島形。
第一柵極電介質(zhì)層130a可以由硅的氧化物或具有高于硅的氧化物的介 電常數(shù)的高k介電材料形成。第一柵極電極D3a可以由導(dǎo)電層形成。
同時(shí)，第一柵極電介質(zhì)層130a可以由與第一埋層電介質(zhì)層l"a相同的 材料形成。例如，當(dāng)?shù)谝宦駥与娊橘|(zhì)層122a由包括數(shù)據(jù)存儲(chǔ)層的電介質(zhì)形 成并且第一柵極電介質(zhì)層130a由與第一埋層電介質(zhì)層U2a相同的材料形成 時(shí)，第一元件區(qū)A可以被用作具有多比特存儲(chǔ)節(jié)點(diǎn)，例如，4-比特存儲(chǔ)節(jié)點(diǎn) 的閃存器件的單元區(qū)域。此外，當(dāng)?shù)谝粬艠O電介質(zhì)層BOa和第一埋層電介 質(zhì)層122a由相同的材料形成并且形成為相同的厚度時(shí)，可以由相同的摔:作 電壓執(zhí)行編程/擦除/讀取。
第一柵極掩模圖案139a可以由絕緣材料形成。例如，第一柵極掩模圖 案139a可以被形成為包括硅的氧化物層和硅的氮化物層的至少一個(gè)。
在第二元件區(qū)B中，可以去除第二有源圖案106b的預(yù)定區(qū)域。例如， 利用光刻和刻蝕工藝可以去除第二有源圖案106b的預(yù)定區(qū)域，該第二有源 圖案106b的預(yù)定區(qū)域與用于形成將要被隨后形成的下柵極接觸結(jié)構(gòu)的區(qū)域 重疊。在第二元件區(qū)B中，在去除第二掩;f莫圖案(圖8B的109b)后，順次 堆疊的第二柵極結(jié)構(gòu)1^b和第二柵極掩模圖案139b可以形成在第二有源圖 案106b上(S160)。每個(gè)第二柵極結(jié)構(gòu)136b可以包括順次堆疊的第二棚-極 電介質(zhì)層130b和第二柵極電極U3b。第二柵極電介質(zhì)層130b可以由與第一 柵極電介質(zhì)層130a相同的電介質(zhì)層或與第一柵極電介質(zhì)層130a不同的電介 質(zhì)層形成。
同時(shí)，可以形成第二柵極結(jié)構(gòu)136b以覆蓋第二有源圖案106b的至少一 個(gè)側(cè)壁。進(jìn)一步地，可以形成第二柵極結(jié)構(gòu)136b以覆蓋第二有源圖案106b 的上表面。這里，在形成第二柵極結(jié)構(gòu)136b之前，可以利用光刻或者刻蝕 工藝刻蝕與第二有源圖案106b鄰近的第二隔離區(qū)127以形成暴露第二有源 圖案106b側(cè)壁的凹進(jìn)區(qū)使得第二柵極結(jié)構(gòu)136b覆蓋第二有源圖案106b的 至少一個(gè)側(cè)壁。
第二柵極電介質(zhì)層130b可以由硅的氧化物或具有高于硅的氧化物的介 電常數(shù)的高k介電材料形成。第二柵極電極13^可以由導(dǎo)電層形成。同時(shí)， 第二柵極電介質(zhì)層130b可以形成為包括數(shù)據(jù)存儲(chǔ)層。
同時(shí)，第二柵極電介質(zhì)層130b可以由與第二埋層電介質(zhì)層l"b相同的
材料形成。
第二柵極掩模圖案139b可以由絕緣材料形成。例如，第二柵極掩模圖 案139b可以形成為包括硅的氧化物層和硅的氮化物層中的至少一個(gè)。
在第三元件區(qū)C中，可以去除第三有源圖案106c的預(yù)定區(qū)域。例如， 利用光刻和刻蝕工藝可以去除第三有源圖案106c的預(yù)定區(qū)域，該第三有源 圖案106c的預(yù)定區(qū)域與用于形成將要被隨后形成的下柵極接觸結(jié)構(gòu)的區(qū)域 重疊。在第三元件區(qū)C中，在去除第三掩膜圖案(圖8C的10%)后，可以 形成順次堆疊在第三有源圖案106c上的第三柵極結(jié)構(gòu)136c和第三柵極掩膜 圖案139c(S160)。每個(gè)第三柵極結(jié)構(gòu)136c可以包括順次堆疊的第三柵極電 介質(zhì)層130c和第三柵極電極133c。第三柵極電介質(zhì)層DOc可以由與第一柵 極電介質(zhì)層130a和第二柵極電介質(zhì)層130b相同的電介質(zhì)或與第一柵極電介 質(zhì)層和第二柵極電介質(zhì)層不同的電介質(zhì)形成。
第三柵極電介質(zhì)層130c可以由硅的氧化物或具有高于硅的氧化物的介
電常數(shù)的高k介電材料形成。第三柵極電極133c可以由導(dǎo)電層形成。同時(shí)， 第三柵極電介質(zhì)層U0c可以被形成為包括數(shù)據(jù)存儲(chǔ)層。第三柵極掩模圖案 139c可以由絕^^材^J"形成。
同時(shí)，第三柵極電介質(zhì)層130c可以由與第三埋層電介質(zhì)層122c相同的
材料形成。
在另一個(gè)示范性實(shí)施例中，圖8A至8C的第一至第三掩^f莫圖案109a、 109b和109c可以同時(shí)被去除以暴露第 一至第三有源圖案106a、 106b和106c 、 在第一有源圖案106a上形成第一柵極電介質(zhì)層130a、在第二有源圖案106b 上形成第二柵極電介質(zhì)層130b以及在第三有源圖案106c上形成第三柵極電 介質(zhì)層130c。接著，順次堆疊的第一柵極電極133a和第一柵極掩模圖案139a 可以形成在第一柵極電介質(zhì)層130a上，順次堆疊的第二槺極電極33b和第 二柵極掩膜圖案139b可以形成在第二柵極電介質(zhì)層130b上，順次堆疊的第 三柵極電極133c和第三柵極掩膜圖案139c可以形成在在第三柵極電介質(zhì)層 130c上(S160)。
同時(shí)，當(dāng)形成第一至第三4冊(cè)極結(jié)構(gòu)136a、 136b和D6c時(shí)，在基體元件 區(qū)中，可以去除有源區(qū)上的第四硬掩模圖案，并且然后第四柵極結(jié)構(gòu)可以形 成在有源區(qū)上(S160)。第四柵極結(jié)構(gòu)可以包括順次堆疊的第四柵極電介質(zhì) 層和第四柵極電極。
在本發(fā)明中，描述了可以控制第一至第三有源圖案106a、 1061)和10& 的厚度。因此，可以控制第一至第三有源圖案1(^b和10&的厚度以 形成全部或部分耗盡的晶體管。即，可以提供各種特性的晶體管來(lái)設(shè)計(jì)各種 半導(dǎo)體電路。
第一柵極分隔物142a可以形成在順次堆疊的第一柵極結(jié)構(gòu)1Ma和第一 柵極掩才莫圖案139a的每個(gè)的側(cè)壁上。第二柵極分隔物M2b可以形成在順次 堆疊的第二柵極結(jié)構(gòu)136b和第二柵極掩膜圖案。9b的每個(gè)的側(cè)壁上。第三 柵極分隔物142c可以形成在順次堆疊的第三柵極結(jié)構(gòu)136c和第三柵極掩膜 圖案139c的每個(gè)的側(cè)壁上。第一至第三棚-極分隔物l"a、 l"b和l"c可 以同時(shí)形成。第一至第三柵極分隔物l"a、 M2b和l"c可以由絕緣材料形 成。例如，分隔物142a、 142b和142c可以形成為包括硅的氧化物層和硅的 氮化物層中的至少一個(gè)。
在第一柵極結(jié)構(gòu)136a的兩側(cè)，第一源極/漏極區(qū)MSa可以形成在第一有 源圖案106a中。例如，在第一柵極結(jié)構(gòu)136a的兩側(cè)，第一源極/漏極區(qū)1Ma
可以通過(guò)將具有與第一有源圖案106a不同的導(dǎo)電類型的雜質(zhì)離子注入到第 一有源圖案10&中而形成。設(shè)置在第一源極和漏極區(qū)145a之間的第一有源 圖案106a可以提供晶體管的溝道區(qū)。
在第二柵極結(jié)構(gòu)1^b的兩側(cè)，第二源極和漏極區(qū)145b可以形成在第二 有源圖案10化中。例如，在第二棚-極結(jié)構(gòu)136b的兩側(cè)，具有與第二有源圖 案106b不同的導(dǎo)電類型的雜質(zhì)離子凈皮注入到有源圖案106b中以形成第二源 極和漏極區(qū)145b。
在第三4冊(cè)極結(jié)構(gòu)136c的兩側(cè)，第三源^l和漏:極區(qū)145c可以形成在第三 有源圖案106c中。例如，在第三柵極結(jié)構(gòu)136c的兩側(cè)，具有和第三有源圖 案106c不同的導(dǎo)電類型的雜質(zhì)離子被注入到有源圖案106b中以形成第三源 才及和漏才及區(qū)145c。
同時(shí)，當(dāng)浮體DRAM單元陣列形成在第三元件區(qū)C中時(shí)，在第三源極 和漏極區(qū)145c之間的第三有源圖案106c可以設(shè)置數(shù)據(jù)存儲(chǔ)區(qū)。
下夾層絕緣層147可以形成在具有第一至第三源極和漏極區(qū)145a、 1Mb 和145c的襯底上。下夾層絕緣層147可以由硅的氧化物或低k電介質(zhì)材料形成。
參考圖1H、 IOA、 IOB、 10C和l5,在第一元件區(qū)A中，下夾層絕緣層 147可以被圖案化以形成與第一有源圖案106a交叉并暴露第一源極和漏極 區(qū)145a的線形的第一溝槽以及形成填充該第一溝槽的線形的第一下導(dǎo)電圖 案148。所以，第一下導(dǎo)電圖案148可以通過(guò)下夾層絕緣層1W并可以與第 一源極和漏極區(qū)145a電連接。每個(gè)第一下導(dǎo)電圖案148可以設(shè)置在第一柵 極電極133a之間并且可以通過(guò)第一柵極掩^^莫圖案139a和第一柵極分隔物 142a與第一柵極電極133a分隔。當(dāng)存儲(chǔ)器件的單元陣列形成在第一元件區(qū) A中時(shí)，第一下導(dǎo)電圖案148可以設(shè)置位線。
在第二元件區(qū)B中，下夾層絕緣層147可以被圖案化以形成與第二有源 圖案106b交叉并暴露第二源極和漏極區(qū)1Mb的一個(gè)的線形的第二溝槽、形 成暴露另一個(gè)第二源極和漏極區(qū)145b的第二接觸孔、形成填充第二溝槽的 第二下導(dǎo)電圖案149a以及形成填充第二接觸孔的第二下接觸結(jié)構(gòu)M9b。所 以，第二下導(dǎo)電圖案149a可以與第二源極和漏極區(qū)1Mb的一個(gè)電連接，第 二下接觸結(jié)構(gòu)149b可以與第二源極和漏極區(qū)145b的另一個(gè)電連接。如圖1H 中所示，第二下導(dǎo)電圖案149a可以形成為與多個(gè)第二有源圖案106b交叉的 線形，第二下接觸結(jié)構(gòu)149b可以形成為島形。
在第三元件區(qū)C中，下夾層絕緣層147可以被圖案化以形成與第三有源 圖案106c交叉并暴露第三源極和漏極區(qū)145c的一個(gè)的線形的第三溝槽、形 成暴露另一個(gè)第三源極和漏極區(qū)145c的第三接觸孔、形成填充第三溝槽的 第三下導(dǎo)電圖案150a以及形成填充第三接觸孔的第三下接觸結(jié)構(gòu)150b。所 以，第三下導(dǎo)電圖案150a可以與第三源極和漏極區(qū)145c的一個(gè)電連接，第 三下接觸結(jié)構(gòu)150b可以與第三源極和漏極區(qū)145c的另一個(gè)電連接。如圖1H 中所示，第三下導(dǎo)電圖案150a可以形成為與多個(gè)第三有源圖案106c交叉的 線形，第三下接觸結(jié)構(gòu)150b可以形成為島形。
同時(shí)，可以同時(shí)形成第一至第三下導(dǎo)電圖案148a、 149a和150a以及第 二和第三下接觸結(jié)構(gòu)149b和150b。
接著，上夾層絕緣層151可以形成在具有第一至第三下導(dǎo)電圖案148a、 149a和150a和第二和第三下接觸結(jié)構(gòu)149b和150b的村底上。上夾層絕緣 層151可以由^ 圭的氧化物形成。
在第一元件區(qū)A中，可以形成通過(guò)上夾層絕緣層151并與第一柵極電極 133a電連接的第一片冊(cè)極接觸結(jié)構(gòu)154a。隨后，以與第一有源圖案106a交叉 的取向形成的并且覆蓋第一柵極接觸結(jié)構(gòu)154a的線形的第一上導(dǎo)線157a可 以形成在上夾層絕緣層151上。所以，多個(gè)第一柵極電極133a可以與每個(gè) 第一上導(dǎo)線157a電連接。結(jié)果，多比特閃存單元可以形成在第一上導(dǎo)線1^a 和第一有源圖案106a的交叉處。
同時(shí)，可以形成通過(guò)上夾層絕緣層151和下夾層絕緣層147并與第一埋 層圖案124a電連接的第一下柵極接觸結(jié)構(gòu)155a(S170)。覆蓋第一下柵極接 觸結(jié)構(gòu)155a的第 一下柵極互連157b可以形成在上夾層絕緣層151上。所以， 單獨(dú)的電信號(hào)可以通過(guò)第一下柵極互連157b #1施加到每個(gè)第一埋層圖案 124a。
同時(shí)，可以同時(shí)形成第一上導(dǎo)線157a和第一下4冊(cè)極互連157b。 在第二元件區(qū)B中，可以形成通過(guò)上夾層絕緣層151并與第二下接觸結(jié) 構(gòu)149b電連接的第二上接觸結(jié)構(gòu)154b。隨后，以與第二柵極電極B3b交叉 的取向形成的并且覆蓋第二上接觸結(jié)構(gòu)154b的線形的第二上導(dǎo)圖案158a可 以形成在上夾層絕緣層151上。
同時(shí)，形成穿過(guò)上夾層絕緣層151和下夾層絕緣層147并與第二埋層圖 案124b電連接的第二下柵極接觸結(jié)構(gòu)155b (S170)。在上夾層絕緣層151 上形成覆蓋第二下柵極接觸結(jié)構(gòu)155b的第二下柵極互連158b。所以，由于
通過(guò)第二連接lMb將第二埋層圖案124b相互電連接，因此電信號(hào)可以被施
加到通過(guò)第二下柵極互連158b相互電連接的整個(gè)第二埋層圖案124b上。 同時(shí)，可以同時(shí)形成第二上導(dǎo)圖案158a和第二下柵極互連158b。 在第三元件區(qū)C中，可以形成通過(guò)上夾層絕緣層151并與第三下接觸結(jié) 構(gòu)150b電連接的第三上接觸結(jié)構(gòu)154c。隨后，以與第三柵極電極133c交叉 的取向形成并且覆蓋第三上接觸結(jié)構(gòu)154c的線形的第三上導(dǎo)圖案159a可以 形成在上夾層絕緣層151上。
同時(shí)，通過(guò)上夾層絕緣層151和下夾層絕緣層147并與第三埋層圖案 124c電連接的第三下柵極接觸結(jié)構(gòu)155c可以被形成(S170)。覆蓋第三下柵 極接觸結(jié)構(gòu)155c的第三下柵極互連159b可以形成在上夾層絕緣層151上。 而且，可以同時(shí)形成第三上導(dǎo)圖案159a和第三下4冊(cè)極互連159b。 進(jìn)一步地，可以同時(shí)形成第一至第三上導(dǎo)圖案157a、 158a和159a。 如以上所述，可以制造諸如具有各種結(jié)構(gòu)的元件的片上系統(tǒng)的半導(dǎo)體器 件。例如，如圖16所示，可以制造具有各種元件區(qū)，例如，第一至第五區(qū) 500、 510、 520、 530和540的半導(dǎo)體器件550。即，具有各種集成電路器件 的半導(dǎo)體器件可以形成在半導(dǎo)體器件500上。例如，如圖17所示，第一鈍 化層560可以形成在半導(dǎo)體器件550上，集成電路襯底600可以形成在第一 鈍化層560上。各種集成電路可以形成在集成電路襯底600上?？梢孕纬蓪?集成電路村底600的集成電路電連接到半導(dǎo)體器件550的襯底間互連610。 接著，覆蓋集成電路襯底600和襯底間互連610的第二鈍化層620可以形成。 接下來(lái)，將參考圖11A至IIF、 12A至12F和15描述才艮據(jù)本發(fā)明的另 一個(gè)實(shí)施例的半導(dǎo)體器件的制造方法。
參考圖IIA、 12A和15,可以制備具有多個(gè)元件區(qū)的襯底200。例如， 襯底200可以具有浮體元件區(qū)J和基體元件區(qū)K ( S200 )。襯底200可以是 半導(dǎo)體襯底。例如，襯底200可以是硅襯底?？梢圆捎门c圖2A至2C基本
同時(shí)，在形成犧牲層和有源層之前，襯底200的浮體元件區(qū)J可以被部分刻 蝕以凹進(jìn)。結(jié)果，村底200的基體元件區(qū)K的上表面可以設(shè)置在與浮體元件 區(qū)J的有源層的上表面相同的平面上。此外，可以利用外延生長(zhǎng)技術(shù)形成襯 底200的基體元件區(qū)K使得襯底200的基體元件區(qū)K的上表面可以設(shè)置在 與浮體元件區(qū)J的上表面相同的平面上。
第一硬掩模圖案209a可以形成在襯底200的浮體元件區(qū)L上，第二硬
掩模圖案209b可以形成在襯底200的基體元件區(qū)K上。
接著，可以利用第一硬掩模圖案209a和第二硬掩模圖案209b作為掩模 來(lái)刻蝕在浮體元件區(qū)L上順次堆疊的犧牲層和有源層以限定順次堆疊的犧 牲圖案203a和初始的有源圖案206a,并且可以刻蝕村底200的基體元件區(qū) K以形成限定有源區(qū)212a的溝槽。接著，可以形成填充溝槽的第一隔離區(qū) 212。從而，通過(guò)第一隔離區(qū)212可以限定順次堆疊在襯底200的浮體元件 區(qū)L上的犧牲圖案203a和初始的有源圖案206a以及襯底200的基體元件區(qū) K上的有源區(qū)212a (S210)。
參考圖11B、 12B和15,在具有第一隔離區(qū)212的襯底上可以形成具有 與浮體元件區(qū)J中的初始有源圖案206a交叉的開(kāi)口并覆蓋襯底的基體元件 區(qū)K的第一光致抗蝕劑圖案215。利用第一光致抗蝕劑圖案215作為刻蝕掩 膜可以刻蝕第一隔離區(qū)212以形成部分暴露犧牲圖案203a的側(cè)壁的凹進(jìn)區(qū) 213 (S220)。
同時(shí)，第一光致抗蝕劑圖案215可以由具有與第一光致抗蝕劑圖案215 基本相同的開(kāi)口的硬掩模圖案形成。
參考圖11C、 12C和15,可以去除第一光致抗蝕劑圖案(圖的215 )。 隨后，如圖4A所示，可以去除犧牲圖案(圖12B的203a)以形成空的空間 (S230)。接著，埋層電介質(zhì)層222a可以形成在通過(guò)空的空間和凹進(jìn)區(qū)暴露 的襯底的表面上(S240)。接著，可以形成填充空的空間和凹進(jìn)區(qū)的埋層。埋 層可以被刻蝕以形成保留在空的空間中的埋層圖案224和保留在埋層圖案 224之間的凹進(jìn)區(qū)中的將埋層圖案224彼此連接的連接224a ( SMO )。埋層 電介質(zhì)層222a和埋層圖案224可以分別由與圖8A中所描述的埋層電介質(zhì)層 122a和埋層圖案124a相同的材料形成。
在另 一個(gè)的示范性實(shí)施例中，埋層可以被刻蝕以完全去除保留在空的空 間中的埋層圖案224和在埋層圖案224之間的凹進(jìn)區(qū)中的埋層。所以，埋層 圖案224可以^皮相互電隔離。
參考圖IID、 12D和15,在具有埋層圖案224的襯底上可以形成具有與 第一硬掩^f莫圖案209a交叉的開(kāi)口并覆蓋第二硬掩才莫圖案20處的第二光致抗 蝕劑圖案226。利用作為刻蝕掩膜的第二光致抗蝕劑圖案226可以順次刻蝕 第一硬掩沖莫圖案209a和初始的有源圖案206a以形成順次堆疊的有源圖案 206b和第一硬掩模圖案210。所以，在埋層圖案224上可以形成多個(gè)有源圖 案206b ( S260 )。
同時(shí)，第二光致抗蝕劑圖案226可以由具有與第二光致抗蝕劑圖案226 基本相同的開(kāi)口的硬掩模圖案形成。
參考圖IIE、 12E和15，可以去除第二光致抗蝕劑圖案226。隨后，填 充有源圖案206b之間的第二隔離區(qū)227可以被形成。第一硬掩模圖案210 和第二硬掩模圖案209b可以被去除以暴露有源圖案206b和有源區(qū)212a。接 著，可以通過(guò)刻蝕第二隔離區(qū)227和第一隔離區(qū)212的預(yù)定區(qū)域形成凹進(jìn)區(qū) 以暴露有源圖案206b的側(cè)壁。凹進(jìn)區(qū)可以形成在將要在下面的工藝中形成 的柵極電極所在的區(qū)域中。
同時(shí)，雖然沒(méi)有示出，但是當(dāng)有源圖案206b的側(cè)壁被暴露時(shí)，有源區(qū) 212的側(cè)壁也可以纟皮暴露。
接著，與有源圖案206b交叉的第一柵極結(jié)構(gòu)236a和與有源區(qū)212a交 叉的第二柵極結(jié)構(gòu)236b可以-敗形成(S270)。第一棚-極結(jié)構(gòu)236a可以包括 順次堆疊的第一柵極電介質(zhì)層230a和第一柵極電極233a，第二柵極結(jié)構(gòu) 236b可以包括順次堆疊的第二柵極電介質(zhì)層230b和第二柵極電極233b。
在第一柵極結(jié)構(gòu)236a的兩側(cè)，第一源極和漏極區(qū)245可以形成在有源 圖案206b中，在第二柵極結(jié)構(gòu)236b的兩側(cè)，第二源極和漏極區(qū)可以形成在 有源區(qū)212a中。同時(shí)，第一柵極結(jié)構(gòu)236a可以被形成以覆蓋有源圖案20^ 的側(cè)壁。
如以上所述，根據(jù)本發(fā)明，可以提供一種具有基體元件和浮體元件的片 上系統(tǒng)。具體地，浮體元件可以被設(shè)置為具有各種結(jié)構(gòu)的背柵電極。所以， 具有各種功能的電路，即系統(tǒng)可以設(shè)置在芯片上。
這里已經(jīng)公開(kāi)了本發(fā)明的示范性實(shí)施例，并且雖然采用了特定的術(shù)語(yǔ)，
但是它們僅僅是以通用的和描述性的意義被使用和被解釋的，并且目的不在 于局限。所以，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解的是在不脫離由所附的權(quán)利
要求限定的本發(fā)明的精神和范圍的情況下可以進(jìn)行各種形式和細(xì)節(jié)上的各 種改變。
權(quán)利要求
1.一種半導(dǎo)體器件，其包括包括基體元件區(qū)和浮體元件區(qū)的襯底；限定所述襯底的所述基體元件區(qū)的有源區(qū)和限定順次堆疊在所述襯底的所述浮體元件區(qū)的第一元件區(qū)上的第一埋層圖案和第一有源圖案的隔離區(qū)；以及在所述第一埋層圖案和所述襯底之間以及在所述第一埋層圖案和所述第一有源圖案之間的第一埋層電介質(zhì)層。
2、 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一有源圖案與所述第 一埋層圖案自對(duì)準(zhǔn)。
3、 如權(quán)利要求1所述的半導(dǎo)體器件，其還包括將所述第一埋層圖案相 互連接的至少一個(gè)第 一連接，其中所迷第 一連接在與所述第 一埋層圖案相同 的平面上或者通過(guò)覆蓋所述第 一有源圖案的側(cè)壁的第 一埋層電介質(zhì)層的厚 度與所述第 一有源圖案的所述側(cè)壁分隔。
4、 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一埋層圖案包括由n 型摻雜半導(dǎo)體層、p型摻雜半導(dǎo)體層、非摻雜半導(dǎo)體層和/或金屬層。
5、 如權(quán)利要求1所述的半導(dǎo)體器件，其中多個(gè)所述第一有源圖案在每 個(gè)所述第一埋層圖案上。
6、 如權(quán)利要求3所述的半導(dǎo)體器件，其還包括順次堆疊在所述襯底的所述浮體元件區(qū)的第二元件區(qū)上并由所述隔離 區(qū)限定的第二埋層圖案和第二有源圖案；在所述第二埋層圖案和所述村底之間及在所述第二埋層圖案和所述第 二有源圖案之間的第二埋層電介質(zhì)層；以及將所述第二埋層圖案彼此連接并位于與所述第二埋層圖案相同的平面 上的至少一個(gè)第二連接。
7、 如權(quán)利要求6所述的半導(dǎo)體器件，其中所述第二有源圖案包括不同 于所述第一有源圖案的厚度。
8、 如權(quán)利要求6所述的半導(dǎo)體器件，其中所述第二埋層圖案包括不同 于所述第 一埋層圖案的厚度。
9、 如權(quán)利要求6所述的半導(dǎo)體器件，其中所述第二埋層圖案包括具有 不同于所述第 一埋層圖案特性的材料層。
10、 如權(quán)利要求1所述的半導(dǎo)體器件，其還包括與每個(gè)所述第 一埋層圖案電連接的第 一下柵極接觸結(jié)構(gòu)；以及 與每個(gè)所述第二埋層圖案電連接的第二下柵極接觸結(jié)構(gòu)。
11、 如權(quán)利要求3所述的半導(dǎo)體器件，其還包括順次堆疊在所述襯底的所述浮體元件區(qū)的第三元件區(qū)上并由所述隔離 區(qū)限定的第三埋層圖案和第三有源圖案；使所述第三埋層圖案彼此連接并覆蓋所述第三有源圖案的側(cè)壁的至少 一個(gè)第三連接；以及在所述第三埋層圖案和所述襯底之間、在所述第三埋層圖案和所述第三 有源圖案之間、在所述第三連接和所述襯底之間以及在所述第三連接和所述 第三有源圖案之間的第三埋層電介質(zhì)層。
12、 如權(quán)利要求1所述的半導(dǎo)體器件，其還包括 在所述襯底上的鈍化層；以及 在所述鈍化層上的集成電路襯底。
13、 一種半導(dǎo)體器件，其包括 襯底上的埋層圖案；從所述埋層圖案延伸并將所述埋層圖案彼此連接的至少 一個(gè)連接； 在所述埋層圖案上的有源圖案；在所述埋層圖案和所述襯底之間、在所述埋層圖案和所述有源圖案之 間、在所述至少一個(gè)連接和所述襯底之間以及在所述至少一個(gè)連接和所述有 源圖案之間的埋層電介質(zhì)層；以及直接在所述有源圖案上的至少 一個(gè)柵極結(jié)構(gòu)。
14、 如權(quán)利要求13所述的半導(dǎo)體器件，其中所述至少一個(gè)連接位于與 所述埋層圖案相同的平面上或覆蓋所述有源圖案的側(cè)壁。
15、 如權(quán)利要求13所述的半導(dǎo)體器件，其中所述埋層圖案與所述有源 圖案自對(duì)準(zhǔn)。
16、 如權(quán)利要求13所述的半導(dǎo)體器件，其中多個(gè)所述有源圖案在每個(gè) 所述埋層圖案上。
17、 如權(quán)利要求13所述的半導(dǎo)體器件，其中所述有源圖案包括互不相 同的厚度。
18、 如權(quán)利要求13所述的半導(dǎo)體器件，其中所述埋層圖案包括互不相同的厚度。
19、 如權(quán)利要求13所述的半導(dǎo)體器件，其中所述柵極結(jié)構(gòu)覆蓋所述有 源圖案的側(cè)壁。
20、 如權(quán)利要求13所述的半導(dǎo)體器件，其還包括與所述埋層圖案電連 接的下柵極接觸結(jié)構(gòu)。
21、 一種制造半導(dǎo)體器件的方法，其包括 制備具有基體元件區(qū)和浮體元件區(qū)的村底；形成限定所述襯底的所述基體元件區(qū)的有源區(qū)以及限定順次堆疊在所 述襯底的所述浮體元件區(qū)的第 一元件區(qū)上的第 一犧牲圖案和第 一有源圖案 的隔離區(qū)；利用光刻和刻蝕工藝在所述隔離區(qū)中形成部分暴露所述第 一犧牲圖案 的第一凹進(jìn)區(qū)；去除所述第一犧牲圖案以形成在所述第一有源圖案下方的第一空的空間；在所述第一空的空間的內(nèi)壁上和所述第一凹進(jìn)區(qū)的內(nèi)壁上形成第一埋 層電介質(zhì)層；以及在具有所述第一埋層電介質(zhì)層的所述襯底上形成填充至少一個(gè)所述第 一空的空間的第一埋層圖案。
22、 如權(quán)利要求21所述的方法，其還包括當(dāng)形成所述隔離區(qū)時(shí)，限定順次堆疊在所述^j"底的所述浮體元件區(qū)的第 二元件區(qū)上的第二犧牲圖案和第二有源圖案，其中所述第二有源圖案具有不 同于所述第 一有源圖案的厚度；在所述隔離區(qū)中形成部分暴露所述第二犧牲圖案的第二凹進(jìn)區(qū)；去除所迷第二犧牲圖案以便在所述第二有源圖案下方形成第二空的空間；在所述第二空的空間的內(nèi)壁上和所述第二凹進(jìn)區(qū)的內(nèi)壁上形成第二埋 層電介質(zhì)層；以及形成填充所述第二空的空間的第二埋層圖案。
23、 一種制造半導(dǎo)體器件的方法，其包括 在村底上形成順次堆疊的犧牲層和有源層；將所述犧牲層和所述有源層圖案化以形成順次堆疊的犧牲圖案和有源 圖案； 形成圍繞順次堆疊的所述犧牲圖案和所述有源圖案的隔離區(qū)； 在所述隔離區(qū)中形成凹進(jìn)區(qū)以部分暴露每個(gè)所述犧牲圖案的側(cè)壁； 有選擇地去除所述犧牲圖案以便在所述有源圖案下方形成空的白空間； 在所述空的空間的內(nèi)壁和所述凹進(jìn)區(qū)的內(nèi)壁上形成埋層電介質(zhì)層； 在具有所述埋層電介質(zhì)層的所述襯底上形成填充所述空的空間和所述 凹進(jìn)區(qū)的埋層；部分刻蝕所述埋層以形成保留在所述空的空間中的埋層圖案和保留在 所述凹進(jìn)區(qū)中的使所述埋層圖案相互連接的連接；以及 在所述有源圖案上形成至少一個(gè)棚-極結(jié)構(gòu)。
24、 如權(quán)利要求23所述的方法，其中所述有源圖案具有互不相同的厚度。
25、 一種制造半導(dǎo)體器件的方法，其包括 在襯底上形成順次堆疊的犧牲層和有源層；將所述犧牲層和所述有源層圖案化以形成順次堆疊的犧牲圖案和初始 的有源圖案；形成圍繞順次堆疊的所述犧牲圖案和所述初始的有源圖案的隔離區(qū)； 在所述隔離區(qū)中形成凹進(jìn)區(qū)以部分暴露每個(gè)所述犧牲圖案的側(cè)壁； 選擇性地去除具有被暴露的側(cè)壁的所述犧牲圖案以便在所述初始的有源圖案下方形成空的空間；在所述空的空間的內(nèi)壁和所述凹進(jìn)區(qū)的內(nèi)壁上形成埋層電介質(zhì)層； 在具有所述埋層電介質(zhì)層的所述襯底上形成填充所述空的空間的埋層； 將初始的有源圖案圖案化以便在每個(gè)所述埋層圖案上形成多個(gè)有源圖案；以及在所述有源圖案上形成至少 一個(gè)4冊(cè)^l結(jié)構(gòu)。
全文摘要
本發(fā)明提供一種具有浮體元件和基體元件的半導(dǎo)體器件及其制造方法。該半導(dǎo)體器件包括具有基體元件區(qū)和浮體元件區(qū)的襯底。還設(shè)置了限定襯底的基體元件區(qū)的有源區(qū)和限定襯底的浮體元件區(qū)的第一元件區(qū)上的順次堆疊的第一埋層圖案和第一有源圖案的隔離區(qū)。也設(shè)置了插設(shè)在第一埋層圖案和襯底之間以及第一埋層圖案和第一有源圖案之間的第一埋層電介質(zhì)層。
文檔編號(hào)H01L27/02GK101369578SQ20081017144
公開(kāi)日2009年2月18日 申請(qǐng)日期2008年6月30日 優(yōu)先權(quán)日2007年6月28日
發(fā)明者吳昌佑, 樸東健 申請(qǐng)人:三星電子株式會(huì)社