專利名稱：Cmos器件鈍化層形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種CMOS器件鈍化層形 成方法。
背景技術(shù)：
當(dāng)前，業(yè)界已公知，存在下述的壓電阻效應(yīng)在半導(dǎo)體膜層中產(chǎn)生 應(yīng)力，可造成膜層內(nèi)晶格間隔發(fā)生變化，繼而導(dǎo)致能帶結(jié)構(gòu)發(fā)生變化， 進而使載流子遷移率發(fā)生變化。載流子遷移率是變大還是變小，根據(jù)襯 底的面方向、載流子的移動方向和應(yīng)力類型的差別而不同，所述應(yīng)力類 型包含拉應(yīng)力和壓應(yīng)力。例如，在以(100)面為主面的石圭襯底內(nèi)，在 載流子的移動方向為(011)方向時，在載流子為電子的情況下，如果 在溝道區(qū)的電子移動的方向上產(chǎn)生拉應(yīng)力，則載流子的遷移率提高；在 載流子為空穴的情況下，如果在溝道區(qū)的空穴移動的方向上產(chǎn)生壓應(yīng) 力，則載流子的遷移率提高；載流子的遷移率提高的比例與應(yīng)力的大小 相關(guān)。
由此，業(yè)界普遍采用對半導(dǎo)體膜層施加應(yīng)力的工藝，以提高載流子 遷移率，進而提高晶體管等的工作速度。
2005年5月4日公開的公告號為"CN1292472C"的中國專利中提供 了 一種用于調(diào)節(jié)半導(dǎo)體器件的載流子遷移率的結(jié)構(gòu)和方法，通過在麗OS 或PMOS晶體管表面形成不同類型的應(yīng)力鈍化層以提高或調(diào)節(jié)載流子遷 移率。該方法包括如圖l所示，形成第一應(yīng)力鈍化層30，所述第一應(yīng) 力鈍化層30覆蓋位于所述半導(dǎo)體基底上的麗OS晶體管10和PMOS晶體 管20;如圖2所示，在所述腿OS晶體管IO和PMOS晶體管20之間的第 一應(yīng)力鈍化層30表面形成介質(zhì)層40;如圖3所示，去除所述麗OS晶體 管10或PMOS晶體管20上的第一應(yīng)力鈍化層30和介質(zhì)層40;如圖4 所示，沉積第二應(yīng)力鈍化層50，所述第二應(yīng)力鈍化層50覆蓋所述第一應(yīng)力鈍化層30、介質(zhì)層40和PM0S晶體管20/麗0S晶體管10。
然而，實際生產(chǎn)發(fā)現(xiàn)，如圖5所示，在經(jīng)歷后續(xù)去除部分所述第二應(yīng) 力鈍化層及介質(zhì)層，以形成CMOS器件鈍化層的步驟后，在所述第一應(yīng)力 鈍化層和第二應(yīng)力鈍化層的接合部形成有凸起60，影響后續(xù)工藝的進行。 如何去除所述凸起6 0,以使具有不同應(yīng)力類型的鈍化層間交界處的平滑 度滿足工藝要求，成為本領(lǐng)域技術(shù)人員亟待解決的首要問題。

發(fā)明內(nèi)容
本發(fā)明提供了一種CMOS器件鈍化層形成方法，可使具有不同應(yīng)力 類型的鈍化層間交界處的平滑度滿足工藝要求。
本發(fā)明提供的一種CMOS器件鈍化層形成方法，包括
提供半導(dǎo)體基底，所述半導(dǎo)體基底包含至少一個CMOS器件，所述 CMOS器件包含至少一個第一晶體管和至少一個第二晶體管，所述第一晶 體管為麗OS晶體管時，所述第二晶體管為PMOS晶體管；所述第一晶體 管為PMOS晶體管時，所述第二晶體管為麗OS晶體管；
形成覆蓋所述第 一晶體管和第二晶體管的第 一鈍化層，在所述第一 晶體管上覆蓋所述第 一鈍化層后形成第 一應(yīng)力體；
在所述第一鈍化層上形成材料異于所述第一鈍化層的介質(zhì)層；
去除覆蓋第二晶體管的所述第一鈍化層和介質(zhì)層；
形成覆蓋所述介質(zhì)層和第二晶體管的第二鈍化層，在所述第二晶體 管上覆蓋所述第二鈍化層后形成第二應(yīng)力體，且所述第二鈍化層填充所 述第 一應(yīng)力體和所述第二應(yīng)力體間的間隔區(qū)域；
形成圖形化的抗蝕劑層，所述圖形化的抗蝕劑層覆蓋涂覆介質(zhì)層后 的所述第一應(yīng)力體和第二應(yīng)力體；
以所述抗蝕劑層為掩膜，以覆蓋所述第一鈍化層的介質(zhì)層為刻蝕停 止層，去除部分第二鈍化層； 去除所述抗蝕劑層；
6以所述介質(zhì)層為掩模，去除部分第二鈍化層，使在所述間隔區(qū)域內(nèi) 所述第 一鈍化層和第二鈍化層的表面平齊。
可選地，所述鈍化層為氮化硅層或氮氧化硅層；可選地，所述介質(zhì) 層包含二氧化硅、摻雜的二氧化硅或多晶硅中的一種或其組合；可選地， 所述介質(zhì)層的厚度小于所述鈍化層的厚度。
本發(fā)明提供的一種CMOS器件鈍化層形成方法，包括
提供半導(dǎo)體基底，所述半導(dǎo)體基底包含至少一個CMOS器件，所述 CMOS器件包含至少一個第一晶體管和至少一個第二晶體管，所述第一晶 體管為腿0S晶體管時，所述第二晶體管為PM0S晶體管；所述第一晶體 管為PM0S晶體管時，所述第二晶體管為麗0S晶體管；
形成覆蓋所述第 一晶體管和第二晶體管的第 一鈍化層，在所述第一 晶體管上覆蓋所述第 一鈍化層后形成第 一應(yīng)力體；
在所述第一鈍化層上形成材料異于所述第一鈍化層的介質(zhì)層；
去除覆蓋第二晶體管的所述第 一鈍化層和介質(zhì)層；
形成覆蓋所述介質(zhì)層和第二晶體管的第二鈍化層，在所述第二晶體 管上覆蓋所述第二鈍化層后形成第二應(yīng)力體，且所述第二鈍化層與所述 第一鈍化層平齊；
形成犧牲層，所述犧牲層填充第 一應(yīng)力體和所述第二應(yīng)力體間的間 隔區(qū)域，且所述犧牲層與所述介質(zhì)層表面平齊；
形成圖形化的抗蝕劑層，所述圖形化的抗蝕劑層覆蓋涂覆介質(zhì)層后 的所述第 一應(yīng)力體和涂覆所述犧牲層后的第二應(yīng)力體；
以所述抗蝕劑層為掩膜，以覆蓋所述第一鈍化層的介質(zhì)層為刻蝕停 止層，去除部分所述犧牲層和第二鈍化層； 去除所述抗蝕劑層；
以所述介質(zhì)層為掩模，去除部分所述犧牲層和第二鈍化層，使在所 述間隔區(qū)域內(nèi)所述第 一鈍化層和第二鈍化層的表面平齊?？蛇x地，所述鈍化層為氮化硅層或氮氧化硅層；可選地，所述介質(zhì) 層包含二氧化硅、摻雜的二氧化硅或多晶硅中的一種或其組合；可選地， 所述介質(zhì)層的厚度小于所述鈍化層的厚度；可選地，所述犧牲層材料為 BARC;可選地，去除所述犧牲層和第二鈍化層的工藝參數(shù)包括壓力范 圍為2~10 M毫米汞柱;功率范圍為200 - 1000瓦；偏壓范圍為100~ 500V;反應(yīng)氣體氟烷的流量范圍為50 500sccm;反應(yīng)氣體二氟曱烷的 流量范圍為5 ~ 50sccm。
與現(xiàn)有技術(shù)相比，上述技術(shù)方案具有以下優(yōu)點
由于在現(xiàn)有技術(shù)中，所述第一鈍化層具有一定的厚度，在形成所述第 二鈍化層的過程中，所述第二鈍化層既覆蓋所述介質(zhì)層和第二晶體管， 也覆蓋所述介質(zhì)層和第一鈍化層的側(cè)壁，即，在所述第一鈍化層和第二 鈍化層交界處所述第二鈍化層的厚度大于覆蓋所述第二晶體管其他區(qū)域 的第二鈍化層的厚度，致使在去除覆蓋所述介質(zhì)層的第二鈍化層后，在 所述交界處將產(chǎn)生凸起；
而采用上述技術(shù)方案提供的CMOS器件鈍化層形成方法，由于所述第一 應(yīng)力體和第二應(yīng)力體間的間隔區(qū)域已被第二鈍化層填充，在所述第 一鈍 化層和第二鈍化層交界處所述第二鈍化層的厚度變化已被彌補，并且， 通過在覆蓋第 一 晶體管的第 一鈍化層上形成材料異于所述第 一鈍化層的 介質(zhì)層，使得引入的所述第二鈍化層的厚度與目標(biāo)厚度的差異可通過以 所述介質(zhì)層作為停止層的刻蝕操作去除，可使具有不同應(yīng)力類型的鈍化 層間交界處的平滑度滿足工藝要求成為可能；
上述技術(shù)方案提供的CMOS器件鈍化層形成方法，通過在形成具有目標(biāo) 厚度的第二鈍化層后，再形成填充覆蓋所述介質(zhì)層后的第一應(yīng)力體和所 述第二應(yīng)力體間的間隔區(qū)域的犧牲層，即，利用所述犧牲層替代第二鈍 化層，彌補在所述第一鈍化層和第二鈍化層交界處所述第二鈍化層的厚 度變化，由于可控制所述犧牲層和第二鈍化層的刻蝕速率相同，且可控 制形成所述犧牲層的生產(chǎn)成本低于形成所述第二鈍化層的生產(chǎn)成本，采用本方案提供的方法，既可使具有不同應(yīng)力類型的鈍化層間交界處的平 滑度滿足工藝要求成為可能，又可使進一步降低生產(chǎn)成本成為可能。


圖1為說明現(xiàn)有技術(shù)中形成第一應(yīng)力鈍化層后的半導(dǎo)體基體結(jié)構(gòu)示
意圖2為說明現(xiàn)有技術(shù)中在第一應(yīng)力鈍化層表面形成介質(zhì)層后的半導(dǎo) 體基體結(jié)構(gòu)示意圖3為說明現(xiàn)有技術(shù)中去除覆蓋部分半導(dǎo)體基體的介質(zhì)層及第一應(yīng) 力鈍化層后的半導(dǎo)體基體結(jié)構(gòu)示意圖4為說明現(xiàn)有技術(shù)中在去除覆蓋部分半導(dǎo)體基體的介質(zhì)層及第一 應(yīng)力膜后的半導(dǎo)體基體上形成第二應(yīng)力鈍化層后的半導(dǎo)體基體結(jié)構(gòu)示 意圖5為說明現(xiàn)有技術(shù)中形成包含第一應(yīng)力膜和第二應(yīng)力膜后的半導(dǎo) 體基體結(jié)構(gòu)示意圖6為說明本發(fā)明第一實施例的形成CMOS器件鈍化層的流程示意
圖7為說明本發(fā)明第一實施例的半導(dǎo)體基體結(jié)構(gòu)示意圖； 圖8為說明本發(fā)明第一實施例的形成拉應(yīng)力鈍化層后的半導(dǎo)體基體 結(jié)構(gòu)示意圖9為說明本發(fā)明第一實施例的形成介質(zhì)層后的半導(dǎo)體基體結(jié)構(gòu)示 意圖10為說明本發(fā)明第一實施例的去除覆蓋PM0S的拉應(yīng)力鈍化層和 介質(zhì)層后的半導(dǎo)體基體結(jié)構(gòu)示意圖11為說明本發(fā)明第一實施例的形成壓應(yīng)力鈍化層后的半導(dǎo)體基 體結(jié)構(gòu)示意圖12為說明本發(fā)明第一實施例的形成圖形化的抗蝕劑層后的半導(dǎo)體基體結(jié)構(gòu)示意圖13為說明本發(fā)明第一實施例的去除部分壓應(yīng)力鈍化層后的半導(dǎo) 體基體結(jié)構(gòu)示意圖14為說明本發(fā)明第一實施例的去除抗蝕劑層后的半導(dǎo)體基體結(jié) 構(gòu)示意圖15為說明本發(fā)明第一實施例的去除部分壓應(yīng)力鈍化層，使所述 第一應(yīng)力體和第二應(yīng)力體的上表面平齊后的半導(dǎo)體基體結(jié)構(gòu)示意圖16為說明本發(fā)明第三實施例的形成CMOS器件飩化層的流程示意
圖17為說明本發(fā)明第三實施例的半導(dǎo)體基體結(jié)構(gòu)示意圖18為說明本發(fā)明第三實施例的形成拉應(yīng)力鈍化層后的半導(dǎo)體基 體結(jié)構(gòu)示意圖19為說明本發(fā)明第三實施例的形成介質(zhì)層后的半導(dǎo)體基體結(jié)構(gòu) 示意圖20為說明本發(fā)明第三實施例的去除覆蓋PM0S的拉應(yīng)力鈍化層和 介質(zhì)層后的半導(dǎo)體基體結(jié)構(gòu)示意圖21為說明本發(fā)明第三實施例的形成壓應(yīng)力鈍化層后的半導(dǎo)體基 體結(jié)構(gòu)示意圖22為說明本發(fā)明第三實施例的形成犧牲層后的半導(dǎo)體基體結(jié)構(gòu) 示意圖23為說明本發(fā)明第三實施例的形成圖形化的抗蝕劑層后的半導(dǎo) 體基體結(jié)構(gòu)示意圖24為說明本發(fā)明第三實施例的去除部分所述犧牲層和壓應(yīng)力鈍 化層后的半導(dǎo)體基體結(jié)構(gòu)示意圖25為說明本發(fā)明第三實施例的去除抗蝕劑層后的半導(dǎo)體基體結(jié) 構(gòu)示意10圖26為說明本發(fā)明第三實施例的去除部分所述犧牲層和壓應(yīng)力鈍 化層，使所述拉應(yīng)力體和壓應(yīng)力體的上表面平齊后的半導(dǎo)體基體結(jié)構(gòu)示 意圖。
具體實施例方式
盡管下面將參照附圖對本發(fā)明進行更詳細(xì)的描述，其中表示了本發(fā) 明的優(yōu)選實施例，應(yīng)當(dāng)理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明 而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列的描述應(yīng)當(dāng)被理解為對于本 領(lǐng)域技術(shù)人員的廣泛教導(dǎo)，而并不作為對本發(fā)明的限制。
為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細(xì) 描述公知的功能和結(jié)構(gòu)，因為它們會使本發(fā)明由于不必要的細(xì)節(jié)而混 亂。應(yīng)當(dāng)認(rèn)為在任何實際實施例的開發(fā)中，必須做出大量實施細(xì)節(jié)以實 現(xiàn)開發(fā)者的特定目標(biāo)，例如按照有關(guān)系統(tǒng)或有關(guān)商業(yè)的限制，由一個實 施例改變?yōu)榱硪粋€實施例。另外，應(yīng)當(dāng)認(rèn)為這種開發(fā)工作可能是復(fù)雜和 耗費時間的，但是對于本領(lǐng)域技術(shù)人員來說僅僅是常規(guī)工作。
在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下列 說明和權(quán)利要求書本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均 釆用非常簡化的形式且均使用非精準(zhǔn)的比率，僅用以方便、明晰地輔助 說明本發(fā)明實施例的目的。
如圖6所示，作為本發(fā)明的第一實施例，應(yīng)用本發(fā)明提供的方法形成 CMOS器件鈍化層的具體步驟包括
步驟601:提供半導(dǎo)體基體，所述半導(dǎo)體基體包含至少一個CMOS器件， 所述CMOS器件包含至少一個麗OS晶體管和至少一個PMOS晶體管。
如圖7所示，為了簡便起見，圖中僅示出麗OS晶體管120和PMOS晶體管 140的柵極結(jié)構(gòu)102 ，所述4冊極結(jié)構(gòu)102包含4冊極及環(huán)繞柵極的側(cè)墻 (offset spacer)，而未示出其源才及和漏才及、以及4冊才及氧化層和襯底中 的STI隔離溝槽。CMOS器件位于半導(dǎo)體襯底100上，所述CM0S器件包括至少一個腿OS晶體管120和至少一個PMOS晶體管140，襯底包含但不限于包 括半導(dǎo)體元素的硅材料，例如單晶、多晶或非晶結(jié)構(gòu)的硅或硅鍺(SiGe), 也可以是絕緣體上硅(SOI )。所述柵極可包含多晶硅，還可包含金屬硅 化物。
步驟602:如圖8所示，形成覆蓋所述麗OS晶體管120和PMOS晶 體管140的拉應(yīng)力鈍化層200,在所述麗0S晶體管120上^隻蓋所述拉應(yīng) 力鈍化層200后形成拉應(yīng)力體210。
形成所述拉應(yīng)力鈍化層2 0 0后，在器件包含的晶體管內(nèi)的導(dǎo)電溝道中 具有拉應(yīng)力。所述拉應(yīng)力鈍化層200材料可為氮化硅或氮氧化硅。所述拉 應(yīng)力鈍化層2 0 0的厚度根據(jù)產(chǎn)品要求及工藝條件確定。
已有研究表明，在載流子為電子的情況下，如果在導(dǎo)電溝道內(nèi)的電子 移動的方向上產(chǎn)生拉應(yīng)力，則載流子的遷移率提高；在載流子為空穴的 情況下，如果在溝道區(qū)的空穴移動的方向上產(chǎn)生壓應(yīng)力，則載流子的遷 移率提高，且載流子的遷移率提高的比例與應(yīng)力的大小相關(guān)；即，上述 形成的拉應(yīng)力鈍化層僅可用以提高腿OS晶體管內(nèi)的電子遷移率，而對提 高PMOS晶體管內(nèi)的空穴遷移率少有改善。為提高PMOS晶體管內(nèi)的空穴遷 移率，需在去除覆蓋PMOS晶體管的拉應(yīng)力鈍化層后，形成壓應(yīng)力鈍化層 覆蓋所述PMOS晶體管。
所述拉應(yīng)力體210包含所述麗OS晶體管120內(nèi)的柵極結(jié)構(gòu)及包圍所述 柵極結(jié)構(gòu)的所述拉應(yīng)力鈍化層。
步驟603:如圖9所示，在所述拉應(yīng)力鈍化層200上形成材料異于所述 拉應(yīng)力鈍化層的介質(zhì)層220。
本發(fā)明的發(fā)明人分析后認(rèn)為，在所述拉應(yīng)力鈍化層和壓應(yīng)力鈍化層交 界處產(chǎn)生凸起的原因在于現(xiàn)有技術(shù)中，僅形成具有目標(biāo)厚度的壓應(yīng)力 鈍化層時，由于所述拉應(yīng)力鈍化層具有一定的厚度，在形成所述壓應(yīng)力 鈍化層的過程中，所述壓應(yīng)力鈍化層既覆蓋所述介質(zhì)層和PMOS晶體管，也覆蓋所述介質(zhì)層和拉應(yīng)力鈍化層的側(cè)壁，即，在所述拉應(yīng)力鈍化層和
壓應(yīng)力鈍化層交界處所述壓應(yīng)力鈍化層的厚度大于覆蓋所述PMOS晶體管 其他區(qū)域的壓應(yīng)力鈍化層的厚度，致使在去除覆蓋所述介質(zhì)層的壓應(yīng)力 鈍化層后，在所述交界處將產(chǎn)生凸起。由此，如何彌補所述拉應(yīng)力鈍化 層和壓應(yīng)力鈍化層交界處所述壓應(yīng)力鈍化層的厚度變化成為減小甚至去 除所述凸起的關(guān)鍵。
本發(fā)明的發(fā)明人分析后提出，通過采用以所述壓應(yīng)力鈍化層填充覆蓋 所述介質(zhì)層后的拉應(yīng)力體和所述壓應(yīng)力體間的間隔區(qū)域的方式，彌補所 述拉應(yīng)力鈍化層和壓應(yīng)力鈍化層交界處所述壓應(yīng)力鈍化層的厚度變化； 由此引入的所述壓應(yīng)力鈍化層的厚度與目標(biāo)厚度的差異可通過刻蝕操作
去除，所述刻蝕梯:作即以所述介質(zhì)層作為停止層。
所述拉應(yīng)力鈍化層200材料為氮化硅或氮氧化硅時，所述介質(zhì)層220 材料可為磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、 氟硅玻璃(FSG) 、 二氧化硅(USG)、具有低介電常數(shù)的介質(zhì)材料(如 BD、 coral )及多晶硅。
實踐中，所述介質(zhì)層200的厚度可小于所述鈍化層的厚度。所述介質(zhì) 層200的厚度可為50 200埃，如100埃、150埃。
步驟604:如圖10所示，去除覆蓋PMOS晶體管140的所述拉應(yīng)力鈍化層 200和介質(zhì)層220。
去除覆蓋PMOS晶體管14 0的拉應(yīng)力鈍化層2 0 0的工藝可選用任何現(xiàn)有 的干式刻蝕方法或濕式刻蝕方法，在此不再贅述。
步驟605:如圖11所示，形成覆蓋所述介質(zhì)層220和PMOS晶體管140的 壓應(yīng)力鈍化層230，在所述PMOS晶體管140上覆蓋所述壓應(yīng)力鈍化層230后 形成壓應(yīng)力體240,且所述壓應(yīng)力鈍化層230填充所述拉應(yīng)力體210和所述 壓應(yīng)力體240間的間隔區(qū)域。形成所述壓應(yīng)力鈍化層2 30后，在器件包含的晶體管內(nèi)的導(dǎo)電溝道中 具有壓應(yīng)力。所述壓應(yīng)力鈍化層230材料可為氮化硅或氮氧化硅。
所述壓應(yīng)力體240包含所述PMOS晶體管140內(nèi)的柵極結(jié)構(gòu)及包圍所述 柵極結(jié)構(gòu)的所述壓應(yīng)力鈍化層2 3 0 。
步驟606:如圖12所示，形成圖形化的抗蝕劑層250,所述圖形化的抗 蝕劑層250覆蓋涂覆介質(zhì)層220后的所述拉應(yīng)力體210和壓應(yīng)力體240。
實踐中，所述形成圖形化的抗蝕劑層的過程包含所述抗蝕劑層的涂 覆、烘干、光刻、曝光及檢測等步驟，相關(guān)工藝可應(yīng)用各種傳統(tǒng)的方法，
在此均不再贅述。
步驟607:如圖13所示，以所述抗蝕劑層250為掩膜，以覆蓋所述拉應(yīng) 力鈍化層200的介質(zhì)層220為刻蝕停止層，去除部分壓應(yīng)力鈍化層230。
可采用電導(dǎo)耦合等離子體(ICP, Inductive Coupled Plasma)刻蝕技 術(shù)去除部分犧牲層和拉應(yīng)力鈍化層。
涉及的工藝參數(shù)包括反應(yīng)腔內(nèi)壓力范圍為2 ~ 10 M毫米汞柱(Torr ); ICP功率范圍為200 IOOO瓦(W);偏壓(Bias)范圍為100 500V;反 應(yīng)氣體氟烷(CF4)的流量范圍為50 500sccm;反應(yīng)氣體二氟曱烷(CH2F2) 的流量范圍為5 ~ 50sccm。
步驟608:如圖14所示，去除所述抗蝕劑層250。
去除所述抗蝕劑層的工藝可采用任何現(xiàn)有的方法，如氧氣灰化法或濕 式清洗法等。
步驟609:如圖15所示，以所述介質(zhì)層220為掩模，去除部分壓應(yīng)力鈍 化層230,使在所述間隔區(qū)域內(nèi)所述拉應(yīng)力鈍化層200和壓應(yīng)力鈍化層230
的表面平^
本文件內(nèi)，術(shù)語"平齊"意指兩膜層間高度差滿足工藝要求，即兩膜 層間的高度差在選定工藝條件下可被忽略。
14可采用電導(dǎo)耦合等離子體(ICP， Inductive Coupled Plasma)刻蝕技 術(shù)去除部分犧牲層和拉應(yīng)力鈍化層。
涉及的工藝參數(shù)包括反應(yīng)腔內(nèi)壓力范圍為2~10 M毫米汞柱 (Torr); ICP功率范圍為200 - 1000瓦(W);偏壓(Bias)范圍為100~ 500V;反應(yīng)氣體氟烷(CF4)的流量范圍為50 500sccm;反應(yīng)氣體二氟 曱烷(CH2F2)的流量范圍為5~50sccm。
需強調(diào)的是，未加說明的步驟均可采用傳統(tǒng)的方法獲得，且具體的工 藝參數(shù)根據(jù)產(chǎn)品要求及工藝條件確定。
作為本發(fā)明的第二實施例，應(yīng)用本發(fā)明提供的方法形成CM0S器件鈍化 層的具體步驟包括
首先，提供半導(dǎo)體基底，所述半導(dǎo)體基底包含至少一個CMOS器件， 所述CMOS器件包含至少一個麗0S晶體管和至少一個PMOS晶體管；
然后，形成覆蓋所述麗0S晶體管和PMOS晶體管的壓應(yīng)力鈍化層， 在所述PM0S晶體管上覆蓋所述壓應(yīng)力鈍化層后形成壓應(yīng)力體；
質(zhì)層；
再后，去除覆蓋PMOS晶體管的所述壓應(yīng)力鈍化層和介質(zhì)層；
而后，形成覆蓋所述介質(zhì)層和PMOS晶體管的拉應(yīng)力鈍化層，在所 述麵OS器件上覆蓋所述拉應(yīng)力鈍化層后形成拉應(yīng)力體，且所述拉應(yīng)力 鈍化層填充所述壓應(yīng)力體和所述拉應(yīng)力體間的間隔區(qū)域；
之后，形成圖形化的抗蝕劑層，所述圖形化的抗蝕劑層覆蓋涂覆介 質(zhì)層后的所述壓應(yīng)力體和拉應(yīng)力體；
然后，以所述抗蝕劑層為掩膜，以覆蓋所述壓應(yīng)力鈍化層的介質(zhì)層 為刻蝕停止層，去除部分拉應(yīng)力鈍化層；
再后，去除所述抗蝕劑層；最后，以所述介質(zhì)層為掩模，去除部分拉應(yīng)力鈍化層，使在所述間隔 區(qū)域內(nèi)所述第一鈍化層和第二鈍化層的表面平齊。
即，所述第二實施例與第一實施例的區(qū)別僅在于在第一實施例中， 在形成拉應(yīng)力鈍化層之后，再形成壓應(yīng)力鈍化層；而在第二實施例中， 是在形成壓應(yīng)力鈍化層之后，再形成拉應(yīng)力鈍化層。
結(jié)合第一實施例和第二實施例，定義所述第一、第二晶體管分別為 麗0S和PM0S、所述第一、第二鈍化層分別為拉應(yīng)力鈍化層和壓應(yīng)力鈍化 層、所述第一、第二應(yīng)力體分別為拉應(yīng)力體和壓應(yīng)力體；具體地，所述 第一晶體管為麗OS時，所述第二晶體管為PMOS;所述第一晶體管為PMOS 時，所述第二晶體管為麗OS。其余類推。
由于在現(xiàn)有技術(shù)中，所述第一鈍化層具有一定的厚度，在形成所述第 二鈍化層的過程中，所述第二鈍化層既覆蓋所述介質(zhì)層和PMOS器件，也 覆蓋所述介質(zhì)層和第一鈍化層的側(cè)壁，即，在所述第一鈍化層和第二鈍 化層交界處所述第二鈍化層的厚度大于覆蓋所述PMOS器件其他區(qū)域的 第二鈍化層的厚度，致使在去除覆蓋所述介質(zhì)層的第二鈍化層后，在所 述交界處將產(chǎn)生凸起；
而采用上述技術(shù)方案提供的CMOS器件鈍化層形成方法，由于所述第一 應(yīng)力體和第二應(yīng)力體間的間隔區(qū)域已被第二鈍化層填充，在所述第 一鈍
化層和第二鈍化層交界處所述第二鈍化層的厚度變化已被彌補，并且， 通過在覆蓋麗OS器件的第一鈍化層上形成材料異于所述第一鈍化層的介 質(zhì)層，使得引入的所述第二鈍化層的厚度與目標(biāo)厚度的差異可通過以所 述介質(zhì)層作為停止層的刻蝕操作去除，可使具有不同應(yīng)力類型的鈍化層 間交界處的平滑度滿足工藝要求成為可能。
如圖16所示，作為本發(fā)明的第三實施例，應(yīng)用本發(fā)明提供的方法形成 CMOS器件鈍化層的步驟包括
16步驟1601:如圖17所示，提供半導(dǎo)體基體，所述半導(dǎo)體基體包含至少 一個CMOS器件，所述CMOS器件包含至少一個NMOS晶體管122和至少一個 PMOS晶體管142。
為了簡便起見，圖中僅示出麗OS晶體管122和PMOS晶體管142的柵極結(jié) 構(gòu)112,所述4冊極結(jié)構(gòu)112包含4冊才及及環(huán)繞棚4及的側(cè)墻(offset spacer)， 而未示出其源極和漏極、以及柵極氧化層和襯底中的STI隔離溝槽。CMOS 器件位于半導(dǎo)體襯底110上，所述CMOS器件包括至少一個麗OS晶體管122 和至少一個PMOS晶體管142,半導(dǎo)體襯底110包含但不限于包括半導(dǎo)體元 素的硅材料，例如單晶、多晶或非晶結(jié)構(gòu)的硅或硅鍺(SiGe),也可以 是絕緣體上硅(SOI)。所述柵極可包含多晶硅，還可包含金屬硅化物。
步驟1602:如圖18所示，形成覆蓋所述麗0S晶體管122和PM0S晶體管 142的拉應(yīng)力鈍化層202，在所述麗OS器件上覆蓋所述拉應(yīng)力鈍化層202后 形成拉應(yīng)力體212。
形成所述拉應(yīng)力鈍化層2 02后，在器件包含的晶體管內(nèi)的導(dǎo)電溝道中 具有拉應(yīng)力。所述拉應(yīng)力膜202層材料可為氮化硅。所述拉應(yīng)力鈍化層202 的厚度根據(jù)產(chǎn)品要求及工藝條件確定。
所述拉應(yīng)力體212包含所述腿0S晶體管內(nèi)的柵極結(jié)構(gòu)及包圍所述柵極 結(jié)構(gòu)的所述拉應(yīng)力鈍化層2 02 。
步驟1603:如圖19所示，在所述拉應(yīng)力鈍化層202上形成材料異于所 述拉應(yīng)力鈍化層202的介質(zhì)層222。
所述拉應(yīng)力鈍化層202材料為氮化硅或氮氧化硅時，所述介質(zhì)層222 材料可為磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、 氟硅玻璃(FSG) 、 二氧化硅(USG)、具有低介電常數(shù)的介質(zhì)材料(如 BD、 coral )及多晶石圭。
實踐中，所述介質(zhì)層222的厚度可小于所述鈍化層的厚度。所述介質(zhì) 層222的厚度可為50 200埃,如100埃、150埃。
17步驟1604:如圖20所示，去除覆蓋PM0S晶體管142的所述拉應(yīng)力鈍化 層202和介質(zhì)層222。
去除覆蓋PMOS晶體管14 2的拉應(yīng)力鈍化層2 02的工藝可選用任何現(xiàn)有 的干式刻蝕方法或濕式刻蝕方法，在此不再贅述。
步驟1605:如圖21所示，形成覆蓋所述介質(zhì)層和PMOS晶體管142的壓 應(yīng)力鈍化層232,在所述PMOS器件上覆蓋所述壓應(yīng)力鈍化層232后形成壓 應(yīng)力體242，且所述壓應(yīng)力鈍化層232與所述拉應(yīng)力鈍化層202平齊。
形成所述壓應(yīng)力鈍化層2 32后，在器件包含的晶體管內(nèi)的導(dǎo)電溝道中 具有壓應(yīng)力。所述壓應(yīng)力鈍化層2 32材料可為氮化硅或氮氧化硅。
所述壓應(yīng)力體242包含所述PMOS晶體管內(nèi)的柵極結(jié)構(gòu)及包圍所述柵極 結(jié)構(gòu)的所述壓應(yīng)力鈍化層232。
步驟1606:如圖22所示，形成犧牲層234，所述犧牲層234填充覆蓋所 述介質(zhì)層222后的拉應(yīng)力體212和所述壓應(yīng)力體242間的間隔區(qū)域，且所述 犧牲層234與覆蓋所述拉應(yīng)力體212的介質(zhì)層222表面平齊。
所述犧牲層234材料可為BARC。通過在形成具有目標(biāo)厚度的壓應(yīng)力鈍 化層232后，再形成填充覆蓋所述介質(zhì)層222后的拉應(yīng)力體212和所述壓應(yīng) 力體242間的間隔區(qū)域的犧牲層234，即，利用所述犧牲層234替代壓應(yīng)力 鈍化層232，彌補在所述拉應(yīng)力鈍化層202和壓應(yīng)力鈍化層232交界處所述 壓應(yīng)力鈍化層232的厚度變化，由于可控制所述犧牲層234和壓應(yīng)力鈍化 層232的刻蝕速率相同，且可控制形成所述犧牲層234的生產(chǎn)成本低于形 成所述壓應(yīng)力鈍化層232的生產(chǎn)成本，采用本方案提供的方法，既可使具 有不同應(yīng)力類型的鈍化層間交界處的平滑度滿足工藝要求成為可能，又 可使進一步降低生產(chǎn)成本成為可能。
步驟1607:如圖23所示，形成圖形化的抗蝕劑層252,所述圖形化的 抗蝕劑層252覆蓋涂覆介質(zhì)層后的所述拉應(yīng)力體212和涂覆所述犧牲層后 的壓應(yīng)力體242。實踐中，所述形成圖形化的抗蝕劑層的過程包含所述抗蝕劑層的涂 覆、烘干、光刻、曝光及檢測等步驟，相關(guān)工藝可應(yīng)用各種傳統(tǒng)的方法，
在此均不再贅述。
步驟1608:如圖24所示，以所述抗蝕劑層為掩膜，以覆蓋所述拉應(yīng)力 鈍化層202的介質(zhì)層222為刻蝕停止層，去除部分所述犧牲層234和壓應(yīng)力 鈍化層232。
可采用電導(dǎo)耦合等離子體(ICP， Inductive Coupled Plasma)刻蝕技 術(shù)去除部分犧牲層和拉應(yīng)力鈍化層。
涉及的工藝參數(shù)包括反應(yīng)腔內(nèi)壓力范圍為2 ~ 10 M毫米汞柱(Torr ); ICP功率范圍為200 IOOO瓦(W);偏壓(Bias)范圍為100 ~ 500V;反 應(yīng)氣體氟烷(CF4)的流量范圍為50 ~ 500sccm;反應(yīng)氣體二氟曱烷(CH2F2) 的流量范圍為5 ~ 50sccm。
步驟1609:如圖25所示，去除所述抗蝕劑層。
去除所述抗蝕劑層的工藝可采用任何現(xiàn)有的方法，如氧氣灰化法等。
步驟1610:如圖26所示，以所述介質(zhì)層222為掩模，去除部分所述犧 牲層234和壓應(yīng)力鈍化層232,使在所述間隔區(qū)域內(nèi)所述拉應(yīng)力鈍化層202 和壓應(yīng)力鈍化層232的表面平齊。
作為本發(fā)明的第四實施例，應(yīng)用本發(fā)明提供的方法形成CMOS器件鈍化 層的步驟包括
首先，提供半導(dǎo)體基底，所述半導(dǎo)體基底包含至少一個CMOS器件， 所述CMOS器件包含至少一個腿OS晶體管和至少一個PMOS晶體管；
然后，形成覆蓋所述麗OS晶體管和PMOS晶體管的壓應(yīng)力鈍化層， 在所述PMOS晶體管上覆蓋所述壓應(yīng)力鈍化層后形成壓應(yīng)力體；
隨后，在所述壓應(yīng)力鈍化層上形成材料異于所述壓應(yīng)力鈍化層的介 質(zhì)層；再后，去除覆蓋腿0S晶體管的所述壓應(yīng)力鈍化層和介質(zhì)層；
其后，形成覆蓋所述介質(zhì)層和NM0S晶體管的拉應(yīng)力鈍化層，在所 述麗0S晶體管上覆蓋所述拉應(yīng)力鈍化層后形成拉應(yīng)力體，且所述拉應(yīng) 力鈍化層與所述壓應(yīng)力鈍化層平齊；
而后，形成犧牲層，所述犧牲層填充覆蓋所述介質(zhì)層后的壓應(yīng)力體 和所述拉應(yīng)力體間的間隔區(qū)域，且所述犧牲層與覆蓋所述壓應(yīng)力體的介 質(zhì)層表面平齊；
然后，形成圖形化的抗蝕劑層，所述圖形化的抗蝕劑層覆蓋涂覆介 質(zhì)層后的所述壓應(yīng)力體和涂覆所述犧牲層后的拉應(yīng)力體；
隨后，以所述抗蝕劑層為掩膜，以覆蓋所述壓應(yīng)力鈍化層的介質(zhì)層 為刻蝕停止層，去除部分所述犧牲層和拉應(yīng)力鈍化層；
再后，去除所述抗蝕劑層；
最后，以所述介質(zhì)層為掩模，去除部分所述犧牲層和拉應(yīng)力鈍化層， 使在所述間隔區(qū)域內(nèi)所述拉應(yīng)力鈍化層和壓應(yīng)力鈍化層的表面平齊。
即，所述第四實施例與第三實施例的區(qū)別^l在于在第三實施例中， 在形成拉應(yīng)力鈍化層之后，再形成壓應(yīng)力鈍化層；而在第四實施例中， 是在形成壓應(yīng)力鈍化層之后，再形成拉應(yīng)力鈍化層。
需強調(diào)的是，未加說明的步驟均可采用傳統(tǒng)的方法獲得，且具體的工 藝參數(shù)根據(jù)產(chǎn)品要求及工藝條件確定。
盡管通過在此的實施例描述說明了本發(fā)明，和盡管已經(jīng)足夠詳細(xì)地描 述了實施例，申請人不希望以任何方式將權(quán)利要求書的范圍限制在這種 細(xì)節(jié)上。對于本領(lǐng)域技術(shù)人員來說另外的優(yōu)勢和改進是顯而易見的。因 此，在較寬范圍的本發(fā)明不限于表示和描述的特定細(xì)節(jié)、表達(dá)的設(shè)備和 方法和說明性例子。因此，可以偏離這些細(xì)節(jié)而不脫離申請人總的發(fā)明 概念的精神和范圍。
權(quán)利要求
1.一種CMOS器件鈍化層形成方法，其特征在于，包括提供半導(dǎo)體基底，所述半導(dǎo)體基底包含至少一個CMOS器件，所述CMOS器件包含至少一個第一晶體管和至少一個第二晶體管，所述第一晶體管為NMOS晶體管時，所述第二晶體管為PMOS晶體管；所述第一晶體管為PMOS晶體管時，所述第二晶體管為NMOS晶體管；形成覆蓋所述第一晶體管和第二晶體管的第一鈍化層，在所述第一晶體管上覆蓋所述第一鈍化層后形成第一應(yīng)力體；在所述第一鈍化層上形成材料異于所述第一鈍化層的介質(zhì)層；去除覆蓋第二晶體管的所述第一鈍化層和介質(zhì)層；形成覆蓋所述介質(zhì)層和第二晶體管的第二鈍化層，在所述第二晶體管上覆蓋所述第二鈍化層后形成第二應(yīng)力體，且所述第二鈍化層填充所述第一應(yīng)力體和所述第二應(yīng)力體間的間隔區(qū)域；形成圖形化的抗蝕劑層，所述圖形化的抗蝕劑層覆蓋涂覆介質(zhì)層后的所述第一應(yīng)力體和第二應(yīng)力體；以所述抗蝕劑層為掩膜，以覆蓋所述第一鈍化層的介質(zhì)層為刻蝕停止層，去除部分第二鈍化層；去除所述抗蝕劑層；以所述介質(zhì)層為掩模，去除部分第二鈍化層，使在所述間隔區(qū)域內(nèi)所述第一鈍化層和第二鈍化層的表面平齊。
2. 根據(jù)權(quán)利要求1所述的CMOS器件鈍化層形成方法，其特征在于 所述鈍化層為氮化硅層或氮氧化硅層。
3. 根據(jù)權(quán)利要求1所述的CMOS器件鈍化層形成方法，其特征在于 所述介質(zhì)層包含二氧化硅、摻雜的二氧化硅或多晶硅中的一種或其組 合。
4. 根據(jù)權(quán)利要求1所述的CMOS器件鈍化層形成方法，其特征在于 所述介質(zhì)層的厚度小于所述鈍化層的厚度。
5. —種CM0S器件鈍化層形成方法，其特征在于，包括提供半導(dǎo)體基底，所述半導(dǎo)體基底包含至少一個CMOS器件，所述 CMOS器件包含至少一個第一晶體管和至少一個第二晶體管，所述第一晶 體管為麗OS晶體管時，所述第二晶體管為PM0S晶體管；所述第一晶體 管為PMOS晶體管時，所述第二晶體管為麗OS晶體管；形成覆蓋所述第 一晶體管和第二晶體管的第 一鈍化層，在所述第一 晶體管上覆蓋所述第 一鈍化層后形成第 一應(yīng)力體；在所述第一鈍化層上形成材料異于所述第一鈍化層的介質(zhì)層；去除覆蓋第二晶體管的所述第 一鈍化層和介質(zhì)層；形成覆蓋所述介質(zhì)層和第二晶體管的第二鈍化層，在所述第二晶體 管上覆蓋所述第二鈍化層后形成第二應(yīng)力體，且所述第二鈍化層與所述 第一鈍化層平齊；形成犧牲層，所述犧牲層填充第 一應(yīng)力體和所述第二應(yīng)力體間的間 隔區(qū)域，且所述犧牲層與所述介質(zhì)層表面平齊；形成圖形化的抗蝕劑層，所述圖形化的抗蝕劑層覆蓋涂覆介質(zhì)層后 的所述第 一應(yīng)力體和涂覆所述犧牲層后的第二應(yīng)力體；以所述抗蝕劑層為掩膜，以覆蓋所述第一鈍化層的介質(zhì)層為刻蝕停 止層，去除部分所述犧牲層和第二鈍化層；去除所述抗蝕劑層；以所述介質(zhì)層為掩模，去除部分所述犧牲層和第二鈍化層，使在所 述間隔區(qū)域內(nèi)所述第 一鈍化層和第二鈍化層的表面平齊。
6. 根據(jù)權(quán)利要求5所述的CMOS器件鈍化層形成方法，其特征在于 所述鈍化層為氮化硅層或氮氧化硅層。
7. 根據(jù)權(quán)利要求5所述的CMOS器件鈍化層形成方法，其特征在于 所述介質(zhì)層包含二氧化硅、摻雜的二氧化硅或多晶硅中的一種或其組 合。
8. 根據(jù)權(quán)利要求5所述的CMOS器件鈍化層形成方法，其特征在于 所述介質(zhì)層的厚度小于所述鈍化層的厚度。
9. 根據(jù)權(quán)利要求6所述的CMOS器件鈍化層形成方法，其特征在于 所述犧牲層材料為BARC。
10. 根據(jù)權(quán)利要求6所述的CMOS器件鈍化層形成方法，其特征在于 去除所述犧牲層和第二鈍化層的工藝參數(shù)包括壓力范圍為2 1GM毫 米汞柱；功率范圍為200 - 1000瓦；偏壓范圍為100 ~ 500V;反應(yīng)氣體 氟烷的流量范圍為50~ 500sccm;反應(yīng)氣體二氟曱烷的流量范圍為5~ 50sccm。
全文摘要
一種CMOS器件鈍化層形成方法，通過在覆蓋第一晶體管的第一鈍化層上形成材料異于所述第一鈍化層的介質(zhì)層，繼而，再形成覆蓋所述介質(zhì)層和第二晶體管且填充覆蓋所述介質(zhì)層后的第一應(yīng)力體和所述第二應(yīng)力體間的間隔區(qū)域的第二鈍化層?？墒咕哂胁煌瑧?yīng)力類型的鈍化層間交界處的平滑度滿足工藝要求。
文檔編號H01L21/70GK101577251SQ20081010593
公開日2009年11月11日 申請日期2008年5月5日 優(yōu)先權(quán)日2008年5月5日
發(fā)明者張海洋, 韓寶東 申請人:中芯國際集成電路制造(北京)有限公司