專利名稱：半導(dǎo)體元件以及制作半導(dǎo)體元件的方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于半導(dǎo)體元件的技術(shù)領(lǐng)域，尤其關(guān)于快閃存儲器單元(flash memory cells)與其相關(guān)的柵結(jié)構(gòu)，其當依據(jù)本發(fā)明的一部分制作時，可以享 有較寬的側(cè)壁子蝕亥U工藝容許范圍(wider spacer-etching process window),且 可得到許多優(yōu)點，尤其是應(yīng)用到相對地較小尺寸的半導(dǎo)體元件時。
背景技術(shù)：
快閃存儲器單元是一種半導(dǎo)體存儲器元件。大致上來說，半導(dǎo)體元件都 是由很小的零件，或是一堆很小的零件，形成在小片的半導(dǎo)體材料上，而此 半導(dǎo)體材料一般稱之為基底(substrate)。譬如說，快閃存儲器元件就有一個柵 結(jié)構(gòu)形成于基底上的這么一個特征，而稍后將仔細說明。在許多當前的應(yīng)用 中，基底是一個圓圓且薄薄的硅晶圓，或是其它可能的材料，而這樣的晶圓 一般是從結(jié)晶碇(ingot)切割而來。而此基底的材料后續(xù)會選擇性地處理，以 給予其所需要的半導(dǎo)體特性。
所謂的半導(dǎo)體是一種可以視條件不同而可能有不同導(dǎo)電程度的材料，舉 例來說，其條件可能是有沒有電荷的存在。為了善加使用此特性，基底上的 某些區(qū)域?qū)粨诫s有雜質(zhì)，像是硼(Boron)或是磷(Phosphorous)離子。而多 層的導(dǎo)電材料與絕緣材料會接著加上去，每一層都會定形為一些微小的結(jié) 構(gòu)，以形成一些電子零件，像是二極管、晶體管、以及電容。這些零件接著 可以通過內(nèi)連接相連，而形成集成電路。
在目前的實際應(yīng)用中， 一個晶圓可能有15-20公分的直徑，其上可能定 義有多個，甚至是多打的晶粒(dice)。經(jīng)過制作過程后，每一個晶粒具有數(shù)千， 甚至是數(shù)百萬的微小且相互連接的零件。當這些零件都大致上完成之后，這 些晶粒就會被切割而彼此分開，然后包裝，而分別的被使用。當然，對外的 連接會被提供，以使得每一個封裝后的集成電路可以依照其希望的功效而加 以運用。
有一種可能的功效是用來存儲。
一個存儲器元件包含有一堆零件，而這 些零件可以處于一個或是多個電子狀態(tài)，而每個電子狀態(tài)則代表了一定值。 譬如說，半導(dǎo)體存儲器中個別的零件可以處于一個狀態(tài)，而這狀態(tài)表示邏輯 上的0或是1。而一整群的這樣元件，則可以用以表示更廣范圍的許多數(shù)值。
這些數(shù)值可以被讀取，或是反復(fù)地變更為其它數(shù)^:?，F(xiàn)今半導(dǎo)體存儲器元件
有許多種種類。
存儲器元件可以依照其功能而加以分類，而每一個元件自然地都具有相
對應(yīng)的結(jié)構(gòu)或是組成來達成其功能。隨機存取存儲器(random access memory, RAM)—般具有排成陣列的存儲器元件，其可以個別地編程來表示所希望的 值。在RAM元件中，這些值會持續(xù)地隨著整個系統(tǒng)的操作參數(shù)的改變而變 化。只讀存儲器(read-on memory, ROM)可以編程為一些特定值，而當電源 被開啟時，這些特定值可以被讀取，然而，這些被編程的值可能無法被改變。
直到最近，隨著元件技術(shù)的演進，雖然還是習慣性地稱為ROM，但是 其變成可以被重復(fù)的編程；也就是說，其中所存放的值可能跟一開始存放的 值不 一 樣。譬如說，電子式可擦除可編程 ROM(electronically-erasable-and-programmable read only memory, EEPROM) 中的存儲器陣列所存放的數(shù)據(jù)可以通過擦除其中的內(nèi)容(或是值)后，重新編 程其中的一個或是多個存儲器單元，使其存放新的內(nèi)容。值得注意的是，"電 子式"意味著擦除動作是以施加電壓或是電荷的方式達成。有一些其它的方 法也可以達成擦除動作，譬如說照一定量光線的方式。嚴格來說，EEPROM 并不是只讀存儲器，這樣的命名僅僅是由于EEPROM是由ROM設(shè)計演化而 來，而其功能并非絕對的相同。
有一種EEPROM存儲器元件稱為快閃存儲器元件。雖然每個存儲器單 元都是個別的存放一個值，但是快閃存儲器特別有用的地方在于快閃存儲器 是設(shè)計來，在需要的時候， 一次擦除一整塊或是數(shù)塊的存儲器單元，以便后 續(xù)的再次編程。如此可以大為增加元件的操作速度。如同先前所述的，本發(fā) 明是關(guān)于快閃單元的結(jié)構(gòu)以及制作方法。以下將會簡短的描述傳統(tǒng)的快閃存 儲器的結(jié)構(gòu)以及操作。
圖1為作為范例的快閃單元10的簡化圖。快閃單元10形成于基底15 上，而基底15表面有通過摻雜程序形成的源極區(qū)16以及漏極區(qū)18。柵結(jié)構(gòu)
20有設(shè)于基底15上的浮動?xùn)?2，而柵結(jié)構(gòu)20位于源極區(qū)16以及漏極區(qū) 18之間，但是柵結(jié)構(gòu)20通過氧化層21以跟源極區(qū)16與漏極區(qū)18隔絕。浮 動?xùn)?2可以是以多晶材料(polycrystalline)或是其它導(dǎo)電材料構(gòu)成。氧化層21 可以是二氧化硅(silicon dioxide, Si02)?？刂茤?4設(shè)于浮動?xùn)?2上方，而 兩柵彼此是以薄氧化層23相隔離。在這個范例中，控制柵24是耦接到外部 的電連接線，稱作字線(wordline)26。位線(bit line)28則耦接到漏極區(qū)18;而 源極區(qū)16連接到地(ground)。
在操作時，流經(jīng)浮動?xùn)?2下方的電流將會被單元感測器所感測，而如 果有一定量的電流流動，意味著邏輯上的"1"。如果浮動?xùn)?2中累積有一 定量的負電荷，則這些負電荷會阻擋浮動?xùn)?2下方電流流動，使得此快閃 單元10被讀取并表示成邏輯上的"0"。當相當大的電壓施加到字線26上， 也就是控制柵24時，浮動?xùn)?2中累積的電荷將會被凈空，以使得快閃單元 恢復(fù)到邏輯上的"1"狀態(tài)，也就是擦除了其中的數(shù)據(jù)。字線26可以耦接到 非常多類似快閃單元10的單元，如此，可以一次就將它們一起擦除。
圖2則顯示了另一種作為范例的快閃單元。圖2為快閃單元40的側(cè)面 圖，顯示了快閃單元40的剖面。在此范例中，快閃單元40具有兩個柵結(jié)構(gòu) 30與50，都形成于基底44上。在圖中，每一個柵結(jié)構(gòu)都是另一個的映射圖 (mirror image)。柵結(jié)構(gòu)30具有浮動?xùn)?2與控制柵34，彼此以氧化層33相 分隔。介電層35則直接設(shè)于控制柵34上。類似的，柵結(jié)構(gòu)50具有浮動?xùn)?52，其通過氧化層53以跟控制柵54相隔離，并且具有介電層55直接設(shè)于 控制柵54上。
擦除柵49設(shè)置于柵結(jié)構(gòu)30與50之間，且位于氧化層結(jié)構(gòu)48的上方， 而氧化層結(jié)構(gòu)48為氧化層45的延伸的一部分。垂直的介電側(cè)壁子38與58 分別使柵結(jié)構(gòu)30與50沒有跟擦除柵49連接在一起。如同圖中明顯可見的， 在操作的時候，施加到擦除柵49上的電壓可以一起擦除柵結(jié)構(gòu)30與50。通 過對于字線36與56的控制，擦除動作也可以僅僅針對柵結(jié)構(gòu)30與50其中 之一。字線36跟柵結(jié)構(gòu)30被側(cè)壁子31所隔開，而字線56跟柵結(jié)構(gòu)50被 側(cè)壁子51所隔開。側(cè)壁子39與59則是分別設(shè)于字線36與56的最外側(cè)。 在快閃單元40中有一個共源極區(qū)43以及兩個漏極區(qū)；漏極區(qū)41是跟浮動 柵32相關(guān)，而漏極區(qū)42是跟浮動?xùn)?2相關(guān)。
圖2也顯示了跟快閃單元40中一些部位相關(guān)的電接觸(electrical contact)。這些電接觸一般是金屬，用以提供產(chǎn)生穩(wěn)定電連接的地方。在圖中， 接觸37、 47、以及57分別對字線結(jié)構(gòu)36、擦除柵49、以及字線結(jié)構(gòu)56服 務(wù)?？扉W單元40是以一連串的工藝步驟所制作，而以下將會簡短的介紹來 作為背景，以解釋本發(fā)明。圖3為流程圖，顯示了用以制作像圖2中的快閃 單元40的傳統(tǒng)制作方法60。在此范例中，基底先以適當?shù)碾s質(zhì)摻雜以形成 源極區(qū)以及多個漏極區(qū)(步驟62)。當然的，可能需要有不只一種的摻雜物， 如果真的需要不只一種摻雜動作的話，這些摻雜動作就不會在同一個時間完 成。這些源極區(qū)與漏極區(qū)也可以在工藝流程中稍后的步驟中形成；而在此先 介紹出來此單一步驟僅僅是考慮說明的簡明的目的。接著形成氧化層(步驟 64)。 一般是先沉積在整片晶圓表面上，然后不想要保留的部分就用選擇性的 蝕刻工藝來移除(未顯示)。
為了要制作圖2中的柵結(jié)構(gòu)，接著形成浮動?xùn)艑?步驟66)，譬如說，多 晶硅層，然后形成氧化層或是其它種介電材料層(步驟68)，接著控制柵多晶 硅層(步驟70)。介電層接著形成在控制柵多晶硅層上(步驟72)。在此工藝中 所介紹的每一任何材料層都可能有多于一層的子層(sub layer),而一旦有多層 子層的話，這些子層會在不同的工藝步驟(未顯示)中形成。光致抗蝕劑層接 著形成并且圖案化，以給選擇性蝕刻使用(步驟74)。
接著進行蝕刻步驟(步驟76)，僅僅留下被保護著的柵結(jié)構(gòu)。殘留下來的 光致抗蝕劑接著被移除(步驟78)?，F(xiàn)在，側(cè)壁子可以接著形成(步驟80)，采 用類似的沉積與選擇性蝕刻技術(shù)(這些步驟沒有個別顯示)。接著沉積另一個 多晶硅層，以形成擦除柵以及字線結(jié)構(gòu)(步驟82)。然后，位于字線結(jié)構(gòu)外圍 的側(cè)壁子接著形成(步驟84),而后在適當?shù)臇艠O上形成接觸(步驟86)。這些 接觸一般是多加上去的金屬結(jié)構(gòu)，用來作為元件的許多部位的電接點。而最 后便產(chǎn)生如同圖2所示的快閃單元。
雖然說還可以接受，但是以上的方法與結(jié)構(gòu)在某些方面有一些缺點。譬 如說，當元件設(shè)計的尺寸大小到很小的時候，像是到最小尺寸為90納米 (nanometer)時，側(cè)壁子蝕刻的蝕刻工藝的誤差容許范圍(process windows)就 會變的非常窄。此外，在這么小的尺寸時，逆穿透(reverse tunneling)的問題 也會變越來越明顯。因此，需要有一快閃單元結(jié)構(gòu)以及相關(guān)的工藝方法，來
增大側(cè)壁子蝕刻的誤差容許范圍，并改善RTV問題。本發(fā)明提供了一種解
決方案。

發(fā)明內(nèi)容
本發(fā)明實施例提供一種制作半導(dǎo)體元件的方法。先形成至少一個硬掩模
(hard mask)。該硬掩模包含有氧化層(oxide layer)。該氧化層設(shè)于上氮化層 (upper nitride layer)以及下氮化層(lower nitride layer)之間?？s短該硬掩模中的 該氧化層的側(cè)向?qū)挾?lateral dimension),使該側(cè)向?qū)挾刃∮谠撚惭谀Ｖ械脑?上氮化層的對應(yīng)側(cè)向?qū)挾?。以該硬掩模，在基底上形成柵結(jié)構(gòu)。該柵結(jié)構(gòu)包 含有第一側(cè)壁子層(first spacer layer)。該第一側(cè)壁子層順應(yīng)附著于該硬掩模層 的該氧化層的外圍。
如上所述的方法，其中，該第一側(cè)壁子層包含有氮化層，設(shè)于內(nèi)氧化層 以及外氧化層之間。
如上所述的方法，還包含有形成柵介電層于該基底；以及在形成至少 一個該硬掩模之前，形成第一柵層于該柵介電層上。
如上所述的方法，還包含有形成柵間介電物于該第一柵層上；以及在 形成至少一個該硬掩模之前，形成第二柵層于該柵間介電物上。
如上所述的方法，其中，縮短該硬掩模中的該氧化層的該側(cè)向?qū)挾鹊牟?驟包含有進行稀釋氫氟酸沾浸步驟產(chǎn)生'I型外觀的硬掩模。
本發(fā)明實施例提供一種制作半導(dǎo)體元件的方法。先形成柵結(jié)構(gòu)于基底 上。該柵結(jié)構(gòu)包含有浮動?xùn)挪糠?，以介電材料與該基底分離，并包含有控制 柵，以柵間介電層與該浮動?xùn)欧蛛x。該控制柵被介電側(cè)壁子(dielectric spacer) 所包覆，但是該介電側(cè)壁子并沒有包覆該浮動?xùn)拧?cè)向蝕刻該浮動?xùn)诺闹辽?一邊，以縮短相對應(yīng)的側(cè)向?qū)挾?。形成氧化層鄰接于該浮動?xùn)诺脑摫晃g刻邊。
本發(fā)明實施例提供半導(dǎo)體元件，包含有基底以及柵結(jié)構(gòu)。該柵結(jié)構(gòu)包含 有柵電極、下介電層、以及上介電層。該下介電層設(shè)于該柵電極與該基底之 間。該上介電層設(shè)于該柵電極之上。該上介電層具有I型外觀。
如上所述的半導(dǎo)體元件，還包含有第二柵結(jié)構(gòu)，該第二柵結(jié)構(gòu)設(shè)于該基 底上，但是與該柵結(jié)構(gòu)相隔一定距離，該柵結(jié)構(gòu)以及該第二柵結(jié)構(gòu)大致對稱 于它們之間的垂直平面。
如上所述的半導(dǎo)體元件，還包含有擦除柵，設(shè)于該柵結(jié)構(gòu)以及該第二柵 結(jié)構(gòu)之間，并以多個介電側(cè)壁子與該柵結(jié)構(gòu)以及該第二柵結(jié)構(gòu)相隔離。
如上所述的半導(dǎo)體元件，還包含有字線結(jié)構(gòu)以及第二字線結(jié)構(gòu)，分別設(shè) 于該柵結(jié)構(gòu)的一邊與該第二柵結(jié)構(gòu)的一邊，該字線結(jié)構(gòu)以介電側(cè)壁子跟該柵 結(jié)構(gòu)隔離，該第二字線結(jié)構(gòu)以介電側(cè)壁子跟該第二柵結(jié)構(gòu)隔離。
如上所述的半導(dǎo)體元件，其中，該上介電層具有氧化層，設(shè)于兩個氮化 層之間。
如上所述的半導(dǎo)體元件，還包含有控制柵，設(shè)于該柵電極上，且該控制 柵以層介電材料跟該柵電極相隔離。
如上所述的半導(dǎo)體元件，還包含有氧化層，該氧化層于鄰近該柵電極的 至少一邊處的厚度大致為一定值。
本發(fā)明能夠增大側(cè)壁子蝕刻的誤差容許范圍，并改善RTV問題。


圖1為快閃單元的簡化圖。
圖2顯示了另一種作為范例的快閃單元。
圖3顯示了用以制作像圖2中的快閃單元的傳統(tǒng)制作方法。
圖4到圖6顯示依據(jù)本發(fā)明的實施例的三個半導(dǎo)體元件的剖面圖。
圖7顯示了依據(jù)本發(fā)明的實施例，來制造半導(dǎo)體元件的方法。
圖8a到圖8j是一連串的側(cè)面圖，顯示了依據(jù)本發(fā)明的實施例，半導(dǎo)體
元件在各個制造階段時的剖面圖。
圖9a到圖9h是一連串的側(cè)面圖，顯示了依據(jù)本發(fā)明的另一實施例，另
一半導(dǎo)體元件在各個制造階段時的剖面圖。 其中，附圖標記說明如下
快閃單元10基底15源極區(qū)16漏極區(qū)18柵結(jié)構(gòu)20氧化層21 浮動?xùn)?2氧化層23控制柵24字線26位線28
柵結(jié)構(gòu)30、50側(cè)壁子31浮動?xùn)?2氧化層33控制柵34介電層 35 字線36、 56 接觸37、 47、 57 介電側(cè)壁子38、 58 側(cè)壁子39、 59 快 閃單元40漏極區(qū)41、42共源極區(qū)43基底44氧化層結(jié)構(gòu)48擦除柵 49側(cè)壁子51浮動?xùn)?2氧化層53控制柵54介電層55字線56
半導(dǎo)體元件400基底401 漏極區(qū)402、404柵氧化層405 內(nèi)層411、 421、 481 中層412、 422、 482 外層423、 436、 483 字線結(jié)構(gòu)441、 443 擦 除柵442 柵結(jié)構(gòu)450、 470 浮動?xùn)?52、 472 柵間介電層455、 475 下 層456、 476 中層457、 477 上層458、 478 控制柵460、 490 柵介電側(cè) 壁子461 、462 硬掩模465、485 下層466、 486 中層467、 487 上層468、 488 柵介電側(cè)壁子479、 484
半導(dǎo)體元件500基底501 漏極區(qū)502、 504共源極區(qū)503 柵氧化 層505 內(nèi)層506、 511 中層507、 512 區(qū)域529、 539 外層536、 537、 538柵結(jié)構(gòu)550、 570浮動?xùn)?52、 572柵間介電層555、 575 下層556、 566、 576、 586 中層557、 567、 577、 587 上層558、 568、 578、 588 控 制柵560、 590柵介電側(cè)壁子561、 562硬掩模565、 585柵介電側(cè)壁子 579、 584
半導(dǎo)體元件600基底601 漏極區(qū)602、 604共源極區(qū)603 柵氧化 層605 內(nèi)層606、 621、 681、 611 中層607、 612、 622、 682 外層623、 636、 683 柵結(jié)構(gòu)650、 670 浮動?xùn)?52、 672 柵間介電層655、 675 下 層656、 666、 676、 686 中層657、 667、 677、 687 上層658、 668、 678、 688 控制柵660、 690 柵介電側(cè)壁子661、 662、 679、 684 硬掩模665、 685
半導(dǎo)體元件800基底801氧化層805 多晶層810柵間介電層815 氧化層816氮化層817氧化層818多晶層820氧化層821氮化層822 氧化層823側(cè)壁子介電層830氧化層831氮化層832氧化層833柵 結(jié)構(gòu)850、 870 浮動?xùn)?52、 872 側(cè)壁子861 柵側(cè)壁子862 硬掩模865、 885氧化層867、 887光致抗蝕劑層873氧化層881 氮化層882氧化 層883 柵側(cè)壁子884
半導(dǎo)體元件900浮動?xùn)艑?10氮化層917氧化層918多晶層920 側(cè)壁子介電層930氧化層931氮化層932氧化層933氧化層935浮 動?xùn)?52控制柵960浮動?xùn)?72光致抗蝕劑層973控制柵980
具體實施例方式
以下將仔細介紹一些實施例中的使用以及制作。然而，需要注意的是，
本發(fā)明提供了可以由許多方面來加以實現(xiàn)的發(fā)明概念。以下的實施例僅僅是 以一些特定的方式作為例子來制作或是使用本發(fā)明，但不是用以限定本發(fā)明 的權(quán)利范圍。
本發(fā)明將會以雙柵快閃存儲器單元作為例子來描述并解釋。但是，本發(fā) 明也可以適用到其它類似的半導(dǎo)體元件。
本發(fā)明關(guān)于一種方法，用以制造半導(dǎo)體元件，特別是關(guān)于一種用來形成 快閃存儲器單元或是類似結(jié)構(gòu)的制造方法，而在實施例中，此制造方法可以 提供較為改善的側(cè)壁子形成工藝的誤差容許范圍，且沒有增加多少制造成 本，同時也減少了逆穿透電壓失效的風險。然而，盡管以下將此采用單一的 一對快閃存儲器柵來介紹本發(fā)明，依據(jù)本發(fā)明所實施的半導(dǎo)體芯片一般而言 需要許多的如此的元件，雖然這么多元件不必然是一定要的。在其它的實施 例中，本發(fā)明是從依據(jù)本發(fā)明的實施例的制造方法所制造出來的柵半導(dǎo)體元 件。底下將介紹多個作為例子的實施例。
圖4為側(cè)面圖，顯示依據(jù)本發(fā)明的實施例的半導(dǎo)體元件400的剖面圖。 在圖4中的實施例里，半導(dǎo)體元件400具有柵結(jié)構(gòu)450以及柵結(jié)構(gòu)470，兩 者都形成在基底401上。漏極區(qū)402則形成在鄰近柵結(jié)構(gòu)450的外邊的基底 401中。為了解說上的方便，柵結(jié)構(gòu)在兩個柵結(jié)構(gòu)面對面的那一邊以下定義 為內(nèi)邊，而柵結(jié)構(gòu)的另一邊則定義為外邊。 一樣地，第二漏極區(qū)404則形成 在鄰近柵結(jié)構(gòu)470的外邊的基底401中。在此實施例中，兩個柵結(jié)構(gòu)450與 470之間的基底401中形成有共源極區(qū)。
在此實施例中，柵氧化層405形成在基底401上。請注意， 一部分的柵 氧化層405也等效地構(gòu)成柵結(jié)構(gòu)450與470的一部分；而在另一個沒有顯示 的實施例中，柵結(jié)構(gòu)450與470中的柵氧化層可能分開成兩個不相連的柵氧 化層部分。請參考回圖4中的實施例，請注意，在此實施例中，如圖中所示 的，兩個柵結(jié)構(gòu)450與470，對于其中的假想的垂直平面而言，形成了彼此 的映射圖(mirror image)。雖然說不是必要，但是在這一類型的半導(dǎo)體元件中， 卻是很常見的。
圖4中的每一柵結(jié)構(gòu)具有浮動?xùn)?，分別編號為452與472，就直接形成 在氧化層405上面。浮動?xùn)?52與472 —般是以多晶(poly)材料所構(gòu)成，或 是至少具有多晶材料。在浮動?xùn)?52與472上面分別是柵間介電層455與
475。在圖4的實施例中，每一柵間介電層(455以及475)實際上是有三層。 柵間介電層455是以下層456、中層457、以及上層458所構(gòu)成。 一樣的， 柵間介電層475是以下層476、中層477、以及上層478所構(gòu)成。在這個實 施例中，柵間介電層中的每一個上層與下層都是一層氧化層，像是二氧化硅; 而柵間介電層中的每個中層都是一層氮化層，像是氮化硅。當然也有其它的 組成可以適用。
在兩柵間介電層455以及475上面分別有控制柵460與控制柵490。控 制柵460與490，跟位于他們下方的浮動?xùn)?52與472相類似的， 一般是以 多晶(poly)材料所構(gòu)成，或是至少具有多晶材料。在每一控制柵上個別設(shè)置 有硬掩模(465與485)。在此實施例中，硬掩模465與485各別都有三層材料。 硬掩模465有下層466、中層467、以及上層468。 一樣的，硬掩模485有下 層486、中層487、以及上層488。在實施例中，這些硬掩模有NON結(jié)構(gòu)， 也就是上下兩層是氮化物，而中層是氧化物。在圖4中的實施例中，氧化層 467與487具有縮短的側(cè)向?qū)挾?lateral dimension),在圖中指的是從一邊到另 一邊的寬度，而且跟上下兩層的氮化層比起來，是比較窄的。
這硬掩模465與485的中間氧化層467與487的縮短的側(cè)向?qū)挾葧绊?到柵介電側(cè)壁子(gate dielectric spacers)的形成。在圖4中，柵介電側(cè)壁子461 與462分別設(shè)置在柵結(jié)構(gòu)450的兩相反的側(cè)邊，其中側(cè)壁子461在外邊，而 側(cè)壁子462在內(nèi)邊。相對應(yīng)的，柵介電側(cè)壁子484則設(shè)置在柵結(jié)構(gòu)470的內(nèi) 邊，而柵介電側(cè)壁子479則設(shè)置在柵結(jié)構(gòu)470的外邊。跟圖示中所顯示的其 它介電材料類似的，柵介電側(cè)壁子可以是由許多層所構(gòu)成。第一外邊柵介電 側(cè)壁子461具有內(nèi)層421、中層422、以及外層423。 一樣的，第二外邊柵介 電側(cè)壁子479具有內(nèi)層481、中層4S2、以及外層483。類似的，第一內(nèi)邊介 電側(cè)壁子462具有內(nèi)層406、以及中層407，而第二內(nèi)邊介電側(cè)壁子484具 有內(nèi)層411、以及中層412。在這個實施例中，外層436同時形成了第一內(nèi) 邊介電側(cè)壁子462的外層，也形成了第二內(nèi)邊介電側(cè)壁子484的外層。在此 實施例中，每一個柵介電側(cè)壁子都是具有ONO的結(jié)構(gòu)，也就是有一個氮化 層夾于兩氧化層之間的結(jié)構(gòu)。在此例中，請注意氧化層436可以形成與氧化 層405粘在一起的單一層。然而， 一種可能是在柵結(jié)構(gòu)450與柵結(jié)構(gòu)470的 間的氧化層405沒有被移除。不論是只有出現(xiàn)一層氧化層還是兩層氧化層，
最終的氧化層結(jié)構(gòu)會用來將擦除柵442與基底401相隔絕。在圖4中的實施 例中，字線結(jié)構(gòu)441與443僅僅是以氧化層405來跟基底401隔絕。
如同圖4中所明顯顯示的，柵介電側(cè)壁子也大致貼附在硬掩模中的氧化 層的縮短側(cè)向?qū)挾壬?。在工藝過程當中，圖4中硬掩模的I形結(jié)構(gòu)也可以造 成柵介電側(cè)壁子，在柵介電側(cè)壁子在經(jīng)歷蝕刻成形的過程中，會自行對準至 適切的高度。如此的I形結(jié)構(gòu)可以防止跟柵介電側(cè)壁子的頂部過高或是過低 所衍伸的問題。
圖5是側(cè)向圖，顯示依據(jù)本發(fā)明的實施例的半導(dǎo)體元件500剖面圖。在 圖5中的實施例中，跟先前所描述的圖4中類似的，半導(dǎo)體元件500具有柵 結(jié)構(gòu)550以及柵結(jié)構(gòu)570，兩者都形成在基底501上。漏極區(qū)502則是形成 在基底501上，但是鄰近于柵結(jié)構(gòu)550的外邊。類似地，第二漏極區(qū)504是 形成在基底501上，但是鄰近于柵結(jié)構(gòu)570的外邊。在此實施例中，共源極 區(qū)(common source region)503形成在基底501上，且位于柵結(jié)構(gòu)550與570 的中間。
在此實施例中，柵氧化層505形成在基底501上。請注意， 一部分的柵 氧化層505也等效地構(gòu)成柵結(jié)構(gòu)550與570的一部分；而在另一個沒有顯示 的實施例中，柵結(jié)構(gòu)550與570中的柵氧化層可能分開成兩個不相連的柵氧 化層部分。請參考回圖5中的實施例，請注意，在此實施例中，如圖中所示 的，兩個柵結(jié)構(gòu)550與570，對于其中的假想的垂直平面而言，形成了彼此 的映射圖。
圖5中的每一柵結(jié)構(gòu)具有浮動?xùn)?，分別編號為552與572，就直接形成 在氧化層505上面。浮動?xùn)?52與572 —般是以多晶(poly)材料所構(gòu)成，或 是至少具有多晶材料。在浮動?xùn)?52與572上面分別是柵間介電層555與 575。在圖5的實施例中，每一柵間介電層(555以及575)實際上是有三層。 柵間介電層555是以下層556、中層557、以及上層558所構(gòu)成。 一樣的， 柵間介電層575是以下層576、中層577、以及上層578所構(gòu)成。在這個實 施例中，柵間介電層中的每一個上層與下層都是一層氧化層，像是二氧化硅； 而柵間介電層中的每個中層都是一層氮化層，像是氮化硅。
在兩柵間介電層555以及575上面分別有控制柵560與控制柵5卯?？?制柵560與590，跟位于它們下方的浮動?xùn)?52與572相類似的， 一般是以
多晶(poly)材料所構(gòu)成，或是至少具有多晶材料。在每一控制柵上個別設(shè)置 有硬掩模(565與585)。在此實施例中，硬掩模565與585各別都有三層材料。 硬掩模565有下層566、中層567、以及上層568。 一樣的，硬掩模585有下 層586、中層587、以及上層588。在實施例中，上下兩層是氮化物，而中層 是氧化物。
在圖5中，柵介電側(cè)壁子561與562分別設(shè)置在柵結(jié)構(gòu)550的兩相反的 側(cè)邊，其中側(cè)壁子561在外邊，而側(cè)壁子562在內(nèi)邊。相對應(yīng)的，柵介電側(cè) 壁子584則設(shè)置在柵結(jié)構(gòu)570的內(nèi)邊，而柵介電側(cè)壁子579則設(shè)置在柵結(jié)構(gòu) 570的外邊。跟圖示中所顯示的其它介電材料類似的，柵介電側(cè)壁子可以是 由許多層所構(gòu)成。在此實施例中，每一個柵介電側(cè)壁子都是具有ONO的結(jié) 構(gòu)，也就是有一個氮化層夾于兩氧化層之間的結(jié)構(gòu)。
第一內(nèi)邊介電側(cè)壁子562具有內(nèi)層506、以及中層507，而第二內(nèi)邊介 電側(cè)壁子584具有內(nèi)層511、以及中層512。在這個實施例中，外層536同 時形成了第一內(nèi)邊介電側(cè)壁子562的外層，也形成了第二內(nèi)邊介電側(cè)壁子584 的外層。第一外邊柵介電側(cè)壁子561具有內(nèi)層521、以及中層522。在此實 施例中，外層537形成來提供于浮動?xùn)?52的外邊上一個厚度大致上一致的 區(qū)域529。 一樣的，第二外邊柵介電側(cè)壁子579具有內(nèi)層581、中層582;而 外層538形成來提供于浮動?xùn)?72的外邊上一個厚度大致上一致的區(qū)域539。
這樣厚度大致上一致的區(qū)域是由依據(jù)本發(fā)明的實施例所制作的半導(dǎo)體元件 500的結(jié)果，而且，也己經(jīng)證實，可以降低元件上的RTV毀損的風險。
與圖4中的半導(dǎo)體元件400類似的，在半導(dǎo)體元件500中，氧化層505 與外層536(當它們視為分開的兩層時)將擦除柵542與基底501分隔開來。 也跟圖4中的實施例類似的，在半導(dǎo)體元件500中，氧化層505也使字線結(jié) 構(gòu)541與543沒有接觸到基底501。
圖6是側(cè)向圖，顯示依據(jù)本發(fā)明的實施例的半導(dǎo)體元件600剖面圖。在 圖6中的實施例中，跟先前所描述的圖4與圖5中的實施例相類似的，半導(dǎo) 體元件600具有柵結(jié)構(gòu)650以及柵結(jié)構(gòu)670，兩者都形成在基底601上。漏 極區(qū)602則是形成在基底601上，但是鄰近于柵結(jié)構(gòu)650的外邊。類似地， 第二漏極區(qū)604是形成在基底601上，但是鄰近于柵結(jié)構(gòu)670的外邊。在此 實施例中，共源極區(qū)(common source region)603形成在基底601上，且位于
柵結(jié)構(gòu)650與670的中間。柵氧化層605形成在基底601上，且等效地構(gòu)成 了柵結(jié)構(gòu)650與670的部分。
圖6中的每一柵結(jié)構(gòu)具有浮動?xùn)牛謩e編號為652與672，就直接形成 在氧化層605上面。浮動?xùn)?52與672 —般是以多晶(poly)材料所構(gòu)成，或 是至少具有多晶材料。在浮動?xùn)?52與672上面分別是柵間介電層655與 675。在圖6的實施例中，每一柵間介電層(655以及675)實際上是有三層。 柵間介電層655是以下層656、中層657、以及上層658所構(gòu)成。 一樣的， 柵間介電層675是以下層676、中層677、以及上層678所構(gòu)成。在這個實 施例中， 一樣的，每一個柵間介電層都形成具有ONO(氧化物、氮化物、氧 化物)結(jié)構(gòu)。
在兩柵間介電層655以及675上面分別有控制柵660與控制柵6卯。控 制柵660與6卯，跟位于它們下方的浮動?xùn)?52與672相類似的， 一般是以 多晶(poly)材料所構(gòu)成，或是至少具有多晶材料。在每一控制柵上個別設(shè)置 有硬掩模(665與685)。在此實施例中，硬掩模665與685各別都有三層材料。 硬掩模665有下層666、中層667、以及上層668。 一樣的，硬掩模685有下 層686、中層687、以及上層688。在實施例中，這些硬掩模的上下兩層是氮 化物，而中層是氧化物。跟圖4中的實施例類似地，在圖6中的實施例中， 氧化層667與687具有I形外觀，也就是具有縮短的側(cè)向?qū)挾?lateral dimension),在圖中指的是從一邊到另一邊的寬度，而且跟上下兩層的氮化 層比起來，是比較窄的。在另一個實施例(未顯示)中，中層與下層都具有跟 上層比起來縮短的側(cè)向?qū)挾取?br> 與圖4的半導(dǎo)體元件400類似的，這硬掩模665與685的中間氧化層667 與687的縮短的側(cè)向?qū)挾葧绊懙綎沤殡妭?cè)壁子(gate dielectric spacers)的形 成。在圖6中，柵介電側(cè)壁子661與662分別設(shè)置在柵結(jié)構(gòu)650的兩相反的 側(cè)邊，其中側(cè)壁子661在外邊，而側(cè)壁子662在內(nèi)邊。相對應(yīng)的，柵介電側(cè) 壁子684則設(shè)置在柵結(jié)構(gòu)670的內(nèi)邊，而柵介電側(cè)壁子679則設(shè)置在柵結(jié)構(gòu) 670的外邊。跟圖示中所顯示的其它介電材料類似的，柵介電側(cè)壁子可以是 由許多層所構(gòu)成，但是也不一定要是多層結(jié)構(gòu)。第一外邊柵介電側(cè)壁子661 具有內(nèi)層621、中層622、以及外層623。 一樣的，第二外邊柵介電側(cè)壁子 679具有內(nèi)層681、中層682、以及外層683。類似的，第一內(nèi)邊介電側(cè)壁子
662具有內(nèi)層606、以及中層607，而第二內(nèi)邊介電側(cè)壁子684具有內(nèi)層611、 以及中層612。
在這個實施例中，外層636同時形成了第一內(nèi)邊介電側(cè)壁子662的外層， 也形成了第二內(nèi)邊介電側(cè)壁子684的外層。在此實施例中，每一個柵介電側(cè) 壁子都是具有ONO的結(jié)構(gòu)，也就是有一個氮化層夾于兩氧化層之間的結(jié)構(gòu)。
氧化層636與氧化層605的部分會用來將擦除柵642與基底601相隔絕。 字線結(jié)構(gòu)641與643是以氧化層605來跟基底601隔絕。請注意，圖6中的 實施例大致上結(jié)合了圖4以及圖5中的改進，以獲得它們個別的好處。
圖7顯示了依據(jù)本發(fā)明的實施例，來制造半導(dǎo)體元件的方法700。在開 始的時候，先假設(shè)用來實施方法700中所有的材料或是設(shè)備都是可以操作且 實現(xiàn)的。依據(jù)此實施例，方法700首先提供基底(步驟703)，然后在那個基 底上形成柵介電層(步驟706)，像是氧化層。接著形成給浮動?xùn)庞玫亩嗑?步 驟709)，從這一層里， 一個或是多個浮動?xùn)艑a(chǎn)生出來。接著形成柵間介 電層(步驟712)。在此實施例中，柵間介電層具有氧化層、氮化層、以及另 一個氧化層，依序分別沉積(雖然圖7中并沒有分別顯示)。接著形成多晶層(步 驟715)，以形成控制柵所用。
在圖7的實施例中，硬掩模接著形成(步驟718):先分別沉積氮化層、 氧化層、以及另一氮化層；然后施以選擇性地蝕刻(圖中沒有顯示這些小步 驟)。請注意，在本實施例的描述中，以下將描述用來形成兩個柵結(jié)構(gòu)。但是， 只要有一點點改變，發(fā)明700也一樣可以適用于形成單一柵結(jié)構(gòu)，或是多于 兩個的柵結(jié)構(gòu)。接著進行稀釋氫氟酸(dilute hydrofluoric acid， DHF)沾浸步驟 (dip)(步驟721)，用以產(chǎn)生具有I形外觀的硬掩模，也就是硬掩模的中間氧化 層具有側(cè)向?qū)挾龋藗?cè)向?qū)挾刃∮谟惭谀Ｖ械纳舷聝傻瘜拥膶?yīng)側(cè)向?qū)?度。通過蝕刻步驟，這硬掩模接著用來產(chǎn)生多個柵結(jié)構(gòu)(步驟724)。在此實 施例中，柵結(jié)構(gòu)蝕刻進行到整個柵極的特征產(chǎn)生出來，但是還沒有產(chǎn)生浮動 柵以及柵介電物。側(cè)壁子介電層接著形成(步驟727)， 一樣的具有三層的結(jié) 構(gòu)，最內(nèi)層是氧化層，接著是氮化層，最外層的另一氧化層(其步驟沒有分別 顯示于圖中)。接著進行側(cè)壁子回蝕刻(spacer etch back)(步驟730)，用以將側(cè) 壁子介電層分割成多個側(cè)壁子結(jié)構(gòu)。
在此實施例中，接著可以進行多晶硅蝕刻步驟(步驟733)，來形成柵結(jié)
構(gòu)中，相對應(yīng)的浮動?xùn)排c柵介電物部分。在這個時候，除了柵結(jié)構(gòu)所覆蓋的 部分之外，基底大致上是被曝露出來的。每個浮動?xùn)诺膫?cè)邊，大致上是跟柵
側(cè)壁子的最外邊相切齊。將著形成并圖案化光致抗蝕劑層(步驟736)，來保 護著剛剛形成的柵結(jié)構(gòu)的外邊區(qū)域。離子注入步驟可以接著進行(步驟739)， 以此來在基底上形成共源極區(qū)。光致抗蝕劑層然后可以移除(步驟742)。另 一個光致抗蝕劑層可以接著形成并進行圖案化(步驟745)，用以保護每個柵 的內(nèi)邊。光致抗蝕劑層的保護，接著進行浮動?xùn)诺膫?cè)向蝕刻(步驟748)，因 此，每一個浮動?xùn)诺耐膺叡晃g刻到一個位于鄰近的柵介電側(cè)壁子下方的位 置。至于確切應(yīng)該是蝕刻多少，則視應(yīng)用的不同而改變。
在此實施例中，只要那氧化層已經(jīng)被形成且蝕刻，產(chǎn)生想要的柵介電層 結(jié)構(gòu)后，離子注入工藝可以接著進行(步驟751)，來形成鄰接在柵結(jié)構(gòu)的外 邊的多個漏極。剩下的光致抗蝕劑接著被移除(步驟754)，譬如說，可以以 灰化工藝(ashingprocess)來移除。氧化層接著形成(步驟757)于柵結(jié)構(gòu)上，并 且被蝕刻(步驟760)到希望的厚度。接著形成字線結(jié)構(gòu)與擦除柵(步驟763)。 雖然沒有分別的顯示，這一般是需要經(jīng)歷多個步驟，像是先沉積多晶層，然 后回蝕刻到適切的厚度。外部側(cè)壁子可以接著加上去(步驟766)。
到目前的階段，電接觸可以接著加到任何希望的區(qū)域中(步驟769)。在 實施例中，舉例來講， 一層金屬或是其他適合的材料可能加到擦除柵、漏極、 以及字線結(jié)構(gòu)上。制造流程會繼續(xù)下去后續(xù)的流程，以使晶圓上的元件可以 制備完成且可以被切割。
以上所述的工藝所產(chǎn)生的快閃單元結(jié)構(gòu)大致上跟圖6中所示的類似。當 然，也有可能有其它的方法，像是那些不會一起產(chǎn)生有I形硬掩模結(jié)構(gòu)，以 及在浮動?xùn)诺耐膺叜a(chǎn)生厚度大致一致的氧化層。而且，此方法的步驟可以在 各種符合邏輯的順序下依照不一樣的順序來執(zhí)行。
圖8a到圖8j是一連串的側(cè)面圖，顯示了依據(jù)本發(fā)明的實施例，半導(dǎo)體 元件800在各個制造階段時的剖面圖。圖8a簡單地顯示了晶圓基底801，其 上之后將形成有半導(dǎo)體元件800。很明顯的，圖8a中僅僅顯示了整個基底 801中非常小的一部分，且半導(dǎo)體元件800也僅僅是同時制作且結(jié)構(gòu)一樣的 數(shù)千個或是數(shù)萬個元件中的一個。當然，晶圓上也可能有其它種元件，只要 這些其它元件在制作半導(dǎo)體元件800時一起被完全或是部分制作出來即可。
在此實施例中，如同圖8b中所示，氧化層805接著形成而覆蓋在基底 801上，然后多晶層810接著形成覆蓋在氧化層805上，其中，多晶層810 將會用來形成快閃單元的浮動?xùn)?。舉例來說，浮動?xùn)哦嗑?10的厚度可以 大約是400埃。柵間介電層815接著可以加到浮動?xùn)哦嗑覵10上面。在此 實施例中，由下而上，介電層815具有氧化層816、氮化層817、以及氧化 層818。在介電層815上則形成有多晶層820，這將會用來形成快閃單元的 控制柵，其厚度可以大約是800埃。
在形成柵結(jié)構(gòu)的過程中，將會用到硬掩模。在圖8a到圖8j的實施例中， 硬掩模層具有三層。首先是氮化層先直接形成在控制柵多晶層820上，然后 氧化層形成在氮化層上，最后上層的氮化層形成在氧化層上。為了形成實施 例中用來定義快閃單元柵結(jié)構(gòu)所使用的硬掩模結(jié)構(gòu)，光致抗蝕劑層接著形成 在硬掩模層上，并且適當?shù)膱D案化。在蝕刻步驟之后，剩余的光致抗蝕劑則 去除，留下圖8c的結(jié)構(gòu)，其中，如同圖所示的，硬掩模865與885位于控 制柵多晶層820上。
依據(jù)本發(fā)明的此實施例，接著進行稀釋氫氟酸(dilute hydrofluoric acid， DHF)沾浸步驟(dip)，來側(cè)向的蝕刻每一硬掩模中的氧化層867與887，以產(chǎn) 生適當?shù)腎形硬掩模結(jié)構(gòu)865與885，如同圖8d所示。接著進行多晶硅蝕刻， 用以曝露出控制柵的側(cè)邊，移除了沒有位在柵結(jié)構(gòu)中的控制柵多晶層820。 而且，介電層815中的氧化層818與氮化層817也一起被部分移除。結(jié)果就 如同圖8e所顯示。
接著形成圖案化的光致抗蝕劑層873，用以覆蓋快閃單元的兩柵結(jié)構(gòu)中 間的區(qū)域，如同圖8f所示。接著進行位線多晶蝕刻，曝露出每一個柵結(jié)構(gòu)中 的浮動?xùn)胖蛲饷娴耐膺?。接著移除剩下的光致抗蝕劑，而當下的結(jié)構(gòu)就 如同圖8g所示。
依據(jù)本發(fā)明的此實施例，接著形成側(cè)壁子介電層830。如同圖8h所示， 在此實施例中，側(cè)壁子介電層830具有氧化層831、氮化層832、以及氧化 層833(由下而上)。很明顯的，側(cè)壁子介電層830順應(yīng)的覆蓋在硬掩模865 與885的I形輪廓上。所以，明顯的，在之后的側(cè)壁子蝕刻時，側(cè)壁子介電 物將會偏向于讓自己跟硬掩模氧化層867與887的頂端對齊。而如此的在蝕 刻步驟之后的半導(dǎo)體元件800結(jié)構(gòu)會像圖8i中顯示的一樣。
在此實施例中，光致抗蝕劑層(未顯示)會接著形成并圖案化，來保護柵
結(jié)構(gòu)850與870的兩外邊，由此中間的浮動?xùn)哦嗑?10可以被選擇性地蝕 刻掉，產(chǎn)生并曝露出浮動?xùn)?52與872的互對面的兩內(nèi)邊。剩下的光致抗蝕 劑則移除，留下如同圖8j所示的結(jié)構(gòu)。為了講解上的簡便，各層里獨立的部 分將會以不一樣的標號表示，視為分開結(jié)構(gòu)。譬如說，側(cè)壁子介電層830中 的一部分將會標示為第一外邊側(cè)壁子861，具有內(nèi)氧化層821、氮化層822、 以及外氧化層823。類似的，第二外邊側(cè)壁子876則具有內(nèi)氧化層881、氮 化層882、以及外氧化層883。至于位于柵結(jié)構(gòu)850與870的兩內(nèi)邊的是第 一內(nèi)柵側(cè)壁子862與第二內(nèi)柵側(cè)壁子884:第一內(nèi)柵側(cè)壁子862有三層806、 807與808，而第二內(nèi)柵側(cè)壁子884有三層811、 812與813。然而，雖然圖 中沒有顯示，隨著工藝的進行，在擦除柵與字線結(jié)構(gòu)形成前，內(nèi)氧化層將會 先形成。
很明顯的，半導(dǎo)體元件800的結(jié)構(gòu)大致上跟圖4中的半導(dǎo)體元件400的 結(jié)構(gòu)類似，而類似的特征也給予相關(guān)的編號標示。譬如說，要完成到圖4中 所顯示的結(jié)構(gòu)，則先加上內(nèi)氧化層，然后形成多晶層，并適當?shù)娜コ糠忠?產(chǎn)生擦除柵與字線結(jié)構(gòu)。至于源極區(qū)與漏極區(qū)可以視設(shè)計上的需求，在工藝 過程中的不同時間點加入；只是，在圖8a到圖8j中，為了簡明的原因，并 沒有顯示源極區(qū)與漏極區(qū)的形成過程。而且，圖4跟圖8a到圖8j中也沒有 顯示的接觸區(qū)(如圖2中的接觸37、 47、以及57)，也可能在工藝中視需要而 加入。
圖9a到圖9h是一連串的側(cè)面圖，顯示了依據(jù)本發(fā)明的另一實施例，半 導(dǎo)體元件900在各個制造階段時的剖面圖。在此實施例中，硬掩模時刻步驟 留下了圖9a所示的結(jié)構(gòu)。很明顯的，當下的半導(dǎo)體元件900大致上是跟圖 8c中的半導(dǎo)體元件800中的結(jié)構(gòu)一樣。雖然在使實施例中不一定是必要的， 先前所描述過的制作步驟與順序也可以適用于產(chǎn)生圖9a的結(jié)構(gòu)。圖9a與圖 8c中類似的特征也標示以類似的編號。
請看圖9a到圖9h的實施例，首先先進行蝕刻工藝，以去除控制柵多晶 層920不屬于柵結(jié)構(gòu)之內(nèi)的部分，并一起去除曝露開的氧化層918與氮化層 917。所形成的結(jié)構(gòu)如同圖9b所示。接著形成側(cè)壁子介電層930。如同圖9c 所示，在此實施例中，側(cè)壁子介電層930具有氧化層931、氮化層932、以
及氧化層933(由下而上)。接著對側(cè)壁子介電層930進行蝕刻工藝，留下如 同圖9d中的結(jié)構(gòu)。
在此實施例中，接著進行多晶硅蝕刻，移除部分的浮動?xùn)艑?10，以產(chǎn) 生浮動?xùn)?52與972，如同圖9e所示。光致抗蝕劑層973可以接著形成并圖 案化，以保護內(nèi)部區(qū)域，并得以讓曝露在外的浮動?xùn)?52與972的外側(cè)邊于 稍后的工藝可以被側(cè)向蝕刻。這樣的側(cè)向蝕刻，在效果上，等于在側(cè)壁子介 電層的鄰近浮動?xùn)诺牟糠之a(chǎn)生底切(undercut)，而在此實施例中，蝕刻會在浮 動?xùn)诺耐膺叡粌?nèi)移到跟上面控制柵960與980的外邊切齊之前就停止。結(jié)果 如同圖9f所示。
在圖9a到圖9h的實施例中，剩下的光致抗蝕劑會被移除，而移除的方 式可以是灰化工藝。接著沉積氧化層935。依據(jù)本發(fā)明的實施例，可以用熱 氧化物(HTO)沉積工藝，來加上氧化層，如同圖9g所示。盡管此氧化層大致 上是順應(yīng)的形成于基底上，且厚度大約是一個常數(shù)，它疊加在側(cè)壁子介電層 的外層氧化層，也給了外層氧化層一個加強的效果。請注意，以上的工藝會 在兩內(nèi)邊處，該外層氧化層上產(chǎn)生凸出或是不連續(xù)的地方。
在此實施例中，接著進行干蝕刻工藝，來把該氧化層的厚度降低到約150 埃左右。接著加上光致抗蝕劑層(圖沒有顯示)，并加以圖案化，以使其覆蓋 每個柵結(jié)構(gòu)的外垂直邊以及覆蓋到在大約柵結(jié)構(gòu)上表面中間一半的位置。接 著進行濕蝕刻工藝，以移除沒有被保護到的氧化層。接著移除剩下的光致抗 蝕劑層，然后再沉積氧化層。在實施例中，此氧化層的沉積可以包含有RTO 與HTO兩步驟。譬如說，RTO步驟可以用來沉積約20埃的厚度，然后接著 的HTO步驟可以用來增加145埃的厚度。
在圖9a到圖9h的實施例中，光致抗蝕劑層(未顯示)再次的形成并圖案 化，只是這次曝露的是柵結(jié)構(gòu)的外部區(qū)域。接著進行蝕刻步驟在實施例中， 這樣的蝕刻步驟包含有干蝕刻步驟以及濕蝕刻步驟。剩下的光致抗蝕劑接著 被移除，而產(chǎn)生的結(jié)構(gòu)便如同圖9h所示。依據(jù)本發(fā)明的實施例的工藝便會 產(chǎn)生半導(dǎo)體元件，此半導(dǎo)體元件具有兩柵結(jié)構(gòu)，每個柵結(jié)構(gòu)具有浮動?xùn)乓约?控制柵，而在控制柵的外邊上的氧化層的厚度大致上是固定的一常數(shù)。而這 樣的結(jié)構(gòu)，如同跟圖5所解釋過的，己經(jīng)發(fā)現(xiàn)可以對于RTV毀損的問題有 相當程度的改善。
本發(fā)明雖以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，本領(lǐng)域技 術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許的變更與修飾，因此本 發(fā)明的保護范圍當視所附權(quán)利要求書所界定的范圍為準。
權(quán)利要求
1. 一種制作半導(dǎo)體元件的方法，包含有形成至少一個硬掩模，該硬掩模包含有氧化層，該氧化層設(shè)于上氮化層以及下氮化層之間；縮短該硬掩模中的該氧化層的側(cè)向?qū)挾龋乖搨?cè)向?qū)挾刃∮谠撚惭谀Ｖ械脑撋系瘜拥膶?yīng)側(cè)向?qū)挾?；以及使用該硬掩模，在基底上形成柵結(jié)構(gòu)，該柵結(jié)構(gòu)包含有第一側(cè)壁子層，該第一側(cè)壁子層順應(yīng)附著于該硬掩模層的該氧化層的外圍。
2. 如權(quán)利要求l所述的方法，其中，該第一側(cè)壁子層包含有氮化層，設(shè) 于內(nèi)氧化層以及外氧化層之間。
3. 如權(quán)利要求1所述的方法，還包含有 形成柵介電層于該基底；以及在形成至少一個該硬掩模之前，形成第一柵層于該柵介電層上。
4. 如權(quán)利要求3所述的方法，還包含有 形成柵間介電物于該第一柵層上；以及在形成至少一個該硬掩模之前，形成第二柵層于該柵間介電物上。
5. 如權(quán)利要求l所述的方法，其中，縮短該硬掩模中的該氧化層的該側(cè) 向?qū)挾鹊牟襟E包含有進行稀釋氫氟酸沾浸步驟產(chǎn)生I型外觀的硬掩模。
6. —半導(dǎo)體元件，包含有基底；以及柵結(jié)構(gòu)，包含有 柵電極；下介電層，設(shè)于該柵電極與該基底之間；以及上介電層，設(shè)于該柵電極之上，其中，該上介電層具有I型外觀。
7. 如權(quán)利要求6所述的半導(dǎo)體元件，還包含有第二柵結(jié)構(gòu)，該第二柵結(jié) 構(gòu)設(shè)于該基底上，但是與該柵結(jié)構(gòu)相隔一定距離，該柵結(jié)構(gòu)以及該第二柵結(jié) 構(gòu)大致對稱于它們之間的垂直平面。
8. 如權(quán)利要求6所述的半導(dǎo)體元件，還包含有擦除柵，設(shè)于該柵結(jié)構(gòu)以 及該第二柵結(jié)構(gòu)之間，并以多個介電側(cè)壁子與該柵結(jié)構(gòu)以及該第二柵結(jié)構(gòu)相 隔離。
9. 如權(quán)利要求8所述的半導(dǎo)體元件，還包含有字線結(jié)構(gòu)以及第二字線結(jié)構(gòu)，分別設(shè)于該柵結(jié)構(gòu)的一邊與該第二柵結(jié)構(gòu)的一邊，該字線結(jié)構(gòu)以介電側(cè)壁子跟該柵結(jié)構(gòu)隔離，該第二字線結(jié)構(gòu)以介電側(cè)壁子跟該第二柵結(jié)構(gòu)隔離。
10. 如權(quán)利要求6所述的半導(dǎo)體元件，其中，該上介電層具有氧化層，設(shè)于兩個氮化層之間。
11. 如權(quán)利要求6所述的半導(dǎo)體元件，還包含有控制柵，設(shè)于該柵電極上，且該控制柵以層介電材料跟該柵電極相隔離。
12. 如權(quán)利要求ll所述的半導(dǎo)體元件，還包含有氧化層，該氧化層于鄰 近該柵電極的至少一邊處的厚度大致為一定值。
全文摘要
一種半導(dǎo)體元件以及制作半導(dǎo)體元件的方法。其中，該方法有形成硬掩模，此硬掩?？梢允褂迷跂判纬傻倪^程中。硬掩模位于交替形成于基底上的多個絕緣層與多個導(dǎo)電層上。硬掩模可以具有三層下氮化層、中氧化層、以及上氮化層。其中，中氧化層先跟其它硬掩模的部分一起形成，然后可以用稀釋氫氟酸沾浸步驟來減少其側(cè)向?qū)挾?。之后介電層形成在具有該硬掩模的柵結(jié)構(gòu)，在回蝕刻時，該介電層會自動對準到該中氧化層的頂部。此外，當有兩層導(dǎo)電層個別當成柵層時，位于下方的導(dǎo)電層的至少一邊被內(nèi)移，形成底切，因而具有較小的側(cè)向?qū)挾?。本發(fā)明能夠增大側(cè)壁子蝕刻的誤差容許范圍，并改善RTV問題。
文檔編號H01L21/336GK101388339SQ200810091958
公開日2009年3月18日 申請日期2008年4月9日 優(yōu)先權(quán)日2007年4月9日
發(fā)明者劉世昌, 朱怡欣, 沈明輝, 羅際興, 蔡嘉雄 申請人:臺灣積體電路制造股份有限公司