專利名稱：非易失性半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非易失性半導(dǎo)體存儲(chǔ)器的互連布局(layout)。
技術(shù)背景近來(lái)，非易失性半導(dǎo)體存儲(chǔ)器，特別地，NAND閃速存儲(chǔ)器可用于各 種電子裝置，同時(shí)利用大容量和非易失性特性。在NAND閃速存儲(chǔ)器的情況下，單元元件(cell unit)包括串聯(lián)連接 的多個(gè)存儲(chǔ)單元以及在多個(gè)存儲(chǔ)單元兩端上連接的兩個(gè)選擇柵晶體管。該 單元元件被稱為NAND串。當(dāng)隨著日益增大的容量在存儲(chǔ)單元和柵選擇晶體管中進(jìn)行小型化時(shí)， 如果不適當(dāng)?shù)卦O(shè)計(jì)用于使用在存儲(chǔ)單元陣列上設(shè)置的導(dǎo)電線的裝置以及連 接導(dǎo)電線的方法，導(dǎo)電線的電阻就變得棘手。例如，對(duì)于連接到在單元元件的一端上的源擴(kuò)散層的單元源線，以及 對(duì)于連接到其中設(shè)置存儲(chǔ)單元和選擇柵晶體管的單元阱區(qū)的單元阱線 (well line),有必要使單元源線和單元阱線的電阻降低盡可能多，以穩(wěn)定 源擴(kuò)散層和單元阱區(qū)的電位。US2006/0198196 (2006年9月7日)公開(kāi)了一種技術(shù)，在該技術(shù)中i殳 置在存儲(chǔ)單元陣列上的多個(gè)金屬層中的一個(gè)(最上層)被最大化地用于單 元源線和單元阱線，以降低導(dǎo)電線的電阻。發(fā)明內(nèi)容根據(jù)本發(fā)明一方面的非易失性半導(dǎo)體存儲(chǔ)器包括存儲(chǔ)單元陣列，包 括多個(gè)單元元件(cell unit);電源襯墊，設(shè)置在所述存儲(chǔ)單元陣列的第一方向的一端上；第一頁(yè)緩沖器，設(shè)置在所述存儲(chǔ)單元陣列的所述第一方向 的另一端上；多條位線，設(shè)置在所述存儲(chǔ)單元陣列上且沿所述第一方向延 伸；以及笫一電源線，設(shè)置在所述存儲(chǔ)單元陣列上的所述多條位線上，以 連接所述電源襯墊和所述第一頁(yè)緩沖器。


圖l示出芯片布局的一個(gè)實(shí)例，本發(fā)明的實(shí)例應(yīng)用于該芯片布局；圖2示出NAND單元元件；圖3示出位線與頁(yè)緩沖器之間的關(guān)系；圖4示出電源電位的路徑；圖5示出根據(jù)本發(fā)明的布局的第一實(shí)例；圖6是示出器件結(jié)構(gòu)的一個(gè)實(shí)例的平面圖；圖7是沿圖6的VII-VII線截取的截面圖；圖8是沿圖6的VIII-Vin線截取的截面圖；圖9是沿圖6的IX-IX線截取的截面圖；圖10是沿圖6的X-X線截取的截面圖；圖11是沿圖6的XI-XI線截取的截面圖；圖12示出位線電位的波動(dòng)；圖13示出根據(jù)本發(fā)明的布局的第二實(shí)例；圖14示出基本圖形的實(shí)例；圖15示出基本圖形的實(shí)例；圖16示出根據(jù)本發(fā)明的布局的第三實(shí)例；圖17示出根據(jù)本發(fā)明的布局的第四實(shí)例；圖18示出根據(jù)本發(fā)明的布局的第五實(shí)例；圖19示出根據(jù)本發(fā)明的布局的笫六實(shí)例；圖20示出根據(jù)本發(fā)明的布局的第七實(shí)例；圖21示出根據(jù)本發(fā)明的布局的第八實(shí)例；圖22示出才艮據(jù)應(yīng)用實(shí)例的布局；圖23示出圖22的區(qū)域X1的放大圖； 圖24示出圖23的區(qū)域X2的放大圖； 圖25示出圖24的區(qū)域X3的放大圖； 圖26示出圖25的區(qū)域X4的放大圖； 圖27示出圖25的區(qū)域X5的放大圖； 圖28示出圖26的區(qū)域X6的放大圖； 圖29是分路區(qū)(shuntarea)的放大圖； 圖30示出改變導(dǎo)電線的傾度的方法；以及 圖31示出改變導(dǎo)電線的傾度的方法。
具體實(shí)施方式
下面將參考附圖詳細(xì)說(shuō)明本發(fā)明 一方面的非易失性半導(dǎo)體存儲(chǔ)器。 1.概述在非易失性半導(dǎo)體存儲(chǔ)器中，從芯片特性和芯片尺寸的觀點(diǎn)，在每一 改進(jìn)階段中確定電路的體系結(jié)構(gòu)和布局。其中，僅在芯片的一側(cè)中設(shè)置襯墊，同時(shí)將頁(yè)緩沖器(讀出放大器) ，沒(méi)置在存儲(chǔ)單元陣列的列方向上的兩端上。在這種情況下，為了向芯片中的所有電路穩(wěn)定地供給電源電位Vdd和 Vss，有必要考慮電源線的布局。如上所述，在存儲(chǔ)單元陣列上設(shè)置單元源線和單元阱線。因此，電源 線經(jīng)常沿著除了在存儲(chǔ)單元陣列上的區(qū)域以外的芯片的邊緣布局。然而，不幸地，沿著芯片邊緣的電源線的布局會(huì)增大芯片尺寸。在本發(fā)明的一個(gè)實(shí)例中，采用這樣的布局，其中電源線設(shè)置在存儲(chǔ)單 元陣列上。另外，為了與其中在存儲(chǔ)單元陣列的第一方向(列方向)上的兩端上 設(shè)置頁(yè)緩沖器(讀出放大器)的存儲(chǔ)磁芯體系結(jié)構(gòu)相對(duì)應(yīng)，根據(jù)本發(fā)明的 一個(gè)實(shí)例，使用電源線將電源電位從在存儲(chǔ)單元陣列的第一方向上的一端 上設(shè)置的電源襯墊供給到在存儲(chǔ)單元陣列的第一方向上的另一端上i殳置的頁(yè)緩沖器。因此，電源電位Vdd和Vss可以穩(wěn)定地供給到在芯片中設(shè)置的所有電 路，而不增大芯片尺寸。根據(jù)本發(fā)明的一個(gè)實(shí)例，設(shè)置在存儲(chǔ)單元陣列上的單元源線和單元阱 線還作為電源線祐:設(shè)置在同一導(dǎo)電層中。在這種情況下，電源線、單元源 線和單元阱線被i殳置在一起，并且單元源線和單元阱線被設(shè)置在存儲(chǔ)單元 陣列中的分路區(qū)，這允許在所有的導(dǎo)電線中降低電阻。當(dāng)電源線設(shè)置在存儲(chǔ)單元陣列上時(shí)，有時(shí)電源線與另一導(dǎo)電線(例如 位線)之間的寄生電容變得棘手。例如，當(dāng)在擦除操作期間將擦除電位供給到單元阱區(qū)時(shí)，通過(guò)單元元 件的漏極擴(kuò)散層，擦除電位為位線充電。然后，當(dāng)單元阱區(qū)變?yōu)榈仉娢粫r(shí)， 由于在位線處電位降低的速度方面被電源線覆蓋的區(qū)域不同于未被電源線 覆蓋的區(qū)域，4艮難確定位線電位被強(qiáng)制放電的時(shí)間。因此，首先，在本發(fā)明的一個(gè)實(shí)例中，采用其中存儲(chǔ)單元陣列上的電 源線以曲折的方式沿第一方向延伸的布局。在這種情況下，由于對(duì)于所有的位線，被電源線覆蓋的部分的比率可 落在預(yù)定范圍內(nèi)，因此可以減少在位線中產(chǎn)生的寄生電容的波動(dòng)。因此， 在擦除操作期間，在位線BL處電位的降低速度中不產(chǎn)生大的波動(dòng)。其次，在本發(fā)明的一個(gè)實(shí)例中，采用這樣的體系結(jié)構(gòu)，其中電源線還 設(shè)置在除了在存儲(chǔ)單元陣列上的區(qū)域以外的區(qū)域中，并且在擦除操作期間 在存儲(chǔ)單元陣列上的電源線纟皮設(shè)定為處于浮動(dòng)狀態(tài)。在這種情況下，與其中位線是曲折的情況類似地，可以防止在擦除操 作期間在位線BL處電位的降低速度中產(chǎn)生大的波動(dòng)。2.實(shí)例接下來(lái)，將在下面描述一些實(shí)例。 (1)芯片布局圖1示出將本發(fā)明應(yīng)用至其的芯片布局的實(shí)例。芯片布局的必需點(diǎn)是襯墊區(qū)(電源村墊)，其設(shè)置在存儲(chǔ)單元陣列12A和12B的第一方向的一端上，而頁(yè)緩沖器(讀出放大器)13A-u和13B-u 設(shè)置在存儲(chǔ)單元陣列12A和12B的第一方向的另一端上。圖1的布局用于采用其中所有的位線可同時(shí)被讀出的所有位線(ABL) 讀出放大器體系結(jié)構(gòu)的情況中，或者用于在位線屏蔽讀出放大器體系結(jié)構(gòu) 中布局間距疏;t^的情況中。將描述詳細(xì)的布局。芯片ll具有矩形形狀，并且在芯片11上設(shè)置兩個(gè)存儲(chǔ)單元陣列12A 和12B。然而，可以在芯片ll上設(shè)置一個(gè)存儲(chǔ)單元陣列，或者可以在芯片 11上i殳置三個(gè)或更多個(gè)存儲(chǔ)單元陣列。存儲(chǔ)單元陣列12A和12B包括沿第一方向設(shè)置的n個(gè)(n是大于等于 2的自然數(shù))塊BK0， BK1，…，以及BKn國(guó)l。塊BKO， BK1，…，以及BKn-l中的每一個(gè)包括沿著與第一方向正交 的第二方向設(shè)置的多個(gè)單元元件CU。如圖2所示，在NAND閃速存儲(chǔ)器的情況下，單元元件CU是包括沿 第 一方向串聯(lián)連接的多個(gè)存儲(chǔ)單元MC以及在多個(gè)存儲(chǔ)單元MC的兩端上 連接的兩個(gè)選擇柵晶體管ST的NAND串。在存儲(chǔ)單元陣列12A和12B上設(shè)置沿笫一方向延伸的多條位線BL。在沿存儲(chǔ)單元陣列12A和12B的第一方向的兩端處設(shè)置頁(yè)緩沖器 (PB) 13A-u、 13B國(guó)u、 13A-d和13B畫(huà)d。在讀/寫(xiě)期間，頁(yè)緩沖器13A-u、 13B-u、 13A-d和13B-d具有暫時(shí)存 儲(chǔ)讀出數(shù)據(jù)/寫(xiě)入數(shù)據(jù)的功能。在確認(rèn)寫(xiě)^/擦除操作期間，頁(yè)緩沖器13A-u、 13B-u、 13A-d和13B-d用作讀出放大器(S/A)。行解碼器(RDC) 14A和14B中的每一個(gè)被設(shè)置在沿著存儲(chǔ)單元陣列 12A和12B中每一個(gè)的第二方向的一端處(在與芯片11的邊緣側(cè)的端部 相反的部分中)。可選地，行解碼器可以設(shè)置在沿著存儲(chǔ)單元陣列12A和 12B中的第二方向的兩端處。由于行解碼器僅僅設(shè)置在存儲(chǔ)單元陣列的一側(cè)，前一布局被稱為一側(cè) 行解碼器體系結(jié)構(gòu)，而由于行解碼器設(shè)置在存儲(chǔ)單元陣列的兩端，后一布局被稱為兩側(cè)行解碼器。
在存儲(chǔ)單元陣列12A和12B的第一方向的一端沿著芯片11的邊緣設(shè) 置襯墊區(qū)16。在頁(yè)緩沖器13A-d和13B-d與襯墊區(qū)16之間設(shè)置外圍電路 15。圖3示出位線與頁(yè)緩沖器之間的關(guān)系。
在存儲(chǔ)單元陣列12A和12B中，設(shè)置m條(m是大于等于二的自然 數(shù))位線BLO， BL1，…，以及BLm-l。
位線BLO， BL2，…，以及BLm-2連接到頁(yè)緩沖器13A-u和13B-u， 而位線BL1， BL3，…，以及BLm-l連接到頁(yè)緩沖器13A-d和13B-d。然而，由于通過(guò)實(shí)例示例出圖3的體系結(jié)構(gòu)，位線與頁(yè)緩沖器之間的 連接關(guān)系不限于圖3的關(guān)系。
可選地，例如，可以采用其中位線BLO, BL1， BL4， BL5，…連接到 頁(yè)緩沖器13A-u和13B-u而位線BL2， BL3， BL6， BL7，…連接到頁(yè)緩 沖器13A-d和13B-d的體系結(jié)構(gòu)來(lái)替代圖3的體系結(jié)構(gòu)。
在圖3的體系結(jié)構(gòu)中，如由圖4的箭頭所示，從i殳置在存儲(chǔ)單元陣列 12A和12B的一端上的襯墊區(qū)(電源村墊)16將電源電位Vdd和Vss供 給到設(shè)置在存儲(chǔ)單元陣列12A和12B的另一端上的頁(yè)緩沖器13A-u和 13B-u。
(2)電源線布局下面將描述電源線布局的具體實(shí)例。 A.第一實(shí)例圖5示出電源線布局的第一實(shí)例。
圖5 (a)示出設(shè)置在存儲(chǔ)單元陣列中的多個(gè)金屬層中的一個(gè)，例如從 半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中的導(dǎo)電線的布局。圖5 (b)示出設(shè) 置在圖5(a)的導(dǎo)電線正下方的導(dǎo)電線和存儲(chǔ)單元陣列。
沿第一方向延伸的位線BL設(shè)置在存儲(chǔ)單元陣列12A和12B上。位線 BL i殳置在從半導(dǎo)體襯底側(cè)開(kāi)始的第二金屬層Ml中。沿第 一方向延伸的分 路區(qū)SH設(shè)置在存儲(chǔ)單元陣列12A和12B中。在第二方向上以預(yù)定間隔設(shè)置分路區(qū)SH。分路區(qū)SH是這樣的區(qū)域，其中形成分路互連和接觸孔，以降低單元 源線、阱互連和選擇柵線的電阻。沿第一方向延伸的導(dǎo)電線CL1和CL2設(shè)置在分路區(qū)SH上。導(dǎo)電線 CL1和CL2設(shè)置在從半導(dǎo)體襯底側(cè)開(kāi)始的第二金屬層Ml中。電源線Vss設(shè)置在存儲(chǔ)單元陣列12A和12B上的位線BL上。沿第一 方向延伸的電源線Vss向頁(yè)緩沖器13A-u、 13B-u、 13A-d和13B-d供給地 電位d。電源線Vss設(shè)置在從半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中。電源線Vss還設(shè)置在除了存儲(chǔ)單元陣列12A和12B上的區(qū)域以外的區(qū) 域中。也就是，在除了存儲(chǔ)單元陣列12A和12B上的區(qū)域以外的區(qū)域中， 電源線Vss設(shè)置在金屬層Ml和M2中，并且電源線Vss具有包圍存儲(chǔ)單 元陣列12A和12B的圖形。結(jié)果，電源線Vss整體變成梯子狀。電源線Vss連接到電源襯墊19。電源線Vss被形成為網(wǎng)絡(luò)狀，以便在 頁(yè)緩沖器或外圍電路中不形成高電阻區(qū)。通過(guò)網(wǎng)絡(luò)狀互連，電源線Vss連 接到電源(Vss)襯墊19。在第一實(shí)例中，僅僅示例了一個(gè)電源襯墊19?？蛇x地，可以在芯片上 的襯墊區(qū)中設(shè)置多個(gè)電源襯墊19。單元源線CELSRC和單元阱線CPWELL設(shè)置在存儲(chǔ)單元陣列12A 和12B上的位線BL以及導(dǎo)電線CL1和CL2上。單元源線CELSRC沿第一方向延伸，且單元源線CELSRC通過(guò)分路 區(qū)SH向存儲(chǔ)單元陣列12A和12B中的單元元件的源擴(kuò)散層供給預(yù)定電位 (例如地電位)。單元源線CELSRC設(shè)置在從半導(dǎo)體襯底側(cè)開(kāi)始的第三金 屬層M2中。沿第一方向延伸的單元阱線CPWELL通過(guò)分路區(qū)SH向存儲(chǔ)單元陣 列12A和12B中的單元阱區(qū)供給預(yù)定電位(例如地電位和擦除電位)。單 元阱線CPWELL設(shè)置在從半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中。單元源線CELSRC和單元阱線CPWELL通過(guò)接觸孔CH連接到位于單元源線CELSRC和單元阱線CPWELL下方的導(dǎo)電線CL1和CL2。單元源線CELSRC連接到單元源線驅(qū)動(dòng)器(CELSRC drv.) 17,而 單元阱線CPWELL連接到單元阱線驅(qū)動(dòng)器(CPWELL drv.) 18。將電源線Vss、單元源線CELSRC和單元阱線CPWELL設(shè)置在同一 導(dǎo)電層中，即從半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中?？刂菩盘?hào)Al是向單元源線CELSRC供給地電位的控制信號(hào)，而控制 信號(hào)A2是向單元阱線CPWELL供給地電位的控制信號(hào)。圖6示出在圖5的存儲(chǔ)單元陣列中的金屬層MO的布局的一個(gè)實(shí)例。圖7是沿圖6的VII-VII線截取的截面圖。具體地，圖7是在其中在單元元件CU上的位線BLk上設(shè)置電源線 Vss的區(qū)域的第一方向上的截面圖。在P型半導(dǎo)體襯底21a中形成包括N型阱區(qū)21b和P型阱區(qū)21c的雙 阱區(qū)。在P型阱區(qū)21c中形成單元元件CU。單元元件CU是包括串聯(lián)連接 的多個(gè)存儲(chǔ)單元和連接在多個(gè)存儲(chǔ)單元兩端上的兩個(gè)選擇柵晶體管的 NAND串。通過(guò)在P型阱區(qū)21c中的n型擴(kuò)散層，串聯(lián)連接多個(gè)存儲(chǔ)單元。在單 元元件CU的一端上形成源擴(kuò)散層22，并且在另一端上形成漏擴(kuò)散層23。 通過(guò)接觸插塞24將單元元件CU的另一端上的漏擴(kuò)散層23連接到位線 BLk。位線BLk設(shè)置在從半導(dǎo)體襯底21a側(cè)開(kāi)始的第二金屬層Ml中。電源線Vss設(shè)置在位線BLk中。電源線Vss設(shè)置在從半導(dǎo)體襯底21a 側(cè)開(kāi)始的第三金屬層M2中。圖8是沿圖6的VIII-VIII線截取的截面圖，以及圖9是沿圖6的IX-IX 線截取的截面圖。具體地，圖8是在其中在單元元件CU上的位線BLj上i殳置單元源線 CELSRC的區(qū)域的第一方向上的截面圖。圖9是在其中在分路區(qū)SH上設(shè) 置單元源線CELSRC的區(qū)域的第一方向上的截面圖。通過(guò)接觸插塞26將單元元件CU的源擴(kuò)散層22連接到導(dǎo)電線27,并且導(dǎo)電線27設(shè)置在從半導(dǎo)體襯底21a側(cè)開(kāi)始的第一金屬層MO中。用圖6 中所示的圖形將導(dǎo)電線27引出到分路區(qū)SH。在分路區(qū)SH中，通過(guò)接觸插塞28將導(dǎo)電線27連接到導(dǎo)電線CL1， 并且導(dǎo)電線CL1設(shè)置在從半導(dǎo)體襯底21a側(cè)開(kāi)始的第二金屬層Ml中。通 過(guò)接觸插塞29將導(dǎo)電線CLl連接到單元源線CELSRC，并且單元源線 CELSRC設(shè)置在從半導(dǎo)體襯底21a側(cè)開(kāi)始的第三金屬層M2中。 為了便于理解，在圖6中未示出圖9的接觸插塞28和29。 圖10是沿圖6的X-X線截取的截面圖，以及圖11是沿圖6的XI-XI 線截取的截面圖。具體地，圖10是在其中在單元元件CU上的位線BLi上設(shè)置單元阱線 CPWELL的區(qū)域的第一方向上的截面圖。圖11是在其中在分路區(qū)SH上 設(shè)置單元阱線CPWELL的區(qū)域的第一方向上的截面圖。通過(guò)接觸插塞31A將在P型阱區(qū)21c中的P+型接觸區(qū)30A連接到導(dǎo) 電線CL2，并且導(dǎo)電線CL2 i殳置在金屬層Ml中。類似地，通過(guò)接觸插塞31B將在N型阱區(qū)21b中的N+型接觸區(qū)30B 連接到導(dǎo)電線32B，并且導(dǎo)電線32B設(shè)置在金屬層M0中。通過(guò)接觸插塞 33B將導(dǎo)電線32B連接到導(dǎo)電線CL2，并且導(dǎo)電線CL2 i殳置在金屬層Ml 中。通過(guò)接觸插塞34將導(dǎo)電線CL2連接到單元阱線CPWELL ，并且單元 阱線CPWELL i殳置在金屬層M2中。這樣，根據(jù)第一實(shí)例的布局，電源線Vss設(shè)置在存儲(chǔ)單元陣列上的區(qū) 域中，這允許對(duì)^殳置在芯片中的所有電路穩(wěn)定地供給電源電位而不增大芯 片尺寸。當(dāng)電源線設(shè)置在存儲(chǔ)單元陣列上時(shí)，有時(shí)電源線與另一導(dǎo)電線(例如 位線)之間的寄生電容變得棘手。例如，如圖7至11所示，在擦除操作期間，首先，晶體管HV關(guān)斷， 以將單元源線CELSRC ^L定為處于浮動(dòng)狀態(tài)，同時(shí)將位線BLi， BLj和 BLk設(shè)定為處于浮動(dòng)狀態(tài)。然后，當(dāng)將擦除電位(例如20V) Vera給予單元阱區(qū)21b和21c時(shí)， 擦除電位Vera通過(guò)單元元件CU的源擴(kuò)散層22為單元源線CELSRC充 電，并且通過(guò)漏擴(kuò)散層23為位線BLi， BLj和BLk充電。因此，在單元源線CELSRC處的電位以及在位線BLi, BLj和BLk 處的電位分別變?yōu)?Vera-Vf)，其中從擦除電位Vera減去由PN結(jié)引 起的電壓降Vf。此時(shí)，在電源線Vss設(shè)置在位線上的地方，有必要將位線BLk與電源 線Vss之間的寄生電容C3充電為(Vera-Vf)，如圖7中所示。因此，產(chǎn)生擦除電位Vera的電位產(chǎn)生電路上負(fù)載增加，并且由于電 位產(chǎn)生電路的能力不足，有可能不完全擦除存儲(chǔ)單元。如圖7所示，在被電源線Vss覆蓋的位線BLk中產(chǎn)生寄生電容C3， 并且如圖8和10所示，在未被電源線Vss覆蓋的位線BLi和BLj中不產(chǎn) 生寄生電容C3。這意味著，在擦除操作期間，在位線中產(chǎn)生的寄生電#決于位線BL。 在這種情況下，在位線BLi、 BLj和BLk處電位的波動(dòng)有變化，如圖12 所示。特別地，當(dāng)單元阱區(qū)21b和21c從擦除電位Vera變?yōu)榈仉娢粫r(shí)，在 被電源線Vss覆蓋的位線BLk處的電位的降低速度慢于在未被電源線Vss 覆蓋的位線BLi和BLj處的電位的降低速度。從電位線處電位的預(yù)測(cè)的觀點(diǎn)，該現(xiàn)象是不利的。通常，在擦除操作之后預(yù)測(cè)位線處的電位，并且在電位線的電位低于 預(yù)定值時(shí)強(qiáng)制性地對(duì)位線電位進(jìn)行放電。然而，當(dāng)不適當(dāng)?shù)仡A(yù)測(cè)位線電位 時(shí)，在位線電位超過(guò)預(yù)定值時(shí)，強(qiáng)制性地進(jìn)行放電，這導(dǎo)致元件的擊穿。因此，以下的第二至第八實(shí)例提出這樣的電源線布局，其中在擦除操 作期間，在位線中產(chǎn)生的寄生電容的波動(dòng)落在預(yù)定范圍內(nèi)。B.第二實(shí)例圖13示出電源線布局的第二實(shí)例。圖13 (a)示出在設(shè)置在存儲(chǔ)單元陣列上的多個(gè)金屬層中的一個(gè)中，例如在從半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中的導(dǎo)電線的布局。圖13(b) 示出在圖13 U)的導(dǎo)電線正下方^1置的導(dǎo)電線和存儲(chǔ)單元陣列。第二實(shí)例的布局與第一實(shí)例的布局的不同之處在于，電源線Vss以曲 折的方式沿第一方向延伸。其它結(jié)構(gòu)與第一實(shí)例的類似。與電源線Vss類似地，設(shè)置在與電源線Vss在同一導(dǎo)電層(第三金屬 層M2 )中的單元源線CELSRC和單元阱線CPWELL也以曲折方式沿第 一方向延伸。在第二實(shí)例中，對(duì)于在電源線Vss的正下方的第二金屬層Ml中設(shè)置 的所有位線BL，由于被電源線Vss覆蓋的部分的比率(覆蓋率)可落在預(yù) 定范圍內(nèi)，可降低在位線BL中產(chǎn)生的寄生電容的波動(dòng)。因此，在擦除操 作期間，在位線BL處電位的降低速度中不產(chǎn)生大的波動(dòng)。將具體說(shuō)明第二實(shí)例的布局。在存儲(chǔ)單元12A和12B上設(shè)置沿第一方向延伸的位線BL。在存儲(chǔ)單 元12A和12B上設(shè)置沿第一方向延伸的分路區(qū)SH。在第二方向上以預(yù)定間隔設(shè)置分路區(qū)SH。在分路區(qū)SH中不設(shè)置位線 BL，且形成用于單元阱區(qū)和單元元件的源擴(kuò)散層的接觸孔。在分路區(qū)SH上設(shè)置沿第一方向延伸的導(dǎo)電線CL1和CL2。在存儲(chǔ)單元陣列12A和12B上的位線BL上設(shè)置電源線Vss。電源線 Vss以曲折方式沿第一方向延伸，并且電源線Vss向頁(yè)緩沖器13A-u、 13B-u、 13A-d和13B-d供給地電位。為了^f吏電源線Vss以曲折方式延伸，優(yōu)選地，電源線由如圖14和15 中所示的多個(gè)基本圖形BP的組合形成。如此形成多個(gè)基本圖形BP中的每一個(gè)在第一方向上的尺寸，以便至 少一個(gè)單元元件(NAND串)被多個(gè)基本圖形BP中的每一個(gè)覆蓋，并且 如此形成多個(gè)基本圖形BP中的每一個(gè)在第二方向上的尺寸，以便至少兩 條位線BL被多個(gè)基本圖形BP中的每一個(gè)覆蓋。在第二實(shí)例中，當(dāng)每次基本圖形BP的位置在第一方向上移位一個(gè)， 基本圖形BP的位置在第二方向上就移位至少一條位線BL時(shí)，可以容易地使電源線Vss整體以曲折方式形成。當(dāng)可以容易地以曲折方式形成電源線Vss時(shí)，可以僅僅通過(guò)對(duì)一條位 線BL被其覆蓋的基本圖形BP的數(shù)量計(jì)數(shù)來(lái)計(jì)算電源線Vss對(duì)一條位線 BL的覆蓋率。因此，可以容易地關(guān)于位線BL進(jìn)行特性評(píng)價(jià)，同時(shí)，對(duì)于 所有位線BL,電源線Vss的覆蓋率可落在預(yù)定范圍內(nèi)，從而降4氐在位線 BL中產(chǎn)生的寄生電容的波動(dòng)。關(guān)于在平版印刷術(shù)中產(chǎn)生的錯(cuò)位(misalignment)，在基本圖形BP 的第二方向上的錯(cuò)位對(duì)電源線Vss的覆蓋率的影響很小。這是因?yàn)樗袌D 形都同時(shí)朝向同一方向移位。由于金屬層M2的覆蓋對(duì)于所有的位線是基本上均勻地變化的，即使 基本圖形BP的寬度在金屬層M2的蝕刻的臨界尺寸中存在變換差，對(duì)于 位線，可以抑制對(duì)金屬層M2的寄生電容的波動(dòng)。電源線Vss連接到電源襯墊19。在存儲(chǔ)單元陣列12A和12B的位線BL上且在導(dǎo)電線CL1和CL2上 設(shè)置單元源線CELSRC和單元阱線CPWELL。與電源線Vss類似地，單元源線CELSRC以曲折方式沿第 一方向延伸， 并且單元源線CELSRC通過(guò)分路區(qū)SH向存儲(chǔ)單元陣列12A和12B的單 元元件的源擴(kuò)散層供給預(yù)定電位(例如地電位)。與電源線Vss類似地，單元阱線CPWELL以曲折方式沿第一方向延 伸，并且單元阱線CPWELL通過(guò)分路區(qū)SH向存儲(chǔ)單元陣列12A和12B 中的單元阱區(qū)供給預(yù)定電位(例如地電位和擦除電位)。與電源線Vss類似地，優(yōu)選地，單元源線CELSRC和單元阱線 CPWELL由如圖14和15中所示的基本圖形BP的組合形成。通過(guò)連接孔CH，將單元源線CELSRC和單元阱線CPWELL連接到單元源線CELSRC連接到單元源線驅(qū)動(dòng)器(CELSRC drv.) 17,并 且單元阱線CPWELL連接到單元阱驅(qū)動(dòng)器(CPWELL drv.) 18。 圖13的存儲(chǔ)單元陣列的器件結(jié)構(gòu)與圖7至11所示的結(jié)構(gòu)類似。由此，根據(jù)第二實(shí)例的布局，電源線Vss設(shè)置在存儲(chǔ)單元陣列上的區(qū) 域中，這允許向設(shè)置在芯片中的所有電路穩(wěn)定地供給電源電位而不增大芯 片尺寸。即使電源線Vss設(shè)置在存儲(chǔ)單元陣列上，在位線BL中產(chǎn)生的寄生電 容的波動(dòng)也可以落在預(yù)定范圍內(nèi)。因此，在擦除操作期間，在位線BL處 電位的降低速度中不產(chǎn)生大的波動(dòng)。C. 第三實(shí)例圖16示出電源線布局的第三實(shí)例。圖16 (a)示出在設(shè)置在存儲(chǔ)單元陣列上的多個(gè)金屬層中的一個(gè)中， 例如在從半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中的導(dǎo)電線的布局。圖16(b) 示出在圖16 (a)的導(dǎo)電線正下方設(shè)置的導(dǎo)電線和存儲(chǔ)單元陣列。第三實(shí)例是第二實(shí)例的修改例。第三實(shí)例的布局與第二實(shí)例的布局的不同之處在于，電源線的邊不是 以階段的方式(第二實(shí)例)而是以平滑的方式變化。也就是說(shuō)，在第三實(shí) 例中，電源線Vss不是由多個(gè)基本圖形的組合形成的。其它結(jié)構(gòu)與第二實(shí) 例的類似。與電源線Vss在同一導(dǎo)電層(第三金屬層M2)中設(shè)置的單元源線 CELSRC和單元阱線CPWELL的邊平滑地變化。在第三實(shí)例中，由于對(duì)于所有的位線，被電源線Vss覆蓋的部分的比 率(覆蓋率)可落在預(yù)定范圍內(nèi)，可以降低在位線BL中產(chǎn)生的寄生電容 的波動(dòng)。因此，在擦除操作期間，在位線BL處電位的降低速度中不產(chǎn)生 大的波動(dòng)。D. 第四實(shí)例圖17示出電源線布局的第四實(shí)例。圖17 (a)示出在設(shè)置在存儲(chǔ)單元陣列上的多個(gè)金屬層中的一個(gè)中， 例如在從半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中的導(dǎo)電線的布局。圖17(b) 示出在圖17 (a)的導(dǎo)電線正下方設(shè)置的導(dǎo)電線和存儲(chǔ)單元陣列。第四實(shí)例也是第二實(shí)例的修改例。1第四實(shí)例的布局與第二實(shí)例的布局在體系結(jié)構(gòu)上的不同之處在于，從存儲(chǔ)單元陣列12A和12B上的單元源線CELSRC和單元阱線CPWELL 的兩端向單元源線CELSRC和單元阱線CPWELL供給地電位。當(dāng)控制信號(hào)Al變?yōu)楦邥r(shí)，在電源線Vss與單元源線CELSRC之間發(fā) 生短路，從而將地電位從電源襯墊19供給到單元源線CELSRC。當(dāng)控制 信號(hào)A2變?yōu)楦邥r(shí)，在電源線Vss與單元阱線CPWELL之間發(fā)生短路，從 而將地電位從電源襯墊19供給到單元阱線CPWELL。其它結(jié)構(gòu)與第二實(shí)例的類似。在第四實(shí)例中，由于對(duì)于所有的位線，被電源線Vss覆蓋的部分的比 率(覆蓋率)可落在預(yù)定范圍內(nèi)，可以降低在位線BL中產(chǎn)生的寄生電容 的波動(dòng)。因此，在擦除操作期間，在位線BL處電位的降低速度中不產(chǎn)生 大的波動(dòng)。E.第五實(shí)例圖18示出電源線布局的第五實(shí)例。圖18 (a)示出在設(shè)置在存儲(chǔ)單元陣列上的多個(gè)金屬層中的一個(gè)中， 例如在從半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中的導(dǎo)電線的布局。圖18(b) 示出在圖18 (a)的導(dǎo)電線正下方設(shè)置的導(dǎo)電線和存儲(chǔ)單元陣列。第五實(shí)例也是第二實(shí)例的修改例。第五實(shí)例的布局與第二實(shí)例的布局的不同之處在于，在存儲(chǔ)單元陣列 12A和12B上的電源線Vss與除了存儲(chǔ)單元陣列12A和12B上的區(qū)域以外 的區(qū)域的電源線Vss之間設(shè)置開(kāi)關(guān)元件(N溝道MOS晶體管)，并且通 過(guò)控制信號(hào)Bl控制該開(kāi)關(guān)元件。第五實(shí)例可以采用這樣的體系結(jié)構(gòu)，其中在擦除操作期間使控制信號(hào) Bl為低，并且存儲(chǔ)單元陣列12A和12B上的電源線Vss被設(shè)定為處于浮 動(dòng)狀態(tài)。因此，在擦除操作期間可以使位線BL中產(chǎn)生的寄生電容均勻， 在位線處電位的降低速度中的波動(dòng)可以落在預(yù)定范圍內(nèi)。其它結(jié)構(gòu)與第二實(shí)例的類似。在第五實(shí)例的布局中，存儲(chǔ)單元陣列12A和12B上的電源線Vss #>暫時(shí)設(shè)定為處于浮動(dòng)狀態(tài)，從而可以在擦除操作期間在位線BL處電位的降 低速度中抑制波動(dòng)。F. 第六實(shí)例圖19示出電源線布局的第六實(shí)例。圖19 (a)示出在設(shè)置在存儲(chǔ)單元陣列上的多個(gè)金屬層中的一個(gè)中， 例如在從半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中的導(dǎo)電線的布局。圖19( b ) 示出在圖19 (a)的導(dǎo)電線正下方設(shè)置的導(dǎo)電線和存儲(chǔ)單元陣列。第六實(shí)例也是第五實(shí)例的修改例。第六實(shí)例的布局與第五實(shí)例的布局的不同之處在于，電源線Vss不是 以曲折方式而是以直線方式延伸。也就是說(shuō)，在第六實(shí)例中，可以說(shuō)，將 第五實(shí)例的體系結(jié)構(gòu)應(yīng)用于在存儲(chǔ)單元陣列12A和12B上具有直的電源線 Vss的第一實(shí)例。在存儲(chǔ)單元陣列12A和12B上的電源線Vss與除了存儲(chǔ)單元陣列12A 和12B上的區(qū)域以外的區(qū)域的電源線Vss之間i殳置開(kāi)關(guān)元件(N溝道MOS 晶體管)，并且通過(guò)控制信號(hào)Bl控制該開(kāi)關(guān)元件。當(dāng)在擦除操作期間使控制信號(hào)Bl為低時(shí)，存儲(chǔ)單元陣列12A和12B 上的電源線Vss被設(shè)定為處于浮動(dòng)狀態(tài)，因此，在擦除操作期間可以使位 線BL中產(chǎn)生的寄生電容均勻。其它結(jié)構(gòu)與笫五實(shí)例的類似。在第六實(shí)例中，與其中電源線Vss以曲折方式延伸的情況類似地，即 使電源線Vss不以曲折方式延伸，也可以降低在位線BL中產(chǎn)生的寄生電 容的波動(dòng)。因此，在擦除^作期間，在位線BL處電位的降低速度中不產(chǎn) 生大的波動(dòng)。G. 第七實(shí)例圖20示出電源線布局的第七實(shí)例。圖20 (a)示出在設(shè)置在存儲(chǔ)單元陣列上的多個(gè)金屬層中的一個(gè)中， 例如在從半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中的導(dǎo)電線的布局。圖20(b) 示出在圖20 (a)的導(dǎo)電線正下方設(shè)置的導(dǎo)電線和存儲(chǔ)單元陣列。第七實(shí)例也是第二實(shí)例的修改例。第七實(shí)例的布局與第二實(shí)例的布局的不同之處在于，電源線Vdd替代 電源線Vss。其它結(jié)構(gòu)與第二實(shí)例的類似。電源線Vss與電源線Vdd之間的差異定義如下。在從外面輸入芯片的兩個(gè)外部電源電位中，將發(fā)送較低電位(地電位) 的導(dǎo)電線設(shè)定為電源線Vss，而將發(fā)送較高電位的導(dǎo)電線設(shè)定為電源線 Vdd。假定電源線Vdd包括逐步降低的電源電位。例如，在從外面供給3.3V 作為電源電位的情況下，由于預(yù)定電路而逐步降低到2.5V的電源電位也包 括電源線Vdd的適用范圍。通過(guò)組合第二和第七實(shí)例，可以在存儲(chǔ)單元陣列12A和12B上設(shè)置兩 個(gè)電源線Vss和Vdd。第七實(shí)例可以與第三實(shí)例的體系結(jié)構(gòu)至第五實(shí)例的 體系結(jié)構(gòu)中的至少一者組合。在笫七實(shí)例中，由于對(duì)于在電源線Vdd正下方的所有位線，,皮電源線 Vdd覆蓋的部分的比率(覆蓋率)可落在預(yù)定范圍內(nèi)，可以降低在位線BL 中產(chǎn)生的寄生電容的波動(dòng)。因此，在擦除操作期間，在位線BL處電位的 降低速度中不產(chǎn)生大的波動(dòng)。H.第八實(shí)例圖21示出電源線布局的第八實(shí)例。圖21 (a)示出在i殳置在存儲(chǔ)單元陣列上的多個(gè)金屬層中的一個(gè)中， 例如在從半導(dǎo)體襯底側(cè)開(kāi)始的第三金屬層M2中的導(dǎo)電線的布局。圖21( b ) 示出在圖21 (a)的導(dǎo)電線正下方設(shè)置的導(dǎo)電線和存儲(chǔ)單元陣列。第八實(shí)例也是第二實(shí)例的修改例。第八實(shí)例的布局與第二實(shí)例的布局的不同之處在于，信號(hào)線Ls替代電 源線Vss。其它結(jié)構(gòu)與第二實(shí)例的類似。在信號(hào)線Ls設(shè)置在存儲(chǔ)單元陣列12A和12B上的情況下，信號(hào)線Ls 以曲折方式延伸，這允許使在信號(hào)線Ls正下方的位線BL的寄生電容均勻。如在此所使用的，信號(hào)線應(yīng)表示除了電源線Vss和Vdd以外的導(dǎo)電線。 因此，信號(hào)線的實(shí)例包括數(shù)據(jù)線時(shí)鐘信號(hào)線和控制信號(hào)線。替代信號(hào)線，可以將傳送在芯片內(nèi)部產(chǎn)生的內(nèi)部電源電位的內(nèi)部電源線設(shè)置在存儲(chǔ)單元陣列12A和12B上。第八實(shí)例可以與第三實(shí)例的體系結(jié) 構(gòu)至第五實(shí)例的體系結(jié)構(gòu)中的至少一者組合。在第八實(shí)例中，由于對(duì)于在信號(hào)線Ls正下方的所有位線，^L信號(hào)線 Ls覆蓋的部分的比率(覆蓋率)可落在預(yù)定范圍內(nèi)，可以降低在位線BL 中產(chǎn)生的寄生電容的波動(dòng)。因此，在擦除操作期間，在位線BL處電位的 降低速度中不產(chǎn)生大的波動(dòng)。I.其它在第一至第八實(shí)例的布局中存在分路區(qū)的兩種類型，即用于單元元件 的源擴(kuò)散層的分路區(qū)以及用于單元元件的源擴(kuò)散層和單元阱區(qū)二者的分路 區(qū)。分路區(qū)的結(jié)構(gòu)不限于第一至第八實(shí)例。例如，所有的分路區(qū)可以具有與單元元件的源擴(kuò)散層和單元阱區(qū)二者 的接觸部分。如圖6、 9和11所示，除了與單元元件的源擴(kuò)散層和單元阱區(qū)二者的 接觸部分之外，在分路區(qū)中還設(shè)置與源側(cè)選擇柵線(SGS)和漏側(cè)選擇柵 線(SGD )的接觸部分。在第一至第'\實(shí)例的布局中各存在單元源線驅(qū)動(dòng)器和單元阱線驅(qū)動(dòng)器 中的兩個(gè)?？蛇x地，可以采用其中在一個(gè)芯片上存在僅一個(gè)單元源線驅(qū)動(dòng) 器和僅一個(gè)單元阱線驅(qū)動(dòng)器的體系機(jī)構(gòu)。單元源線驅(qū)動(dòng)器包括在擦除操作之后使單元源線放電的電路以及在擦 除確認(rèn)期間和寫(xiě)脈沖產(chǎn)生期間使單元源線充電至電源電位Vdd的電路。單元阱線驅(qū)動(dòng)器包括在擦除操作之后使單元阱線放電的電路。 (3)總結(jié)如第一至第八實(shí)例中所述，本發(fā)明的實(shí)例可以實(shí)現(xiàn)可穩(wěn)定地供給電源 電位而不增大芯片尺寸的非易失性半導(dǎo)體存儲(chǔ)器的電源線的布局。 3.應(yīng)用實(shí)例接下來(lái)，將說(shuō)明在將本發(fā)明的實(shí)例實(shí)際應(yīng)用于NAND閃速存儲(chǔ)器的情 況中的具體布局。圖22示出NAND閃速存儲(chǔ)器的存儲(chǔ)單元陣列。圖23至29示出設(shè)置 在圖22的存儲(chǔ)單元陣列上的第三金屬層M2的布局。 圖23是示出圖22的區(qū)域X1的放大圖。以單元源線CELSRC—單元阱線CPWELL—電源線Vss—單元阱線 CPWELL的順序在第二方向上布置導(dǎo)電線。用單元源線CELSRC—單元 阱線CPWELL卄電源線Vss—單元阱線CPWELL的基本布局在第二方向 上重復(fù)多個(gè)基本布局。單元阱線CPWELL、單元源線CELSRC和電源線Vss具有漣漪形狀。 圖24是示出圖23的區(qū)域X2的放大圖，且圖25是示出圖24的區(qū)域 X3的放大圖?？v向延伸的點(diǎn)線表示分路區(qū)SH。在第二方向上以預(yù)定間隔設(shè)置分路區(qū) SH。分路區(qū)SH與單元源線CELSRC和單元阱線CPWELL部分重疊。 4黃向)^伸的實(shí)線表示NAND塊的邊界。單元阱線CPWELL、單元源線CELSRC和電源線Vss中的每一者都 具有以第一傾度在笫一方向上延伸的區(qū)域X4和以第二傾度延伸的區(qū)域 X5。第一傾度大于第二傾度。圖26是示出圖25的區(qū)域X4的放大圖，且圖27是示出圖25的區(qū)域 X5的放大圖。單元阱線CPWELL、單元源線CELSRC和電源線Vss分別由多個(gè)基 本圖形BP的組合形成。陰影點(diǎn)表示導(dǎo)電線?？招牟糠直硎究瞻讌^(qū)(space), 基本圖形BP的在第一方向上的尺寸是NAND塊(NAND串)的在第一方 向上的尺寸，換句話說(shuō)，基本圖形BP的在第一方向上的尺寸是一個(gè)單元 元件被其覆蓋的尺寸?；緢D形BP的在第一方向上的尺寸不限于一個(gè)NAND塊，而基本圖 形BP的在第一方向上的尺寸具有與多個(gè)NAND塊對(duì)應(yīng)的長(zhǎng)度。在圖26中，單元阱線CPWELL、單元源線CELSRC和電源線Vss 以第一傾度(由點(diǎn)線所示)在第一方向上延伸。另一方面，在圖27中，單 元阱線CPWELL、單元源線CELSRC和電源線Vss以第二傾度(由點(diǎn)線所示)在第二方向上延伸。由此，可以通過(guò)調(diào)整基本圖形BP在第二方向上的移位量來(lái)控制單元 阱線CPWELL、單元源線CELSRC和電源線Vss的傾度。 圖28是示出圖27的區(qū)域X6的放大圖?；緢D形BP的在第二方向上的尺寸是16條位線的在第二方向上的尺 寸。這里，在圖28中，如此形成布局，以便當(dāng)基本圖形BP在第一方向上 移位一個(gè)NAND塊時(shí)，基本圖形BP在第二方向上移位五條位線。由此，逐漸改變金屬層M2的位置，從而對(duì)于每條位線，使得金屬層 M2的覆蓋率均勻，這允許對(duì)于每條位線，與金屬層M2的耦合電容均勻。優(yōu)選地，移位量盡可能小地減小，并且移位量不總是以五條位線為單 位形成。實(shí)際上，在加工期間位線增加和減少，這容易影響其中金屬層 M2的邊界附近位于位線上的部分。理想地，在加工期間金屬層M2的寬 度的改變的影響對(duì)于所有的位線都是期望地均勻的，以便金屬層M2的邊 界以相同的次數(shù)與每條位線相交。希望在制造時(shí)金屬層M的寬度的波動(dòng)的 影響對(duì)于所有的位線都是相同的。在這種情況下，雖然位線的電容的絕對(duì) 值稍微波動(dòng)，幾乎不產(chǎn)生在位線中產(chǎn)生的電容的差異。圖29是分路區(qū)的放大圖。在金屬層Ml中的分路區(qū)中，使得單元源線CELSRC和單元阱線 CPWELL設(shè)置在一起，同時(shí)在第一方向上延伸。通過(guò)接觸孔將在金屬層M2中的單元源線CELSRC連接到在金屬層 Ml中的單元源線CELSRC。通過(guò)接觸孔將在金屬層M2中的單元阱線 CPWELL連接到在金屬層Ml中的單元阱線CPWELL。圖30示出改變其中單元阱線、單元源線和電源線相對(duì)于第一方向延伸 的方向的傾度的方法?；緢D形BP規(guī)則排列，并且通過(guò)在第二方向上延伸的導(dǎo)電圖形XP, 基本圖形BP相互耦合。如在區(qū)域Y1和Y2中所示，可以通過(guò)部分切割基 本圖形BP和導(dǎo)電圖形XP，以基本圖形BP的間距P為單位，控制單元阱 線、單元源線和電源線的傾度。在圖30 (a)中，傾度變?yōu)橐粋€(gè)NAND塊/一個(gè)間距，而在圖30 (b) 中，傾度變?yōu)橐粋€(gè)NAND塊/兩個(gè)間距。如圖31所示，可以在兩個(gè)導(dǎo)電線之間形成間隙，以部分去除基本圖形BP。本發(fā)明的實(shí)例不僅可以應(yīng)用于NAND閃速存儲(chǔ)器，而且可以應(yīng)用于通 用的非易失性半導(dǎo)體存儲(chǔ)器。另外，本發(fā)明的實(shí)例可以應(yīng)用于其電荷積累 層由浮柵(floatinggate)形成的浮柵存儲(chǔ)單元和其電荷積累層由絕緣材料 例如氮化物形成的MONOS存儲(chǔ)單元。4.結(jié)論本發(fā)明的實(shí)例可實(shí)現(xiàn)可穩(wěn)定供給電源電位而不增大芯片尺寸的非易失 性半導(dǎo)*儲(chǔ)器的電源線的布局。本領(lǐng)域技術(shù)人員可容易地想到其它優(yōu)點(diǎn)和修改例。因此，本發(fā)明就其 更寬的方面不限于在此所示和所述的具體細(xì)節(jié)和示例性實(shí)施例。因此，只 要不脫離由所附權(quán)利要求及其等同物所限定的總發(fā)明構(gòu)思的精神或范圍， 可以進(jìn)行各種修改。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器，其特征在于包括存儲(chǔ)單元陣列，包括多個(gè)單元元件；電源襯墊，設(shè)置在所述存儲(chǔ)單元陣列的第一方向的一端上；第一頁(yè)緩沖器，設(shè)置在所述存儲(chǔ)單元陣列的所述第一方向的另一端上；多條位線，設(shè)置在所述存儲(chǔ)單元陣列上且沿所述第一方向延伸；以及第一電源線，設(shè)置在所述存儲(chǔ)單元陣列上的所述多條位線上，以連接所述電源襯墊和所述第一頁(yè)緩沖器。
2. 根據(jù)權(quán)利要求l的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，還包括設(shè) 置在所述存儲(chǔ)單元陣列上的所述多條位線上的信號(hào)線。
3. 根據(jù)權(quán)利要求l的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，所述第一 電源線以曲折的方式沿所述第一方向延伸。
4. 根據(jù)權(quán)利要求3的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，所述第一 電源線由多個(gè)基本圖形的組合形成，所述多個(gè)基本圖形中的每一個(gè)具有在 所述第一方向上的尺寸，至少一個(gè)單元元件被所述在所述第一方向上的尺 寸覆蓋，并且所述多個(gè)基本圖形中的每一個(gè)具有在與所述第一方向正交的 第二方向上的尺寸，所述多條位線中的至少兩條位線4皮所述在所述第二方 向上的尺寸覆蓋。
5. 根據(jù)權(quán)利要求4的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，所述多個(gè) 基本圖形中的每一個(gè)具有網(wǎng)絡(luò)圖形。
6. 根據(jù)權(quán)利要求l的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，還包括 第二電源線，設(shè)置在除了在所述存儲(chǔ)單元陣列上的區(qū)域以外的區(qū)域中，以連接所述電源襯墊和所述第一頁(yè)緩沖器；以及開(kāi)關(guān)元件，連接在所述第一和第二電源線之間，其中在擦除操作期間，所述開(kāi)關(guān)元件將所述第一電源線設(shè)定為處于浮 動(dòng)狀態(tài)。
7. 根據(jù)權(quán)利要求6的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，所述第二電源線具有包圍所述存儲(chǔ)單元陣列的圖形。
8. 根據(jù)權(quán)利要求l的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，還包括 單元源線，i殳置在所述存儲(chǔ)單元陣列上，且連接到所述多個(gè)單元元件的一端上的源擴(kuò)散層；以及單元阱線，i殳置在所述存儲(chǔ)單元陣列上，且連接到其中設(shè)置所述多個(gè) 單元元件的所述存儲(chǔ)單元陣列，其中所述第 一電源線、所述單元源線和所述單元阱線設(shè)置在同 一導(dǎo)電 層中。
9. 根據(jù)權(quán)利要求8的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，在所述存 儲(chǔ)單元陣列的分路區(qū)中，所述單元源線連接到所述源擴(kuò)散層。
10. 根據(jù)權(quán)利要求8的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，在所述 存儲(chǔ)單元陣列的分路區(qū)中，所述單元阱線連接到單元阱區(qū)。
11. 根據(jù)權(quán)利要求8的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，所述第 一電源線、所述單元源線和所述單元阱線規(guī)則排列。
12. 根據(jù)權(quán)利要求8的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，還包括 連接在所述單元源線與所述第 一 電源線之間的開(kāi)關(guān)元件。
13. 根據(jù)權(quán)利要求8的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，還包括 連接在所述單元阱線與所述第 一 電源線之間的開(kāi)關(guān)元件。
14. 根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，還包括 第二頁(yè)緩沖器，所述第二頁(yè)緩沖器設(shè)置在所述存儲(chǔ)單元陣列的所述第一方 向的一端上且在所迷電源襯墊與所述存儲(chǔ)單元陣列之間，其中所述第一電源線還連接到所述第二頁(yè)緩沖器。
15. 根據(jù)權(quán)利要求14的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，還包括 外圍電路，所述外圍電路設(shè)置在所述存儲(chǔ)單元陣列的所述第一方向的一端 上且在所述電源襯墊與所述第二頁(yè)緩沖器之間。
16. 根據(jù)權(quán)利要求l的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，所述多 個(gè)單元元件中的每一個(gè)包括多個(gè)存儲(chǔ)單元和連接到所述多個(gè)存儲(chǔ)單元的兩 端的兩個(gè)選擇柵晶體管。
17. 根據(jù)權(quán)利要求16的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，所述多 個(gè)存儲(chǔ)單元中的每一個(gè)是浮柵存儲(chǔ)單元。
18. 根據(jù)權(quán)利要求16的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，所述多 個(gè)存儲(chǔ)單元中的每一個(gè)是MONOS存儲(chǔ)單元。
19. 根據(jù)權(quán)利要求l的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，所述電 源襯墊和所述笫一電源線被i殳定為地電位。
20. 根據(jù)權(quán)利要求l的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于，所述電 源襯墊和所述第一電源線祐:i殳定為電源電位。
全文摘要
根據(jù)本發(fā)明一方面的非易失性半導(dǎo)體存儲(chǔ)器包括存儲(chǔ)單元陣列(12A和12B)，包括多個(gè)單元元件；電源襯墊(19)，設(shè)置在所述存儲(chǔ)單元陣列(12A和12B)的第一方向的一端上；以及頁(yè)緩沖器(13A-u和13B-u)，設(shè)置在所述存儲(chǔ)單元陣列(12A和12B)的所述第一方向上。所述非易失性半導(dǎo)體存儲(chǔ)器還包括多條位線(BL(M1))，設(shè)置在所述存儲(chǔ)單元陣列(12A和12B)上且沿所述第一方向延伸；以及第一電源線(Vss(M2))，設(shè)置在所述存儲(chǔ)單元陣列上的所述多條位線(BL(M1))上，以連接所述電源襯墊(19)和所述頁(yè)緩沖器(13A-u和13B-u)。
文檔編號(hào)H01L23/522GK101266979SQ20081008177
公開(kāi)日2008年9月17日 申請(qǐng)日期2008年3月13日 優(yōu)先權(quán)日2007年3月13日
發(fā)明者中村大, 吉原正浩, 甲斐洋一, 細(xì)野浩司 申請(qǐng)人:株式會(huì)社東芝