專利名稱：一種用于靜電放電保護(hù)的可控硅的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種用于靜電放電保護(hù)的可 控硅。
背景技術(shù)：
靜電放電(ESD)是在一個(gè)集成電路浮接的情況下，大量的電荷從外 向內(nèi)灌入集成電路的瞬時(shí)過程，整個(gè)過程大約耗時(shí)100ns。此外，在集成 電路放電時(shí)會(huì)產(chǎn)生數(shù)百甚至數(shù)千伏特的高壓，這會(huì)打穿集成電路中的輸入 級(jí)的柵氧化層。隨著集成電路中的MOS管的尺寸越來越小，柵氧化層的 厚度也越來越薄，在這種趨勢(shì)下，使用高性能的靜電防護(hù)電路來泄放靜電 放電的電荷以保護(hù)柵極氧化層不受損害是十分必需的。靜電放電現(xiàn)象的模式主要有四種人體放電模式(HBM)、機(jī)械放電模 式(MM)、器件充電模式(CDM)以及電場(chǎng)感應(yīng)模式(FIM)。對(duì)一般集成電路 產(chǎn)品來說， 一般要經(jīng)過人體放電模式，機(jī)械放電模式以及器件充電模式的 測(cè)試。為了能夠承受如此高的靜電放電電壓，集成電路產(chǎn)品通常必須使用 具有高性能、高耐受力的靜電放電保護(hù)器件。為了達(dá)成保護(hù)芯片抵御靜電襲擊的目的，目前已有多種靜電防護(hù)器件 被提出，比如二極管，柵極接地的MOS管，其中公認(rèn)效果比較好的防護(hù) 器件是可控硅(silicon controlled rectifier SCR )。如圖l所示，現(xiàn)有的可控硅一般包括P型襯底，P型襯底上設(shè)有緊密 連接的N阱和P阱，N阱和P阱上均有一個(gè)N+注入?yún)^(qū)和一個(gè)P+注入?yún)^(qū)， 其中N阱上的N+注入?yún)^(qū)設(shè)置在遠(yuǎn)離P阱的一端，P+注入?yún)^(qū)設(shè)置在靠近P 阱的一端；P阱上的P+注入?yún)^(qū)設(shè)置在遠(yuǎn)離N阱的一端，N+注入?yún)^(qū)設(shè)置在 靠近N阱的一端，N阱和P阱連接處上方設(shè)有一 P+注入?yún)^(qū)，該P(yáng)+注入 區(qū)跨接于N阱和P阱之間，所有的注入?yún)^(qū)之間用淺壕溝(STI)進(jìn)行隔離。在集成電路的正常操作下，靜電放電保護(hù)器件是處于關(guān)閉的狀態(tài)，不 會(huì)影響集成電路輸入輸出接合墊上的電位。而在外部的靜電灌入集成電路而產(chǎn)生瞬間的高電壓的時(shí)候，該器件會(huì)開啟導(dǎo)通，迅速地排放掉靜電電流。 但上述可控硅觸發(fā)電壓一般較高，而且不易調(diào)整，這大大限制了其應(yīng)用范 圍。發(fā)明內(nèi)容本發(fā)明提供了一種觸發(fā)電壓低，能在相應(yīng)范圍內(nèi)自由調(diào)整且具有高熱 擊穿電流的用于靜電放電保護(hù)的可控硅。一種用于靜電放電保護(hù)的可控硅，包括P型襯底，所述的P型村底上設(shè)有緊密相連的N阱和P阱，由P阱指向N阱的方向，所述的P阱和N 阱上依次設(shè)有第一P+注入?yún)^(qū)、第一N+注入?yún)^(qū)、第二N+注入?yún)^(qū)、第二P十 注入?yún)^(qū)、第三P+注入?yún)^(qū)和第三N+注入?yún)^(qū)，所述的P阱和N阱邊界線設(shè)于 第二 N+注入?yún)^(qū)或第二 P+注入?yún)^(qū)下方，第一 P+注入?yún)^(qū)和第一 N+注入?yún)^(qū)之 間、第二 N+注入?yún)^(qū)和第二 P+注入?yún)^(qū)之間、第三P+注入?yún)^(qū)和第三N+注入 區(qū)之間通過淺壕溝隔離，第一 N+注入?yún)^(qū)和第二 N+注入?yún)^(qū)之間、第二 P+ 注入?yún)^(qū)和第三P+注入?yún)^(qū)之間的N阱或P阱表面覆有多晶硅層，P阱或N 阱與多晶硅層通過Si02氧化層隔離。為了使上述可控硅能夠多個(gè)串連使用，P阱和N阱上非緊密連接的兩 端端部分別設(shè)有淺壕溝。如P阱和N阱邊界位于第二N+注入?yún)^(qū)下方，電極的接法如下第一 P+注入?yún)^(qū)、第一N+注入?yún)^(qū)、第二P+注入?yún)^(qū)、第一N+注入?yún)^(qū)和第二N十 注入?yún)^(qū)之間的多晶硅層連接電學(xué)陰極，第三P+注入?yún)^(qū)、第三N+注入?yún)^(qū)、 第二 P+注入?yún)^(qū)和第三P+注入?yún)^(qū)之間多晶硅層連接電學(xué)陽極。按照此種接法，相當(dāng)于一個(gè)由NMOS輔助觸發(fā)的SCR和一個(gè)柵極與 源極接電學(xué)陽極且漏極接電學(xué)陰極的PMOS的并聯(lián)，因此具有二次觸發(fā)的 特性，且由于比普通的SCR多了一條電流泄放通道，因而具有更大的熱 擊穿電流。第一次觸發(fā)電壓由PMOS決定，第二次觸發(fā)電壓由NMOS輔 助觸發(fā)的SCR決定。由于MOS管的導(dǎo)通電阻較大，在第一次觸發(fā)后^f艮快 就可以達(dá)到第二次觸發(fā)的電壓，因此起主體作用的SCR很快就能導(dǎo)通， 從而保證了 ESD電流的迅速泄放。通過調(diào)整第二 P+注入?yún)^(qū)和第三P+注入 區(qū)之間對(duì)應(yīng)位置上方的Si02氧化層及多晶硅的尺寸(二者同時(shí)變化)，可 以調(diào)整第一次觸發(fā)的電壓；通過調(diào)整第二N+注入?yún)^(qū)的尺寸以及P阱與N阱邊界在第二N+注入?yún)^(qū)下方的位置可以調(diào)整第二次觸發(fā)的電壓。如P阱與N阱邊界位于第二 P+注入?yún)^(qū)下方，電極的接法如下第一 P+注入?yún)^(qū)、第一 N+注入?yún)^(qū)、第一 N+注入?yún)^(qū)和第二 N+注入?yún)^(qū)之間的多晶 硅層連接電學(xué)陰極，第二N+注入?yún)^(qū)、第三P+注入?yún)^(qū)、第三N+注入?yún)^(qū)、 第二 P+注入?yún)^(qū)和第三P+注入?yún)^(qū)之間的多晶硅層連接電學(xué)陽極。按照此種接法，相當(dāng)于一個(gè)由PMOS輔助觸發(fā)的SCR和一個(gè)柵極與 源極接電學(xué)陰極且漏極接電學(xué)陽極的NMOS的并聯(lián)，因此具有二次觸發(fā) 的特性，且由于比普通的SCR多了一條電流泄放通道，因而具有更大的 熱擊穿電流。第一次觸發(fā)電壓由NMOS決定，第二次觸發(fā)電壓由PMOS 輔助觸發(fā)的SCR決定。由于MOS管的導(dǎo)通電阻較大，在第一次觸發(fā)后很 快就可以達(dá)到第二次觸發(fā)的電壓，因此起主體作用的SCR很快就能導(dǎo)通， 從而保證了 ESD電流的迅速泄放。通過調(diào)整第一 N+注入?yún)^(qū)和第二 N+注 入?yún)^(qū)間對(duì)應(yīng)位置上方的Si02氧化層及多晶硅的尺寸(二者同時(shí)變化)，可 以調(diào)整第一次觸發(fā)的電壓；可以通過改變第二P+注入?yún)^(qū)的尺寸以及P阱 與N阱邊界在第二P+注入?yún)^(qū)下方的位置得到調(diào)整。本發(fā)明大幅度降低了觸發(fā)電壓，同時(shí)由于比普通MLSCR多出一條電 流泄放通道，大幅度提升了電流泄放能力。


圖1為現(xiàn)有的可控石圭的結(jié)構(gòu)示意圖； 圖2為圖1所示可控硅的電原理圖； 圖3為本發(fā)明可控硅的結(jié)構(gòu)示意圖； 圖4為圖3所示可控硅的俯視圖； 圖5為本發(fā)明另一種可控硅的結(jié)構(gòu)示意圖； 圖6為圖5所示可控硅的俯視圖。
具體實(shí)施方式
如圖3、圖4、圖5和圖6所示， 一種用于靜電放電保護(hù)的可控硅， 包括P型襯底30， P型襯底30上設(shè)有緊密相連的N阱37和P阱31。由P阱31指向N阱37的方向，P阱31和N阱37上依次設(shè)有第一 P+注入?yún)^(qū)33a、第一 N+注入?yún)^(qū)34a、第二 N+注入?yún)^(qū)34b、第二 P+注入?yún)^(qū)33b、第三P+注入?yún)^(qū)33c和第三N+注入?yún)^(qū)34c， P阱31和N阱37邊界 線設(shè)于第二 N+注入?yún)^(qū)34b或第二 P+注入?yún)^(qū)33b下方。第一 P+注入?yún)^(qū)33a和第一 N+注入?yún)^(qū)34a之間、第二 N+注入?yún)^(qū)34b和 第二 P+注入?yún)^(qū)33b之間、第三P+注入?yún)^(qū)33c和第三N+注入?yún)^(qū)34c之間通 過淺壕溝32隔離。第一 N+注入?yún)^(qū)34a和第二 N+注入?yún)^(qū)34b之間的P阱31表面覆有多 晶硅層36a， P阱31與多晶硅層36a通過Si02氧化層35a隔離。第二P+注入?yún)^(qū)33b和第三P+注入?yún)^(qū)33c之間的N阱37表面覆有多晶 硅層36b， N阱37與多晶硅層36b通過Si02氧化層35b隔離?？稍赑阱31和N阱37上非緊密連接的兩端端部分別設(shè)有淺壕溝32， 這樣就使得該可控硅能夠多個(gè)串連使用。當(dāng)P阱和N阱邊界位于第二N+注入?yún)^(qū)下方時(shí)，該可控硅連接于集成 電路方式如下第一P+注入?yún)^(qū)33a、第一N+注入?yún)^(qū)34a、第二 P+注入?yún)^(qū)33b、第一 N+注入?yún)^(qū)34a和第二N+注入?yún)^(qū)34b之間的多晶硅層36a連接電學(xué)陰極， 第三P+注入?yún)^(qū)33c、第三N+注入?yún)^(qū)34c第二 P+注入?yún)^(qū)34b和第三P+注入 區(qū)33c之間的多晶硅層36b連接電學(xué)陽極。當(dāng)P阱和N阱邊界位于第二 P+注入?yún)^(qū)下方時(shí)，該可控硅連接于集成 電路方式々口下第一P+注入?yún)^(qū)33a、第一N+注入?yún)^(qū)34a、第一 N+注入?yún)^(qū)34a和第二 N+注入?yún)^(qū)34b之間的多晶硅層(36a)連接電學(xué)陰極，第二N+注入?yún)^(qū)34b、 第三P+注入?yún)^(qū)33c、第三N+注入?yún)^(qū)34c、第二 P+注入?yún)^(qū)34b和第三P+注 入?yún)^(qū)33c之間的多晶硅層36b連接電學(xué)陽極。
權(quán)利要求
1.一種用于靜電放電保護(hù)的可控硅，包括P型襯底(30)，所述的P型襯底(30)上設(shè)有緊密相連的N阱(37)和P阱(31)，其特征在于由P阱(31)指向N阱(37)的方向，所述的P阱(31)和N阱(37)上依次設(shè)有第一P+注入?yún)^(qū)(33a)、第一N+注入?yún)^(qū)(34a)、第二N+注入?yún)^(qū)(34b)、第二P+注入?yún)^(qū)(33b)、第三P+注入?yún)^(qū)(33c)和第三N+注入?yún)^(qū)(34c)，所述的P阱(31)和N阱(37)邊界線設(shè)于第二N+注入?yún)^(qū)(34b)或第二P+注入?yún)^(qū)(33b)下方，第一P+注入?yún)^(qū)(33a)和第一N+注入?yún)^(qū)(34a)之間、第二N+注入?yún)^(qū)(34b)和第二P+注入?yún)^(qū)(33b)之間、第三P+注入?yún)^(qū)(33c)和第三N+注入?yún)^(qū)(34c)之間通過淺壕溝(32)隔離，第一N+注入?yún)^(qū)(34a)和第二N+注入?yún)^(qū)(34b)之間、第二P+注入?yún)^(qū)(33b)和第三P+注入?yún)^(qū)(33c)之間的P阱(31)或N阱(37)表面覆有多晶硅層(36a，36b)，P阱(30)或N阱(37)與多晶硅層(36a，36b)通過SiO2氧化層(35a，35b)隔離。
2. 根據(jù)權(quán)利要求1所述的可控硅，其特征在于所述的P阱(31 )和 N阱(37)上非緊密連接的兩端端部分別設(shè)有淺壕溝(32)。
3. 根據(jù)權(quán)利要求1所述的可控硅在集成電路中的應(yīng)用，其特征在于 第一P+注入?yún)^(qū)(33a)、第一N+注入?yún)^(qū)(34a)、第二P+注入?yún)^(qū)(33b)、第 一 N+注入?yún)^(qū)(34a)和第二 N+注入?yún)^(qū)(34b)之間的多晶硅層(36a)連 接電學(xué)陰極，第三P+注入?yún)^(qū)(33c)、第三N+注入?yún)^(qū)(34c)、第二P+注入 區(qū)(34b)和第三P+注入?yún)^(qū)(33c)之間的多晶硅層(36b)連接電學(xué)陽極。
4. 根據(jù)權(quán)利要求1所述的可控硅在集成電路中的應(yīng)用，其特征在子 第一P+注入?yún)^(qū)(33a)、第一N+注入?yún)^(qū)(34a)、第一N+注入?yún)^(qū)(34a)和 第二N+注入?yún)^(qū)(34b)之間的多晶硅層(36a)連接電學(xué)陰極，第二N+注 入?yún)^(qū)(34b)、第三P+注入?yún)^(qū)(33c)、第三N+注入?yún)^(qū)(34c)、第二P+注入 區(qū)(34b)和第三P+注入?yún)^(qū)(33c)之間的多晶硅層(36b)連接電學(xué)陽極。
全文摘要
本發(fā)明公開了一種用于靜電放電保護(hù)的可控硅，包括P型襯底，所述的P型襯底上設(shè)有緊密相連的N阱和P阱，由P阱指向N阱的方向，所述的P阱和N阱上依次設(shè)有第一P+注入?yún)^(qū)、第一N+注入?yún)^(qū)、第二N+注入?yún)^(qū)、第二P+注入?yún)^(qū)、第三P+注入?yún)^(qū)和第三N+注入?yún)^(qū)，所述的P阱和N阱邊界線設(shè)于第二N+注入?yún)^(qū)或第二P+注入?yún)^(qū)下方，第一P+注入?yún)^(qū)和第一N+注入?yún)^(qū)之間、第二N+注入?yún)^(qū)和第二P+注入?yún)^(qū)之間、第三P+注入?yún)^(qū)和第三N+注入?yún)^(qū)之間通過淺壕溝隔離，第一N+注入?yún)^(qū)和第二N+注入?yún)^(qū)之間、第二P+注入?yún)^(qū)和第三P+注入?yún)^(qū)之間的N阱或P阱表面覆有多晶硅層，P阱或N阱與多晶硅層通過SiO₂氧化層隔離。本發(fā)明的可控硅觸發(fā)電壓低，能在相應(yīng)范圍內(nèi)自由調(diào)整且具有高熱擊穿電流。
文檔編號(hào)H01L23/58GK101246885SQ20081006008
公開日2008年8月20日 申請(qǐng)日期2008年3月5日 優(yōu)先權(quán)日2008年3月5日
發(fā)明者丁扣寶, 強(qiáng) 崔, 杜曉陽, 董樹榮, 霍明旭, 雁 韓, 黃大海 申請(qǐng)人:浙江大學(xué)