專利名稱：：半導(dǎo)體存儲器器件、半導(dǎo)體存儲器陣列及寫入方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及涉及一種半導(dǎo)體器件，特別是涉及一種半導(dǎo)體存儲器器件；本發(fā)明還涉及一種半導(dǎo)體存儲器陣列，以及選中多個所述半導(dǎo)體存儲器器件中的一個進行寫入的方法。
背景技術(shù)：
：半導(dǎo)體存儲器被廣泛應(yīng)用于各種電子產(chǎn)品之中。不同應(yīng)用領(lǐng)域?qū)Π雽?dǎo)體存儲器的構(gòu)造、性能和密度有著不同的要求。比如，靜態(tài)隨機存儲器(SRAM)擁有很高的隨機存取速度和較低的集成密度，而標準的動態(tài)隨機存儲器(DRAM)則具有很高的密度和中等的隨機存取速度。圖5a-c展示了現(xiàn)有的幾種主要半導(dǎo)體存儲器單元。其中圖5a表示單晶體管單電容器(1T-1C)動態(tài)隨機存儲器單元；5b表示單晶體管浮體(FBC)存儲器單元；5c表示6晶體管(6-T)靜態(tài)隨機存儲器單元。參見圖5a，一個傳統(tǒng)的1T-1C動態(tài)隨機存儲器單元由一個晶體管503和一個電容器504組成。工作時，它可以被存入一個邏輯位，當電容器504電壓為高時表示第一種邏輯狀態(tài)(l或0);當電容器504電壓為低時則表示第二種邏輯狀態(tài)(0或1)。當此單元被讀取時，晶體管503被字線501所控制而開啟，位線502和電容器504產(chǎn)生電荷共享而引起位線502電壓變化，此電壓變化通過電壓感應(yīng)放大器放大從而分辨該單元的邏輯狀態(tài)。由于對1T-1C存儲器單元的讀取是破壞性的，需要在讀取操作后對單元進行回寫操作以恢復(fù)其讀取前的內(nèi)容。因此，1T-1C存儲器單元的存取速度通常比無需回寫操作的6-T靜態(tài)隨機存儲器520要慢(結(jié)合圖5c)。另外，1T-1C存儲器單元的電容器504需要足夠大的電容量才能保證足以存儲足夠的電荷。因此其占用的面積很難被縮小，這也提高了制造這類存儲器的難度和復(fù)雜度。圖5c表示一個6晶體管靜態(tài)隨機存儲器(6-TSRAM)單元。在6-TSRAM單元中，兩個反相器相互交聯(lián)從而使1和0分別存儲在兩個反相器的輸出端。6-TSRAM單元的讀操作對數(shù)據(jù)是非破壞性的，所以不需要類似1T-1C存儲器單元的回寫操作。另外，SRAM的數(shù)據(jù)是直接由其倒相器對位線充放電而寫入的。基于這些原因，6-TSRAM單元具有很高的隨機存取速度(如0.5納秒)。因此它被廣泛應(yīng)用于中央處理器(CPU)內(nèi)作為高速的一級和二級緩存。但是，由于一個單元需要6個晶體管，6-TSRAM單元所占用的面積通常在80F2(F為集成電路的特征尺寸)左右，比面積通常為8F2左右的1T-1C存儲器單元要大的多。隨著特征尺寸的減小，6-TSRAM單元的漏電流變大，信號穩(wěn)定性下降。為了得到更大的信號噪聲比從而改進其穩(wěn)定性，L.Chang等在美國專利US57，106,620，B2中提出由8個晶體管構(gòu)成的SRAM單元。雖然性能得到了改進，但是由于比普通6-TSRAM單元多使用2個晶體管，8晶體管SRAM單元占用更大的芯片面積從而使芯片制造成本上升。圖5c中標號501表示字線，標號506表示位線C，標號507表示位線T。為了結(jié)合靜態(tài)隨機存儲器和動態(tài)隨機存儲器的優(yōu)點，最近T.Ohsawa提出了一種基于浮體效應(yīng)工作的單晶體管存儲器單元[TakashiOhsawaetal.,"MemoryDesignUsingOne-TransistorGainCellonSOI",ISSCCDigestofTechnicalPapers,2002,pp.152-153.]。圖5b展示了一個該存儲器單元510的等效電路圖[美國專利US2006/0279985Al,A.Keshavarzi，et,al.]。這種存儲器單元通常由單個金屬氧化物晶體管(M0SFET)在絕緣體上硅(SOISilicon-on-insulator)襯底上形成。通過在其"浮體"(floatingbody)內(nèi)存儲多數(shù)載流子，使晶體管的閾值電壓產(chǎn)生變化。器件505(浮體NMOS)是構(gòu)成存儲器單元510的浮體NM0S晶體管的等效電路。其中p型浮體和NMOS的n型源極及漏極分別組成兩個二極管。當浮體NMOS505導(dǎo)通并處于飽和區(qū)時，在其溝道靠近漏極的一端存在載流子碰撞電離。電離所產(chǎn)生的電荷的一部分會被儲存在浮體中。當正電荷被儲存在浮體內(nèi)時,此浮體NMOS晶體管閾值電壓會比正常情況的低。當所儲存正電荷從浮體內(nèi)釋放出而恢復(fù)到以前的狀態(tài)后,此浮體NMOS晶體管閾值電壓升高到正常的值。通常當晶體管閾值電壓為高時被稱為邏輯"0"，閾值電壓為低時被稱為邏輯"1"。讀取該存儲器單元是通過在其不同電極上加電壓，產(chǎn)生的電流將由感應(yīng)電路，如電流感應(yīng)電路放大從而分辨出該存儲器單元的邏輯狀態(tài)。與傳統(tǒng)的IT-1CDRAM單元和6-TSRAM單元比較，F(xiàn)BC存儲器單元具有更小的單元面積。在讀取時，F(xiàn)BC存儲器單元的單元信息只被部分破壞而無需對其進行頻繁的回寫操作，因此，其隨機存取的速度要高于DRAM并與SRAM接近。FBC存儲器單元有可能成為下一代DRAM和SRAM存儲器單元的替代品。但是，制造FBC存儲器單元通常需要昂貴的SOI襯底(也有的稱為"絕緣膜上形成有硅層的S0I襯底")，而且在"浮體"內(nèi)可以存儲的電荷數(shù)量非常有限，單元的數(shù)據(jù)保持力很弱。另外，F(xiàn)BC存儲器單元對溫度變化非常敏感，工作穩(wěn)定性很差。例如，在較高溫度下，在"浮體"內(nèi)存儲的電荷將很快消失，而寫入速度也比常溫下慢很多。盡管有不少提高其工作性能的方案，如在浮體的背面增加另一個柵極并對其施加負電壓來提高其性能和穩(wěn)定性[日本專利號2002-246571和2003-31693],但即便如此，F(xiàn)BC存儲器單元的結(jié)漏電流很難被減小，因此其數(shù)據(jù)保持力比IT-IC存儲器單元要弱很多[IEDMtech.Dig.2006:FloatingBodyRAMTechnologyanditsScalabilityto32nmNodeandBeyond,T.Shino.]。在以上說明的三種半導(dǎo)體存儲器之中，SRAM具有最高的存取速度和最大的單元面積；1T-1CDRAM具有中等的存取速度和較小的單元面積；FBC存儲器具有最小的單元面積和最簡單的單元結(jié)構(gòu)但其數(shù)據(jù)保持力很弱。
發(fā)明內(nèi)容本發(fā)明要解決的技術(shù)問題是提供一種半導(dǎo)體存儲器器件，它能夠?qū)崿F(xiàn)高速存取，并且單元面積小、數(shù)據(jù)保持力強。為此本發(fā)明還要提供一種半導(dǎo)體存儲器陣列，以及一種選中多個所述半導(dǎo)體存儲器器件中的一個來對其寫入的方法。為解決上述技術(shù)問題，本發(fā)明的半導(dǎo)體存儲器器件包括一個具有第一種摻雜類型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的具有第二種摻雜類型的源區(qū)和漏區(qū)；在所述半導(dǎo)體襯底內(nèi)形成的介于所述源區(qū)和漏區(qū)之間的一個凹陷溝道區(qū)域；在所述凹陷溝道區(qū)域之上形成的覆蓋整個凹陷溝道區(qū)域的第一層絕緣膜；在該第一層絕緣膜之上形成的一個作為電荷存儲節(jié)點的具有導(dǎo)電性的浮柵區(qū)；在所述漏區(qū)和所述浮柵區(qū)之間形成的一個p-n結(jié)二極管；以導(dǎo)電材料形成的用于將所述源區(qū)和所述漏區(qū)與外部電極相連接的源區(qū)的接觸體和漏區(qū)的接觸體；在所述P-n結(jié)二極管與所述漏區(qū)接觸體之間形成的第二層絕緣膜；在所述浮柵區(qū)之上形成并延伸至所述p-n結(jié)二極管部分的第三層絕緣膜；以及，在所述第三層絕緣膜之上形成的控制柵極。所述第一種摻雜類型為P型雜質(zhì)摻雜；所述第二種摻雜類型為n型雜質(zhì)摻雜?；蛘?，所述第一種摻雜類型為n型雜質(zhì)摻雜；所述第二種摻雜類型為p型雜質(zhì)摻雜。本發(fā)明的半導(dǎo)體存儲器陣列，由多個上面所述的半導(dǎo)體存儲器器件、多條字線、多條位線和多條源線組成，其中所述多條字線中的任意一條與多條位線中的任意一條的組合可以選中所述的半導(dǎo)體存儲器器件，所述多條源線中的任意一條與所述半導(dǎo)體存儲器器件中一個的源區(qū)相連接，所述多條字線中的任意一條與所述多個半導(dǎo)體存儲器器件中一個的控制柵極相連接，所述多條位線中的任意一條與所述多個半導(dǎo)體存儲器器件中一個的漏區(qū)相連接。本發(fā)明的選中多個上面所述的半導(dǎo)體存儲器器件中的一個來對其寫入的方法是，所述半導(dǎo)體存儲器器件的源區(qū)與公共源線相連接，其漏區(qū)與多條位線中的任意一條相連接，其控制柵極與多條字線中的任意一條相連接，其浮柵區(qū)儲存電荷，所述浮柵區(qū)通過所述漏區(qū)和控制柵極進行電容耦合，以及一個用于連接所述浮柵區(qū)和所述漏區(qū)的柵控二極管，其所述方法包含以下步驟對多個半導(dǎo)體存儲器器件中的一個寫入第一種邏輯狀態(tài)的步驟對與所述半導(dǎo)體存儲器器件相連接的源線施加第一個電壓；對與所述半導(dǎo)體存儲器器件相連接的字線施加第二個電壓，并對與所述半導(dǎo)體存儲器器件相連接的位線施加第三個電壓，由此在所述半導(dǎo)體存儲器器件的所述柵控二極管內(nèi)產(chǎn)生高電場，然后，在所述半導(dǎo)體存儲器器件的所述浮柵區(qū)內(nèi)的電荷可以通過帶間隧穿和撞擊電離經(jīng)過所述柵控二極管轉(zhuǎn)移到所述半導(dǎo)體存儲器器件的漏區(qū)；對多個半導(dǎo)體存儲器器件中的一個寫入第二種邏輯狀態(tài)的步驟對與所述半導(dǎo)體存儲器器件相連接的源線施加第一個電壓；對與所述半導(dǎo)體存儲器器件相連接的字線施加第四個電壓，并對與所述半導(dǎo)體存儲器器件相連接的位線施加第五個電壓，由此在所述半導(dǎo)體存儲器器件的柵控二極管處于正向偏置狀態(tài)；在所述半導(dǎo)體存儲器器件的漏區(qū)的電荷經(jīng)過所述柵控二極管轉(zhuǎn)移到所述半導(dǎo)體存儲器器件的浮柵區(qū)內(nèi)。所述第一個電壓范圍為-lV到lV;所述第二個電壓為一個負值，其范圍為-lV到-5V;所述第三個電壓為一個正值，其范圍為1V到5V;所述第四個電壓為一個正值，其范圍為1.5V到5V;所述第五個電壓范圍為-lV到IV。本發(fā)明的半導(dǎo)體存儲器器件所具有的有益效果是減小了存儲器單元所占用的面積，從而可以在相同面積的硅襯底上制造更多的存儲器單元。現(xiàn)有最小的DRAM單元采用1T-1C結(jié)構(gòu)，至少需要6F2的單元面積(比如橫向長3F、縱向長2F)，而本發(fā)明中的存儲器單元可以達到4^的單元面積(比如橫向長2F、縱向長2F)。即使用比較寬松的制造標準，采用本發(fā)明后存儲器單元也可以達到5F2的單元面積(比如橫向長2.5F、縱向長2F)。提升了存取速度(或稱讀寫速度)，本發(fā)明中的存儲器器件存取速度要高于1T-1C結(jié)構(gòu)的DRAM單元和FBC存儲器單元。在讀操作時，1T-lC結(jié)構(gòu)的DRAM單元一般需要20ns，其中包括10ns感應(yīng)時間來判斷其邏輯狀態(tài)，以及所必需的10ns回寫操作。而其寫操作時，晶體管處于有邊際效應(yīng)的源跟蹤模式(source-followermode)下，寫入時間需要10ns左右。FBC存儲器單元的寫操作是基于載流子碰撞電離的機理。碰撞電離的效率一般是非常有限的，所以通常需要大于10ns的時間來寫入數(shù)據(jù)。而在讀操作時，F(xiàn)BC存儲器單元的漏極電壓(V^)通常很低(比如0.2V)，以避免讀操作時產(chǎn)生碰撞電離對數(shù)據(jù)產(chǎn)生的誤寫入。這就導(dǎo)致讀操作時位線電壓變化減慢進而導(dǎo)致所需感應(yīng)時間變長。通常FBC存儲器單元的感應(yīng)時間在10ns左右。采用本發(fā)明后，存儲器單元的寫入操作同時應(yīng)用了載流子隧穿和碰撞電離兩種機理，其寫入時間可以在5ns以下。而其讀操作時的漏極電壓(V^)可以在1V左右，從而縮短了感應(yīng)位線電壓變化的時間。其讀操作所需的時間通常在5ns以下?？梢钥吹剑捎帽景l(fā)明后，存儲器單元在讀和寫操作的速度方面都比現(xiàn)有的1T-1C結(jié)構(gòu)的DRAM和FBC存儲器單元快。.制造成本下降。首先，本發(fā)明的半導(dǎo)體存儲器器件可以直接在硅襯底制造，而不需要昂貴的S0I硅片；其次，本發(fā)明的半導(dǎo)體存儲器器件的制造工藝與現(xiàn)有的工藝相比，掩膜和工序數(shù)量都相應(yīng)減少。下面結(jié)合附圖與具體實施方式對本發(fā)明作進一步詳細的說明圖1是本發(fā)明的半導(dǎo)體存儲器器件的一個實施的剖面圖2a至圖2c是幾種圖1所示的半導(dǎo)體存儲器器件的等效電路；圖3a和圖3b分別是已寫入0或1的圖l所示的半導(dǎo)體存儲器器件中的浮柵電荷分布示意圖;圖4是圖1所示的半導(dǎo)體存儲器器件存儲1或0時的不同傳輸曲線；圖5a至圖5c是現(xiàn)有的3種存儲器單元示意圖6是由圖1所示的一個半導(dǎo)體存儲器器件構(gòu)成的存儲器單元實施例示意圖7是由圖6所示的相鄰兩個存儲器單元構(gòu)成的存儲器單元實施例示意圖8是由多個圖6所示的存儲器單元構(gòu)成的存儲陣列示意圖9至圖19是制造圖8所示的存儲陣列的一個實施例工藝流程圖。具體實施例方式圖1是本發(fā)明所公開的半導(dǎo)體存儲器器件的一個實施例，它是沿該器件溝道長度方向的剖面圖。在以下的敘述中所述的半導(dǎo)體存儲器器件被稱為FJG(floatingjunctiongate)器件。FJG器件10通常在一個半導(dǎo)體襯底或摻雜的阱101內(nèi)形成,所述半導(dǎo)體襯底或摻雜的阱一般被低濃度n型或p型雜質(zhì)摻雜過，如摻雜濃度低于2E18cnT3。所述半導(dǎo)體襯底為單晶硅或絕緣體上硅。源區(qū)103和漏區(qū)102通常相對襯底或阱101的摻雜屬性反向摻雜。凹陷溝道區(qū)域106通常凹陷在襯底或阱101內(nèi)，其目的是延長凹陷溝道區(qū)域106的長度，且凹陷溝道區(qū)域106介于源區(qū)103和漏區(qū)102之間。源區(qū)103作為一個MOSFET的源極可以與外部電極109直接或通過一個接觸體104連接。漏區(qū)102作為一個MOSFET的漏極可以與外部電極110直接或通過一個接觸體105連接。當所述FJG器件10開啟時，電流會通過凹陷溝道區(qū)域106在漏區(qū)102和源區(qū)103之間流動(參見圖1中源區(qū)和漏區(qū)位置處的雙向箭頭所示)。在所述凹陷溝道區(qū)域106之上形成有覆蓋整個凹陷溝道區(qū)域106的第一層絕緣膜112。在該第一層絕緣膜112之上形成的一個作為電荷存儲節(jié)點的具有導(dǎo)電性的浮柵區(qū)107。所述源區(qū)103和漏區(qū)102是凹陷在所述半導(dǎo)體襯底或摻雜的阱101之內(nèi)，其深度范圍為10-300納米。.所述凹陷溝道區(qū)域106的深度范圍為50-400納米，所述凹陷溝道區(qū)域106的寬度范圍為20-500納米。浮柵區(qū)107可以作為一個M0SFET的浮動?xùn)艠O，通過對它施加不同大小的電壓，可以控制流過凹陷溝道區(qū)域106的電流密度。浮柵區(qū)107通常與漏區(qū)102的摻雜屬性相反，例如，浮柵區(qū)107是由p型摻雜的多晶硅形成，而漏區(qū)102則是n型摻雜的。浮柵區(qū)107中的雜質(zhì)會擴散并形成擴散區(qū)域116,而漏區(qū)102中的雜質(zhì)也會擴散，最后由兩者擴散的雜質(zhì)形成了一個p-n結(jié)二極管。9區(qū)域115介于漏區(qū)102和擴散區(qū)域116之間，具有相對較低的雜質(zhì)濃度。由此，低雜質(zhì)濃度的區(qū)域115和第一層絕緣膜112、擴散區(qū)域116共同形成了一個p-i-n二極管。第二層絕緣膜113通過淀積形成于P-n二極管或p-i-n二極管的側(cè)面，即位于p-n二極管或p-i-n二極管與漏區(qū)接觸體105之間。所述p-n結(jié)二極管(或p-i-n二極管)、第二層絕緣膜113和漏區(qū)接觸體105構(gòu)成了一個以所述漏區(qū)接觸體105作為柵極的柵控二極管。在對所述FJG器件10加上適當?shù)碾妷汉螅梢孕纬梢粋€電流通路108，電荷會通過此電流通路108進入或?qū)С龈艆^(qū)107。簡而言之，該M0SFET的浮柵區(qū)107可以通過電流通路108被充電或放電。由于浮柵區(qū)107也是該"浮動結(jié)"的一部分，因此圖1所示的半導(dǎo)體存儲器器件被稱為FJG器件。所述柵控二極管的陽極與所述浮柵區(qū)107相連接；所述柵控二極管的陰極與所述漏區(qū)102相連接。或者，所述柵控二極管的陰極與所述浮柵區(qū)107相連接；所述柵控二極管的陽極與所述漏區(qū)102相連接。通過所述柵控二極管對所述浮柵區(qū)107進行充電或放電以此改變儲存在所述浮柵區(qū)107內(nèi)的電荷數(shù)量，此電荷數(shù)量決定了所述半導(dǎo)體存儲器器件的邏輯狀態(tài)。第三層絕緣膜114形成在所述浮柵區(qū)107之上，并延伸至所述p-n結(jié)二極管(或p-i-n二極管)部分。在所述第三層絕緣膜114之上形成控制柵極132。所述第一層絕緣膜112、第二層絕緣膜113和第三層絕緣膜114是由二氧化硅、氮化硅、氮氧化硅或者高介電系數(shù)的絕緣材料而形成，其厚度范圍為30-100埃。所述控制柵極132部分覆蓋了所述p-n結(jié)二極管；或者，所述控制柵極132也可以不覆蓋所述p-n結(jié)二極管。控制柵極132由導(dǎo)電材料形成，可以直接與外部電極111連接。加在控制柵極132上的電壓可以通過電容耦合效應(yīng)作用于浮柵區(qū)107上。為了進一步詳細地描述本發(fā)明所公開的FJG器件10的結(jié)構(gòu)和功能，圖2a-c展示了所述FJG器件10的等效電路圖。如圖2a-c所示，所述FJG器件10由一個包含一個浮柵區(qū)MOSFET216和一個包含一個MOS柵極的二極管215所組成。其中浮柵區(qū)MOSFET216具有一個源極209、漏極210和一個控制柵極211。浮柵區(qū)213與二極管215相連接。與傳統(tǒng)二極管相比，二極管215多了一個MOS柵極，此M0S柵極可以與漏極210(參見圖2a、b)或控制柵極211(參見圖2c)相連，形成柵控二極管。在本發(fā)明的一個實施例中，浮柵區(qū)213與二極管215的陽極連接。通過對控制柵極2U、漏極210和源極209施加適當?shù)碾妷?，浮柵區(qū)213可以被充電或放電，導(dǎo)致浮柵區(qū)213內(nèi)的電荷數(shù)量發(fā)生變化。這樣，浮柵區(qū)MOSFET216的閾值電壓會隨之發(fā)生變化。圖2a-c中例舉了3種FJG器件10的等效電路。在圖2a中的控制柵極211延伸到二極管215的柵極對應(yīng)的p-n結(jié)二極管區(qū)域的一部分。而圖2b中的控制柵極211并沒有延伸到對應(yīng)的p-n結(jié)二極管區(qū)域。圖2c中的控制柵極211則完全覆蓋了二極管215的一個側(cè)面。以下說明對FJG器件10進行讀寫操作的原理。圖3a、b分別舉例表示了一個具有邏輯狀態(tài)"0"和"1"的FJG器件10。在圖3a中，負電荷被儲存在浮柵區(qū)107內(nèi)，此時該FJG器件10的邏輯狀態(tài)為"0";圖3b則表示一個具有邏輯狀態(tài)"1"的FJG器件IO，其中浮柵區(qū)107儲存正電荷，其電壓(如l.OV)要比具有邏輯狀態(tài)"0"的FJG器件10的浮柵區(qū)107電壓(如OV)高。如上所述，在圖3中，當FJG器件10的浮柵區(qū)107儲存負電荷時邏輯狀態(tài)為"0"，當FJG器件10的浮柵區(qū)107存儲正電荷時邏輯狀態(tài)為"1"。在另一種情況下，當FJG器件10中的浮柵區(qū)107存儲相同極性但不同數(shù)量的電荷時，同樣也可以代表該存儲器器件的不同邏輯狀態(tài)。例如，一個FJG器件10的浮柵區(qū)107儲存比較多的正電荷可以代表該存儲器器件具有邏輯"l"的狀態(tài)；而當該FJG器件10的浮柵區(qū)107儲存較少的正電荷時則表示該存儲器器件具有邏輯"O"的狀態(tài)。另一方面，當一個FJG器件10的浮柵區(qū)107儲存較少的負電荷表示該存儲器器件具有邏輯狀態(tài)"1";而當該FJG器件10的浮柵區(qū)107儲存較多的負電荷時則表示該存儲器器件具有邏輯狀態(tài)"0"。根據(jù)電荷平衡原理，浮柵區(qū)107存儲的電荷數(shù)量與其電壓(F/g)有如下關(guān)系-e/g=c/g(r/g-^)+-&)+Crf-^)+CM-^)等式變化后可以得到r/g,+c/g.rcg《《+Crf、)/(c/g《+cd+。其中C/g、C5、Cd、C^分別代表控制柵極、源極、漏極及襯底與浮柵區(qū)之間的電容。K、rrf、Kb分別代表源極、漏極及襯底的電壓。通過以上等式計算，可以看出浮柵區(qū)電壓^7g受到存儲在浮柵區(qū)107中的電荷數(shù)量g^和控制柵極電壓F《的影響。同時，當浮柵區(qū)電壓高于閾值電壓(F/g>C時，該MOSFET的溝道將被開啟。這說明一個具有邏輯狀態(tài)"l"，也就是具有較低閾值電壓FJG器件IO,在讀取時對其施加適當?shù)碾妷?，可以通過對控制柵極加給定大小的電壓而使其被開啟。反而言之，一個具有邏輯狀態(tài)"O"，也就是具有較高閾值電壓的FJG器件10在被讀取時卻不能夠在施加相同的給定電壓的條件下使其被開啟。圖4a和b分別用線性和對數(shù)圖表例舉了一個FJG器件10的傳輸特性。其中x軸406代表控制柵極電壓Vc。，y軸405表示漏極-源極電流lM。曲線402表示一個具有邏輯狀態(tài)"0"的FJG器件10的傳輸特性；曲線401則表示一個具有邏輯狀態(tài)"1"的FJG器件10的傳輸特性。由于不同邏輯狀態(tài)的存儲器器件具有不同大小的閾值電壓，其漏極-源極電流Ls在相同的電壓條件下具有不同的值。例如，在由直線407所示的相同的控制柵極電壓V^處，具有邏輯狀態(tài)"1"的存儲器器件相對應(yīng)的漏極-源極電流Ks值(點403)約為20WV;而具有邏輯狀態(tài)"0"的存儲器器件相對于的漏極-源極電流I^值(點404)約為1M。兩者差約為19WV，這個差值可以用適當?shù)母袘?yīng)方法在數(shù)納秒之內(nèi)被區(qū)分出來，由此一個FJG器件10的邏輯狀態(tài)就被分辨出來。圖6表示一個根據(jù)本發(fā)明應(yīng)用實例，由FJG器件603所組成的一個存儲器單元600。一條字線(WL)601連接該FJG器件603的控制柵極211，一條位線(BL)602連接該FJG器件603的漏極210，F(xiàn)JG器件603的源極209與節(jié)點604連接，用于連接到一條源線(SL)。該FJG器件603可以是圖2中所示器件中的任意一種。存儲器單元600的工作電壓設(shè)置如表一所示，其中給出了一個存儲器單元600在讀、寫、掛起操作中的電壓設(shè)置的例子。例如，通過設(shè)置字線601電壓到2.5V，位線602電壓到0V，位于浮柵區(qū)213和漏極210之間的二極管215被正向偏置，此時電流從浮柵區(qū)213流向漏極210引起浮柵區(qū)213電壓下降。這樣，此FJG器件603的閾值電壓會升高，或者說邏輯狀態(tài)"0"被存入了存儲器單元600。另一方面，當字線601電壓被設(shè)置為-2.8V，位線602電壓被設(shè)置為1.8V時，二極管215將被反向偏置。電流從漏極210流向浮柵區(qū)213引起浮柵區(qū)213電壓上升，從而導(dǎo)致該FJG器件603的閾值電壓下降，或者說邏輯狀態(tài)"1"被存入存儲器單元600。一般情況下，傳統(tǒng)的p-n結(jié)二極管在反向偏置時的電流非常小，在FJG器件中為p-n結(jié)二極管的側(cè)面增加了一個MOS柵極而組成柵控二極管，用于增大其反向偏置時的電流。通過在其柵極施加適當?shù)碾妷?，這樣的MOS柵控二極管的反向偏置電流可以得到很大的增強，如在-1.8V的反向偏置電壓下達到1M/Mffl的反向偏置電流。由此實現(xiàn)對存儲器單元600在數(shù)納秒之內(nèi)寫入邏輯狀態(tài)"1"的操作。表一<table>tableseeoriginaldocumentpage12</column></row><table>表一中還例舉了讀取一個存儲器單元600所需的電壓設(shè)定。例如，設(shè)定位線602電壓為l.OV，源線電壓為0V，字線601電壓為2.5V。根據(jù)所具有的不同邏輯狀態(tài)，通過該FJG器件603的電流強度也不同。由于具有邏輯狀態(tài)"1"的FJG器件603的閾值電壓比具有邏輯狀態(tài)"0"的FJG器件603的閾值電壓低，通過前者的電流強度就比較大。有很多方法可以感應(yīng)這種電流強度大小，從而分辨出存儲器單元600的邏輯狀態(tài)。比如使用一個電流比較器就可以區(qū)分電流強度大小由此判斷存儲器單元600的邏輯狀態(tài)。表一還例舉了一個存儲器單元600在掛起狀態(tài)下的電壓設(shè)定。例如，將字線601電壓降為0V,存儲器單元600將被關(guān)閉。同時，在其位線602施加一個高于寫入邏輯狀態(tài)"0"時的電壓，如0.5V，可以保持浮柵區(qū)213中的電荷數(shù)量。作為一個存儲器單元，足夠長的數(shù)據(jù)保持時間是一個非常重要的指標。數(shù)據(jù)保持時間表示一個存儲器單元最長可以保持其邏輯狀態(tài)的時間。通常在一個存儲器單元丟失其邏輯狀態(tài)前要對其進行刷新或回寫的操作。一個標準的1T-1CDRAM單元的數(shù)據(jù)保持時間大約為10秒，而一個FBC存儲器單元通常只能保持約100毫秒的數(shù)據(jù)。對于存儲器單元600而言，其數(shù)據(jù)保持時間最長可以達到10秒。存儲器單元600相對長的數(shù)據(jù)保持時間得益于其二極管極小的漏電流，如低于1E-7A/cm2。這意味著一個100納米寬50納米高的二極管的反向漏電流約為5E-18A。假設(shè)浮柵區(qū)電容為0.25fF，信號區(qū)間為0.2V，數(shù)據(jù)在該存儲器單元600可以保持10秒。如果縮小二極管的尺寸，其反向漏電流還會減小，進一步提高存儲器單元600的數(shù)據(jù)保持能力。由此可見，存儲器單元600的數(shù)據(jù)保持能力和標準1T-1CDRAM單元不相上下。圖7表示一種雙存儲器單元800的結(jié)構(gòu)的例子，它可以存儲兩位的數(shù)據(jù)。該雙存儲器單元800由兩個FJG器件603a、603b所組成，它們的源極206a和206b都與源線(SL)610連接，它們的漏極210a和210b則與位線(BL)602連接。圖中標號601a為字線a,標號211a、211b為控制柵極。另外，圖8例舉了一個由多個FJG器件10所組成的存儲器單元陣列。在圖8中，源線SL與FJG器件10的源極相連；在多條字線601a601d中，其中任意一條與多個FJG器件10中的一個的控制柵極相連接。多條位線602a602e中，其中任意一條與多個FJG器件10中的一個的漏極相連接。多條位線602a602e任何一條與多條字線601a601d任何一條的組合可以選中一個獨立的FJG器件10。比如，如要選中一個FJG器件10da，則需要激活字線601d、位線602a和源線610b。字線601d可以由字線地址解碼器901選中；位線602a可以由一個位線選擇控制模塊902選中，該模塊一般包括一個地址解碼器，一個多路選擇器和一組感應(yīng)放大器。同時，源線610b可以與公共源線(Co咖onSL)或一個源線選擇控制模塊連接。圖中標號610a為源線。本發(fā)明所公開的FJG器件可以通過很多方法制造圖919描述了制造一個由FJG器件所組成的陣列的工序，該FJG器件由一個凹陷溝道區(qū)域、一個柵控p-n結(jié)二極管、一個浮柵區(qū)、一個低于原始晶圓表面的源區(qū)和一個漏區(qū)所組成。盡管這些圖并不是完全準確反映出實際的尺寸，它們還是完整的反映了區(qū)域和組成元件之間的相互位置，特別是組成元件之間的上下和相鄰關(guān)系。圖9a9c描述了起始的一些工序流程。圖9a表示在對目標區(qū)域的淺隔離溝槽(STI)進行化學(xué)機械拋光之后所得到的俯視圖；圖9b表示沿著有源區(qū)4在I-I之間的區(qū)域的剖面圖；圖9c表示與有源區(qū)4垂直的沿II-II方向的剖面圖。在硅襯底1上，通過淺隔離溝槽工序可以形成有源區(qū)4。在有源區(qū)4上，依次是緩沖層15和氮化硅層9。緩沖層15可以減小氮化硅和硅襯底之間的應(yīng)力對襯底的影響，它可以是幾納米厚的熱生長的氧化硅材料。相鄰的有源區(qū)由淺隔離溝槽和絕緣層14分隔開。絕緣層14可以是用高密度等離子體(HDP)淀積的氧化硅或者含氧化硅成分的旋涂玻璃材料。在圖9c中，相鄰的有源區(qū)間距通常是l個特征尺寸(F)，而淺隔離溝槽的深度通常在250納米左右。接下來，可以淀積硬模層并執(zhí)行光刻工序。俯視圖10c中所示的虛線框16表示這一步所用的掩膜上的圖形形狀。該圖形在光刻后被打開，接下來的干法刻蝕可以通過刻蝕虛線框16范圍內(nèi)的材料來將形狀轉(zhuǎn)移到硬模層。圖10a是沿著圖10c中剖線I一I的剖面圖；圖10b則是沿著圖10c中剖線II一II的剖面圖。如圖所示，用干法刻蝕可以形成溝槽21。其具體形成的過程是首先有選擇性地刻蝕氮化硅層9而盡量保持絕緣層14的原狀；接著可以刻穿緩沖層14;最后有選擇地刻蝕硅材料從而形成圖10a、10b中所示溝道21。為了調(diào)整FJG器件中MOSFET的閾值電壓，在溝道21形成后可以進行離子注入。之后，柵介質(zhì)(第一層絕緣膜)可被淀積或生長在溝道21上。圖lla和llb表示之后形成第一部分結(jié)型浮柵(浮柵區(qū))的各道工序。圖lla是在浮柵區(qū)107(導(dǎo)體)被淀積并被回刻之后沿著溝道長度方向的剖面圖。浮柵區(qū)回刻的過程可以通過同向性干法刻蝕來實現(xiàn)。回刻后浮柵區(qū)107的頂部通常不高于硅襯底的原始表面；其構(gòu)成材料可以是P型攙雜的多晶硅、鎢、氮化鈦、或者合金材料制成。圖lib是在浮柵區(qū)107被淀積并被回刻之后沿著溝道寬度方向的剖面圖。從圖lib中可以看到，由于在回刻之后浮柵區(qū)107被限制于溝槽21中，它與相鄰的溝槽中的浮柵區(qū)107是不相連的。浮柵區(qū)107是結(jié)型浮動?xùn)艠O的第一部分。圖12a和12b中描述了之后形成第二部分結(jié)型浮動?xùn)艠O的工序。圖12a表示沿有源區(qū)4內(nèi)的剖面圖。在形成第一部分結(jié)型浮柵之后，頂部的第一層絕緣膜112和一部分絕緣層14可以由濕法刻蝕刻去。濕法刻蝕的材料通常是含氫氟酸的液體，對氧化硅有選擇性。用氫氟酸刻氧化硅時，硅襯底將保持原狀。在頂部的第一層絕緣膜112被刻掉之后，一層很薄的表面介質(zhì)層117可以被淀積。由于介質(zhì)層117通常非常薄(如小于5埃米)，圖中只是用標號117指向相鄰層的界面。比如，圖12a、12b中在第二部分的結(jié)型浮柵18和浮柵區(qū)107之間示出了界面(介質(zhì)層117)，以及第二部分的結(jié)型浮柵18和有源區(qū)之間也示出了界面(介質(zhì)層117)。14根據(jù)需要，所述界面的材料及厚度可以做適當?shù)淖兓?。比如，當這個界面被用來阻擋硼原子的擴散時，可以選用幾埃米的氮化硅做界面。如此薄的界面通常不會遲滯對結(jié)型浮柵的充放電速度。在形成介質(zhì)層117后，一層導(dǎo)體可以被淀積。通過同向性刻蝕，第二部分的結(jié)型浮柵18也可以被形成。圖12b表示在第二部分結(jié)型浮柵形成后沿溝道寬度方向的剖面圖。圖中第二部分結(jié)型浮柵18可以由硼參雜的p型多晶硅構(gòu)成。這里選用幾埃厚的氮化硅介質(zhì)層117可以有效地阻止硼從第二部分結(jié)型浮柵18向有源區(qū)的擴散。圖13a和13b表示隨后在組成控制柵極導(dǎo)體的材料淀積之后的形狀。圖13a表示沿溝道長度方向的剖面圖。在圖12a、12b中所示的第二部分結(jié)型浮柵18形成之后，可以用濕法刻蝕刻掉幾納米絕緣材料14。接著氮化硅9可以由濕法刻蝕去掉。通常氮化硅可以由熱磷酸來刻蝕。用濕法刻蝕來去掉緩沖層15，并同時刻蝕掉幾納米的絕緣材料14。之后可以依次淀積第三層絕緣膜114和字線的導(dǎo)體層。字線的導(dǎo)體層可以是由控制柵極132、導(dǎo)體層120和絕緣層121三層材料組成的復(fù)合層?？刂茤艠O132和導(dǎo)體層120可以是摻雜多晶硅、金屬或合金，而絕緣層121可以是電絕緣材料比如氮化硅以便和以后工序中的位線隔離。圖13b表示沿溝道寬度方向的剖面圖。如圖所示，第三層絕緣膜114位于字線的控制柵極132和第二部分結(jié)型浮柵18之間。圖14a至14c表示隨后字線以及字線邊墻形成之后的圖形。圖14a表示當字線形成之后的俯視圖。由于形成字線的一系列干法刻蝕是業(yè)界所熟知的傳統(tǒng)技術(shù)，這里只對其做簡單介紹。首先用光刻把掩膜中字線的圖形轉(zhuǎn)移到硬膜層及絕緣層121中。去掉光刻膠之后，可以用干法刻蝕繼續(xù)把字線圖形轉(zhuǎn)移到導(dǎo)體層120和控制柵極132中，并停止在第三層絕緣膜114上。不同于傳統(tǒng)技術(shù)的是，圖14a在線條2(字線)和線條16(來自凹陷溝道掩膜)的邊際標之間有一個位置偏置151。引入這個位置偏置151是為了能在以后的工序中自對準地形成pn結(jié)。位置偏置151的偏置量一般介于5納米和60納米之間。圖14b表示沿著圖14a中剖線Ill—Ill的剖面圖。如圖所示,字線和字線邊墻123已經(jīng)形成。因為字線邊墻123是用來隔離字線和位線的，所以一般它是絕緣體，如氮化硅或氧化硅。字線的寬度以及和相鄰的字線間距一般都在l個特征尺寸(1F)左右。圖15a和15b分別表示源線硬膜層在圖形轉(zhuǎn)移之后的剖面圖和俯視圖。圖15a表示沿著圖15b所示剖線III一III的剖面圖。在圖14b中的字線邊墻123形成之后，一絕緣層122可以被淀積并由CMP磨平。如圖15a所示，絕緣層122己被磨平，其頂部和絕緣層121頂部處于同一水平。接下來，兩層硬膜層124、129可以被淀積在已有的結(jié)構(gòu)上。接著，應(yīng)用光刻和干法刻蝕技術(shù)，源線的圖形可以被轉(zhuǎn)移到硬膜層129中。源線的圖形示例即俯視圖15b中15標示的線條8?？梢钥吹剑淳€8的中心位于相鄰兩條字線2的間隙的正中央。源線8的寬度一般是2個特征尺寸(2F)，這使源線8可以同時覆蓋相鄰的兩條字線2各一部分。接下來，通過干法刻蝕，硬膜層129的源線8圖形可以轉(zhuǎn)移到硬膜層124中。接著通過濕法或干法刻蝕技術(shù)可以刻蝕掉絕緣層122。進一步的同向性干法刻蝕可以刻蝕掉底部的字線邊墻材料123并將一部分硅襯底和一部分結(jié)型浮柵刻去。這些工序后形成的器件剖面圖己在圖16中示出。圖17a和17b表示當源線3、源線的絕緣頂層127、源區(qū)103和源線邊墻118形成后的圖形。圖17a是沿圖17b所示剖線III一ni的剖面圖。圖17b是這些工序之后的俯視圖。為了將源線3和源區(qū)的接觸體104和結(jié)型浮柵18分離，源線邊墻118被淀積在圖17a中所示的結(jié)構(gòu)上。在異向性干法刻蝕后，源線邊墻118形成。隨后的離子注入工序可以形成FJG器件的源區(qū)103。接下來源線導(dǎo)體可以被淀積并接著被同向刻蝕以形成源線3。如圖17a所示，在源線3被同向性刻蝕后，其頂部低于絕緣層121的頂部。源線3的材料可以是重攙雜的多晶硅或金屬。源線的較低部分和FJG器件的源區(qū)接觸，在功能上可以說是源線3與FJG器件的源區(qū)103的接觸體104。在源線3形成之后，可以淀積一絕緣層127以覆蓋源線。在對絕緣層127同向刻蝕后，其頂部要低于硬膜層124的頂部。俯視圖17b中分別示出了字線2、源線3、有源區(qū)線條4、和源區(qū)接觸體104的在源線形成后的布局?？梢钥吹?，源線3位于相鄰的兩條字線2的間隙中并平行于字線2。源線3和有源區(qū)通過源區(qū)接觸體104連接。圖18表示FJG器件在漏區(qū)刻蝕之后的剖面圖。在圖17a所示的源線的絕緣層127形成之后，硬膜層124已經(jīng)暴露從而可以被濕法刻蝕有選擇地刻蝕掉。接下來絕緣層122也可以通過濕法刻蝕被有選擇地刻去。之后，異向性干法刻蝕可以將一部分硅襯底刻去以形成FJG器件特有的漏區(qū)102。接下來可以對漏區(qū)102進行離子注入。FJG器件的漏區(qū)一般比初始的硅表面低160納米。圖19a到19c表示當位線形成之后的圖形。圖19a表示當?shù)诙咏^緣膜113、漏區(qū)102、漏區(qū)的接觸體105及位線5形成后的沿溝道長度方向的剖面圖。在圖18中所示的漏區(qū)102形成后，第二層絕緣膜113可以被淀積。通過異向性刻蝕可以將第二層絕緣膜113底部刻去。接著，漏區(qū)的接觸體105(即位線接觸體)可以通過與形成源區(qū)的接觸體104(即字線接觸體)相似的工序來形成。位線5則可以由淀積位線層、光刻和干法刻蝕三步形成。圖19b表示位線形成之后的俯視圖。圖19c表示沿圖19b中所示剖線IV—IV的剖面圖。從圖19b和19c中可以看出，位線5垂直于字線2并通過接觸體105和有源區(qū)4相連接。這里漏區(qū)102可以由離子注入來摻雜或通過接觸105體的雜質(zhì)擴散來摻雜。權(quán)利要求1、一種半導(dǎo)體存儲器器件，包括一個具有第一種摻雜類型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的具有第二種摻雜類型的源區(qū)和漏區(qū)；其特征在于還包括，在所述半導(dǎo)體襯底內(nèi)形成的介于所述源區(qū)和漏區(qū)之間的一個凹陷溝道區(qū)域；在所述凹陷溝道區(qū)域之上形成的覆蓋整個凹陷溝道區(qū)域的第一層絕緣膜；在該第一層絕緣膜之上形成的一個作為電荷存儲節(jié)點的具有導(dǎo)電性的浮柵區(qū)；在所述漏區(qū)和所述浮柵區(qū)之間形成的一個p-n結(jié)二極管；以導(dǎo)電材料形成的用于將所述源區(qū)和所述漏區(qū)與外部電極相連接的源區(qū)的接觸體和漏區(qū)的接觸體；在所述p-n結(jié)二極管與所述漏區(qū)的接觸體之間形成的第二層絕緣膜；在所述浮柵區(qū)之上形成并延伸至所述p-n結(jié)二極管部分的第三層絕緣膜；以及在所述第三層絕緣膜之上形成的控制柵極。2、如權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述源區(qū)和漏區(qū)是凹陷在所述半導(dǎo)體襯底之內(nèi)，其深度范圍為10-300納米。3、如權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述第一層、第二層和第三層絕緣膜是由二氧化硅、氮化硅、氮氧化硅或者高介電常數(shù)的絕緣材料而形成，其厚度范圍為30-100埃。4、如權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述凹陷溝道區(qū)域的深度范圍為50-400納米，寬度范圍為20-500納米。5、如權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述浮柵區(qū)是由多晶硅、鴿、氮化鈦或者合金材料所形成。6、如權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述半導(dǎo)體襯底為單晶硅或絕緣體上硅。7、如權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述p-n結(jié)二極管、第二層絕緣膜和漏區(qū)的接觸體構(gòu)成了一個以所述漏區(qū)接觸體作為柵極的柵控二極管。8、如權(quán)利要求7所述的半導(dǎo)體存儲器器件，其特征在于，所述柵控二極管的陽極與所述浮柵區(qū)相連接；所述柵控二極管的陰極與所述漏區(qū)相連接。.9、如權(quán)利要求7所述的半導(dǎo)體存儲器器件，其特征在于，所述柵控二極管的陰極與所述浮柵區(qū)相連接；所述柵控二極管的陽極與所述漏區(qū)相連接。10、如權(quán)利要求7所述的半導(dǎo)體存儲器器件，其特征在于，通過所述柵控二極管對所述浮柵區(qū)進行充電或放電以此改變儲存在所述浮柵區(qū)內(nèi)的電荷數(shù)量，此電荷數(shù)量決定了所述半導(dǎo)體存儲器器件的邏輯狀態(tài)。11、如權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述第一種摻雜類型為p型雜質(zhì)摻雜；所述第二種摻雜類型為n型雜質(zhì)摻雜。12、如權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述第一種摻雜類型為n型雜質(zhì)摻雜；所述第二種摻雜類型為P型雜質(zhì)摻雜。13、如權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述控制柵極部分覆蓋了所述p-n結(jié)二極管。14、如權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述控制柵極不覆蓋所述p-n結(jié)二極管。15、一種半導(dǎo)體存儲器陣列，其特征在于，由多個權(quán)利要求l所述的半導(dǎo)體存儲器器件、多條字線、多條位線和多條源線組成，其中所述多條字線中的任意一條與多條位線中的任意一條的組合可以選中所述的半導(dǎo)體存儲器器件，所述多條源線中的任意一條與所述多個半導(dǎo)體存儲器器件中一個的源區(qū)相連接，所述多條字線中的任意一條與所述多個半導(dǎo)體存儲器器件中一個的控制柵極相連接，所述多條位線中的任意一條與所述多個半導(dǎo)體存儲器器件中一個的漏區(qū)相連接。16、一種選中多個如權(quán)利要求l所述半導(dǎo)體存儲器器件中的一個來對其寫入的方法，其特征在于，所述半導(dǎo)體存儲器器件的源區(qū)與多條源線中的任意一條相連接，其漏區(qū)與多條位線中的任意一條相連接，其控制柵極與多條字線中的任意一條相連接，其浮柵區(qū)儲存電荷，所述浮柵區(qū)通過所述漏區(qū)和控制柵極進行電容耦合，以及一個用于連接所述浮柵區(qū)和所述漏區(qū)的柵控二極管，其所述寫入方法包含以下步驟對多個半導(dǎo)體存儲器器件中的一個寫入第一種邏輯狀態(tài)的步驟對與所述半導(dǎo)體存儲器器件相連接的源線施加第一個電壓；對與所述半導(dǎo)體存儲器器件相連接的字線施加第二個電壓，并對與所述半導(dǎo)體存儲器器件相連接的位線施加第三個電壓，由此在所述半導(dǎo)體存儲器器件的所述柵控二極管內(nèi)產(chǎn)生高電場，然后，在所述半導(dǎo)體存儲器器件的所述浮柵區(qū)內(nèi)的電荷可以通過帶間隧穿和撞擊電離經(jīng)過所述柵控二極管轉(zhuǎn)移到所述半導(dǎo)體存儲器器件的漏區(qū)；對多個半導(dǎo)體存儲器器件中的一個寫入第二種邏輯狀態(tài)的步驟對與所述半導(dǎo)體存儲器器件相連接的源線施加第一個電壓；對與所述半導(dǎo)體存儲器器件相連接的字線施加第四個電壓，并對與所述半導(dǎo)體存儲器器件相連接的位線施加第五個電壓，由此使所述半導(dǎo)體存儲器器件的柵控二極管處于正向偏置狀態(tài)；在所述半導(dǎo)體存儲器器件的漏區(qū)的電荷經(jīng)過所述柵控二極管轉(zhuǎn)移到所述半導(dǎo)體存儲器器件的浮柵區(qū)內(nèi)。17、如權(quán)利要求16所述的方法，其特征在于，所述第一個電壓范圍為-lV到IV;所述第二個電壓為一個負值，其范圍為-1V到-5V;所述第三個電壓為一個正值，其范圍為1V到5V;所述第四個電壓為一個正值，其范圍為1.5V到5V;所述第五個電壓范圍為-1V到IV。全文摘要本發(fā)明公開了一種半導(dǎo)體器件，它包括一個源極、一個漏極、一個浮柵區(qū)、一個控制柵極、一個凹陷溝道區(qū)域以及一個用于連接浮柵區(qū)和漏極的柵控p-n結(jié)二極管。所述半導(dǎo)體器件的浮柵區(qū)用于存儲電荷，它可以通過柵控p-n結(jié)二極管充電或放電。本發(fā)明還公開了一種由多個所述的半導(dǎo)體存儲器器件、多條字線、多條位線和多條源線組成的半導(dǎo)體存儲器陣列；以及一種選中多個述半導(dǎo)體存儲器器件中的一個來對其寫入的方法。本發(fā)明能夠?qū)崿F(xiàn)高速存取，并且單元面積小、數(shù)據(jù)保持力強。文檔編號H01L27/105GK101494222SQ200810043070公開日2009年7月29日申請日期2008年1月23日優(yōu)先權(quán)日2008年1月23日發(fā)明者王鵬飛,軼龔申請人:王鵬飛;龔軼