專利名稱：Soi裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明大體上系關(guān)于絕緣體上半導(dǎo)體(semiconductor on insulator; SOI)裝置，以及制造此種裝置的方法，且尤系關(guān)于SOI裝置，以及用 于制造包含用于解耦合電容器的放電路徑之SOI裝置的方法。
背景技術(shù)：
主要的現(xiàn)代集成電路(IC)藉由使用復(fù)數(shù)個(gè)互連接場(chǎng)效晶體管 (FET)(亦稱之為金屬氧化物場(chǎng)效晶體管(MOSFET或MOS晶體管))而實(shí) 施。該等IC通常系使用P信道FET(PMOS晶體管或PFET)禾n N信道 FET(NMOS晶體管或NFET)兩者而制成，而后此IC系稱之為互補(bǔ)MOS 或CMOS電路。能藉由形成該MOS晶體管于覆蓋絕緣體層之半導(dǎo)體 材料薄層而實(shí)現(xiàn)MOS IC之某些改良的性能。此等于絕緣體上半導(dǎo)體 (SOI)MOS晶體管例如呈現(xiàn)了較低的結(jié)電容并因此能以較高的速度操 作。
形成在該SOI層中及該SOI層上之該MOS晶體管系互連接以執(zhí) 行所希望之電路功能。許多的電壓總線亦連接至適當(dāng)?shù)难b置以當(dāng)由該 電路功能需要時(shí)供電至該等裝置。該等電壓總線可包含例如Vdd總線、 Vee總線、V^總線、等等，并可包含耦接至外部電源之總線以及耦接至 內(nèi)部產(chǎn)生或內(nèi)部交變電源之總線。如此處所使用的，術(shù)語"Vdd總線"
和"Vee總線"以及"電壓總線"等將應(yīng)用于外部和內(nèi)部總線。如于電
路中之各種節(jié)點(diǎn)于電路之操作期間其被充電或放電任一情況，各種總 線必須供應(yīng)電流或吸收電流于這些節(jié)點(diǎn)。特別是當(dāng)該集成電路的開關(guān)
速度(switching speed)增加時(shí)，因?yàn)樵摽偩€之固有的電感，由總線所需 的供應(yīng)或吸收電流能于該總線上引起顯著的電壓尖脈波(voltage spike)。于該等總線之間設(shè)置解耦合電容器以避免也許由該電壓尖脈波 所引起之邏輯錯(cuò)誤已成常見。例如，此種解耦合電容器能夠被連接于 該等Vm和Vss總線之間。這些解耦合電容器系典型地沿著該等總線之
5長(zhǎng)度分布。該等電容器通常(但非必須)形成為MOS電容器，具有一個(gè)
由用以形成該等MOS晶體管之柵電極之相同材料形成之電容器的一 個(gè)板、由該SOI層中的雜質(zhì)摻雜區(qū)所形成之電容器的另一個(gè)板、以及 分隔開由閘極介電質(zhì)所形成之該電容器的該等二個(gè)板的介電質(zhì)。
當(dāng)使用此等MOS電容器作為電壓總線之間的解耦合電容器時(shí)，能 夠發(fā)生能影響集成電路之產(chǎn)率和可靠度之一個(gè)問題。該問題之發(fā)生系 因?yàn)橛谠揑C的制造期間能有足夠的電荷被建立于電容器上，以透過該 電容器介電材料引起破壞性放電。當(dāng)裝置尺寸縮小和尤其當(dāng)該閘極介 電層之厚度減少時(shí)此問題變得更為嚴(yán)重。該電荷建立系從一個(gè)或多個(gè) 電漿沉積和/或蝕刻步驟造成，該等步驟系用于沉積和/或蝕刻層間介電 材料和用于制造該等集成電路之最后步驟中的金屬或其它導(dǎo)體。
因此，希望提供一種MOS裝置及用于制造此等MOS裝置的方法， 其避免電荷建立于解耦合電容器上之破壞效應(yīng)。此外，希望提供用于 制造包含解耦合電容器和用來保護(hù)該等解耦合電容器的放電路徑之 SOI裝置的方法。再者，由后續(xù)的詳細(xì)說明和所附之申請(qǐng)專利范圍，結(jié) 合伴隨的圖式和前述的技術(shù)領(lǐng)域和背景，本發(fā)明之其它希望之特征和 特性將變得清楚。

發(fā)明內(nèi)容
本發(fā)明提供一種絕緣體上覆硅(SOI)裝置，該裝置包含耦接于電壓 總線之間并形成于覆蓋絕緣體層的單晶半導(dǎo)體層中之MOS電容器、和 半導(dǎo)體襯底。該裝置包含至少一個(gè)用于放電建立在該MOS電容器上之 可能有害電荷之放電路徑。該MOS電容器具有形成該MOS電容器的 第一板的導(dǎo)電電極材料，和于形成第二板的導(dǎo)電電極材料下方的單晶 硅層中的雜質(zhì)摻雜區(qū)。第一電壓總線耦接至該電容器的該第一板并經(jīng) 由形成在該半導(dǎo)體襯底中的二極管耦接至放電路徑。第二電壓總線耦 接至該電容器的該第二板。
本發(fā)明提供一種用于制造絕緣體上覆硅(SOI)裝置的方法，該裝置 包含硅襯底、覆蓋該硅襯底的埋置絕緣體層、和覆蓋該埋置絕緣體層 的單晶硅層。依照本發(fā)明之一個(gè)實(shí)施例，該方法包括形成延伸穿過 該單晶半導(dǎo)體層至該埋置絕緣體層的介電隔離區(qū)。蝕刻開口以延伸穿過該介電隔離區(qū)和該埋置絕緣體層，以暴露該半導(dǎo)體襯底的一部分。 該半導(dǎo)體襯底的暴露部分系摻雜有雜質(zhì)以于該半導(dǎo)體襯底中形成PN 結(jié)二極管。該單晶半導(dǎo)體層之一部分系摻雜有雜質(zhì)摻雜劑以形成電容 器的第一板，以及形成覆蓋于該單晶半導(dǎo)體層之該部分之絕緣體層。 形成覆蓋于該絕緣體層的導(dǎo)電電極以形成電容器的第二板。第一總線 耦接至該電容器的第二板和至該二極管，以及第二總線耦接至該電容 器的該第一板。


上文中結(jié)合下列圖式而描述本發(fā)明，其中，相似之組件符號(hào)表示
相似之組件，且其中
圖1顯示先前技術(shù)解耦合電容器的一部分之部分剖面圖；以及 圖2至圖11顯示依照本發(fā)明之各種實(shí)施例之制造SOI集成電路的
方法步驟之剖面圖。
具體實(shí)施例方式
下列之詳細(xì)說明僅為例示性質(zhì)，并不作為限制本發(fā)明或應(yīng)用和本 發(fā)明的使用。再者，并不由呈現(xiàn)于前面技術(shù)領(lǐng)域、先前技術(shù)、發(fā)明內(nèi) 容或下列實(shí)施方式中所表示或暗示之任何理論而作為限定本發(fā)明。
圖1顯示習(xí)知解耦合電容器結(jié)構(gòu)20之組件之部分剖面圖，該解耦 合電容器結(jié)構(gòu)20系實(shí)施于絕緣體上覆硅(SOI)集成電路(IC)裝置結(jié)構(gòu)之 一部分。此種IC結(jié)構(gòu)可包含復(fù)數(shù)個(gè)分布之MOS電容器22(僅顯示其中 一個(gè))，各MOS電容器22包含頂板24、底板26和電容器介電質(zhì)28。 頂板24通常系由組成該IC之剩余部分之該MOS晶體管之該等柵電 極使用相同材料制成。電容器介電質(zhì)28通常系與用于該IC之該MOS 晶體管之該閘極介電質(zhì)使用相同材料制成。底板26系由覆蓋絕緣體32 之硅薄層30形成，該絕緣體32遂覆蓋半導(dǎo)體襯底34。于此實(shí)施例中 硅之例示層30為摻雜之N型。與頂板24自行對(duì)準(zhǔn)而形成之重濃度摻 雜(heavily doped)N+接觸件36促進(jìn)對(duì)層30之歐姆接觸(ohmic contact)。 層間介電質(zhì)38覆蓋該電容器結(jié)構(gòu)并電性絕緣該等電容器與其它可用來 互連接該IC之裝置之金屬化層。 一總線，譬如Vdd總線40，系藉由形
7成在穿過層間介電質(zhì)38之開口 44中之金屬化的接觸件42而耦接至頂 板24。 一總線，譬如V^總線46，系藉由形成在穿過層間介電質(zhì)38并 接觸N+接觸件36之開口 50中之金屬化的接觸件48而耦接至底板26。 對(duì)于各總線復(fù)數(shù)個(gè)金屬化接觸件通常系用于確保該總線和該電容器的 個(gè)別板之間具有良好的接觸。而且，復(fù)數(shù)個(gè)電容器結(jié)構(gòu)耦接于該等二 個(gè)總線之間，以及此等電容器結(jié)構(gòu)將被發(fā)現(xiàn)分布于該集成電路之附近。 圖2至圖11顯示依照本發(fā)明之實(shí)施例之形成作為絕緣體上覆硅 CMOS集成電路53之部分之解耦合電容器52之一部分的方法歩驟之 剖面圖。依照本發(fā)明之實(shí)施例，以下作更完全的說明，解耦合電容器 52包含至少一個(gè)放電路徑，在該電容器上或在處理期間電路中任何之 非接地節(jié)點(diǎn)上建立的電荷藉由此路徑能安全的放電以避免破壞該電容 器介電質(zhì)。雖然術(shù)語"MOS裝置"恰當(dāng)?shù)刂妇哂薪饘贃烹姌O和氧化物 閘極絕緣體之裝置，但是于整篇文中該術(shù)語將用來指包含位于閘極絕 緣體(無論為氧化物或其它絕緣體)之上的導(dǎo)電柵電極(無論為金屬或其 它導(dǎo)電材料)之任何半導(dǎo)體裝置(該閘極絕緣體遂位于半導(dǎo)體襯底之 上)。于這些例示實(shí)施例中僅顯示了小部分的CMOS集成電路53，特 別是其中形成有解耦合電容器52(除了一個(gè)N信道MOS晶體管(NMOS 晶體管)以及一個(gè)P信道MOS晶體管(PMOS晶體管))之電路部分。制 造CMOS裝置之各種步驟為已知之步驟，而為了簡(jiǎn)潔起見，許多習(xí)知 的步驟于此處僅將簡(jiǎn)短提及，或?qū)⑵湔麄€(gè)省略而不提供已知的制程細(xì) 節(jié)。雖然于此例示實(shí)施例中該集成電路系說明為一CMOS電路，但是 本發(fā)明亦可應(yīng)用于單一信道型MOS電路的制造。本申請(qǐng)案系相關(guān)于審 査中相關(guān)申請(qǐng)案第11/133,969號(hào)，該案揭示之整個(gè)內(nèi)容并合于本案作 為參考。
如圖2中所例示，依照本發(fā)明之一個(gè)實(shí)施例的方法由提供半導(dǎo)體 襯底54開始。該半導(dǎo)體襯底較佳地為具有形成覆蓋于單晶硅載體襯底 34的單晶硅層30之硅襯底。如此處所使用的，術(shù)語"硅層"和"硅襯 底"將用為包含典型用于半導(dǎo)體工業(yè)之相當(dāng)純的或輕濃度雜質(zhì)摻雜 (lightly impurity doped)單晶硅材料，以及混合其它元素譬如鍺、碳等之 硅以形成實(shí)質(zhì)的單晶半導(dǎo)體材料。為了容易說明，而不作為限制，此 處該等半導(dǎo)體材料一般稱之為硅材料。單晶硅層30將被用于N信道和P信道MOS晶體管的形成以及解耦合電容器52。單晶硅襯底34提供 對(duì)單晶硅層30之支撐，以及依照本發(fā)明之實(shí)施例將用來形成放電路徑 用于放電建立在解耦合電容器52上之可能的有害電荷。單晶硅層30 藉由已熟知的晶圓接合和薄化技術(shù)而接合至單晶硅載體襯底34，具有 分離單晶硅層30與單晶硅載體襯底34的介電絕緣層32。該單晶硅層 被薄化至大約50至300奈米(nm)之厚度，依于所執(zhí)行的電路功能而定。 該單晶硅層和該單晶硅載體襯底兩者較佳地具有至少大約每平方1至 35歐姆(1-35 Ohms per square)之電阻率(resistivity)。依照本發(fā)明之一個(gè) 實(shí)施例，薄硅層30被雜質(zhì)摻雜成N型和單晶硅載體襯底34被雜質(zhì)摻 雜成P型。典型為二氧化硅的介電絕緣層32較佳地具有大約50至200 nm之厚度。
作為一個(gè)替代的晶圓結(jié)合技術(shù)，單晶半導(dǎo)體襯底54能夠用SIMOX 制程形成。該等SIMOX制程為已知的制程其中氧離子被注入至單晶硅 襯底34之次表面區(qū)(sub- surface region)中。該單晶硅襯底和該注入之氧 接著被加熱以形成次表面氧化硅介電層32，該次表面氧化硅介電層32 電性隔離該襯底之上部分(SOI層30)與單晶硅襯底34之剩余部分。S01 層30之厚度系由注入之離子之能量而決定。無關(guān)于用來形成該SOI層 的方法，介電層32通常系稱之為埋入氧化物或"BOX"，此處亦將如 此稱呼。
己提供了一個(gè)半導(dǎo)體襯底54，依照本發(fā)明之一個(gè)實(shí)施例的方法繼 續(xù)如顯示于圖3中，形成延伸經(jīng)過單晶硅層30至介電層或BOX 32的 介電隔離區(qū)58至58。該介電隔離區(qū)系較佳地由已知的淺溝槽隔離 (shallow trench isolation; STI)技術(shù)形成，其中溝槽被蝕刻入單晶硅層 30中，該等溝槽被填滿譬如沉積之二氧化硅的介電材料，以及藉由CMP 去除過量的二氧化硅。如已熟知的，有許多的制程能用來形成該STI， 因此此處不須詳細(xì)說明該制程。于此例示范例中將顯示僅有單一 N信 道MOS晶體管300、單一 P信道MOS晶體管200、和單一解耦合電 容器52。熟悉此項(xiàng)技術(shù)者將了解到，許多其它的裝置可需要用來執(zhí)行 所希望的電路功能，包含復(fù)數(shù)個(gè)N信道MOS晶體管、復(fù)數(shù)個(gè)P信道 MOS晶體管、和復(fù)數(shù)個(gè)解耦合電容器。因此，若需要的話能形成額外 的STI區(qū)(未顯示)，以提供將被形成在單晶硅層30中和其上之該CMOS
9電路之各種其它裝置之間的電性隔離。
依照本發(fā)明之實(shí)施例，介電隔離區(qū)56和57之間的薄單晶硅層30 之部分60能被摻雜成N型。該N型摻雜能夠是層30原來的摻雜，或 者能是后續(xù)藉由離子注入等的摻雜。該薄單晶硅層30之部分60形成 解耦合電容器52之該底板。以同樣方式，介電隔離區(qū)58和57之間的 薄單晶硅層30之部分61亦能被摻雜成N型。部分61將用于P信道晶 體管200的形成。鄰接介電隔離區(qū)56之層30之部分63能例如藉由離 子注入而被摻雜成P型。部分63將用于N信道晶體管300的形成。能 依照已熟知之光學(xué)微影術(shù)和離子注入技術(shù)藉由光阻之圖案化層屏蔽不 接受特定注入之層30之部分。如圖3中所例示，介電材料62之層形 成至少在該SOI層之部分60、部分61、和部分63之表面上。介電材 料62較佳地具有大約1至3 nm之厚度，而最佳地具有大約1.5至2.0 nm 之厚度。介電材料62形成P信道晶體管200和N信道晶體管300之閘 極絕緣體、和電容器52之電容器介電質(zhì)。并不必要層62用于所有的 三個(gè)裝置；也就是說， 一個(gè)介電質(zhì)層能用于電容器介電質(zhì)而不同的介 電質(zhì)層能用于晶體管200和/或300之閘極絕緣體，但是使用層62于所 有的三個(gè)裝置有助于使方法歩驟數(shù)目最少。該介電材料能是熱生長(zhǎng)之 二氧化硅，該二氧化硅系藉由于氧化作用環(huán)境(oxidizing ambient)中加 熱硅層30而形成，或該介電材料能是氧化硅、氧氮化硅、氮化硅、或 譬如HfSiO之高介電常數(shù)介電質(zhì)等之沉積層。沉積之絕緣體能藉由化 學(xué)氣相沉積(chemical vapor deposition; CVD)、低壓化學(xué)氣相沉積 (LPCVD)、或電槳增強(qiáng)型化學(xué)氣相沉積(PECVD)而沉積。如所例示， 層62為沉積在介電隔離區(qū)以及在薄硅層30上之沉積層。多晶硅或其 它柵電極形成材料之層系沉積在介電材料之層上，并被圖案化以形成 解耦合電容器52之頂板64、 P信道MOS晶體管200之柵電極202、 和N信道MOS晶體管300之柵電極302。該柵電極形成材料于下文中 將稱之為(為了方便說明而非限制)多晶硅，雖然熟悉此項(xiàng)技術(shù)者將了解 到亦可使用其它的材料。能藉由CVD或LPCVD藉由減少硅烷(SiH4) 而沉積該多晶硅。譬如氧化硅、氮化硅、氧氮化硅、等等之硬屏蔽材 料層(未顯示)亦能沉積在該多晶硅層之上以助于該柵電極的圖案化和 蝕刻。能使用圖案化之光阻層和習(xí)知之光學(xué)微影技術(shù)和電漿蝕刻于Cl或HBr/02化學(xué)而圖案化該多晶硅層。于本發(fā)明之較佳實(shí)施例中，側(cè)壁 間隔件66形成在頂板64、柵電極202、和柵電極302之邊緣上。能藉 由已知的方式異向性蝕亥ij(anisotropically etching)氧化硅、氮化硅等之層 而形成該等側(cè)壁間隔件。間隔件形成材料之層系例如藉由使用CHF3、 CF4、或SF6化學(xué)作用(chemistry)之反應(yīng)性離子蝕刻(reactive ion etching; RIE)而被異向性蝕刻，以從實(shí)質(zhì)水平表面(多晶硅特征之頂部)去除該 層，及于實(shí)質(zhì)垂直表面(多晶硅特征之側(cè)壁)上留下該層。
如圖4中所示，至少一個(gè)開口 74被蝕刻穿過介電隔離區(qū)57和下 方介電層32之部分。依照本發(fā)明之較佳實(shí)施例，第二開口 75亦被蝕 刻穿過該介電隔離區(qū)和該下方介電層。雖然開口 74和開口 75兩者系 皆顯示被蝕刻穿過相同的介電隔離區(qū)，但是二個(gè)開口能被蝕刻穿過分 離的隔離區(qū)。開口74和75被異向性蝕刻，較佳地為反應(yīng)性離子蝕刻。 該介電層能例如使用CF4、 CHF3、或SF6化學(xué)作用而被反應(yīng)性離子蝕 刻。開口 74暴露單晶硅載體襯底34之表面之一部分98以及開口 75 暴露該載體襯底的一部分99。該蝕刻能被藉由例如光阻之圖案化層(未 圖標(biāo))而屏蔽。
亦如圖4中所示，硼離子或其它P型導(dǎo)電率決定離子如箭號(hào)76所 示透過開口 75被注入至單晶硅載體襯底34中以于該載體襯底中形成 接觸區(qū)78。相同的P型離子注入亦能導(dǎo)向至薄單晶硅層30中以形成集 成電路53之P信道MOS晶體管200之源極204和漏極206區(qū)域。該 源極和漏極區(qū)之離子注入系藉由柵電極202和相關(guān)聯(lián)的側(cè)壁間隔件66 屏蔽并因此自行對(duì)準(zhǔn)于柵電極202和相關(guān)聯(lián)的側(cè)壁間隔件66。于該P(yáng) 型離子注入期間其它裝置系可藉由光阻之圖案化層(未圖標(biāo))而屏蔽。
于透過開口 75注入P型導(dǎo)電率決定離子之前或之后，譬如砷或磷 之N型導(dǎo)電率決定離子被透過開口 74而注入，如圖5中箭號(hào)174所示。 該N型導(dǎo)電率決定離子被注入到單晶硅載體襯底34以形成N型區(qū)176， 該N型區(qū)176與載體襯底形成PN結(jié)二極管177。能使用相同的N型 離子注入藉由使用頂板64和側(cè)壁間隔件66作為離子注入屏蔽而注入 離子進(jìn)入薄單晶硅層30之部分60以形成接觸區(qū)68、 70自行與頂板64 對(duì)準(zhǔn)。重濃度摻雜(N+)接觸區(qū)促使與解耦合電容器的底板具有良好的 電性接觸。同時(shí)，二極管區(qū)176和接觸區(qū)68、 70被離子注入，能使用相同的注入以注入N信道晶體管300之漏極304和源極306區(qū)。源極 和漏極區(qū)之離子注入系藉由柵電極302和相關(guān)聯(lián)的側(cè)壁間隔件66屏蔽 并因此自行對(duì)準(zhǔn)柵電極302和相關(guān)聯(lián)的側(cè)壁間隔件66。于該N型離子 注入期間，P信道MOS晶體管200和該集成電路之其它區(qū)域能用已知 的方法而屏蔽，例如，用光阻層(未顯示)。
于去除該屏蔽光阻層后，絕緣體層62之暴露部分被去除，及依照 本發(fā)明之一個(gè)實(shí)施例，硅化物形成金屬(譬如鎳、鈷、鈦、鈀等)之層系 全面沉積于該結(jié)構(gòu)上。該硅化物形成金屬系沉積與該離子注入接觸區(qū) 78、 二極管區(qū)176、區(qū)68、 70和電容器結(jié)構(gòu)52之多晶硅頂板64、源 極204和漏極206區(qū)和PMOS晶體管200之柵電極202接觸，以及與 NMOS晶體管300之漏極304和源極306區(qū)以與門電極302接觸。該 硅化物形成金屬較佳地具有大約5至15 nm之厚度。加熱該硅化物形 成金屬，較佳地至大約35(TC至50(TC的溫度以引起該金屬與硅反應(yīng)， 以此情況接觸以分別于接觸區(qū)68、 70上形成金屬硅化物接觸區(qū)80和 82、于接觸區(qū)78上形成金屬硅化物接觸件84、于二極管區(qū)176上形成 金屬硅化物接觸件178、于多晶硅頂板64上形成金屬硅化物接觸件86、 和于MOS晶體管200上形成金屬硅化物接觸件208和210以及于MOS 晶體管300上形成金屬硅化物接觸件308和310，皆如圖6中所示。未 與硅接觸之金屬，例如沉積于介電隔離區(qū)上之金屬，于該加熱步驟期 間未反應(yīng)，并藉由例如于H202/H2S04或HN03/HC1溶液之濕蝕刻而去 除。金屬硅化物接觸件209和309至MOS晶體管200和300之柵電極 亦可形成于相同時(shí)間。
依照本發(fā)明之實(shí)施例，譬如氧化硅之層間介電材料層88系全面地 沉積以覆蓋多晶硅特征和硅化區(qū)并填滿開口 74和75。層88接著被光 學(xué)微影圖案化和蝕刻以形成開口 90，該開口 90暴露金屬硅化物接觸件 80、 82、 84、 178、 86、 208、 210、 308、和310之部分，如圖7中所 示。藉由CVD法分解譬如四乙基硅(tetraethylorthosilicate; TEOS)之源 極材料而能沉積層間介電材料層88，以及能例如用CHF3、 CF4、或SF6 化學(xué)作用之反應(yīng)性離子蝕刻而蝕刻。導(dǎo)電插塞(conductive plug)形成于 開口 90中。導(dǎo)電插塞92接觸金屬硅化物接觸件80、導(dǎo)電插塞94接觸 金屬硅化物接觸件82、導(dǎo)電插塞96接觸金屬硅化物接觸件84、接觸插塞180接觸金屬硅化物接觸件178、和導(dǎo)電插塞98接觸電容器結(jié)構(gòu) 52之金屬硅化物接觸件86。以相同方式，導(dǎo)電插塞212、 214、 312、 和314分別接觸金屬硅化物接觸件208、 210、 308、和310。導(dǎo)電插塞 能用習(xí)知方法形成，例如藉由沉積鈦層，形成氮化鈦層，然后沉積鉤 層。能藉由CMP制程而將超出的插塞材料從層間介電材料88之表面 去除。
如圖8至圖11之例示，依照本發(fā)明之實(shí)施例，該解耦合電容器結(jié) 構(gòu)系藉由沉積和圖案化一層或更多層之金屬以形成Vdd總線100和Vss 總線102而完成。該所需之總線和其它互連接金屬化的路徑安排 (routing)通常地需要幾層之金屬化層。這些金屬化層能夠藉由介電材料 層而電性分離。該金屬層可以是鋁、銅、鋁或銅合金、等等。熟悉此 項(xiàng)技術(shù)者將了解到鋁金屬化通常被沉積然后光微影圖案化并蝕刻，反 之銅金屬化通常地系藉由金屬鑲嵌(damascene)制程而圖案化。圖8至 圖11示意地顯示由譬如鋁之金屬形成Vdd總線IOO和V^總線102之步 驟。
如圖8中所例示，譬如鋁或鋁合金之金屬層400系沉積在介電層 88之頂部之上，并與導(dǎo)電插塞接觸。該金屬層被圖案化，如圖9中所 示，以形成Vdd總線100之部分電性耦接到N信道MOS晶體管300之 漏極304，電性耦接到解耦合電容器52之頂板64和至二極管177。該 金屬層亦被圖案化以形成V^總線102之部分電性耦接至解耦合電容器 52之底板60，至P信道MOS晶體管200之漏極區(qū)206和至襯底接觸 件78。
如圖10中所例示，依照本發(fā)明之一個(gè)實(shí)施例，該方法繼續(xù)，沉積 另一個(gè)介電層402覆蓋介電層88及圖案化金屬層400。較佳地介電層 402之頂表面被例如用CMP制程而平坦化。開口 404被圖案化并被蝕 刻以延伸穿過介電層402以暴露Vdd總線100之部分。開口 404能用導(dǎo) 電插塞406填滿，以及額外的金屬408層系沉積至介電層402之平坦 化上表面上，以及與導(dǎo)電插塞406電性接觸。
如圖11中所例示，能圖案化和蝕刻金屬層408以形成該Vdd總線 之一部分410，該Vdd總線之該部分410能例如耦接至外部電源供應(yīng)器。 因?yàn)槎S圖式之限制，雖然于圖10和圖11中未顯示，但是額外的開
13口能被圖案化和蝕刻穿過介電層402以暴露Vw總線102之部分，該等 開口能被填滿導(dǎo)電插塞，以及金屬層408之一部分能被圖案化以電性 連接至該等導(dǎo)電插塞。此外，Vw連接能連至襯底34如于端部412所7K。
該Vdd總線耦接至導(dǎo)電插塞98并因此耦接至解耦合電容器52之頂 板64。該Vss總線耦接至導(dǎo)電插塞92和94并因此耦接至解耦合電容 器52之底板60。該解耦合電容器系因此耦接于該等二個(gè)電壓總線之 間。依照本發(fā)明之實(shí)施例，該Vdd總線亦耦接至導(dǎo)電插塞180并因此耦 接至形成在載體襯底34中之PN結(jié)二極管177，提供用于可建立在電 容器52之頂板上之電荷之放電路徑。建立在頂板64上之正電荷能漏 電至該襯底作為PN結(jié)二極管177之逆向偏壓漏電流。建立在頂板64 上之負(fù)電荷能漏電至該襯底作為PN結(jié)二極管177之正向偏壓電流。此 外，依照本發(fā)明之進(jìn)一歩實(shí)施例，該V^總線亦耦接至導(dǎo)電插塞96并 因此耦接至載體襯底34，提供另一用于可建立在該電容器的底板上之 電荷之放電路徑。
至少對(duì)于集成電路53之某些之MOS晶體管，該Vdd總線亦耦接 至導(dǎo)電插塞312并因此耦接至N信道MOS晶體管300之漏極，而該 V^總線亦耦接至導(dǎo)電插塞212并因此耦接至P信道MOS晶體管200 之漏極。因?yàn)槎S圖式之限制，某些的組件之間直接連接用虛線414 示意地表示。雖然圖11顯示了從Vdd延伸至pn結(jié)二極管177之放電路 徑，但是該放電路徑能被耦接以從任何非接地電路節(jié)點(diǎn)延伸，該非接 地電路節(jié)點(diǎn)有可能被經(jīng)由制造IC 53中所使用之各種電漿蝕刻和沉積 步驟所產(chǎn)生建立之電荷所傷害。雖然未顯示于圖式中，但是該放電路 徑已繪示為從MOS晶體管的雜質(zhì)摻雜區(qū)延伸至該pn結(jié)二極管177， 該放電路徑亦能從譬如MOS晶體管300之柵電極302延伸至該pn結(jié) 二極管。
雖然于本發(fā)明之上述詳細(xì)說明中呈現(xiàn)了至少一個(gè)實(shí)施范例，但是 應(yīng)該了解到存在有許多之變化。例如，上述說明的方法步驟之次序僅 為例示用，而不欲作為限制。同樣情況，列舉的金屬、絕緣體、和離 子種類僅例示用。雖然Vdd總線和Vss總線例示于圖8至圖11中形成于 集成電路中相同的金屬化層上，但是他們亦可形成于不同的金屬層。亦應(yīng)該了解到實(shí)施范例或諸實(shí)施范例僅是作實(shí)例用，而并不欲限制本
發(fā)明之范圍、應(yīng)用、或組構(gòu)(configuration)于任何方式。而是，以上之
詳細(xì)說明將提供熟悉此項(xiàng)技術(shù)者施行本發(fā)明之實(shí)施范例之方便的路途 指引，將了解到在例示之實(shí)施范例中所說明之功能和組件的配置可以 作各種之改變而仍不脫離本發(fā)明提出于所附申請(qǐng)專利范圍中及其合法 均等之范圍。
權(quán)利要求
1、一種制造絕緣體上半導(dǎo)體(SOI)裝置(53)的方法，該裝置包括半導(dǎo)體襯底(34)、覆蓋該半導(dǎo)體襯底的埋置絕緣體層(32)、和覆蓋該埋置絕緣體層的單晶半導(dǎo)體層(30)，該方法包括下列步驟形成耦接于第一電壓總線(100)與第二電壓總線(102)之間的MOS電容器(52)，該MOS電容器具有形成該MOS電容器的第一板(64)并且耦接至該第一電壓總線(100)的柵電極材料，以及在形成該MOS電容器的第二板并耦接至該第二總線(102)的柵電極材料下方的該單晶半導(dǎo)體層中的雜質(zhì)摻雜區(qū)(60)；以及形成放電路徑(86、98、180、178)，該放電路徑(86、98、180、178)耦接該MOS電容器(52)的該第一板(64)至形成在該半導(dǎo)體襯底(34)中的二極管(177)。
2、 如權(quán)利要求l所述的方法，其中，形成放電路徑的步驟包括下列步 驟形成延伸穿過該單晶半導(dǎo)體層(30)至該埋置絕緣體層(32)的 介電隔離區(qū)(57);蝕刻穿過該介電隔離區(qū)和該埋置絕緣層的開口 (74)，以暴露該半 導(dǎo)體襯底的一部分(98);離子注入第一類型導(dǎo)電率決定雜質(zhì)穿過該開口以于該半導(dǎo)體襯底 中形成PN結(jié)二極管(177);以及耦接該第一電壓總線(100)至該半導(dǎo)體襯底中的該P(yáng)N結(jié)二極管 (177)。
3、 如權(quán)利要求1所述的方法，進(jìn)一步包括形成耦接該MOS電容器(52) 的該第二板(60)至該半導(dǎo)體襯底(34)的第二放電路徑(82、 94、 96、 84)的步驟。
4、 一種制造絕緣體上半導(dǎo)體(SOI)裝置(53)的方法，該裝置包括P 型半導(dǎo)體襯底(34)、覆蓋該P(yáng)型半導(dǎo)體襯底的埋置絕緣體層(32)、和覆蓋該埋置絕緣體層的單晶半導(dǎo)體層(30)，該方法包括下列歩驟形成延伸穿過該單晶半導(dǎo)體層的介電隔離區(qū)(56、 57、 58);蝕刻延伸穿過介電隔離區(qū)的其中之一(57)和該埋置絕緣體層(32) 的開口 (74)，以暴露該P(yáng)型半導(dǎo)體襯底的一部分(98);用N型雜質(zhì)摻雜該P(yáng)型半導(dǎo)體襯底的經(jīng)由該開口暴露的該部分以 形成N型區(qū)(176)，該N型區(qū)(176)與該P(yáng)型半導(dǎo)體襯底形成PN結(jié) 二極管(177);用N型雜質(zhì)慘雜劑摻雜該單晶半導(dǎo)體層(30)的一部分(60)以 形成電容器(52)的第一板；形成覆蓋該單晶半導(dǎo)體層的部分的絕緣體層(62);形成覆蓋該絕緣體層(62)的導(dǎo)電電極(64)，以形成該電容器的 第二板；耦接第一總線(100)至該電容器(64)的該第二板和至該N型區(qū) (176);以及耦接第二總線(102)至該電容器的該第一板(60)。
5、 如權(quán)利要求4所述的方法，進(jìn)一步包括下列步驟蝕刻延伸穿過介電區(qū)的其中之一 (57)和該埋置絕緣體層(32) 的第二開口 (75)，以暴露該P(yáng)型半導(dǎo)體襯底(34)的第二部分(99);用P型雜質(zhì)摻雜該P(yáng)型半導(dǎo)體襯底的該第二部分(99)以形成對(duì) 該P(yáng)型半導(dǎo)體襯底的接觸件(78);以及耦接該第二總線(102)至該電容器的該第一板(60)和至對(duì)該P(yáng) 型半導(dǎo)體襯底而言的該接觸件(78)。
6、 如權(quán)利要求4所述的方法，其中，形成導(dǎo)電電極(64)的步驟包括 下列步驟沉積多晶硅層覆蓋該絕緣體層；以及圖案化該多晶硅層以形成導(dǎo)電電極(64)、 NMOS晶體管(300) 的柵電極(302)、和PMOS晶體管(200)的柵電極(202)。
7、 一種絕緣體上半導(dǎo)體(SOI)裝置(53)，包括半導(dǎo)體襯底(34);覆蓋該半導(dǎo)體襯底的埋置絕緣體層(32); 覆蓋該埋置絕緣體層的單晶半導(dǎo)體層(30);MOS電容器(52)，包括于該單晶半導(dǎo)體層中的雜質(zhì)摻雜區(qū)(60)，形成該MOS電容器(52)的第一板；覆蓋該雜質(zhì)摻雜區(qū)(60)的介電層(62);以及 覆蓋該介電層并形成該MOS電容器的第二板的導(dǎo)電材料(64); 形成在該半導(dǎo)體襯底中的PN結(jié)二極管(177); 耦接至該第一板(60)的第一電壓總線(102);以及 耦接至該第二板(64)和至該P(yáng)N結(jié)二極管(177)的第二電壓總 線(100)。
8、 如權(quán)利要求7所述的絕緣體上半導(dǎo)體(SOI)裝置，進(jìn)一步包括至該半導(dǎo)體襯底的電接觸件(78);以及耦接該電接觸件至該第一電壓總線的互連接(84、 96、 94、 82)。
9、 如權(quán)利要求8所述的絕緣體上半導(dǎo)體(SOI)裝置，進(jìn)一步包括形成在該單晶半導(dǎo)體層(30)的第一電性隔離部分(61)中的PMOS 晶體管(200);形成在該單晶半導(dǎo)體層(30)的第二電性隔離部分(63)中的NMOS 晶體管(300);以及其中，該MOS電容器(52)形成在該單晶半導(dǎo)體層的第三電性隔 離部分(60)中。
10、 如權(quán)利要求9所述的絕緣體上半導(dǎo)體(SOI)裝置，其中，該P(yáng)MOS 晶體管(200)的漏極(206)耦接至該第一電壓總線(102)，而該NMOS 晶體管(300)的漏極(304)耦接至該第二電壓總線(100)。
全文摘要
本發(fā)明提供一種絕緣體上覆硅(SOI)裝置(53)和制造此種裝置的方法。該裝置包含耦接于電壓總線(100、102)之間并形成于覆蓋絕緣體層(32)的單晶半導(dǎo)體層(30)中之MOS電容器(52)、及半導(dǎo)體襯底(34)。該裝置包含至少一個(gè)用于放電建立在該MOS電容器(52)上之可能有害電荷之放電路徑(86、98、180、178)。該MOS電容器具有形成該MOS電容器的第一板(64)的導(dǎo)電電極材料，和于形成第二板的導(dǎo)電電極材料下方的單晶硅層(30)中的雜質(zhì)摻雜區(qū)(60)。第一電壓總線(100)耦接至該電容器的該第一板(64)并經(jīng)由形成在該半導(dǎo)體襯底中的二極管(177)耦接至放電路徑，以及第二電壓總線(102)耦接至該電容器的該第二板(60)。
文檔編號(hào)H01L27/02GK101512764SQ200780030872
公開日2009年8月19日 申請(qǐng)日期2007年7月20日 優(yōu)先權(quán)日2006年7月21日
發(fā)明者D·D·吳, J·F·布勒, M·M·佩雷拉 申請(qǐng)人:先進(jìn)微裝置公司