專利名稱：用于在形成快閃存儲器裝置期間形成位線觸點及位線的方法，及包括所述位線及位線觸 ...的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特定來說涉及用于各種半導(dǎo)體存儲器裝置的位線及 位線觸點方法及結(jié)構(gòu)，且更特定來說用于NAND快閃可編程只讀存儲器裝置內(nèi)。
背景技術(shù)：
在形成半導(dǎo)體裝置期間，特定來說是非易失性存儲器裝置(例如，NAND快閃 可編程只讀存儲器(快閃PROM或"快閃裝置"))，通常形成數(shù)個結(jié)構(gòu)。典型的 快閃裝置包含如圖1的平面圖所描繪的各種特征以及圖2及3中分別描繪的圖1的截 面A-A及B-B。圖1-3描繪半導(dǎo)體晶片10，其包含第一經(jīng)導(dǎo)電摻雜區(qū)域12 (舉例來 說，用p型摻雜物(例如，硼)摻雜的阱區(qū)域)，及第二經(jīng)慘雜區(qū)域14 (舉例來說， 用n型摻雜物(例如，磷或砷)摻雜的有源區(qū)區(qū)域。所述裝置還可包含多個晶體管 16、 18，其中晶體管16提供存儲器柵極且晶體管18提供用于向所述存儲器柵極寫入 及從所述存儲器柵極讀取的選擇柵極。每一晶體管包含隧道氧化物20、浮動?xùn)艠O22、 柵極間電介質(zhì)24、控制柵極(字線)26、覆蓋電介質(zhì)層28 (例如，氮化硅)，及二 氧化硅或氮化硅的電介質(zhì)間隔物30?？捎脺\溝道隔離(STI) 32將經(jīng)摻雜晶片區(qū)域 12、 14與相鄰經(jīng)摻雜區(qū)域(未描繪)隔離。所述圖式還描繪一個或一個以上電介質(zhì) 層34 (例如，原矽酸四乙酯(TEOS)及/或硼磷硅酸鹽玻璃(BPSG))、與第二經(jīng) 摻雜區(qū)域14中的一者電耦合的位線(數(shù)字線)觸點36，及位線(數(shù)字線)38。圖1-3 的裝置的制造及使用在所屬技術(shù)領(lǐng)域中為己知。實際結(jié)構(gòu)可包含與本發(fā)明并不緊密相 關(guān)的其它元件，且為便于解釋起見未對所述元件予以描繪。
圖4及圖5、 6及7的相應(yīng)截面C-C、 D-D及E-E描繪另一位線設(shè)計。根據(jù)圖1-3 的結(jié)構(gòu)編號的圖式的元件具有針對圖1-3的設(shè)計所說明的類似或相同功能。圖4-7的 結(jié)構(gòu)具有比圖1—3中所述的方法減小的為得到位線觸點而必須蝕刻的位線觸點高度一 寬度比(即"縱橫比")。此外，由于較厚的層間電介質(zhì)(ILD)，圖4-7的結(jié)構(gòu)在 位線與柵極之間具有減小的電容。
圖4-7的結(jié)構(gòu)(舉例來說，圖7中所描繪的圖4的截面E-E)圖解說明第一位線 觸點部分70及第二位線觸點部分72，其通過導(dǎo)電位線觸點互連74電連接。為形成 所述結(jié)構(gòu)，(舉例來說)使用金屬鑲嵌接觸工藝形成所述第一位線觸點部分70，然 后形成、掩模并蝕刻多晶硅或金屬層以形成位線觸點互連74。然后，可使用另一金 屬鑲嵌工藝來形成所述第二位線觸點部分72以接觸互連74。雖然層34描繪單個電介質(zhì)層，但事實上此將包含在所述制造工藝中的不同階段形成的若干不同層。
所發(fā)現(xiàn)的圖1-3及4-7的結(jié)構(gòu)的形成的一個問題因相鄰數(shù)字線觸點之間的較小間 距而產(chǎn)生。將所述觸點描繪為圖3中的元件36及圖5中的70。設(shè)計及工藝工程師的 持續(xù)目標是裝置特征的小型化。隨著工藝改善并提高特征密度，位線觸點36、 70變 得更小且彼此更靠近。隨著光刻及蝕刻工藝經(jīng)常被推向其限制以使裝置密度最大化并 降低成本，位線觸點可變得越來越易受相鄰位線觸點短路的影響，從而產(chǎn)生故障或非 發(fā)揮功能的裝置?？捎秘Ｓ嗔袑崿F(xiàn)對晶體管的一個或一個以上非發(fā)揮功能的列的取 代，但此非最佳解決方案，其需要半導(dǎo)體電路小片上的額外空間。
圖8的平面圖以及圖9及10中分別描繪的穿過F-F及G-G的截面圖中描繪減少 位線觸點短路問題的一項嘗試。通過此設(shè)計，相鄰位線觸點在交替圖案中偏移。如圖 8及9中所描繪，在一個或一個以上TEOS及/或BPSG層34內(nèi)形成第一位線觸點部 分80，且在一個或一個以上TEOS及/或BPSG層84內(nèi)形成第二位線觸點部分82。 所述第二位線觸點部分82經(jīng)形成以與所述第一位線觸點部分80電耦合，且位線38 經(jīng)形成以接觸所述第二位線觸點部分82。因此，位線部分80、 82提供位線38與經(jīng) 摻雜有源區(qū)區(qū)域14中的一者之間的電路徑。
圖8-10的設(shè)計的一個問題是所述工藝需要具有極小處理寬容度的若干掩模層。 第一掩模必須用于蝕刻層34中的開口以接納層80，第二掩模必須用于蝕刻層84中 的開口以接納層82，而第三掩模必須用于蝕刻接納層38的開口。此外，用于層82 及38的開口必須正確地與層80對準，隨著減小的特征大小正確地對準變得更困難且 可能是產(chǎn)品失敗的原因并增加成本。
此外，隨著相鄰位線38之間的距離減小，所述位線的寬度也必須減小，以確保 位線的列之間的正確電絕緣。隨著寬度減小，沿所述位線的電阻可增加到超過所需水 平，其可造成裝置故障或失敗。從電的觀點看需要較寬的位線來改善電特性，同時需 要較窄的位線來使裝置密度最大化。此外，耦合在相鄰位線之間的電容隨其之間的距 離減小而增大。由于位線預(yù)充電及放電所需的時間增加，因此電容的增加減緩了程序 及讀取性能。
需要一種形成位線觸點的方法及從所述方法產(chǎn)生的結(jié)構(gòu)，其減少或消除上文所說 明的問題。

發(fā)明內(nèi)容


圖1為平面圖，而圖2及3為截面圖，其描繪使用第一常規(guī)位線工藝形成的各種
結(jié)構(gòu)；圖4為平面圖，而圖5-7為截面圖，其描繪使用第二常規(guī)位線工藝形成的各種結(jié)
構(gòu)；
圖8為平面圖，而圖9及10為截面圖，其描繪使用第三常規(guī)位線工藝形成的各 種結(jié)構(gòu)；
圖11、 15、 18及29為平面圖，而圖12-14、 16、 17、 19-28、 30及31為截面圖， 其描繪使用發(fā)明性位線工藝的第一實施例形成的各種結(jié)構(gòu)；
圖32-37為截面圖，其描繪使用所述發(fā)明性位線工藝的第二實施例形成的各種結(jié)
構(gòu)；
圖38-47為截面圖，其描繪使用所述發(fā)明性位線工藝的第三實施例形成的各種結(jié)
構(gòu)；
圖48為平面圖，而圖49為沿圖48結(jié)構(gòu)的J-J的截面圖，其描繪包含本發(fā)明的 實施例的結(jié)構(gòu)；
圖50及51為分別沿圖42及46的結(jié)構(gòu)的J-J的截面圖； 圖52及53為分別沿K-K及L-L的圖48的截面圖54是本發(fā)明的另一實施例的截面圖，而圖55是其平面圖，在所述實施例中， 位線具有位于兩個不同層級的上表面，而底表面在非交錯(線性)位線觸點布置中位 于相同層級；
圖56及57為類似于圖46及47的截面圖，但具有提高的特征密度及減小的處理 寬容度；
圖58是另一非交錯位線觸點布置的截面圖59是可使用用本發(fā)明的實施例形成的裝置制造的各種組件的等角圖；及 圖60是本發(fā)明的用以形成具有存儲器存儲陣列的存儲器裝置的部分的實例性使 用的框圖。
應(yīng)強調(diào)，本文中的圖式可能未按精確比例繪制，而僅為示意圖。所述圖式并非既 定描繪特定參數(shù)、材料、特定用途或本發(fā)明的結(jié)構(gòu)細節(jié)，其可由所屬技術(shù)領(lǐng)域中的技 術(shù)人員檢驗本文中的信息之后確定。
具體實施方弍
術(shù)語"晶片"應(yīng)理解為基于半導(dǎo)體的材料，其包括硅、絕緣體上硅(SOI)或藍 寶石上硅(SOS)技術(shù)、經(jīng)摻雜及未經(jīng)摻雜的半導(dǎo)體、由基底半導(dǎo)體基礎(chǔ)支撐的硅外
延層及其它半導(dǎo)體結(jié)構(gòu)。此外，當(dāng)在以下說明中提及"晶片"時，可能已使用先前的 工藝步驟在所述基底半導(dǎo)體結(jié)構(gòu)或基礎(chǔ)中或其上方形成區(qū)域或接面。此外，當(dāng)在以下 說明中提及"襯底組合件"時，所述襯底組合件可包括晶片，根據(jù)特定的處理階段， 所述晶片具有包括電介質(zhì)及導(dǎo)體以及形成于其上方的特征(例如，晶體管)的層。此 外，所述半導(dǎo)體不需要基于硅，但可基于硅鍺、絕緣體上硅、藍寶石上硅、鍺或砷化鎵及其它。此外，在本文中的論述及權(quán)利要求書中，相對于兩個層使用的術(shù)語"在......
上(on)"，"一個在另一個上"，意指層之間的至少某些接觸，而"在......上方(over)"
意指各層緊密接近，但可能具有一個或一個以上額外插入層，使得接觸是可能的但不 需要。本文所使用的"在......上(on)"或"在......上方(over)"均不暗示任何方向
性。術(shù)語"約(about)"指示所列出的值可稍微改變，只要所述改變不會對工藝或結(jié) 構(gòu)產(chǎn)生過度的負面影響。"間隔物"指示作為保形層形成于不均勻布局上方的層(通 常為電介質(zhì))，然后對所述層進行各向異性蝕刻以移除所述層的水平部分并留下所述 層的垂直部分。
本在發(fā)明的一個實施例中，在半導(dǎo)體晶片上方的第一垂直層級形成第一導(dǎo)電位線 層，且在所述半導(dǎo)體晶片上方的第二垂直層級形成第二導(dǎo)電位線層，其中所述第二層 級比所述第一層級離所述晶片更遠。形成于所述第二層級的位線與形成于所述第一層 級的位線自對準(即，不需要分離掩模層來將所述第二位線與所述第一位線對準)。
本發(fā)明的各個實施例中，用以形成用于所述第二層級位線的觸點或插塞的蝕刻使 用具有較大處理寬容度的掩模，例如高達位線寬度的一半。此外，可將位線本身形成
為與使用常規(guī)工藝形成的位線相比具有增加的寬度，從而減小電阻并增大電導(dǎo)率。用 于相鄰位線的觸點可包含各種布置，舉例來說，線性或偏移(即"交錯")。
圖11-31中描繪用于形成位線觸點(或"插塞")及位線的發(fā)明性方法的第一實 施例。圖11為平面圖，而圖12-14為工藝中半導(dǎo)體裝置的分別沿圖11的H-H、 I-I 及J-J的截面圖，所述工藝中半導(dǎo)體裝置包含具有以下結(jié)構(gòu)的半導(dǎo)體晶片襯底組合件 半導(dǎo)體晶片10;晶片10中的第一經(jīng)摻雜區(qū)域12，舉例來說，用p型摻雜物(例如， 硼)摻雜的阱；第二經(jīng)摻雜區(qū)域14，舉例來說，用n型摻雜物(例如，磷或砷)摻 雜，其可稱作"有源區(qū)"，且晶體管字線16提供存儲器柵極16，而字線18提供用 于向所述存儲器柵極寫入及從所述存儲器柵極讀取的選擇柵極18。每一存儲器單元 包含隧道氧化物20、浮動?xùn)艠O22、柵極間電介質(zhì)24、控制柵極(字線)26、覆蓋 電介質(zhì)層28 (例如，氮化硅)及由(例如)氮化硅形成的電介質(zhì)間隔物30。所述半 導(dǎo)體晶片襯底組合件進一步包含淺溝道隔離(STI) 32; —個或一個以上電介質(zhì)層 34 (例如，原矽酸四乙酯(TEOS)及/或硼磷硅酸鹽玻璃(BPSG));及第一位線 觸點110及第二位線觸點112,例如其包含氮化鎢(WNX)、多晶硅、硅化鎢中的一 者或一者以上或一種或一種以上其它適當(dāng)材料。位線觸點110沿垂直及水平方向從位 線觸點112偏移。垂直方向上的偏移(即，位線110的頂部與位線112的底部之間的 垂直距離)的目標是防止相鄰位線之間的非預(yù)期短路。水平方向上的偏移由一個淺溝 道隔離32特征(舉例來說，通過比較圖13與14可見)的寬度確定以提供"交錯的" 布局。
位線觸點110、 112通常將同時形成，且為便于解釋起見用不同的元件編號來識 別，以在后續(xù)圖式中加以區(qū)分。此外，實際半導(dǎo)體結(jié)構(gòu)設(shè)計可包含與本發(fā)明并不緊密 相關(guān)的其它元件，且為便于解釋起見未對所述元件予以描繪。所屬技術(shù)領(lǐng)域中的技術(shù)人員可根據(jù)本文的說明制造圖11-14的結(jié)構(gòu)。
應(yīng)注意，以下圖式的截面(其通常是成對的)可被說明為在圖11中所描繪的位 置處跨越I-I及J-J截取，但通常將在不同的處理階段或?qū)D11階段的變更階段截取。 包含第一位線觸點110的截面通常在I-I處截取，而包含第二位線觸點的截面通常在 J-J處截取。
在形成圖11-14的結(jié)構(gòu)之后，如圖15-17中所描繪，形成毯覆式導(dǎo)電第一位線層 160、毯覆式電介質(zhì)層162 (例如，氮化硅(Si3N4))及第一經(jīng)圖案化光致抗蝕劑層 (抗蝕劑)164?？刮g劑164界定將接觸第一位線觸點IIO的第一位線。在形成位線 層160、電介質(zhì)層162及抗蝕劑164之后，如圖18-20中所描繪，蝕刻電介質(zhì)層162 及位線層160，以界定位線160。
如圖18-20中所描繪，作為蝕刻圖15-18的結(jié)構(gòu)的結(jié)果，第一位線160與第一位 線觸點110電耦合，但己從第二位線觸點112移除導(dǎo)電層160。因此，蝕刻最初與第 一 110及第二 112位線觸點兩者接觸的導(dǎo)電層160以從第二位線觸點112移除導(dǎo)電層 160。在將抗蝕劑164用作掩模進行蝕刻之后，根據(jù)所屬技術(shù)領(lǐng)域中已知的技術(shù)移除 抗蝕劑164且沿層160、 162的側(cè)壁形成電介質(zhì)間隔物180，以形成圖18-20的結(jié)構(gòu)。 間隔物180可由類似于層162的材料形成，本實施例中是Si3N4。此外如圖20中所描 繪，可將每一間隔物形成為每一間隔物的邊緣與第二觸點插塞112中的一者的邊緣對 準或幾乎對準。如后續(xù)處理所確定，將間隔物180與第二觸點插塞112對準使裝置上 相關(guān)特征的密度最大化，同時在位線觸點112與后續(xù)形成的位線之間允許最小電阻。
在形成圖18-20的結(jié)構(gòu)之后，形成毯覆式電介質(zhì)層(例如，TEOS或BPSG)， 并將其向下平面化到覆蓋層162的頂部層級，然后形成第二經(jīng)圖案化光致抗蝕劑層， 以遮蓋第一位線觸點上方的電介質(zhì)層并暴露第二位線觸點上方的電介質(zhì)層。然后，蝕 刻暴露的電介質(zhì)以產(chǎn)生圖21及22的結(jié)構(gòu)，其包含第一位線觸點110上方的電介質(zhì)層 210的剩余經(jīng)平面化部分，且進一步包含所述第二抗蝕劑212。由于間隔物180及覆 蓋層162包含Si3N4而層210包含氧化物，因此可對于氮化物選擇性地蝕刻氧化物(即， 所述蝕刻移除氧化物，而蝕刻極少或不蝕刻氮化物)，以便暴露第二位線觸點112。 此進一步使第二抗蝕劑212的圖案具有足夠的處理寬容度，使得掩模未對準并非關(guān)注 的重點。如通過檢視圖22可確定，第二抗蝕劑212可未對準達第一位線160的寬度 的一半加上間隔物180的完整寬度。
接下來，移除第二抗蝕劑212并在暴露的表面上形成毯覆式導(dǎo)電插塞層230 (舉 例來說，鎢)，如圖23及24中所描繪。層230接觸第二位線觸點112，并通過電介 質(zhì)層210防止層230接觸第一位線觸點110。然后，(舉例來說)使用機械拋光(例 如，化學(xué)機械拋光(CMP))將毯覆式導(dǎo)電層230向下平面化到覆蓋層162的頂部層 級，以產(chǎn)生圖25及26中所描繪的第二位線部分230。可采用過蝕刻，以確保從覆蓋 層162上方移除全部導(dǎo)電層，或可在第二位線的下一圖案化動作期間加以移除。
接下來，在第一位線層160上方及在插塞層230上形成另一毯覆式導(dǎo)電層(例如，鋁)，然后形成第三經(jīng)圖案化光致抗蝕劑層。所述第三經(jīng)圖案化抗蝕劑層將界定耦合 到第二位線觸點112的第二位線。將第三抗蝕劑272用作圖案來執(zhí)行蝕刻以界定第二 位線270，以產(chǎn)生圖27及28的結(jié)構(gòu)。在此實施例中，第二位線270的垂直定向邊緣 優(yōu)選地與第一位線162的垂直定向邊緣垂直地對準。雖然此垂直對準為優(yōu)選，但也可 容忍抗蝕劑272的某些未對準，但其可導(dǎo)致第一160與第二270位線之間的電容干擾， 并將增大層230與270之間的電阻。因此，第二位線270經(jīng)由第二位線部分230電耦 合到第二位線插塞112。
在形成圖27及28的結(jié)構(gòu)之后，移除所述第三抗蝕劑層272并形成經(jīng)平面化電介 質(zhì)層300 (例如，TEOS或BPSG)，以形成圖29的平面圖及分別在I-I及J-J處截取 的圖30及31的截面圖中所描繪的結(jié)構(gòu)。如圖29中所描繪，每一位線160、 270通常 與其它位線中的每一者平行。雖然圖29描繪沿單個方向延伸的位線160、 270，但位 線可在未描繪的其它位置處圍繞特征編織。然后，晶片處理根據(jù)所屬技術(shù)領(lǐng)域中已知 的技術(shù)繼續(xù)，以形成完成的半導(dǎo)體裝置。
根據(jù)圖11-31的方法形成的半導(dǎo)體裝置具有優(yōu)于先前方法的各種優(yōu)點。舉例來 說，形成的第一160及第二270位線可比先前相鄰位線更寬。此是由于兩個層形成于 不同的層。參照圖30，相鄰第一 160及第二 270位線的垂直邊緣可共面，如果將其 形成于同一層級則不可能如此，因為防止接觸將很困難。通過替代實施例，第二位線 甚至可與第一位線重疊；然而，如先前所述，此可導(dǎo)致來自兩個位線層之間的電容耦 合的干擾。此外，通過所說明及所描繪的實施例，第二位線插塞230與第一位線160 自對準，使得所述工藝可容忍界定第二位線270的掩模272的某些未對準，從而增大 處理寬容度。
圖32-37中描繪本發(fā)明的另一實施例。通過此實施例，首先根據(jù)先前實施例處理 晶片，直到圖18-20中所描繪的階段。接下來，如圖32及33中所描繪形成經(jīng)平面化 電介質(zhì)層320 (例如， 一個或一個以上二氧化硅層)及經(jīng)圖案化光致抗蝕劑層322， 圖32及33描繪分別在圖11的I-I及J-J處的截面圖?？刮g劑322留下覆蓋第二位線 觸點112的暴露區(qū)域，同時遮蓋覆蓋第一位線觸點110的區(qū)域。
執(zhí)行對圖32及33的結(jié)構(gòu)的各向異性氧化物蝕刻以暴露第二位線觸點112。然后， 移除抗蝕劑層322，且形成毯覆式導(dǎo)電層340 (例如，金屬層)以接觸第二位線觸點 112。此產(chǎn)生圖34及35的結(jié)構(gòu)。
然后，(舉例來說)使用CMP將圖34及35的毯覆式導(dǎo)電層340平面化，但平 面化到層320的上表面上方的層級。否則，圖36中所描繪的第二位線340將被移除 并導(dǎo)致位線斷開，除非執(zhí)行進一步處理。在將層340平面化之后，在層340上方形成 經(jīng)圖案化光致抗蝕劑層(未描繪)，其界定所述第二位線。蝕刻層340以界定圖36 及37中所描繪的第二位線340。在界定第二位線340之后，形成經(jīng)平面化電介質(zhì)層 360，以產(chǎn)生圖36及37的結(jié)構(gòu)。然后，晶片處理可繼續(xù)以形成完成的半導(dǎo)體裝置。
應(yīng)注意，其它特征可出現(xiàn)在圖36及37的結(jié)構(gòu)中以及未說明或未描繪的其它圖式中。舉例來說，根據(jù)所使用的材料，可能需要在形成第二位線340之前在位線插塞 112上形成導(dǎo)電增強層，以輔助特征112與340之間的電接觸，或作為粘合層。
如圖36及37中所描繪，第一位線160的上表面位于比第二位線340的上表面低 的層級。在圖36中所描繪的截面處，第二位線340的下表面位于比第一位線160的 上表面高的層級。在圖37中所描繪的截面處，所述第二位線的上表面也位于比第一 位線160的上表面高的層級，而第一 160及第二 340位線的下表面位于相同層級。
根據(jù)圖32-37的實施例形成的半導(dǎo)體裝置具有優(yōu)于常規(guī)處理方法的優(yōu)點，所述常 規(guī)處理方法因截面面積增大而提供具有減小電阻的第二位線，如圖37中所描繪。位 線電阻可減半。相鄰位線之間的電容也可減小。單元編程及讀取速度兩者的提高也成 為可能。
圖38-47中描繪本發(fā)明的第三實施例。對于此實施例，舉例來說，可根據(jù)先前實 施例首先形成或提供在圖38及39的截面圖(在分別類似于圖11的I-I及J-J的位置 處截取)中所描繪的以下結(jié)構(gòu)半導(dǎo)體晶片IO、阱區(qū)域12、經(jīng)摻雜區(qū)域(有源區(qū)) 14、淺溝道隔離32、 一個或一個以上電介質(zhì)層34、第一位線觸點IIO及第二位線觸 點112。對于此實施例，還可使用提供位線觸點110、 112的層來在半導(dǎo)體晶片IO上 方的另一位置處提供源極局部互連(在圖48及49中描繪為元件480)。
在形成上文所說明及圖38及39中所描繪的結(jié)構(gòu)之后，提供電介質(zhì)層380(例如， 一個或一個以上TEOS或BPSG層)，且形成經(jīng)圖案化光致抗蝕劑層382，其暴露第 一位線觸點110以完成圖38及39的結(jié)構(gòu)。
接下來，執(zhí)行對所述電介質(zhì)層的蝕刻，以在電介質(zhì)層380內(nèi)提供開口，其暴露位 線觸點110。隨后，移除抗蝕劑層382，并(舉例來說)使用金屬鑲嵌工藝在所述開 口內(nèi)形成導(dǎo)電插塞。此形成如圖40中所描繪的第一補充插塞400，其接觸第一位線 觸點HO?？蓪⒀a充插塞400形成為不同于第一位線觸點IIO的尺寸，或所描繪的相 同尺寸。
在完成圖40及41的結(jié)構(gòu)之后，舉例來說，根據(jù)圖32及33所描繪的實施例，形 成第一位線160、氮化硅覆蓋層162、氮化硅間隔物180、氧化物電介質(zhì)層320及經(jīng) 圖案化光致抗蝕劑層322。蝕刻氧化物電介質(zhì)層320及電介質(zhì)層380，以暴露第二位 線112,然后移除抗蝕劑層322。接下來，形成毯覆式導(dǎo)電層440 (例如，鎢)，然 后形成經(jīng)圖案化光致抗蝕劑層442，以產(chǎn)生圖44及45中所描繪的結(jié)構(gòu)。所述毯覆式 導(dǎo)電層可通過化學(xué)汽相沉積或濺鍍由金屬(例如鎢或鈦)形成。
隨后，蝕刻毯覆式導(dǎo)電層440，移除經(jīng)圖案化光致抗蝕劑層442，并形成遮蓋電 介質(zhì)層460,以產(chǎn)生圖46及47的結(jié)構(gòu)。然后，晶片處理可繼續(xù)以形成完成的半導(dǎo)體 裝置。
上文所說明及圖38-47中所描繪的實施例具有允許使用與第一及第二位線觸點 110、 112相同的層形成源極局部互連的優(yōu)點。還可減小位線電阻，而且還可減小相 鄰位線之間的電容。單元編程及讀取速度兩者的提高也成為可能。圖48是平面圖，而圖49是沿圖48結(jié)構(gòu)的J-J的截面圖，其描繪經(jīng)由與源極線 482的物理接觸與所述源極線電耦合的源極局部互連480?？墒褂脠D38-47中所描繪 的方法用形成插塞110的導(dǎo)電層形成所述源極局部互連，且源極線482可由位線層 160形成。圖48及49進一步描繪先前所說明的其它相同編號特征。
圖50是移除光致抗蝕劑層322之后圖42的沿圖48的J-J的截面圖。
圖51是圖46及47結(jié)構(gòu)的沿圖48的J-J的截面圖。
圖52及53分別描繪截面K-K及L-L處的圖48結(jié)構(gòu)。
圖54及55描繪包含線性(即"非交錯")位線觸點的本發(fā)明的另一實施例。在 此實施例中，位線160的頂表面低于位線340的頂表面。位線340的垂直側(cè)壁與位線 160的垂直表面對準，且可經(jīng)形成以在維持兩者之間的足夠距離的情況下覆蓋位線 160，以使相鄰位線之間的電容耦合最小化。
大部分先前圖式提供具有相當(dāng)寬松的設(shè)計規(guī)則的半導(dǎo)體裝置。圖56及57分別描 繪類似于圖46及47的結(jié)構(gòu)，但經(jīng)設(shè)計以在給定面積中提供更大數(shù)量的特征(即，以 提高特征密度)。
因此，通過本發(fā)明的各個實施例，可與存儲器柵極16的形成非同時地(即，之 前或之后)形成位線，所述位線形成選擇柵極18。在圖58結(jié)構(gòu)中，在形成第一位線 160之后，以位線觸點的非交錯、線性布置形成第二位線340。在此實施例中，第二 位線340直接覆蓋第一位線160且可使裝置形成所需的水平面積最小化，同時提供具 有足以使電導(dǎo)率最大化并使電阻最小化的截面的位線。
如圖59中所描繪，根據(jù)本發(fā)明從半導(dǎo)體晶片區(qū)段形成的半導(dǎo)體裝置590可與其 它裝置(例如，微處理器592) —同附裝到印刷電路板594 (舉例來說，附裝到計算 機母板)，或作為用于個人計算機、小型計算機或大型計算機596中的存儲器模塊的 部分。圖59還可代表裝置590在關(guān)于電信、汽車工業(yè)、半導(dǎo)體測試及制造裝備、消 費者電子裝置或幾乎任何消費者或工業(yè)電子裝備部分的其它電子裝置(包含外殼596) 中的使用，舉例來說，包含微處理器592的裝置。
本文所說明的工藝及結(jié)構(gòu)可用于制造多個不同結(jié)構(gòu)，其包含導(dǎo)線，例如根據(jù)本發(fā) 明性工藝形成的位線。舉例來說，圖60是存儲器裝置的簡化框圖，例如動態(tài)隨機存 取存儲器，其具有可使用本發(fā)明的實施例形成的位線。此種裝置的一般操作為所屬技 術(shù)領(lǐng)域中的技術(shù)人員已知。圖60描繪耦合到存儲器裝置590的處理器592，且進一 步描繪存儲器集成電路的以下基本部分控制電路600、行602及列604地址緩沖 器、行606及列608解碼器、感測放大器610、存儲器陣列612及數(shù)據(jù)輸入/輸出614。
雖然已參照例示性實施例對本發(fā)明進行了說明，但此說明并非打算解釋為限制意 義。所屬技術(shù)領(lǐng)域中的技術(shù)人員在參照此說明之后將明了所述例示性實施例以及本發(fā) 明的額外實施例的各種修改。因此，預(yù)期所附權(quán)利要求書將涵蓋歸屬于本發(fā)明的真實 范圍內(nèi)的任何此類修改或?qū)嵤├?br> 權(quán)利要求
1、一種具有截面的半導(dǎo)體裝置，其包含半導(dǎo)體晶片；第一位線，其中所述第一位線具有上表面及下表面，其中所述上表面比所述下表面離所述半導(dǎo)體晶片更遠；第二位線，其中所述第二位線具有上表面及下表面，其中所述上表面比所述下表面離所述半導(dǎo)體晶片更遠，其中且所述第二位線的所述上表面比所述第一位線的所述上表面離所述半導(dǎo)體晶片更遠且所述第一位線鄰近所述第二位線。
2、 如權(quán)利要求l所述的半導(dǎo)體裝置，其中所述第二位線的所述下表面比所述第 一位線的所述下表面離所述半導(dǎo)體晶片更遠。
3、 如權(quán)利要求l所述的半導(dǎo)體裝置，其中所述第二位線的所述下表面離所述半 導(dǎo)體晶片的距離大約與所述第一位線的所述下表面離所述半導(dǎo)體晶片的距離相同。
4、 如權(quán)利要求l所述的半導(dǎo)體裝置，其中所述第二位線的所述下表面比所述第 一位線的所述上表面離所述半導(dǎo)體晶片更遠。
5、 如權(quán)利要求1所述的半導(dǎo)體裝置，其進一步包含 至少兩個第一位線；第二位線觸點，其電耦合到所述第二位線及所述半導(dǎo)體晶片， 其中將所述第二位線觸點直接插入到所述兩個第一位線之間。
6、 一種半導(dǎo)體裝置，其包含-第一截面位置，其包含多個第一及第二經(jīng)摻雜區(qū)域，其位于半導(dǎo)體晶片內(nèi)；第一多個位線插塞，其接觸所述第一經(jīng)摻雜區(qū)域，其中在所述第一截面位置 處無位線插塞接觸所述第二經(jīng)摻雜區(qū)域中的任一者； 多個第一位線，其接觸所述多個位線插塞；及多個第二位線，其中所述第二位線的下表面高于所述第一位線的上表面； 第二截面位置，其包含多個第一及第二經(jīng)摻雜區(qū)域，其位于半導(dǎo)體晶片內(nèi)；第二多個位線插塞，其接觸所述第二經(jīng)摻雜區(qū)域，其中在所述第二截面位置處無位線插塞接觸所述第一經(jīng)摻雜區(qū)域中的任一者；所述多個第一位線接續(xù)位于所述第一截面位置處的所述多個第一位線；及 多個第二位線，其接觸位于所述第二截面位置處的所述多個位線插塞，其中所述第二位線的上表面高于所述第一位線的上表面。
7、 如權(quán)利要求6所述的半導(dǎo)體裝置，其中位于所述第二截面位置處的所述多個 第二位線中的每一者包含第一導(dǎo)電特征，其插入到相鄰第一位線之間；及第二導(dǎo)電特征，其經(jīng)由所述第一導(dǎo)電特征電耦合到所述第二多個位線插塞中的一 者，其中位于所述第二截面位置處的所述第二導(dǎo)電特征的下表面高于所述第一位線插 塞的上表面。
8、 如權(quán)利要求6所述的半導(dǎo)體裝置，其中位于所述第二截面位置處的所述多個 第二位線中的每一者包含單個導(dǎo)電層，所述單個導(dǎo)電層從相鄰第一位線之間延伸到高 于所述第一位線的上部層級的層級。
9、 如權(quán)利要求8所述的半導(dǎo)體裝置，其進一步包含插入到所述單個導(dǎo)電層與所 述第二位線插塞之間的導(dǎo)電增強層，其中每一第二位線經(jīng)由所述增強層電耦合到所述 第二位線插塞中的一者。
10、 如權(quán)利要求6所述的半導(dǎo)體裝置，其中所述多個第一位線插塞及所述多個第二位線插塞各自包含第一插塞部分，其由接觸所述半導(dǎo)體晶片內(nèi)所述經(jīng)摻雜區(qū)域中的一者的第一導(dǎo)電 層形成；及第二插塞部分，其由接觸所述第一插塞部分且經(jīng)由所述第一插塞部分電耦合到所 述經(jīng)摻雜區(qū)域的第二導(dǎo)電層形成，其中經(jīng)由所述第二插塞部分及所述第一插塞部分將位線電耦合到所述經(jīng)摻雜區(qū)域。
11、 如權(quán)利要求6所述的半導(dǎo)體裝置，其進一步包含由還形成所述第一及第二多 個位線插塞的導(dǎo)電層形成的源極局部互連。
12、 如權(quán)利要求6所述的半導(dǎo)體裝置，其中所述多個第二位線中的每一位線的一部分覆蓋所述多個第一位線中的至少一者。
13、 一種半導(dǎo)體裝置，其包含 半導(dǎo)體晶片襯底組合件，其包含半導(dǎo)體晶片；位于第一截面位置處的第一位線插塞及位于第二截面位置處的第二位線插塞； 多個第一位線，其位于所述第一及第二截面位置兩者處，其中所述第一位線接觸位于所述第一截面位置處的所述第一位線插塞，但不接觸位于所述第二截面位置處的所述第二位線插塞；多個第二位線，其位于所述第一及第二截面位置兩者處，其中所述第二位線接觸 位于所述第二截面位置處的所述第二位線插塞，但不接觸位于所述第一位置處的所述 第一位線插塞，其中所述第二位線的上表面比所述第一位線的上表面離所述半導(dǎo)體晶片更遠。
14、 如權(quán)利要求13所述的半導(dǎo)體裝置，其中位于所述第一截面位置處的所述第 二位線的底表面高于位于所述第一截面位置處的所述第一位線的上表面。
15、 如權(quán)利要求13所述的半導(dǎo)體裝置，其中至少一個第二位線插入到位于所述 第二截面位置處的兩個相鄰第一位線之間，但所述至少一個第二位線未插入到位于所述第一截面位置處的所述兩個相鄰第一位線之間。
16、 如權(quán)利要求13所述的半導(dǎo)體裝置，其進一步包含 所述第二位線，其包含第一導(dǎo)電層，其接觸所述第二位線插塞； 第二導(dǎo)電層，其接觸所述第一導(dǎo)電層，其中位于所述第一截面位置處的所述第二導(dǎo)電層的底表面高于所述第一位線 的上表面。
17、 一種在制作半導(dǎo)體裝置期間使用的方法，其包含 在第一截面位置及第二截面位置處形成多個導(dǎo)電位線插塞；形成第一毯覆式導(dǎo)電位線層，其接觸位于所述第一及第二截面位置處的所述多個 導(dǎo)電位線插塞；及移除所述第一毯覆式導(dǎo)電位線層的一部分，以形成接觸位于所述第一位置處的所 述位線插塞但脫離與位于所述第二位置處的所述位線插塞的接觸的多個第一位線。
18、 如權(quán)利要求17所述的方法，其進一步包含在所述第一位線上方形成第二毯覆式導(dǎo)電位線層，且其接觸位于所述第二位置處 的所述位線插塞；及移除所述第二毯覆式導(dǎo)電位線層的一部分，以形成接觸位于所述第二位置處的所 述位線插塞但不接觸位于所述第一位置處的所述位線插塞的多個第二位線部分。
19、 如權(quán)利要求18所述的方法，其進一步包含將所述第二毯覆式導(dǎo)電位線層平 面化，以從所述多個第一位線上方移除所述第二毯覆式導(dǎo)電位線層，以形成所述第二 位線部分。
20、 如權(quán)利要求18所述的方法，其進一步包含-在經(jīng)由與所述第二位線部分的電接觸而電耦合到位于所述第二位置處的所述位 線插塞的所述第一位線上方形成第三毯覆式導(dǎo)電位線層；及 從所述第一位線上方移除所述第三毯覆式導(dǎo)電位線層。
21、 如權(quán)利要求20所述的方法，其中位于所述第一截面位置處的所述第三毯覆 式導(dǎo)電層的底表面高于所述第一位線的頂表面。
22、 如權(quán)利要求18所述的方法，其進一步包含在所述第一位線上方形成第三毯覆式導(dǎo)電位線層，所述第一位線經(jīng)由與所述第二 位線部分的電接觸而電耦合到位于所述第二位置處的所述位線插塞；及從所述第一位線上方移除所述第三毯覆式導(dǎo)電層的第一部分且在所述第一位線 上方留下所述第三毯覆式導(dǎo)電層的第二部分。
23、 一種在制作半導(dǎo)體裝置期間使用的方法，其包含-提供包含多個導(dǎo)電區(qū)域的半導(dǎo)體晶片襯底組合件；在位于第一截面位置及第二截面位置處的第一電介質(zhì)層內(nèi)提供多個導(dǎo)電插塞，其 中每一導(dǎo)電插塞電接觸所述導(dǎo)電區(qū)域中的一者；形成第一毯覆式導(dǎo)電層，以電接觸位于所述第一截面位置及所述第二截面位置兩 者處的所述導(dǎo)電插塞中的每一者；在所述毯覆式導(dǎo)電層上方形成毯覆式第二電介質(zhì)層；蝕刻所述毯覆式第二電介質(zhì)層及所述毯覆式導(dǎo)電層，以從所述第一毯覆式導(dǎo)電層 形成多個第一導(dǎo)線，其中在所述蝕刻之后，導(dǎo)線接觸位于所述第一截面位置處的所述 導(dǎo)電插塞中的每一者，但無所述第一毯覆式導(dǎo)電層的部分接觸位于所述第二截面位置 處的所述導(dǎo)電插塞中的任一者；提供插入到位于所述第一截面位置處的相鄰第一導(dǎo)線之間的掩模層，其中所述掩 模層使所述第二截面位置.處的所述導(dǎo)電插塞暴露；在位于所述第一截面位置處的所述掩模層上方形成第二毯覆式導(dǎo)電層，其接觸位 于所述第二截面位置處的所述導(dǎo)電插塞；將所述第二毯覆式導(dǎo)電層平面化，以從位于所述第一截面位置處的所述掩模層上 方移除所述第二毯覆式導(dǎo)電層并留下接觸位于所述第二截面位置處的所述導(dǎo)電插塞 的所述第二導(dǎo)電層；及形成多個第二導(dǎo)線，以接觸位于所述第二截面位置處的所述第二導(dǎo)電層，其中位 于所述第一截面位置處的所述第二導(dǎo)線的底表面高于所述第一導(dǎo)線的頂表面。
24、 如權(quán)利要求23所述的方法，其中在蝕刻所述毯覆式第二電介質(zhì)層之后，所 述第一截面位置及所述第二截面位置兩者均包含至少一個第一導(dǎo)線。
25、 如權(quán)利要求23所述的方法，其中所述提供所述掩模層進一步包含 在所述多個第一導(dǎo)線上方、在位于所述第一截面位置處的所述導(dǎo)電插塞上方及在位于所述第二截面位置處的所述導(dǎo)電插塞上方形成毯覆式第三電介質(zhì)層；將所述毯覆式第三電介質(zhì)層平面化，使得所述第三電介質(zhì)層的一部分保留在位于所述第一截面位置及所述第二截面位置兩者處的所述相鄰第一導(dǎo)線之間；在所述第一導(dǎo)線上方及在位于所述第一截面位置處的所述導(dǎo)電插塞上方形成經(jīng)圖案化的光致抗蝕劑層，但其使得所述第三電介質(zhì)層、所述導(dǎo)電插塞及位于所述第二截面位置處的至少一個第一導(dǎo)線不被所述經(jīng)圖案化的光致抗蝕劑層遮蓋；及蝕刻位于所述第二截面位置處的所述第三電介質(zhì)層以暴露位于所述第二截面位置處的所述導(dǎo)電插塞，而位于所述第一截面位置處的所述第三電介質(zhì)層保留在所述第一導(dǎo)線上方及位于所述第一截面位置處的所述導(dǎo)電插塞上方。
26、 如權(quán)利要求25所述的方法，其進一步包含沿所述第一導(dǎo)線的第一及第二側(cè) 壁形成多個間隔物，使得每一間隔物的邊緣與位于所述第二截面位置處的所述觸點插 塞中的一者的邊緣大致對準。
27、 如權(quán)利要求23所述的方法，其進一步包含在所述第一導(dǎo)線中的至少一者的 一部分上方形成每一第二導(dǎo)線的一部分。
28、 一種在制作半導(dǎo)體裝置期間使用的方法，其包含 在第一截面位置及第二截面位置處形成多個導(dǎo)電位線插塞；形成接觸位于所述第一及第二截面位置處的所述多個導(dǎo)電位線插塞的第一毪覆 式導(dǎo)電位線層；及移除所述第一毯覆式導(dǎo)電位線層的一部分，以形成接觸位于所述第一位置處的所 述位線插塞但脫離與位于所述第二位置處的所述位線插塞的接觸的多個第一位線；在位于所述第一截面位置處的所述多個第一位線及位線插塞上方及在位于所述 第二截面位置處的所述第一位線及位線插塞上方形成電介質(zhì)層；在位于所述第一截面位置處的所述位線插塞上方及在位于所述第一及第二截面 位置兩者處的所述第一位線上方形成經(jīng)圖案化掩模，其中位于所述第二位置處的所述 位線插塞不被所述經(jīng)圖案化掩模遮蓋；使用所述經(jīng)圖案化掩模作為圖案來蝕刻所述電介質(zhì)層，以在所述第一電介質(zhì)層內(nèi) 形成多個開口，所述開口暴露位于所述第二位置處的所述位線觸點；在位于所述第一及第二截面位置處的所述電介質(zhì)層及所述第一位線層兩者上方 以及在所述第一電介質(zhì)層中的所述多個開口內(nèi)形成第二導(dǎo)電位線層，以接觸位于所述 第二截面位置處的所述位線插塞，其中所述第二導(dǎo)電位線層不接觸位于所述第一截面 位置處的所述位線插塞；及蝕刻位于所述第一及第二截面位置處的所述第二導(dǎo)電位線層，以形成多個第二位 線，其中在所述第二導(dǎo)電位線層的所述蝕刻之后，所述第二導(dǎo)電位線層的至少一部分保留在位于所述第二截面位置處的所述多個開口內(nèi)及位于所述第一截面位置處的所 述電介質(zhì)層上方。
29、 如權(quán)利要求28所述的方法，其進一步包含在位于所述第一及第二截面位置兩者處的所述電介質(zhì)層上形成所述第二導(dǎo)電位 線層；將所述第二導(dǎo)電位線層平面化；及在將所述第二導(dǎo)電位線層平面化之后，執(zhí)行所述第二導(dǎo)電位線層的所述蝕刻，其 中在所述蝕刻之后，位于所述第一及第二截面位置兩者處的所述第二導(dǎo)電位線層的上 表面高于位于所述第一及第二截面位置處的所述電介質(zhì)層的上表面。
30、 如權(quán)利要求28所述的方法，其進一步包含執(zhí)行所述第二導(dǎo)電位線層的所述 蝕刻，使得在所述蝕刻之后，位于所述第一截面位置處的所述第二位線的下表面高于 位于所述第一截面位置處的所述第一位線的上表面。
31、 一種半導(dǎo)體裝置存儲器陣列的一部分，其包含第一導(dǎo)電位線，其由與第一多個存儲器單元電耦合的至少第一導(dǎo)電層形成；及 第二導(dǎo)電位線，其鄰近所述第一位線且由至少第二導(dǎo)電層與所述第一導(dǎo)電層非同 時地形成且與第二多個存儲器單元電耦合。
32、 如權(quán)利要求31所述的存儲器陣列的部分，其中所述第一位線包含選擇柵極 且所述第二位線包含用于非易失性存儲器裝置的存儲器柵極。
33、 如權(quán)利要求31所述的存儲器陣列的部分，其中所述存儲器陣列包含NAND存儲器裝置的一部分。
34、 如權(quán)利要求31所述的存儲器陣列的部分，其進一步包含至少第一位線觸點插塞，其將所述第一導(dǎo)電位線電耦合到半導(dǎo)體晶片區(qū)段內(nèi)的第 一經(jīng)導(dǎo)電摻雜區(qū)域；至少第二位線觸點插塞，其將所述第二導(dǎo)電位線電耦合到所述半導(dǎo)體晶片區(qū)段內(nèi) 的第二經(jīng)導(dǎo)電摻雜區(qū)域。
35、 如權(quán)利要求34所述的存儲器陣列的部分，其中所述第一及第二位線觸點插塞包含交錯布置。
全文摘要
一種在制造半導(dǎo)體裝置(例如，NAND快閃存儲器裝置)期間使用的方法包含在不同的層級形成第一(160)及第二(270)位線。在不同的層級形成所述位線增加處理寬容度，特別是關(guān)于位線之間的間隔，而此對于常規(guī)工藝可能增加對光刻限制的要求。還說明一種使用所述方法形成的半導(dǎo)體裝置及一種包含所述半導(dǎo)體裝置的電子系統(tǒng)。
文檔編號H01L21/768GK101443902SQ200780016789
公開日2009年5月27日 申請日期2007年4月13日 優(yōu)先權(quán)日2006年4月13日
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