專利名稱：用于封裝芯片的承載帶及芯片封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種用于封裝芯片的承載帶及芯片封裝結(jié)構(gòu)；特別是一種具 有共用測(cè)試墊區(qū)的承載帶及芯片封裝結(jié)構(gòu)。
背景技術(shù)：
隨著工業(yè)的進(jìn)步，各種液晶屏幕、具折疊功能的電子產(chǎn)品已被廣泛使用于 曰常生活中。其中，由于可撓性電路板具有厚度薄、引腳間距小、且腳數(shù)高等 優(yōu)點(diǎn)，當(dāng)液晶屏幕為了節(jié)省空間，或是電子產(chǎn)品為了達(dá)到折疊的功能時(shí)，可撓 性電路板便成為不可或缺的元件。
一般而言，可撓性電路板是利用芯片封裝技術(shù)，將半導(dǎo)體芯片接合于其上。 其中，巻帶自動(dòng)接合封裝(Tape Automatic Bonding, TAB)技術(shù)是將芯片固定 于承載帶上，并以芯片的凸塊或焊墊，與承載帶的金屬引線層對(duì)位加壓接合， 為目前最常見(jiàn)的芯片封裝技術(shù)之一。其又可分成巻帶承載封裝(Tape Carrier Package, TCP)及薄膜覆晶封裝(Chip-On-Film, COF) 二種封裝型式。
圖1所示為現(xiàn)有的芯片封裝結(jié)構(gòu)1的示意圖，芯片封裝結(jié)構(gòu)1包含承載帶 10，承載帶IO具有多個(gè)定位孔111、多個(gè)測(cè)試墊131、 131，、第一引腳部分141 及第二引腳部分142。其中，多個(gè)定位孔111是沿一輸送方向X，分布于承載 帶10的二側(cè)邊，用以輸送該承載帶IO，或用以定位承載帶IO的位置，以便將 芯片21接合至承載帶IO上或連結(jié)一電性測(cè)試裝置(圖未示)進(jìn)行電性測(cè)試。
為方便說(shuō)明，如圖1所示，在承載帶IO上定義一封裝區(qū)域121以及分別 位于封裝區(qū)域121 二側(cè)的二測(cè)試墊區(qū)13、 13'，其中，封裝區(qū)域121是設(shè)置于 承載帶IO二側(cè)邊的定位孔111之間，并沿輸送方向X分布，芯片21是設(shè)置于 封裝區(qū)域121內(nèi)，而測(cè)試墊131、 131'是分別設(shè)置于第一測(cè)試墊區(qū)13及第二測(cè) 試墊區(qū)13'上。而第一引腳部分141自封裝區(qū)域121延伸至第一測(cè)試墊區(qū)13與 測(cè)試墊131電性連結(jié)，而第二引腳部分142自封裝區(qū)域121延伸至第二測(cè)試墊區(qū)13，與測(cè)試墊131'電性連結(jié)。
由于芯片21是接合于承載帶10的封裝區(qū)域121，并以輸入端與輸出端(圖 未示)分別與第一引腳部分141及第二引腳部分142電性連結(jié)，以構(gòu)成該芯片 封裝結(jié)構(gòu)l。如此一來(lái)，芯片21的輸入端與輸出端，可分別通過(guò)第一引腳部分 141及第二引腳部分142電性連結(jié)至第一測(cè)試墊區(qū)13的測(cè)試墊131及第二測(cè)試 墊區(qū)13'的測(cè)試墊131'。完成封裝芯片21于承載帶10的封裝區(qū)域121中后， 一旦電性測(cè)試裝置以探針同時(shí)電性連結(jié)測(cè)試墊131及測(cè)試墊131，，便可對(duì)芯片 21進(jìn)行電性測(cè)試。
由圖l可以清楚看出，現(xiàn)有的芯片封裝結(jié)構(gòu)l上，測(cè)試墊131、 131，是分 別配置于各芯片21 二側(cè)。當(dāng)芯片21的電性測(cè)試完成后，第一測(cè)試墊區(qū)13及 第二測(cè)試墊區(qū)13'皆需裁切去除，僅留下封裝區(qū)域121上的芯片21、第一引腳 部分141及第二引腳部分142?？上胍?jiàn)地，若第一測(cè)試墊區(qū)13及第二測(cè)試墊區(qū) 13'所使用的區(qū)域愈大，裁切去除的部分愈多，此將造成承載帶IO不必要的浪 費(fèi)。此外，現(xiàn)有的芯片封裝結(jié)構(gòu)l，在進(jìn)行對(duì)芯片21電性測(cè)試時(shí)，是將電性測(cè) 試裝置的探針，順序且重復(fù)地對(duì)測(cè)試墊131及測(cè)試墊131'執(zhí)行電性連接的動(dòng)作， 此電性測(cè)試需要將探針?lè)磸?fù)地動(dòng)作，導(dǎo)致花費(fèi)大量制程時(shí)間，使得生產(chǎn)測(cè)試效 率不佳。
有鑒于此，提供一種可減少裁切量及提升測(cè)試效率的承載帶及芯片封裝結(jié) 構(gòu)，是此領(lǐng)域亟待解決的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的一目的在于提供一種用于封裝芯片的承載帶及芯片封裝結(jié)構(gòu)，相 鄰的二芯片封裝結(jié)構(gòu)可共用一測(cè)試墊區(qū)，以減少測(cè)試墊區(qū)于承載帶上所占的面 積比例。由于測(cè)試墊區(qū)最終將被裁切去除，本發(fā)明的承載帶及芯片封裝結(jié)構(gòu)于 測(cè)試完成后進(jìn)行裁切時(shí)，可降低因?yàn)椴们袦y(cè)試墊區(qū)所導(dǎo)致承載帶的浪費(fèi)，進(jìn)而 節(jié)省制造成本。
本發(fā)明的另一目的在于提供一種用于封裝芯片的承載帶及芯片封裝結(jié)構(gòu)， 由于相鄰的二芯片封裝結(jié)構(gòu)可利用共用的測(cè)試墊區(qū)與一電性測(cè)試裝置電性連 接，故電性測(cè)試裝置可同時(shí)或單獨(dú)對(duì)二芯片進(jìn)行電性測(cè)試，至少可減少測(cè)試機(jī)臺(tái)的探針與測(cè)試墊反復(fù)接觸及脫離的動(dòng)作，進(jìn)而節(jié)省電性測(cè)試的作業(yè)時(shí)間，提 升生產(chǎn)檢測(cè)效率。
為達(dá)上述目的，本發(fā)明所提供的承載帶至少包含有二傳輸區(qū)域、二封裝區(qū) 域、 一測(cè)試墊區(qū)、多個(gè)測(cè)試墊及一金屬線路層。該等傳輸區(qū)域分別定義于該承 載帶的二側(cè)邊，且沿一輸送方向延伸；該等封裝區(qū)域是定義于該等傳輸區(qū)域之 間，沿該輸送方向分布；該測(cè)試墊區(qū)是定義于該等封裝區(qū)域之間，供該等測(cè)試 墊設(shè)置于其上；該金屬線路層是分布于該等封裝區(qū)域上。其中，該等封裝區(qū)域 包含一第一封裝區(qū)域及一第二封裝區(qū)域，而該金屬線路層至少包含一自該第一 封裝區(qū)域延伸至該測(cè)試墊區(qū)的第一引腳部分、以及一自該第二封裝區(qū)域延伸至 該測(cè)試墊區(qū)的第二引腳部分。其特征為該第一引腳部分與該第二引腳部分，是 于該測(cè)試墊區(qū)內(nèi)，對(duì)應(yīng)連接共同的這些測(cè)試墊。
本發(fā)明還提供一種芯片封裝結(jié)構(gòu)，其是使用上述的承載帶，且還包含一第 一芯片及一第二芯片，分別設(shè)置于該承載帶上的該第一封裝區(qū)域及該第二封裝 區(qū)域，該第一芯片與該第一引腳部分電性連接，而該第二芯片與該第二引腳部 分電性連接。借此，該第一芯片及該第二芯片通過(guò)該第一引腳部分及該第二引 腳部分同時(shí)連結(jié)至對(duì)應(yīng)的這些測(cè)試墊，進(jìn)而使該第一芯片與該第二芯片可借由 這些測(cè)試墊，同時(shí)連接至電性測(cè)試裝置，進(jìn)行電性測(cè)試。


為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，以下結(jié)合附圖對(duì)本發(fā) 明的具體實(shí)施方式
作詳細(xì)說(shuō)明，其中 圖1是現(xiàn)有芯片封裝結(jié)構(gòu)的示意圖； 圖2是本發(fā)明承載帶的示意圖；以及 圖3是本發(fā)明芯片封裝結(jié)構(gòu)的示意圖。
主要元件符號(hào)說(shuō)明 1 芯片封裝結(jié)構(gòu) 111 定位孔 13 第一測(cè)試墊區(qū)
10 承載帶 121 封裝區(qū)域 13， 第二測(cè)試墊區(qū)測(cè)試墊131'測(cè)試墊
141第一引腳部分142第二引腳部分
21芯片承載帶
31傳輸區(qū)域311定位孔
321第一封裝區(qū)域321a芯片接合區(qū)
322第二封裝區(qū)域322a芯片接合區(qū)
33測(cè)試墊區(qū)331測(cè)試墊
341第一引腳部分341a第一內(nèi)引腳
341b第一外引腳342第二引腳部分
342a第二內(nèi)引腳342b第二外引腳
343第三引腳部分344第四引腳部分
4芯片封裝結(jié)構(gòu)41第一芯片
42第二芯片X輸送方向
具體實(shí)施例方式
本發(fā)明的一實(shí)施例揭露一種用于封裝芯片的承載帶3，是可沿一輸送方向 X延伸，如圖2所示，承載帶3至少包含有二傳輸區(qū)域31、 二封裝區(qū)域321及 322、 一測(cè)試墊區(qū)33、設(shè)置于測(cè)試墊區(qū)33上的多個(gè)測(cè)試墊331及一金屬線路層。
于本實(shí)施例中，承載帶3的二傳輸區(qū)域31，分別定義于承載帶3的二側(cè)邊 且沿輸送方向X延伸，更明確而言，傳輸區(qū)域31上形成有沿該輸送方向X 順序配置，且鄰設(shè)于承載帶3的二側(cè)邊的多個(gè)定位孔311。承載帶3是 借由定位孔311進(jìn)行傳輸與定位，例如當(dāng)承載帶3定位至一位置時(shí)，適可以進(jìn) 行芯片封裝，而之后定位于另一位置進(jìn)行裁切。
為方便說(shuō)明，封裝區(qū)域321及322可區(qū)分為第一封裝區(qū)域321及第二封裝 區(qū)域322，定義于二傳輸區(qū)域31之間。須說(shuō)明的是，承載帶3上的多個(gè)封裝區(qū) 域是延輸送方向X順序分布，本實(shí)施例僅針對(duì)其中二相鄰的封裝區(qū)域作為例示， 非用以限定本發(fā)明。其中，第一封裝區(qū)域321及第二封裝區(qū)域322各包含一芯 片接合區(qū)321a及322a，用以供芯片設(shè)置。
不同于先前技術(shù)中測(cè)試墊區(qū)是單獨(dú)對(duì)應(yīng)于封裝區(qū)域，故相鄰的二封裝區(qū)域之間必定存在有二測(cè)試墊區(qū)，本實(shí)施例的第一封裝區(qū)域321及第二封裝區(qū)域322 之間僅設(shè)置有一共用的測(cè)試墊區(qū)33。由于設(shè)置于承載帶3上的各測(cè)試墊區(qū)33， 于芯片封裝于各芯片接合區(qū)321a及322a并進(jìn)行完封裝測(cè)試后，皆須裁切去除， 故本實(shí)施例采用共用的測(cè)試墊區(qū)33，可大幅降低測(cè)試墊區(qū)33的數(shù)目及面積， 可顯著降低封裝承載帶不必要的浪費(fèi)，進(jìn)而降低封裝成本。
此外，金屬線路層是分布于第一封裝區(qū)域321及第二封裝區(qū)域322上，并 且延伸至測(cè)試墊區(qū)33中，為方便說(shuō)明，金屬線路層可定義包含第一引腳部分 341、第二引腳部分342、第三引腳部分343及第四引腳部分344。于本實(shí)施例 中，第一引腳部分341是自第一封裝區(qū)域321延伸至測(cè)試墊區(qū)33中，而第二 引腳部分342是自第二封裝區(qū)域322延伸至測(cè)試墊區(qū)33中，且第一引腳部分 341與第二引腳部分342，于該測(cè)試墊區(qū)33內(nèi)，分別連接對(duì)應(yīng)的測(cè)試墊331 。 借此，第一封裝區(qū)域321及第二封裝區(qū)域322之間僅需使用一共用的測(cè)試墊區(qū) 33，便可供后續(xù)的電性測(cè)試。
較佳地，于本發(fā)明的第一引腳部分341與第二引腳部分342是具有相同數(shù) 量的引腳，因此第一引腳部分341的各引腳與第二引腳部分342的各引腳恰可 分別連接至對(duì)應(yīng)的測(cè)試墊331，更方便于電性測(cè)試的進(jìn)行。
此外，第三引腳部分343是相對(duì)于第一引腳部分341，設(shè)置于第一封裝區(qū) 域321中的芯片接合區(qū)321a的另一側(cè)，并自第一封裝區(qū)域321延伸至另一與其 他封裝區(qū)域(圖未示)共用的測(cè)試墊區(qū)；而第四引腳部分344是相對(duì)于第二引 腳部分342設(shè)置于第二封裝區(qū)域322中的芯片接合區(qū)322a的另一側(cè)，并自第二 封裝區(qū)域322延伸至另一與其他封裝區(qū)域(圖未示)共用的測(cè)試墊區(qū)。
而為與芯片接合及連接測(cè)試墊331，第一引腳部分341包含一第一內(nèi)引腳 341a及一第一外引腳341b，第二引腳部分342包含一第二內(nèi)引腳342a及一第 二外引腳342b。第一內(nèi)引腳341a與第二內(nèi)引腳342a是分別延伸于芯片接合區(qū) 321a及322a內(nèi)，用以分別與芯片的凸塊進(jìn)行接合。而第一外引腳341b與第二 外引腳342b是分別自第一封裝區(qū)域321及第二封裝區(qū)域322延伸至測(cè)試墊區(qū) 33內(nèi)，并電性連接于對(duì)應(yīng)的測(cè)試墊331。封裝于各封裝區(qū)域321、 322中的各 芯片，便借由各芯片的多個(gè)凸塊電性連結(jié)該內(nèi)引腳341a及342a，并通過(guò)外引 腳341b、 342b電性連結(jié)測(cè)試墊區(qū)33中的測(cè)試墊331，以便后續(xù)通過(guò)測(cè)試墊331進(jìn)行電性測(cè)試。同樣地，前述的第三引腳部分343及第四引腳部分344也分別 包含內(nèi)、外引腳，在此不另贅述。
請(qǐng)參考圖3，所示為本發(fā)明的第二實(shí)施例所揭露的芯片封裝結(jié)構(gòu)4的示意 圖，此芯片封裝結(jié)構(gòu)4包含如上所述的承載帶3，并更將第一芯片41及第二芯 片42接合于承載帶3上。第一芯片41及第二芯片42是分別設(shè)置于承載帶3 上的第一封裝區(qū)域321及第二封裝區(qū)域322中的芯片接合區(qū)321a、 322a (如圖 2中所示)。第一引腳部分341包含第一內(nèi)引腳341a及第一外引腳341b,第二 引腳部分342包含第二內(nèi)引腳342a及第二外引腳342b，第一內(nèi)引腳341a與第 二內(nèi)引腳342a是分別于芯片接合區(qū)321a、 322a內(nèi)，分別與第一芯片41及第二 芯片42的凸塊電性連接，第一外引腳341b與第二外引腳342b則分別自第一 封裝區(qū)域321及第二封裝區(qū)域322延伸至測(cè)試墊區(qū)33內(nèi)，并電性連接至對(duì)應(yīng) 的測(cè)試墊331。承載帶3的其他詳細(xì)結(jié)構(gòu)如同上述的承載帶3的結(jié)構(gòu)，在此不 贅述。
測(cè)試墊區(qū)33上的測(cè)試墊331，于第一芯片41及第二芯片42分別接合至第 一封裝區(qū)域321及第二封裝區(qū)域322完成封裝后，可外接一電性測(cè)試裝置(圖 未示)，以對(duì)第一芯片41及第二芯片42進(jìn)行一電性測(cè)試。而因第一引腳部分 341與第二引腳部分342連接至相同的測(cè)試墊331，因此對(duì)封裝于第一封裝區(qū) 域321及第二封裝區(qū)域322中的不同芯片進(jìn)行電性測(cè)試時(shí)，僅需進(jìn)行一次測(cè)試 墊331電性連接至電性測(cè)試裝置的動(dòng)作，故可節(jié)省電性測(cè)試的作業(yè)時(shí)間，使生 產(chǎn)效率顯著提升。
舉例而言，第一引腳部分341是通過(guò)第一內(nèi)引腳341a連接于第一芯片41 的一輸入端，而第二引腳部分342是通過(guò)第二內(nèi)引腳342a連接于第二芯片42 的一輸入端，承載帶的第三引腳部分343及第四引腳部分344則分別連接于第 一芯片41的一輸出端及第二芯片42的一輸出端。如此一來(lái)，測(cè)試墊331將可 同時(shí)與第一芯片41及第二芯片42的輸入端電性連接。當(dāng)電性測(cè)試裝置的探針 (圖未示)與測(cè)試墊331電性連接，便可同時(shí)或分別地通過(guò)第一引腳部分341 與第二引腳部分342，對(duì)第一芯片41及第二芯片42，進(jìn)行一電性測(cè)試。較佳 地，第一引腳部分341與第二引腳部分342可具有相同數(shù)量的引腳，并且連結(jié) 于與第一引腳部分341或第二引腳部分342相同數(shù)量的測(cè)試墊331，電性測(cè)試裝置僅需進(jìn)行一次對(duì)測(cè)試墊331電性連結(jié)的動(dòng)作，便可以同時(shí)或分別測(cè)試第一 芯片41及第二芯片42，電性測(cè)試裝置不需頻繁地執(zhí)行插拔動(dòng)作。
或者，第一引腳部分341是可連接于第一芯片41的輸出端，而第二引腳 部分342是可連接于第二芯片42的輸出端，而第三引腳部分343連接于第一 芯片41的輸入端，第四引腳部分344連接于第二芯片42的輸入端。如此一來(lái)， 測(cè)試墊331將可同時(shí)與第一芯片41及第二芯片42的輸出端電性連接，其他的 結(jié)構(gòu)則與前述實(shí)施態(tài)樣相同，在此不贅述。
于本發(fā)明的上述實(shí)施例中，第一芯片41與第二芯片42實(shí)質(zhì)上可為相同的 芯片，或者為不同的芯片，皆可實(shí)施本發(fā)明的概念。僅需設(shè)計(jì)將第一引腳部分 341及第二引腳部分342延伸至共用的測(cè)試墊區(qū)33，并同時(shí)連接相對(duì)應(yīng)的測(cè)試 墊331。舉例而言，若第一芯片41與第二芯片42為相同的二芯片，則僅需將 相同的此二芯片對(duì)稱設(shè)置于承載帶3上，芯片相互相鄰的一側(cè)便可具有相同的 數(shù)量的輸入端或輸出端，因此可以輕易地使用相同引腳數(shù)量的第一引腳部分 341及第二引腳部分342，同時(shí)電性連結(jié)于相同數(shù)量的測(cè)試墊331。但若第一芯 片41不同于第二芯片42,也可通過(guò)引腳及測(cè)試墊的設(shè)計(jì)，同樣可達(dá)到本發(fā)明 使用共用的測(cè)試墊區(qū)的目的。
借由上述的承載帶3的結(jié)構(gòu)，承載帶3可節(jié)省先前技術(shù)中相鄰的封裝區(qū)域 間需設(shè)置二測(cè)試墊區(qū)所占用的承載帶面積，使承載帶3于電性測(cè)試后，需要裁 切去除的部分減少，可更充分地利用承載帶，進(jìn)而節(jié)省材料成本。而與芯片接 合后，本發(fā)明的芯片封裝結(jié)構(gòu)4可通過(guò)共用的測(cè)試墊區(qū)33連結(jié)電性測(cè)試裝置， 進(jìn)而分別或同時(shí)進(jìn)行電性測(cè)試，電性測(cè)試裝置較不需執(zhí)行頻繁的插拔動(dòng)作，更 可以節(jié)省電性測(cè)試的作業(yè)時(shí)間，顯著加速生產(chǎn)效率，降低生產(chǎn)成本。
雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本 領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的修改和完善， 因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求書(shū)所界定的為準(zhǔn)。
權(quán)利要求
1. 一種用于封裝芯片的承載帶，適于沿一輸送方向延伸，該承載帶至少包含有二傳輸區(qū)域、二封裝區(qū)域、一測(cè)試墊區(qū)、多個(gè)測(cè)試墊及一金屬線路層，所述傳輸區(qū)域分別定義于該承載帶的二側(cè)邊，且沿該輸送方向延伸，所述封裝區(qū)域是于所述傳輸區(qū)域之間，沿該輸送方向分布，該測(cè)試墊區(qū)是于所述封裝區(qū)域之間，供所述測(cè)試墊設(shè)置于其上，該金屬線路層是分布于所述封裝區(qū)域上，其中，所述封裝區(qū)域包含一第一封裝區(qū)域及一第二封裝區(qū)域，該金屬線路層至少包含一第一引腳部分以及一第二引腳部分，該第一引腳部分是自該第一封裝區(qū)域延伸至該測(cè)試墊區(qū)，該第二引腳部分是自該第二封裝區(qū)域延伸至該測(cè)試墊區(qū)，且該第一引腳部分與該第二引腳部分，是于該測(cè)試墊區(qū)內(nèi)，對(duì)應(yīng)連接共同的所述測(cè)試墊。
2. 如權(quán)利要求1所述的承載帶，其特征在于，該測(cè)試墊區(qū)上的所述測(cè)試墊，適于外接一電性測(cè)試裝置，以進(jìn)行一電性測(cè)試。
3. 如權(quán)利要求1所述的承載帶，其特征在于，該第一引腳部分與該第二 引腳部分是具有相同數(shù)量的引腳。
4. 如權(quán)利要求1所述的承載帶，其特征在于，該第一封裝區(qū)域及該 第二封裝區(qū)域分別包含一芯片接合區(qū)，該第一引腳部分包含一第一內(nèi)引腳 及一第一外引腳，該第二引腳部分包含一第二內(nèi)引腳及一第二外引腳，該第一 內(nèi)引腳與該第二內(nèi)引腳是分別延伸于該芯片接合區(qū)內(nèi)，該第一外引腳與該第 二外引腳是分別自該第一封裝區(qū)域及該第二封裝區(qū)域延伸至該測(cè)試墊區(qū) 內(nèi)，并對(duì)應(yīng)連接共同的所述測(cè)試墊。
5. 如權(quán)利要求1所述的承載帶，其特征在于，該金屬線路層還包含一第 三引腳部分及一第四引腳部分，該第三引腳部分是相對(duì)于該第一引腳部分，自 該第一封裝區(qū)域延伸，該第四引腳部分是相對(duì)于該第二引腳部分，自該第二封 裝區(qū)域延伸。
6. —種芯片封裝結(jié)構(gòu)，其特征在于包含一承載帶，適于沿一輸送方向延伸，該承載帶至少包含有二傳輸區(qū)域、二 封裝區(qū)域、 一測(cè)試墊區(qū)、多個(gè)測(cè)試墊及一金屬線路層，所述傳輸區(qū)域分別定義于該承載帶的二側(cè)邊，且沿該輸送方向延伸，所述封裝區(qū)域是于所述傳輸區(qū)域 之間，沿該輸送方向分布，該測(cè)試墊區(qū)是于所述封裝區(qū)域之間，供所述測(cè)試墊 設(shè)置于其上，該金屬線路層是分布于所述封裝區(qū)域上，其中，所述封裝區(qū)域包 含一第一封裝區(qū)域及一第二封裝區(qū)域，該金屬線路層至少包含一第一引腳部分 以及一第二引腳部分，該第一引腳部分是自該第一封裝區(qū)域延伸至該測(cè)試墊 區(qū)，該第二引腳部分是自該第二封裝區(qū)域延伸至該測(cè)試墊區(qū)，且該第一引腳部 分與該第二引腳部分，是于該測(cè)試墊區(qū)內(nèi)，對(duì)應(yīng)連接共同的所述測(cè)試墊；一第一芯片及一第二芯片，分別設(shè)置于該承載帶上的該第一封裝區(qū)域及該 第二封裝區(qū)域，該第一芯片與該第一引腳部分電性連接，而第二芯片與該第二 引腳部分電性連接。
7. 如權(quán)利要求6所述的芯片封裝結(jié)構(gòu)，其特征在于，該測(cè)試墊區(qū)上的所 述測(cè)試墊，適于外接一電性測(cè)試裝置，以同時(shí)或分別地通過(guò)該第一引腳部分與 該第二引腳部分，對(duì)該第一芯片及該第二芯片，進(jìn)行一電性測(cè)試。
8. 如權(quán)利要求6所述的芯片封裝結(jié)構(gòu)，其特征在于，該第一封裝區(qū)域及 該第二封裝區(qū)域分別包含一芯片接合區(qū)，該第一引腳部分包含一第一內(nèi)引腳及 一第一外引腳，該第二引腳部分包含一第二內(nèi)引腳及一第二外引腳，該第一內(nèi) 引腳與該第二內(nèi)引腳是分別延伸于該芯片接合區(qū)內(nèi)，該第一外引腳與該第二外 引腳是分別自該第一封裝區(qū)域及該第二封裝區(qū)域延伸至該測(cè)試墊區(qū)內(nèi)，并對(duì)應(yīng) 連接共同的所述測(cè)試墊。
9. 如權(quán)利要求6所述的芯片封裝結(jié)構(gòu)，其特征在于，該第一引腳部分是連接于該第一芯片的一輸入端，且該第二引腳部分是連接于該第二芯片的一輸入端。
10. 如權(quán)利要求9所述的芯片封裝結(jié)構(gòu)，其特征在于，該承載帶還包含一 第三引腳部分及一第四引腳部分，該第三引腳部分連接于該第一芯片的一輸出 端，該第四引腳部分連接于該第二芯片的一輸出端。
11. 如權(quán)利要求6所述的芯片封裝結(jié)構(gòu)，其特征在于，該第一引腳部分是 連接于該第一芯片的一輸出端，且該第二引腳部分是連接于該第二芯片的一輸 出端。
12. 如權(quán)利要求ll所述的芯片封裝結(jié)構(gòu)，其特征在于，該承載帶還包含一第三引腳部分及一第四引腳部分，該第三引腳部分連接于該第一芯片的一輸入 端，該第四引腳部分連接于該第二芯片的一輸入端。
全文摘要
本發(fā)明是關(guān)于一種用于封裝芯片的承載帶與芯片封裝結(jié)構(gòu)，借由在承載帶上的二封裝區(qū)域間的一測(cè)試墊區(qū)中設(shè)置多個(gè)共用的測(cè)試墊，以同時(shí)電性連結(jié)該二封裝區(qū)域，使得承載帶上的測(cè)試墊區(qū)面積減少，可減少裁切浪費(fèi)，且進(jìn)行電性測(cè)試時(shí)，可節(jié)省電性測(cè)試裝置的反復(fù)作動(dòng)時(shí)間，提升測(cè)試效率。
文檔編號(hào)H01L23/498GK101471321SQ20071030738
公開(kāi)日2009年7月1日 申請(qǐng)日期2007年12月29日 優(yōu)先權(quán)日2007年12月29日
發(fā)明者沈弘哲 申請(qǐng)人:南茂科技股份有限公司;百慕達(dá)南茂科技股份有限公司