專利名稱：半導(dǎo)體芯片、集成電路結(jié)構(gòu)及半導(dǎo)體晶圓的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，且特別涉及一種晶圓穿孔結(jié)構(gòu)(through-wafer vias,TWV)，且更特別涉及一種具有晶圓穿孔結(jié)構(gòu)的半導(dǎo)體晶圓的測(cè)試圖案 (testing)。
背景技術(shù)：
自集成電路發(fā)明以來，由于各種電子零件(例如晶體管、二極管、電阻和電容等)的集成度(integration density)持續(xù)改善，使得半導(dǎo)體工業(yè)已經(jīng)歷持 續(xù)快速成長(zhǎng)階段。其中，上述集成度的改善，大多通過一再地降低特征尺寸， 使更多的元件可整合(integrated)至提供的芯片面積內(nèi)。一般而言，所述多個(gè)集成度的改善實(shí)質(zhì)上針對(duì)二維(2D)結(jié)構(gòu)，且在二維 結(jié)構(gòu)中，整合元件(integrated component)所占據(jù)的體積實(shí)質(zhì)上是位于半導(dǎo)體晶 圓的表面上。雖然光刻技術(shù)迅速發(fā)展，大幅改善了二維結(jié)構(gòu)集成電路的形成 方法，但在二維結(jié)構(gòu)中仍有許多對(duì)于密度(density)的物理限制。所述多個(gè)限 制之一為，需使用最小化尺寸來制造所述多個(gè)元件。再者，如果將更多的元 件放置在同一芯片中，則需要更復(fù)雜的設(shè)計(jì)。此外，另一額外的限制源自于當(dāng)元件數(shù)量增加時(shí)，元件間的內(nèi)連線結(jié)構(gòu) (interconnections)的長(zhǎng)度和數(shù)量也會(huì)明顯增加。同時(shí)，當(dāng)內(nèi)連線結(jié)構(gòu)的長(zhǎng)度和 數(shù)量增加時(shí)，電路的阻容延遲(RC delay)和電力消耗也會(huì)隨的增加。在許多用來解決上述限制的許多方法中，晶粒堆疊(stacking dies)為一般 常用的方法，在此方法中使用晶圓穿孔結(jié)構(gòu)(TWV)連接晶粒。圖l示出具有 TWV的部分晶圓的剖面圖。首先，形成包括多個(gè)集成電路(圖未顯示)的半導(dǎo) 體襯底2于此晶圓上。接著，形成內(nèi)連接結(jié)構(gòu)(interconnect structure)4于半導(dǎo) 體襯底2之上，其中內(nèi)連接結(jié)構(gòu)4包括多個(gè)介電層、多個(gè)金屬線、多個(gè)引洞 (vias，圖未顯示)和多個(gè)接合墊6。多個(gè)TWV 8隨之形成于半導(dǎo)體襯底2中。 之后，形成多個(gè)接合墊IO，電連接多個(gè)TWV8。上述多個(gè)TWV的形成方法包括兩種類型，也即前置引洞(via-first)法和 后置(via-kst)引洞法。在前置引洞法中，先自頂部(也即，具有集成電路形 成于其上側(cè))形成多個(gè)TWV。接著，在形成集成電路和內(nèi)連接結(jié)構(gòu)4之后， 研磨(grinded)半導(dǎo)體襯底2背面，以暴露出多個(gè)TWV8。多個(gè)接合墊10隨 的形成。在后置(via-last)引洞法中，則是在集成電路和內(nèi)連接結(jié)構(gòu)4形成后， 利用鉆孔(drilling)或蝕刻(etching)半導(dǎo)體襯底2的背面，以形成多個(gè)開口，隨 后再填入金屬材料于所述多個(gè)開口內(nèi)。
然而，目前并無有效的對(duì)位方法可用于后置引洞法，因此上述多個(gè)TWV 8可能會(huì)偏離設(shè)計(jì)的位置。再者，半導(dǎo)體襯底2的厚度一般明顯大于集成電 路和內(nèi)連接結(jié)構(gòu)4的尺寸，因此任何TWV 8的傾斜(tilting)將會(huì)造成TWV 8的頂部12明顯偏移，而導(dǎo)致電路失效(circuit failure)。值得注意的是，目前 對(duì)于上述對(duì)位偏差的問題只能在晶圓測(cè)試(wafer-sorting)階段發(fā)現(xiàn)，但此時(shí) 可能已經(jīng)制造出大量的問題晶圓出來。
一般而言，具有對(duì)位偏差的晶圓是利用穿透式電子顯微鏡(Tmnsmission electron microscopy, TEM)或掃描式電子顯微鏡(scanning electron microscope, SEM)來分析，且所述多個(gè)分析方式會(huì)造成晶圓的損傷。然而，如果上述對(duì)位 偏差是由TWV的傾斜所造成，除非上述TEM/SEM是沿著正確的平面分析， 否則即使TEM/SEM可能也無法發(fā)現(xiàn)此對(duì)位偏差的問題。因此，需要有一種 新的方法，可在較早的工藝階段發(fā)現(xiàn)TWV形成步驟的問題。

發(fā)明內(nèi)容
本發(fā)明提供一種半導(dǎo)體芯片，包括半導(dǎo)體襯底；晶圓穿孔結(jié)構(gòu)，位于
該半導(dǎo)體襯底內(nèi)；多個(gè)導(dǎo)電圖案，位于該半導(dǎo)體襯底之上且彼此相鄰，其中 所述多個(gè)導(dǎo)電圖案的下表面和該晶圓穿孔結(jié)構(gòu)的上表面實(shí)質(zhì)上共平面，且其 中該晶圓穿孔結(jié)構(gòu)至少和所述多個(gè)導(dǎo)電圖案相鄰；以及多個(gè)接合墊，位于該 半導(dǎo)體芯片的表面上，各自連接所述多個(gè)導(dǎo)電圖案的一個(gè)。
根據(jù)本發(fā)明的半導(dǎo)體芯片，其中所述晶圓穿孔結(jié)構(gòu)連接導(dǎo)電圖案，且所 述導(dǎo)電圖案被其他導(dǎo)電圖案所包圍。
根據(jù)本發(fā)明的半導(dǎo)體芯片，其中所述多個(gè)接合墊電性隔絕所述半導(dǎo)體芯 片中的多個(gè)有源元件。
6本發(fā)明又提供一種集成電路結(jié)構(gòu)，包括襯底；晶圓穿孔結(jié)構(gòu)，位于該 襯底內(nèi)；中心導(dǎo)電圖案，實(shí)質(zhì)上位于該晶圓穿孔結(jié)構(gòu)之上；第一接合墊，電 連接該中心導(dǎo)電圖案；周邊導(dǎo)電圖案，鄰近該中心導(dǎo)電圖案，其中該中心導(dǎo) 電圖案和該周邊導(dǎo)電圖案的下表面，實(shí)質(zhì)上為共平面，且其中該晶圓穿孔結(jié) 構(gòu)實(shí)質(zhì)上連接該中心導(dǎo)電圖案；以及第二接合墊，電連接該中心導(dǎo)電圖案。根據(jù)本發(fā)明的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述周邊導(dǎo)電圖 案之間具有距離，所述距離小于所述晶圓穿孔結(jié)構(gòu)的截面尺寸。根據(jù)本發(fā)明的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述周邊導(dǎo)電圖 案電性隔絕多個(gè)有源元件和無源元件。根據(jù)本發(fā)明的集成電路結(jié)構(gòu)，還包括多個(gè)額外的周邊導(dǎo)電圖案，其鄰近 于所述中心導(dǎo)電圖案，其中所述中心導(dǎo)電圖案和所述多個(gè)額外的周邊導(dǎo)電圖 案的下表面實(shí)質(zhì)上為共平面，且其中所述多個(gè)額外的周邊導(dǎo)電圖案各自連接 接合墊。根據(jù)本發(fā)明的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述周邊導(dǎo)電圖 案為金屬層中的金屬圖案。根據(jù)本發(fā)明的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述周邊導(dǎo)電圖 案為接觸插塞。根據(jù)本發(fā)明的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述周邊導(dǎo)電圖 案為已摻雜的多晶硅導(dǎo)線。根據(jù)本發(fā)明的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述周邊導(dǎo)電圖 案為所述襯底中的擴(kuò)散區(qū)。根據(jù)本發(fā)明的集成電路結(jié)構(gòu)，還包括額外的晶圓穿孔結(jié)構(gòu)，位于所述 襯底內(nèi)；額外的中心導(dǎo)電圖案，位于所述襯底之上；額外的周邊導(dǎo)電圖案， 鄰近所述額外的中心導(dǎo)電圖案，其中所述額外的晶圓穿孔結(jié)構(gòu)實(shí)質(zhì)上連接所 述額外的中心導(dǎo)電圖案；以及額外的接合墊，連接所述額外的中心導(dǎo)電圖案 和所述額外的周邊導(dǎo)電圖案。根據(jù)本發(fā)明的集成電路結(jié)構(gòu)，其中所述晶圓穿孔結(jié)構(gòu)實(shí)質(zhì)上連接所述周 邊導(dǎo)電圖案。本發(fā)明更提供一種半導(dǎo)體晶圓，包括半導(dǎo)體襯底；晶圓穿孔結(jié)構(gòu)，位 于該半導(dǎo)體襯底內(nèi)；中心導(dǎo)電圖案，實(shí)質(zhì)上位于該晶圓穿孔結(jié)構(gòu)之上；多個(gè)周邊導(dǎo)電圖案，包圍該中心導(dǎo)電圖案，其中該中心導(dǎo)電圖案和所述多個(gè)周邊 導(dǎo)電圖案為共平面，且其中該晶圓穿孔結(jié)構(gòu)具有上表面，連接該中心導(dǎo)電圖 案的下表面；以及多個(gè)接合墊，位于該半導(dǎo)體晶圓的上表面，其中所述多個(gè) 接合墊各自連接該中心導(dǎo)電圖案或所述多個(gè)周邊導(dǎo)電圖案之一的其中一個(gè)。
根據(jù)本發(fā)明的半導(dǎo)體晶圓，其中所述晶圓穿孔結(jié)構(gòu)、所述中心導(dǎo)電圖案、 和所述多個(gè)接合墊位于所述半導(dǎo)體晶圓的半導(dǎo)體芯片之內(nèi)。
根據(jù)本發(fā)明的半導(dǎo)體晶圓，其中所述晶圓穿孔結(jié)構(gòu)、所述中心導(dǎo)電圖案、 和所述多個(gè)接合墊，至少一個(gè)位于所述半導(dǎo)體晶圓的切割線之內(nèi)。
根據(jù)本發(fā)明的半導(dǎo)體晶圓，其中所述多個(gè)接合墊和所述中心導(dǎo)電圖案之 間的距離實(shí)質(zhì)上相等。
根據(jù)本發(fā)明的半導(dǎo)體晶圓，還包括多個(gè)額外的接合墊，其包圍所述中心 導(dǎo)電圖案，其中所述多個(gè)額外的接合墊與所述中心導(dǎo)電圖案相隔的距離較所 述中心導(dǎo)電圖案與所述多個(gè)接合墊相隔的距離遠(yuǎn)。
根據(jù)本發(fā)明的半導(dǎo)體晶圓，其中所述中心導(dǎo)電圖案為圓形，且其中所述 多個(gè)周邊導(dǎo)電圖案共用質(zhì)心。
根據(jù)本發(fā)明的半導(dǎo)體晶圓，其中所述晶圓穿孔結(jié)構(gòu)具有第一末端和第二 末端，其中所述第一末端連接所述中心導(dǎo)電圖案的所述下表面，且所述第二 末端處于浮接狀態(tài)。
根據(jù)本發(fā)明可在較早的工藝步驟中檢測(cè)到TWV的對(duì)位偏差，且不需損 傷晶圓。因此，可即時(shí)調(diào)整隨后的TWV的形成步驟，以避免進(jìn)一步造成合 格率的損失(yield loss)。


圖1顯示已知的晶圓，包括晶圓穿孔結(jié)構(gòu)。 圖2A示出本發(fā)明的實(shí)施例的透視圖。
圖2B至圖2C為具有與顯示于圖2A中的實(shí)施例相同結(jié)構(gòu)的實(shí)施例的俯 視圖，其中圖2B和圖2C所顯示的實(shí)施例往相互垂直的方向延伸。
圖3A至圖3B示出包括多個(gè)周邊導(dǎo)電圖案包圍中心導(dǎo)電圖案的實(shí)施例。
圖4示出以接觸插塞作為導(dǎo)電圖案的實(shí)施例。
圖5示出通過已摻雜的多晶硅作為導(dǎo)電圖案的實(shí)施例。圖6示出以位于半導(dǎo)體襯底中的擴(kuò)散區(qū)作為導(dǎo)電圖案的實(shí)施例。 其中，附圖標(biāo)記說明如下
22、 42、 52、 62 中心導(dǎo)電圖案；24、 2+、 242、 243、 244、 44、 54、 56、 64 周邊導(dǎo)電圖案；28、 28" 282、 283、 284、 26、 28、 66、 68、 76、 78 接合 墊；TWV20、 TWV50、 TWV 60、 TWV 70、 TWV 80 晶圓穿孔結(jié)構(gòu)；30 內(nèi)連接結(jié)構(gòu)；32 襯底；36 偏移的位置；38 層間介電層；Ml 最下層金屬 線；M2 第二金屬層；M3 第三金屬層；Dl、 Dl'、 D2 距離；34 TWV 20 的末端；62、 64、 72、 74、 82、 84 導(dǎo)電圖案；67 晶圓；75 接觸插塞。
具體實(shí)施例方式
本發(fā)明較佳實(shí)施例的制造與使用的說明詳述如下，然而，值得注意的是， 本發(fā)明提供許多可應(yīng)用的發(fā)明概念并于特定的內(nèi)文中廣泛地具體說明。這些 實(shí)施例僅以特定的圖示闡述本發(fā)明的制造與使用，但不用以限制本發(fā)明的范圍。
圖2A、圖2B和圖2C示出本發(fā)明的第一實(shí)施例。圖2A概略地示出半 導(dǎo)體晶圓的部分的透視圖。首先，形成測(cè)試圖案(testpattern),包括晶圓穿孔 結(jié)構(gòu)(through-wafer vias， TWV)20、 中心導(dǎo)電圖案(central conducive pattern)22 和多個(gè)周邊導(dǎo)電圖案(surrounding conducive pattern)24。所述多個(gè)周邊導(dǎo)電圖 案24包括多個(gè)獨(dú)立的導(dǎo)電圖案。在上述所示出的實(shí)施例中，周邊導(dǎo)電圖案 24包括四個(gè)圖案，即2A、 242、 243、 244。由于中心導(dǎo)電圖案22和周邊導(dǎo)電 圖案24形成于同一層，因此，此兩種圖案的底部表面為共平面(coplanar)。 中心導(dǎo)電圖案22和周邊導(dǎo)電圖案24可由一般用于集成電路的形成工藝中的 任何導(dǎo)電材料形成，包括金屬、己摻雜的多晶硅導(dǎo)線(doped polysilicon lines)、擴(kuò)散區(qū)、金屬硅化物、金屬氮化物或其組合。
中心導(dǎo)電圖案22電連接接合墊(bondingpad)26，而上述多個(gè)周邊導(dǎo)電圖 案24則連接各接合墊28，其中接合墊28包括接合墊28,、 282、 283和284。 接合墊26和28暴露于上述各晶圓的上表面。此外，接合墊26、 28、中心導(dǎo) 電圖案22和周邊導(dǎo)電圖案24之間的連接可通過內(nèi)連接結(jié)構(gòu)30達(dá)成。如同 已知技術(shù)，內(nèi)連接結(jié)構(gòu)30包括金屬線和插塞(圖未顯示)，形成于介電層中(圖 未顯示)。由于接合墊26和28、中心導(dǎo)電圖案22和周邊導(dǎo)電圖案24、以及內(nèi)連接結(jié)構(gòu)30的形成工藝步驟為已知技術(shù)，故在此不再?gòu)?fù)述。另一方面，
通過電路設(shè)計(jì)，使各個(gè)中心導(dǎo)電圖案22和周邊導(dǎo)電圖案24與其他導(dǎo)電圖案 電性隔絕(electrically insulated)。然而，如果在制造過程中發(fā)生工藝變異 (Process Variation),則可通過TWV 20篩選出某些工藝變異的中心導(dǎo)電圖案 22和周邊導(dǎo)電圖案24，并指出(indicating)對(duì)位偏差(misalignment)的問題。再 者，各個(gè)接合墊26和28較佳與相同晶圓中的其他有源元件或無源元件電性 隔絕(electrically disconnected)。
由于TWV20是穿過各晶圓的襯底32形成，因此，TWV20的上表面和 中心導(dǎo)電圖案22及周邊導(dǎo)電圖案24的下表面為共平面。在一個(gè)實(shí)施例中， 中心導(dǎo)電圖案22和周邊導(dǎo)電圖案24為形成于最低的第一金屬層(一般又稱為 Ml)中的金屬線。因此，TWV20穿過襯底32和位于其上方的層間介電層而 向上延伸，且接觸第一金屬層M1底部。在較佳的實(shí)施例中，TWV20和相 同晶圓中的其他TWV同時(shí)形成，其中所述多個(gè)TWV是用以互連晶粒(dies)， 而取代測(cè)試(testing)的用途。
在較佳的實(shí)施例中，TWV 20僅連接中心導(dǎo)電圖案22。圖2B示出顯示 于圖2A中的實(shí)施例的俯視圖，其顯示至少一部份TWV 20和中心導(dǎo)電圖案 22重疊。然而，TWV 20和周邊導(dǎo)電圖案24則被隔開，其中TWV20和周 邊導(dǎo)電圖案24之間較佳的距離Dl，由最大容許偏差(maxiumn allowable deviation)決定。所謂最大容許偏差，是指在相同晶圓中，所述多個(gè)TWV的 上表面可偏離設(shè)計(jì)的位置而不會(huì)發(fā)生問題的最長(zhǎng)距離。較佳的距離D1小于 15um，且更佳小于10um。在另一實(shí)施例中，距離D1小于用以形成上述 集成電路的工藝技術(shù)的臨界尺寸(critical dimension)的30%。 TWV的截面尺 寸，例如長(zhǎng)度L和寬度W，實(shí)質(zhì)上可大于中心導(dǎo)電圖案22和周邊導(dǎo)電圖案 24之間的距離D1'。請(qǐng)?jiān)俅螀⒄請(qǐng)D2A，在一個(gè)實(shí)施例中，可形成接合墊， 以連接TWV20的末端34。然而，由于電連接是不必要的，因此在封裝工藝 后，接合墊可為浮接狀態(tài)(dangling)。在另一替代實(shí)施例中，則不需要形成接 合墊來連接TWV 20的末端34。
在理想的情況下，TWV 20僅連接中心導(dǎo)電圖案22。因此，接合墊26 和28相互電性隔絕(請(qǐng)參照?qǐng)D2A)。然而，如果發(fā)生工藝偏差，且TWV20 偏離所設(shè)計(jì)的位置，則某些接合墊26和28可能會(huì)短路(shorted)。舉例而言，在圖2B中，如果TWV20朝向周邊導(dǎo)電圖案2+和242偏離，且偏移至虛線 所示出的位置36，則TWV 20會(huì)實(shí)質(zhì)上連接中心導(dǎo)電圖案22和周邊導(dǎo)電圖 案24,和242。因此，接合墊26和接合墊28" 282會(huì)發(fā)生短路。
本發(fā)明的優(yōu)點(diǎn)為，在制造晶圓時(shí)可立即發(fā)現(xiàn)TWV的對(duì)位偏差，且此對(duì) 位偏差的確認(rèn)步驟并不會(huì)造成晶圓的損傷。因此，可據(jù)以調(diào)整TWV的工藝 以解決對(duì)位偏差的問題。本發(fā)明的另一優(yōu)點(diǎn)則是可確認(rèn)TWV偏差的方向。 例如，圖2B所顯示的實(shí)施例中，當(dāng)接合墊26和接合墊28p 282之間電連接 時(shí)，則表示TWV 20朝向周邊導(dǎo)電圖案24,和242偏離。
在晶圓中，除了圖2B所顯示的測(cè)試圖案外，還可包括如圖2C(也為俯 視圖)所顯示的外加的測(cè)試圖案。除了周邊導(dǎo)電圖案44位于中心導(dǎo)電圖案 42的Y方向側(cè)之外，圖2C所顯示的測(cè)試圖案和圖2B所顯示的測(cè)試圖案實(shí) 質(zhì)上相同。相較于圖2B，在圖2B中，周邊導(dǎo)電圖案24位于中心導(dǎo)電圖案 22的X方向側(cè)。圖2B和圖2C所顯示的測(cè)試圖案的優(yōu)點(diǎn)為，圖2B所顯示 的測(cè)試圖案可感測(cè)(sensitive)Y方向的TWV的對(duì)位偏差，而圖2C所顯示的 測(cè)試圖案則可感測(cè)x方向的TWV的偏差。在同一晶圓上結(jié)合上述兩種測(cè)試 圖案，可更精確地確認(rèn)所述多個(gè)TWV的對(duì)位偏差。
可以理解的是，周邊導(dǎo)電圖案和中心導(dǎo)電圖案可具有不同的排列方式。 圖3A示出另一實(shí)施例，其中圓形的中心導(dǎo)電圖案52被多個(gè)周邊導(dǎo)電圖案 54包圍。在一個(gè)較佳的實(shí)施例中，周邊導(dǎo)電圖案54和相對(duì)應(yīng)的中心導(dǎo)電圖 案52對(duì)稱。TWV50較佳也為圓形，且TWV50可具有較大、相等或較小于 中心導(dǎo)電圖案52的直徑。需注意的是，各個(gè)中心導(dǎo)電圖案52和周邊導(dǎo)電圖 案54連接接合墊(圖未顯示)，其可用以確認(rèn)TWV50偏離的方向。通過此 種排列方式來確認(rèn)周邊導(dǎo)電圖案54和中心導(dǎo)電圖案52哪一個(gè)發(fā)生短路，不 僅可確認(rèn)對(duì)位偏差，并且也可判定TWV50偏離的方向。在一個(gè)實(shí)施例中， 中心導(dǎo)電圖案52和TWV50可具有其他形狀，例如多邊型。
在圖2B、圖2C和圖3A所顯示的實(shí)施例中，當(dāng)任意兩導(dǎo)電圖案發(fā)生短 路時(shí)，即可確認(rèn)上述距離D1超出偏離的程度(magnitudeofthedeviation)。圖 3B示出另一實(shí)施例，其可更精確地確認(rèn)偏離的程度。在此實(shí)施例中，形成 更多的周邊導(dǎo)電圖案56，其中周邊導(dǎo)電圖案56和周邊導(dǎo)電圖案54隔開。值 得注意的是，如果周邊導(dǎo)電圖案54和中心導(dǎo)電圖案52發(fā)生短路，但周邊導(dǎo)電圖案56并未與中心導(dǎo)電圖案52發(fā)生短路，則上述TWV的偏離距離大于 距離Dl但小于距離D2。然而，如果周邊導(dǎo)電圖案56相互短路及/或和周邊 導(dǎo)電圖案54發(fā)生短路，則上述TWV的偏離距離會(huì)大于距離D2。如果在周 邊導(dǎo)電圖案56外側(cè)形成更多導(dǎo)電圖案，則可檢測(cè)到更大程度的偏離。
本發(fā)明的導(dǎo)電圖案可形成于半導(dǎo)體晶圓的各種不同的材料層中。在第一 實(shí)施例中，上述導(dǎo)電圖案形成于第一金屬層M1內(nèi)，且TWV延伸穿過上述 晶圓的襯底32和層間介電層，如先前段落中所述。在其他實(shí)施例中，上述 導(dǎo)電圖案可形成于較第一金屬層M1高的金屬層內(nèi)，例如第二金屬層(一般又 稱為M2)、第三金屬層(M3)或類似的金屬層。
圖4示出實(shí)施例，此實(shí)施例中TWV僅形成于晶圓67的半導(dǎo)體襯底32 中。在此實(shí)施例中，中心導(dǎo)電圖案62和周邊導(dǎo)電圖案64為接觸插塞，且形 成于層間介電層38內(nèi)，其中層間介電層38位于第一金屬層Ml和半導(dǎo)體襯 底32之間。中心導(dǎo)電圖案62和周邊導(dǎo)電圖案64隨后連接第一金屬層Ml 中的金屬線，其中所述多個(gè)金屬線更分別通過金屬層中的金屬線和插塞，連 接接合墊66和68。需再次注意的是，對(duì)位偏差或TWV 60的傾斜可能會(huì)導(dǎo) 致中心導(dǎo)電圖案(接觸插塞)62和周邊導(dǎo)電圖案(接觸插塞)64短路，其中此短 路可通過接合墊66和68檢測(cè)到。
圖5示出圖4所顯示的實(shí)施例的變型。其中，導(dǎo)電圖案72和74為已摻 雜的多晶硅，且形成于層間介電層38內(nèi)。接觸插塞(contacts)75更分別將導(dǎo) 電圖案72和74連接至接合墊76和78。
在圖6中，導(dǎo)電圖案82和84為半導(dǎo)體襯底32中的擴(kuò)散區(qū)，其可為重 摻雜的P型區(qū)或重?fù)诫s的N型區(qū)。TWV 80較佳穿過導(dǎo)電圖案82，因而TWV 80通過其部分側(cè)壁電連接導(dǎo)電圖案82。然而，如果工藝差異導(dǎo)致TWV 80 偏離所設(shè)計(jì)的位置，則TWV 80會(huì)穿過導(dǎo)電圖案82和84，而使得導(dǎo)電圖案 82和84發(fā)生短路。
在圖4至圖6所顯示的實(shí)施例中，導(dǎo)電圖案62、 64、 72、 74、 82和84 可采用圖2A至圖3B中所顯示的圖案。本領(lǐng)域技術(shù)人員應(yīng)可理解，除上述圖 案外，還有更多圖案可供使用。較佳者，在測(cè)試圖案中的TWV和用以互連 晶粒(dies)的TWV同時(shí)形成。
在上述實(shí)施例中，可省略中心導(dǎo)電圖案。因此，此TWV為浮接狀態(tài)(dangling)。只有當(dāng)TWV連接至少兩個(gè)周邊導(dǎo)電圖案時(shí)，才可檢測(cè)到TWV 的對(duì)位偏差。在此情況下，較佳采用如圖5A和圖5B所示的圖案的排列方式， 然而，其他的排列方式也可使用。
本發(fā)明的實(shí)施例具有許多優(yōu)點(diǎn)。舉例而言，利用本發(fā)明的實(shí)施例可在較 早的工藝步驟中檢測(cè)到TWV的對(duì)位偏差，且不需損傷晶圓。因此，可即時(shí) 調(diào)整隨后的TWV的形成步驟，以避免進(jìn)一步造成合格率的損失(yield loss)。 需注意的是，上述測(cè)試圖案可形成于晶圓的各半導(dǎo)體芯片中，或形成在此半 導(dǎo)體晶圓的劃線(scribe line)上。
雖然本發(fā)明已以較佳實(shí)施例公開如上，然其并非用以限定本發(fā)明，任何 本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做變化與修改，因 此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1. 一種半導(dǎo)體芯片，包括 半導(dǎo)體襯底；晶圓穿孔結(jié)構(gòu)，位于所述半導(dǎo)體襯底內(nèi)；多個(gè)導(dǎo)電圖案，位于所述半導(dǎo)體襯底之上且彼此相鄰，其中所述多個(gè)3 電圖案的下表面和所述晶圓穿孔結(jié)構(gòu)的上表面實(shí)質(zhì)上共平面，且其中所述晶 圓穿孔結(jié)構(gòu)至少和所述多個(gè)導(dǎo)電圖案相鄰；以及多個(gè)接合墊，位于所述半導(dǎo)體芯片的表面上，各自連接所述多個(gè)導(dǎo)電圖 案的一個(gè)。
2. 如權(quán)利要求1所述的半導(dǎo)體芯片，其中所述晶圓穿孔結(jié)構(gòu)連接導(dǎo)電圖 案，且所述導(dǎo)電圖案被其他導(dǎo)電圖案所包圍。
3. 如權(quán)利要求1所述的半導(dǎo)體芯片，其中所述多個(gè)接合墊電性隔絕所述 半導(dǎo)體芯片中的多個(gè)有源元件。
4. 一種集成電路結(jié)構(gòu)，包括 襯底；晶圓穿孔結(jié)構(gòu)，位于所述襯底內(nèi)；中心導(dǎo)電圖案，實(shí)質(zhì)上位于所述晶圓穿孔結(jié)構(gòu)之上；第一接合墊，電連接所述中心導(dǎo)電圖案；周邊導(dǎo)電圖案，鄰近所述中心導(dǎo)電圖案，其中所述中心導(dǎo)電圖案和所述 周邊導(dǎo)電圖案的下表面，實(shí)質(zhì)上為共平面，且其中所述晶圓穿孔結(jié)構(gòu)實(shí)質(zhì)上 連接所述中心導(dǎo)電圖案；以及第二接合墊，電連接所述中心導(dǎo)電圖案。
5. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述周 邊導(dǎo)電圖案之間具有距離，所述距離小于所述晶圓穿孔結(jié)構(gòu)的截面尺寸。
6. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述周 邊導(dǎo)電圖案電性隔絕多個(gè)有源元件和無源元件。
7. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，還包括多個(gè)額外的周邊導(dǎo)電圖 案，其鄰近于所述中心導(dǎo)電圖案，其中所述中心導(dǎo)電圖案和所述多個(gè)額外的 周邊導(dǎo)電圖案的下表面實(shí)質(zhì)上為共平面，且其中所述多個(gè)額外的周邊導(dǎo)電圖 案各自連接接合墊。
8. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述周 邊導(dǎo)電圖案為金屬層中的金屬圖案。
9. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述周邊導(dǎo)電圖案為接觸插塞。
10. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述 周邊導(dǎo)電圖案為已摻雜的多晶硅導(dǎo)線。
11. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中所述中心導(dǎo)電圖案和所述 周邊導(dǎo)電圖案為所述襯底中的擴(kuò)散區(qū)。
12. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，還包括 額外的晶圓穿孔結(jié)構(gòu)，位于所述襯底內(nèi)； 額外的中心導(dǎo)電圖案，位于所述襯底之上；額外的周邊導(dǎo)電圖案，鄰近所述額外的中心導(dǎo)電圖案，其中所述額外的 晶圓穿孔結(jié)構(gòu)實(shí)質(zhì)上連接所述額外的中心導(dǎo)電圖案；以及額外的接合墊，連接所述額外的中心導(dǎo)電圖案和所述額外的周邊導(dǎo)電圖案。
13. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中所述晶圓穿孔結(jié)構(gòu)實(shí)質(zhì)上 連接所述周邊導(dǎo)電圖案。
14. 一種半導(dǎo)體晶圓，包括半導(dǎo)體襯底；晶圓穿孔結(jié)構(gòu)，位于所述半導(dǎo)體襯底內(nèi)；中心導(dǎo)電圖案，實(shí)質(zhì)上位于所述晶圓穿孔結(jié)構(gòu)之上；多個(gè)周邊導(dǎo)電圖案，包圍所述中心導(dǎo)電圖案，其中所述中心導(dǎo)電圖案和 所述多個(gè)周邊導(dǎo)電圖案為共平面，且其中所述晶圓穿孔結(jié)構(gòu)具有上表面，連 接所述中心導(dǎo)電圖案的下表面；以及多個(gè)接合墊，位于所述半導(dǎo)體晶圓的上表面，其中所述多個(gè)接合墊各自 連接所述中心導(dǎo)電圖案或所述多個(gè)周邊導(dǎo)電圖案之一的其中一個(gè)。
15. 如權(quán)利要求14所述的半導(dǎo)體晶圓，其中所述晶圓穿孔結(jié)構(gòu)、所述中 心導(dǎo)電圖案、和所述多個(gè)接合墊位于所述半導(dǎo)體晶圓的半導(dǎo)體芯片之內(nèi)。
16. 如權(quán)利要求14所述的半導(dǎo)體晶圓，其中所述晶圓穿孔結(jié)構(gòu)、所述中 心導(dǎo)電圖案、和所述多個(gè)接合墊，至少一個(gè)位于所述半導(dǎo)體晶圓的切割線之內(nèi)。
17. 如權(quán)利要求14所述的半導(dǎo)體晶圓，其中所述多個(gè)接合墊和所述中心 導(dǎo)電圖案之間的距離實(shí)質(zhì)上相等。
18. 如權(quán)利要求17所述的半導(dǎo)體晶圓，還包括多個(gè)額外的接合墊，其包圍所述中心導(dǎo)電圖案，其中所述多個(gè)額外的接合墊與所述中心導(dǎo)電圖案相隔 的距離較所述中心導(dǎo)電圖案與所述多個(gè)接合墊相隔的距離遠(yuǎn)。
19. 如權(quán)利要求14所述的半導(dǎo)體晶圓，其中所述中心導(dǎo)電圖案為圓形， 且其中所述多個(gè)周邊導(dǎo)電圖案共用質(zhì)心。
20. 如權(quán)利要求14所述的半導(dǎo)體晶圓，其中所述晶圓穿孔結(jié)構(gòu)具有第一 末端和第二末端，其中所述第一末端連接所述中心導(dǎo)電圖案的所述下表面， 且所述第二末端處于浮接狀態(tài)。
全文摘要
本發(fā)明提供一種半導(dǎo)體芯片、集成電路結(jié)構(gòu)及半導(dǎo)體晶圓，該半導(dǎo)體芯片包括半導(dǎo)體襯底；晶圓穿孔結(jié)構(gòu)，位于該半導(dǎo)體襯底內(nèi)；多個(gè)導(dǎo)電圖案，位于該半導(dǎo)體襯底之上且彼此相鄰，其中所述多個(gè)導(dǎo)電圖案的下表面和該晶圓穿孔結(jié)構(gòu)的上表面實(shí)質(zhì)上共平面，且其中該晶圓穿孔結(jié)構(gòu)至少和所述多個(gè)多個(gè)導(dǎo)電圖案相鄰；以及多個(gè)接合墊，位于該半導(dǎo)體芯片的表面上，各自連接所述多個(gè)導(dǎo)電圖案的一個(gè)。本發(fā)明可在較早的工藝步驟中檢測(cè)到TWV的對(duì)位偏差，且不需損傷晶圓。因此，可即時(shí)調(diào)整隨后的TWV的形成步驟，以避免進(jìn)一步造成合格率的損失。
文檔編號(hào)H01L23/544GK101312181SQ20071018691
公開日2008年11月26日 申請(qǐng)日期2007年11月13日 優(yōu)先權(quán)日2007年5月24日
發(fā)明者陳志華 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司