半導體集成電路的制作方法

文檔序號：7237388閱讀：155來源：國知局

專利名稱：半導體集成電路的制作方法
技術(shù)領域：
本發(fā)明涉及半導體集成電路，尤其涉及有利于在可實現(xiàn)高制造成品率的有源模式下采用襯底偏置技術(shù)、并減輕在有源模式下的信號處理的動作功耗與信號延遲量的變動的技術(shù)。
背景技術(shù)：
由于由半導體器件的微細化帶來的短溝道效果，MOS晶體管的閾值電壓降低，并使亞閾值漏電流明顯增加。MOS晶體管的閾值電壓以下的特性是亞閾值特性，MOS硅表面為弱反轉(zhuǎn)狀態(tài)時的漏電流被稱為亞閾值漏電流。作為降低該漏電流的方法，公知有村底偏置技術(shù)。通過對形成有MOS晶體管的半導體襯底(使用CMOS時，稱為阱) 施加預定的襯底偏壓，由此能夠降低亞閾值漏電流。在下述的非專利文獻l中，記載有在有源模式和待機模式下切換襯底偏壓的技術(shù)。在有源模式下，施加于CMOS的NMOS的P阱上的NMOS襯底偏壓Vbn纟皮設定為施加于NMOS的N型源極上的接地電壓Vss ( 0伏)。施加于CMOS的PMOS的N阱上的PMOS襯底偏壓Vbp被設定為施加于PMOS的P型源極上的接地電壓Vdd ( 1.8 伏)。在降低亞閾值漏電流的待機模式下，相對于施加于CMOS的 NMOS的N型源極上的^:地電壓Vss( 0伏)，施加于P阱上的NMOS 襯底偏壓Vbn被設定為反向偏置的負電壓(-1.5伏)。相對于施加于CMOS的PMOS的P型源極上的接地電壓Vdd ( 1.8伏)，施加于 N阱上的PMOS襯底偏壓Vbp被設定為反向偏置的正電壓(3.3伏)。在下述的專利文獻l中記載有如下技術(shù)為了降低在切換村底偏壓時引起電流鎖增(latch up )現(xiàn)象的噪聲，將用于切換襯底偏壓的開關(guān)元件分散配置在邏輯電路內(nèi)部的未使用單元中。在下述的專利文獻中還記載有分別將未使用單元的PMOS的P型源極和NMOS的N型源極連接在電源電壓Vdd和接地電壓Vss上來增加用于降低噪聲的電容的技術(shù)。非專利文獻1: Hiroyuki Mizimo et a，"A 18 ju A - Standby - Current 1.8V 200MHz Microprocessor with Self Substrate - Biased Data -Retention Mode", 1999 IEEE International Solid - State Circuits Conference DIGEST OF TECHNICAL PAPPERS,pp.280-281,468。專利文獻l:國際/>開號WO00/65650號7>報發(fā)明內(nèi)容本發(fā)明人先于本發(fā)明對在進行輸入信號的處理的有源模式下、采用對MOS晶體管施加襯底偏壓這樣的有源村底偏置技術(shù)進行了研究。該技術(shù)是在有源模式下，通過調(diào)整施加于MOS晶體管的源極和 MOS晶體管的襯底(阱)之間的襯底偏壓的電平，來補償MOS晶體管的閾值電壓的技術(shù)。晶體管的閾值電壓的降低而導致的待機模式的亞閾值漏電流。但是，由于半導體器件的進一步微細化，MOS晶體管的閾值電壓的芯片間的離差明顯，即，MOS晶體管的閾值電壓過低時，半導體集成電路在進行數(shù)字輸入信號或模擬輸入信號的信號處理的有源模式下的動作功耗顯著增大。相反，MOS晶體管的閾值電壓過高時，半導體集成電路在進行數(shù)字輸入信號或模擬輸入信號的信號處理的有源模式下的動作速度顯著降低。其結(jié)果是，在制造MOSLSI時的MOS晶體管的閾值電壓的工藝上下限幅(process window)極窄，MOSLSI的制造成品率顯著降低。為了解決這樣的問題，本發(fā)明人先于本發(fā)明研究了有源村底偏置技術(shù)。在該有源村底偏置技術(shù)中，測量制成的MOS晶體管的閾值電壓。如果閾值電壓的離差較大，則調(diào)整襯底偏壓的電平來將離差控制在預定的誤差范圍。相對于施加在MOS晶體管源極上的工作電壓，對MOS晶體管的襯底(阱)施加反向偏置、或極少的正向偏置的襯底偏壓。如此，通過采用有源襯底偏壓技術(shù)，提高了 MOSLSI的制造成品率，并能夠避免在進行信號處理的有源模式下的動作功耗的增大、或在進行信號處理的有源模式下的動作速度的降低。另一方面，由于采用有源模式下的襯底偏置技術(shù)，出現(xiàn)了新的問題。即，由于在有源模式下進行數(shù)字輸入信號或模擬輸入信號的信號處理時的充放電電流，在CMOS的NMOS的N型源極的接地電壓 Vss、 PMOS的P型源極的電源電壓Vdd引起噪聲。另一方面，將在有源模式之間分別施加于NMOS的P阱和PMOS的N阱的NMOS襯底偏壓Vbn和PMOS襯底偏壓Vbp的電平大致維持穩(wěn)定。因此，源極、襯底之間的偏壓因為噪聲而發(fā)生變動，因此，MOS晶體管的閾值電壓發(fā)生變動。其結(jié)果，信號處理的動作功耗和信號延遲量發(fā)生變動，這些問題可/人本發(fā)明人的研究而得知。因此，本發(fā)明是基于本發(fā)明人等在本發(fā)明之前的研究而做成的。因此，本發(fā)明的目的在于采用能夠達到高制造成品率的有源模式下的襯底偏壓技術(shù)，減少有源模式下的信號處理的動作功耗和信號延遲量的變動。本發(fā)明的上述及其他目的和新特征將通過本說明書的記載及附圖而得以明確。下面，簡單說明本申請中所公開的代表性技術(shù)方案。即，本發(fā)明的代表性半導體集成電路，包括處理輸入信號的CMOS 電路、和用與上述CMOS電路相同的制造工藝制造出的附加電容電路，上述CMOS電路包括具有N阱的PMOS和具有P阱的NMOS, 上述附加電容電路包括具有N阱的附加PMOS和具有P阱的附加 NMOS，上述CMOS電路的上述PMOS的源極和上述附加電容電路的上述附加PMOS的源極電連接在第一工作電壓布線上，上迷CMOS 電路的上述NMOS的源極和上述附加電容電路的上述附加NMOS的源極電連接在第二工作電壓布線上，對上述N阱可供給PMOS襯底偏壓，對上述P阱可供給NMOS襯底偏壓，上述附加電容電路的上述附加PMOS的柵電極電連接在上述N阱上，上述附加電容電路的上述附加NMOS的4冊電極電連接在上述P阱上。因此，根據(jù)本發(fā)明的代表性半導體集成電路，在上述第一工作電壓布線和上述N阱之間連接有上述附加電容電路的上述附加PMOS 的柵極的寄生電容，在上述第二工作電壓布線和上述P阱之間連接有上述附加電容電路的上述附加NMOS的柵極的寄生電容。其結(jié)果，上述第一工作電壓布線的充放電噪聲通過上述附加PMOS的柵極的寄生電容而傳遞到N阱的PMOS襯底偏壓，上述第二工作電壓布線的充放電噪聲通過上述附加NMOS的柵極的寄生電容而傳遞到P阱的NMOS襯底偏壓。因此，降低了 PMOS的源極阱之間的襯底偏壓的噪聲變動與NMOS的源極.阱之間的襯底偏壓的噪聲變動。其結(jié)果，能夠減少采用有源模式下的襯底偏壓技術(shù)而造成的在有源模式下進行信號處理時充放電電流所引起的信號處理的動作功耗和信號延遲量的變動。能夠通過用與CMOS電路相同的制造工藝制成的附加電容電路的附加PMOS的柵極寄生電容和附加NMOS的柵極寄生電容以低成本形成降低噪聲用的補償電容。下面簡單說明在本發(fā)明公開的代表性技術(shù)方案所得到的效果。即，根據(jù)本發(fā)明，能夠采用可達到高制造成品率的有源模式下的襯底偏置技術(shù)，并減少有源模式下的信號處理的動作功耗和信號延遲量的變動。

圖1是表示本發(fā)明的一個實施方式的半導體集成電路的電路圖。圖2是表示圖1所示的半導體集成電路的器件平面構(gòu)造的布局圖。圖3是圖2的主要部分的截面圖。圖4是用于說明圖1、 2、 3所示的半導體集成電路的有源模式的動作的波形圖。圖5是本發(fā)明的一個實施方式的半導體集成電路、即系統(tǒng)LSI的電路圖。圖6是表示本發(fā)明的另一個實施方式的半導體集成電路的電路圖。圖7是表示圖6所示的半導體集成電路的器件平面構(gòu)造的布局圖。圖8是圖7的主要部分的截面圖。圖9是表示本發(fā)明的再一個實施方式的半導體集成電路的電路圖。圖IO是表示圖9所示的半導體集成電路的器件平面構(gòu)造的布局圖。圖11是圖IO的主要部分的截面圖。圖12是圖IO的主要部分的截面圖。圖13是表示用于補償圖1的核的標準單元的MOS晶體管的閾值電壓的離差的半導體集成電路的電路圖。圖14是表示圖13所示的LSI芯片的控制存儲器的構(gòu)成例的電路圖。圖15是表示圖13所示的半導體集成電路的各部電壓關(guān)系的圖。圖16是用于說明所制造的MOSLSI的閾值電壓Vth分布的圖。圖17是用于說明含有多個圖13所示的LSI芯片的晶片測試的圖。圖18是說明包括晶片測試流程和晶片工藝流程在內(nèi)的半導體集成電路的制造方法的圖。圖19是表示本發(fā)明的另一個實施方式的半導體集成電路的電路圖。圖20是用于說明圖19所示的半導體集成電路的閾值電壓Vth分布的圖。圖21是表示圖19所示的半導體集成電路的各部分電壓關(guān)系的圖。圖22是表示本發(fā)明的另一個實施方式的半導體集成電路的截面構(gòu)造的圖。
具體實施方式
《代表性實施方式》首先，簡要說明本申請中公開的技術(shù)方案的代表性實施方式。在對代表性實施方式的簡要說明中標注括號而參照的附圖標記，只不過是舉例說明標注了附圖標記的構(gòu)成要素的概念中所包含的部件。(1 )本發(fā)明的代表性實施方式的半導體集成電路(Chip),包括處理輸入信號(Inl)的CMOS電路(ST1、 ST2、 ST3 )、和用與上述CMOS電路相同的制造工藝制造出的附加電容電路(CC1 )。上述 CMOS電路包括具有N阱(N—Well)的PMOS ( QpOl 、 Qp02、 Qp03 ) 和具有P阱(P_Well)的NMOS (QnOl、 Qn02、 Qn03 ),上述附加電容電路包括具有N阱的附加PMOS( Qp04 )和具有P阱的附加NMOS(Qn04)。上述CMOS電路的上述PMOS的源極和上述附加電容電路的上述附加PMOS的源極電連接在第一工作電壓布線(Vdd一M)上，上述CMOS電路的上述NMOS的源極和上述附加電容電路的上述附力口NMOS的源極電連接在第二工作電壓布線(Vss—M)上。對上述N 阱可供給PMOS襯底偏壓(Vbp )，對上述P阱可供給NMOS襯底偏壓(Vbn)。上述附加電容電路(CC1 )的上述附加PMOS (Qp04) 的柵電極(G)電連接在上述N阱(N—Well)上，上述附加電容電路(CC1)的上述附加NMOS (Qn04)的柵電極(G)電連接在上述P 阱(P—Well)上(參照圖1、圖2、圖3)。因此，根據(jù)上述實施方式，在上述第一工作電壓布線和上述N阱之間連接有上述附加電容電路的上述附力卩PMOS的柵極的寄生電容(Cqp04)，在上述第二工作電壓布線和上述P阱之間連接有上述附加電容電路的上述附加NMOS的柵極的寄生電容(Cqn04)。其結(jié)果，上述第一工作電壓布線的充放電噪聲通過上述附加PMOS的柵極的寄生電容而傳遞到N阱的PMOS襯底偏壓，上述第二工作電壓布線的充放電噪聲通過上述附加NMOS的柵極的寄生電容而傳遞到P阱的NMOS襯底偏壓。其結(jié)果，能夠減少采用有源模式下的襯底偏壓技術(shù)而造成的在有源模式下進行信號處理時充放電電流所引起的信號處理的動作功耗和信號延遲量的變動(參照圖4)。在優(yōu)選方式的半導體集成電路(Chip)中，在上述第一工作電壓布線(Vdd一M)與上述N阱(N_Well)之間，至少并聯(lián)連接有位于上述附加電容電路(CC1 )的上述附加PMOS ( Qp04 )的上述源極(S ) 與上述4冊電才及(G)之間的源極.阱耦合電容、和位于上述附加電容電路(CCl)的上述附加PMOS (Qp04)的上述源極(S)與上述N 阱(N—Well)之間的源極.阱耦合電容。在上述第二工作電壓布線(Vss_M)與上述P阱(P—Well)之間至少并聯(lián)連接有位于上述附加電容電路(CCl)的上述附加NMOS (Qn04)的上述源極(S)與上述柵電極(G)之間的源極柵極重疊電容、和位于上述附加電容電路(CCl)的上述附加NMOS (Qn04)的上述源極(S)與上述P阱(P—Well)之間的源極阱耦合電容。在更優(yōu)選方式的半導體集成電路(Chip)中，上述附加電容電路(CCl)的上述附加PMOS (Qp04)的上述源極(S)電連接在漏極(D)上，上述附加電容電路(CCl)的上述附加NMOS (Qn04)的上述源極(S)電連接在漏極(D)上。在上述第一工作電壓布線(Vdd—M)與上述N阱(N—Well)之間還并聯(lián)連接有位于上述附加電容電路(CCl)的上述附加PMOS (Qp04)的上述漏極(D)與上述柵電極(G)之間的漏極柵極重疊電容、和位于上述附加電容電路(CCl)的上述附加PMOS (Qp04)的上述漏極(D)與上述N阱(N—Well)之間的漏極.阱耦合電容。在上述第二工作電壓布線(Vss—M)與上述P阱(P—Well)之間還并聯(lián)連接有位于上述附加電容電路(CCl)的上述附加NMOS (Qn04)的上述漏極(D)與上述柵電極(G)之間的漏極柵極重疊電容、和位于上述附加電容電路(CCl)的上述附加NMOS (Qn04)的上述漏極(D)與上述P阱(P—Well)之間的漏極阱耦合電容。在進一步更優(yōu)選方式的半導體集成電路(Chip)中，包括從被供給到上述第一工作電壓布線(Vdd—M)的第一工作電壓(Vdd)生成上述PMOS襯底偏壓(Vbp)的第一電壓生成部(CP—P)、和從被供給到上述第二工作電壓布線(Vss_M)的第二工作電壓(Vss)生成上述NMOS襯底偏壓(Vbn)的第二電壓生成部(CP_N )。在具體的一個方式的半導體集成電路(Chip)中，相對于被供給到上述CMOS電路的上述PMOS的上述源4 l的上述第一工作電壓 (Vdd)，被供給到上述N阱的上述PMOS襯底偏壓(Vbp)被設定為反向偏置；相對于被供給到上述CMOS電路的上述NMOS的上述源極的上述第二工作電壓(Vss),被供給到上述P阱的上述NMOS 襯底偏壓(Vbn)被設定為反向偏置。被設定為電平比上述第一工作電壓(Vdd)高的上述PMOS襯底偏壓(Vbp)被供給到上述N阱，由此，具有上述N阱(N—Well)的上述PMOS ( QpOl 、 Qp02、 Qp03 ) 被控制成高閾值電壓、低漏電流的狀態(tài)；被設定為電平比上述第二工作電壓(Vss)低的上述NMOS襯底偏壓(Vbn)被供給到上述P阱 (P—Well)，由此，具有上述P阱的上述NMOS(QnOl、 Qn02、 Qn03 ) 被控制成高閾值電壓、低漏電流的狀態(tài)(參照圖16 (a) 、 (b))。在另一具體方式的導體集成電路(Chip)中，包括用于保存控制信息的控制存儲器(Cnt—MM),該控制信息用于確定是否將被設定為電平比上述第一工作電壓(Vdd)高的上述PMOS襯底偏壓(Vbp) 供給到上述N阱，和是否將被設定為電平比上述第二工作電壓(Vss) 低的上述NMOS襯底偏壓(Vbn)供給到上述P阱(參照圖13)。在另一具體方式的導體集成電路(Chip)中，相對于被供給到上述CMOS電路的上述PMOS的上述源極的上述第一工作電壓(Vdd), 被供給到上述N阱的上述PMOS襯底偏壓(Vbp )凈皮設定為正向偏置；相對于被供給到上述CMOS電路的上述NMOS的上述源極的上述第二工作電壓(Vss ),被供給到上述P阱的上述NMOS襯底偏壓(Vbn ) 被設定為正向偏置。被設定為電平比上述第一工作電壓(Vdd)低的上述PMOS襯底偏壓(Vbp)被供給到上述N阱，由此，具有上述N 阱(N—Well)的上述PMOS (QpOl、 Qp02、 Qp03 )被控制成低閾值電壓、高漏電流的狀態(tài)，被設定為電平比上述第二工作電壓(Vss)高的上述NMOS襯底偏壓(Vbn)被供給到上述P阱，由此，具有上述P阱(N—Well)的上述NMOS (Qn01、 Qn02、 Qn03 )被控制成低閾值電壓、高漏電流的狀態(tài)(參照圖20 (a) 、 (b))。在另一具體方式的半導體集成電路(Chip)中，包括用于保存控制信息的控制存儲器(Cnt_MM),該控制信息用于確定是否將被設定為電平比上述第一工作電壓(Vdd )低的上述PMOS 4于底偏壓(Vbp ) 供給到上述N阱、和是否將被設定為電平比上述第二工作電壓(Vss) 高的上述NMOS村底偏壓(Vbn)供給到上述P阱(參照圖19)。在另一具體方式的半導體集成電路(Chip)中，上述CMOS電路包括形成在上述N阱(N一Well)上的P型高雜質(zhì)濃度區(qū)域(DPl、 DP2、 DP3)、和形成在上述P阱(P—Well)上的N型高雜質(zhì)濃度區(qū) 域(DN1、 DN2、 DN3)。在上述CMOS電路的上述PMOS的上述源極與上述N阱之間連接有由上述P型高雜質(zhì)濃度區(qū)域和上述N阱 (N—Well)構(gòu)成的第一二極管(DP1、 DP2、 DP3 )，在上述CMOS 電路的上述NMOS的上述源極與上述P阱之間連接有由上述N型高雜質(zhì)濃度區(qū)域和上述P阱(P—Well)構(gòu)成的第二二極管(DN1、 DN2、 DN3)(參照圖9、圖10、圖11、圖12)。在另一具體方式的半導體集成電路(Chip)中，上述CMOS電路的上述多個PMOS是SOI構(gòu)造的PMOS，上述CMOS電路的上述多個NMOS是SOI構(gòu)造的NMOS,上述多個PMOS的源極和漏極與上述多個NMOS的源極和漏極形成在上述SOI構(gòu)造的絕緣膜上方的硅上。上述多個PMOS的上述N阱(N_Well)和上述多個NMOS的上述P阱(P—Well)形成于上述SOI構(gòu)造的上述絕緣膜下方的硅襯底中 (P—Sub)(圖22)。因此，根據(jù)上述另一具體實施方式
，能夠降低漏極與阱之間的電容，能夠提供高速、低功耗的半導體集成電路。(2)另一觀點的半導體集成電路(Chip),包括處理輸入信號(Inl ) 的MOS電路(ST1、 ST2、 ST3)、和用與上述MOS電路相同的制造工藝制造出的附加電容電路(CCl)。上述MOS電路包括形成在襯底(P—Well)上的MOS (QnOl、 Qn02、 Qn03 )，上述附加電容電路包括形成在襯底上的附加MOS(Qn04)。上述MOS電路的上述MOS 的源極和上述附加電容電路的上述附加MOS的源極電連接在第一工作電壓布線(Vss—M)上。對上述襯底(P—Well)可供給MOS襯底偏壓(Vbn)。上述附加電容電路(CCl)的上述附加MOS ( Qn04 ) 的柵電極(G)電連接在上述襯底(P—Well)上(參照圖1、圖2、圖3) 。因此，根據(jù)上述實施方式，在上述第一工作電壓布線和上述襯底之間連接有上述附加電容電路的上述附加MOS的柵極的寄生電容 (Cqn04)。其結(jié)果，上述第一工作電壓布線的充放電噪聲通過上述附加MOS的柵極的寄生電容而傳遞到MOS襯底偏壓。其結(jié)果，能夠減少采用有源模式下的襯底偏壓技術(shù)而造成的在有源模式下進行信號處理時充放電電流所引起的信號處理的信號延遲量的變動(參照圖4) 。在優(yōu)選方式的導體集成電路(Chip)中，在上述第一工作電壓布線(Vss—M)與上述襯底(P—Well)之間至少并聯(lián)連接有位于上述附加電容電路(CCl)的上述附加MOS (Cqn04)的上述源極(S)與上述柵電極(G)之間的源極柵極重疊電容、位于上述附加電容電路 (CCl)的上述附加MOS (Cqn04)的上述源極(S)與上述襯底 (P一Well)之間的源極襯底耦合電容。在更優(yōu)選方式的半導體集成電路(Chip)中，上述附加電容電路 (CCl)的上述附加MOS (Cqn04)的上述源極(S)電連接在漏極 (D)上，在上述第一工作電壓布線(Vss—M)與上述襯底(P—Well) 之間至少并聯(lián)連接有位于上述附加電容電路(CCl )的上述附加MOS (Cqn04)的上述漏極(D)與上述柵電極(G)之間的漏極柵極重疊電容、和位于上述附加電容電路(CCl)的上述附加MOS (Cqn04) 的上述漏極(D)與上述襯底(P—Well)之間的漏極'襯底耦合電容。在進一步更優(yōu)選方式的半導體集成電路(Chip)中，包括從:帔供給到上述第一工作電壓布線(Vss—M)的第一工作電壓(Vss)生成上述MOS襯底偏壓(Vbn)的電壓生成部(CN—P)(參照圖5)。在具體方式的半導體集成電路(Chip)中，相對于被供給到上述 MOS電路的上述MOS的上述源極的上述第一工作電壓(Vss),被供給到上述襯底的上述MOS襯底偏壓(Vbn)被設定為反向偏置，凈皮i殳定為電平比上述第一工作電壓(Vss) ^f氐的上述MOS襯底偏壓 (Vbn)被供給到上述村底，由此，具有形成在上述襯底(P—Well) 上的上述MOS (QnOl、 Qn02、 Qn03 )被控制成高閾值電壓、低漏電流的狀態(tài)(參照圖16 (a) 、 (b))。在另一具體方式的半導體集成電路(Chip)中，包括用于保存控制信息的控制存儲器(Cut—MM)，所述控制信息用于確定是否將被設定為電平比上述第一工作電壓(Vss )低的上述MOS襯底偏壓(Vbn ) 供給到上述襯底(參照圖13)。在另一具體方式的半導體集成電路(Chip)中，相對于被供給到上述MOS電路的上述MOS的上述源極的上述第一工作電壓(Vss), 被供給到上述襯底的上述MOS襯底偏壓(Vbn)被設定為正向偏置，被設定為電平比上述第一工作電壓(Vss)高的上述MOS襯底偏壓 (Vbn)被供給到上述襯底，由此，具有形成在上述襯底(P—Well) 上的上述MOS (QnOl、 Qn02、 Qn03 ) ^皮控制成低閾值電壓、高漏電流的狀態(tài)(參照圖20 (a) 、 (b))。在另一具體方式的半導體集成電路(Chip)中，包括用于保存控制信息的控制存儲器(Cnt—MM)，該控制信息用于確定是否將被設定為電平比上述第一工作電壓高的上述MOS襯底偏壓(Vbn)供給到上述村底。在另一具體方式的半導體集成電路(Chip)中，上述MOS電路包括形成在上述村底(P—Well)上的高雜質(zhì)濃度區(qū)域(DN1、 DN2、之間連接有由上述高雜質(zhì)濃度區(qū)域和上述襯底構(gòu)成的二極管(DN1 、 DN2、 DN3)(參照圖9、圖10、圖11、圖12)。在另一具體方式的半導體集成電路(Chip)中，上述MOS電路的上述多個MOS是SOI構(gòu)造的PMOS,上述多個MOS的源極和漏極形成在上述SOI構(gòu)造的絕緣膜上方的硅上。上述多個MOS的上述阱(P—Well )形成在上述SOI構(gòu)造的上述絕緣膜下方的硅村底(P—Sub ) 中。因此，根據(jù)上述另一具體的實施方式，能夠降低漏極與阱之間的電容，能夠提供高速、低功耗的半導體集成電路。《實施方式的說明》下面，對實施方式進4于詳細i兌明。圖1是表示本發(fā)明的一個實施方式的半導體集成電路的電路圖。圖1的半導體集成電路的核Core包括作為反相電路的標準單元 STC1、 STC2、 STC3;附加了柵極電容Cqp04、 Cqn04的附加電容單元CC1。圖2是表示圖1所示半導體集成電路的器件平面構(gòu)造的布局圖。圖3是圖2的主要部分的截面圖。《標準單元的構(gòu)成》第一級的反相器的標準單元STC1由P溝道型MOS晶體管QpOl 及N溝道型MOS晶體管QnOl構(gòu)成。對P溝道型MOS晶體管QpOl 的柵電極與N溝道型MOS晶體管QnOl的柵電極供給輸入信號Inl。從P溝道型MOS晶體管QpOl的漏電極與N溝道型MOS晶體管QnOl 的漏電極得到成為下一級標準單元STC2的輸入信號In 1的輸出信號。 P溝道型MOS晶體管QpOl的源電極連接在電源布線VdcUM上，從而它的源電極被供給電源電壓Vdd,N溝道型MOS晶體管QnOl的源電極連接在接地布線Vss—M上，從而它的源電極被供給接地電壓Vss。 P溝道型MOS晶體管QpOl的N阱N_Well連接在PMOS襯底偏置布線Vbp—M上，從而N阱被供給PMOS襯底偏壓Vbp。 N溝道型MOS 晶體管QnOl的P阱P—Well連接在NMOS襯底偏置布線Vbn—M上，從而P阱被供給NMOS襯底偏壓V叩。第二級的標準單元STC2和第三級的標準單元STC3也與第1級標準單元STCl同樣，分別由P溝道型MOS晶體管Qp02和N溝道型MOS晶體管Qn02、 P溝道型MOS晶體管Qp03和N溝道型MOS 晶體管Qn03構(gòu)成?！陡郊与娙輪卧臉?gòu)成》附加電容單元CCl由P溝道型MOS晶體管Qp04及N溝道型 MOS晶體管Qn04構(gòu)成。P溝道型MOS晶體管Qp04的沖冊電極連接在 PMOS襯底偏置布線Vbp—M上，從而它的柵電極被供給PMOS襯底偏壓Vbp。 N溝道型MOS晶體管Qn04的柵電極連接在NMOS襯底偏置布線Vbn—M上，從而它的柵電極被供給NMOS襯底偏壓V叩。 P溝道型MOS晶體管Qp04的源電極和漏電極連接在電源布線Vdd—M 上，從而它的源電極和漏電極被供給電源電壓Vdd, N溝道型MOS 晶體管Qn04的源電極和漏電極連接在接地布線Vss一M上，從而它的源電極和漏電極被供給接地電壓Vss 。其結(jié)果是，在標準單元STC1、 STC2、 STC 3的PMOSQpOl 、 PMOSQp02、 PMOSQp03的源電極所連接的電源布線Vdd—M與 PMOSQpOl 、PMOSQp02、PMOSQp03的N阱N—Well所連沖妄的PMOS 襯底偏置布線Vbp—M之間連接有附加電容單元CCl的PMOSQp04 的較大的柵極電容Cqp04。在標準單元STC1、 STC2、 STC 3的 NMOSQnOl、 NMOSQn02、 NMOSQn03的源電極所連接的接地布線 Vss一M與NMOSQnOl 、 NMOSQn02、 NMOSQn03的P P并P—Well所連接的NMOS襯底偏置布線Vbn—M之間連接有附加電容單元CCl 的NMOSQn04的較大的柵極電容Cqn04。《襯底偏壓》相對于供給到標準單元STC1、 STC2、 STC 3的PMOSQpOl、 PMOSQp02、 PMOSQp03的P型源電極的電源布線Vdd—M的電源電壓Vdd,供給到PMOSQpOl 、 PMOSQp02、 PMOSQp03的N阱N—Well 的PMOS襯底偏壓Vbp被設定為反向偏置。即，供給到PMOSQpOl 、 2、 3的N阱N—Well的PMOS村底偏壓Vbp被設定為電平高于供給到PMOSQpOl 、 PMOSQp02、 PMOSQp03的P型源電極的電源電壓 Vdd的電平。其結(jié)果，標準單元STC1、 STC2、 STC 3的PMOSQpOl 、PMOSQp02、 PMOSQp03被控制成高閾值電壓、低漏電流的狀態(tài)。當對PMOSQpOl 、PMOSQp02、PMOSQp03的P型源電極與N阱N—Well 供給例如與電源電壓Vdd相同電平的電壓時，成為PMOSQpOl、 PMOSQp02、 PMOSQp03上未被施加反向偏置的襯底偏壓的狀態(tài)。在該狀態(tài)下，標準單元STC1、 STC2、 STC3的PMOSQpOl 、 PMOSQp02、 PMOSQp03是低閾值電壓、高漏電流的狀態(tài)。相對于供給到標準單元STC1、 STC2、 STC 3的NMOSQnOl、 NMOSQn02、 NMOSQn03的N型源電極的接地布線Vss—M的接地電壓Vss，供給到NMOSQnOl 、 NMOSQn02、 NMOSQn03的P阱P—Well 的NMOS襯底偏壓Vbn被設定為反向偏置。即，供給到NMOSQnOl、 NMOSQn02、 NMOSQn03的P阱P—Well的NMOS襯底偏壓Vbn被設定為電平比供給到NMOSQnOl 、 NMOSQn02、 NMOSQn03的N型源電極的接地電壓Vss的電平低。其結(jié)果，標準單元STC1、 STC2、 STC3的NMOSQnOl、NMOSQn02、NMOSQn03被控制成高閾值電壓、低漏電流的狀態(tài)。對NMOSQnOl、 NMOSQn02、 NMOSQn03的N型源電極與P阱P一Well供給例如與接地電壓Vss相同電平的電壓時，成為在NMOSQnOl、 NMOSQn02、 NMOSQn03上未被施加反向偏置的襯底偏壓的狀態(tài)。在該狀態(tài)下，標準單元STC1、 STC2、 STC3的 NMOSQnOl、 NMOSQn02、 NMOSQn03是低閣值電壓、高漏電流的狀態(tài)?！镀矫娌季旨敖孛鏄?gòu)造》圖2是表示圖1所示的半導體集成電路的器件平面構(gòu)造的布局圖。標準單元STC1、 STC2、 STC3的PMOSQpOl 、 Qp02、 Qp03包括由多晶硅層構(gòu)成的柵電極G、 N阱N—Well、 P型高雜質(zhì)濃度源極區(qū) 域、P型高雜質(zhì)濃度漏極區(qū)域。附加電容單元CC1的PMOSQp04也包括由多晶硅層構(gòu)成的柵電極G、 N阱N—Well、 P型高雜質(zhì)濃度源極區(qū)域、P型高雜質(zhì)濃度漏極區(qū)域。PMOSQpOl 、 Qp02、 Qp03、 Qp04 的N阱N_Well通過連^l妄孔Cont而連4妄在由第一層布線Ml構(gòu)成的 PMOS襯底偏置布線Vbp—M上。PMOSQpOl 、 Qp02、 Qp03、 Qp04的P型高雜質(zhì)濃度源極區(qū)域S通過連接孔Cont而連接在由第一層布線Ml構(gòu)成的電源布線Vdd—M上。標準單元STC1、 STC2、 STC3的 NMOSQnOl、 Qn02、 Qn03包括由多晶硅層構(gòu)成的柵電極G、 P阱 P一Well、 N型高雜質(zhì)濃度源極區(qū)域、N型高雜質(zhì)濃度漏極區(qū)域。附加電容單元CC1的NMOSQn04也包括由多晶硅層構(gòu)成的柵電極G、 P 阱P—Well、 N型高雜質(zhì)濃度源極區(qū)域、N型高雜質(zhì)濃度漏極區(qū)域。 NMOSQnOl 、 Qn2、 Qn3、 NMOSQn04的P阱P—Well通過連接孔Cont 而連接在由第一層布線M1構(gòu)成的NMOS襯底偏置布線Vbn一M上。 NMOSQnOl、 Qn2、 Qn3、 NMOSQn4的N型高雜質(zhì)濃度源極區(qū)域S 通過連接孔Cont而連接在由第一層布線Ml構(gòu)成的接地布線Vss—M 上。附加電容單元CC1的PMOSQp04的柵電極G和N阱N—Well連接在由第一層布線Ml構(gòu)成的PMOS襯底偏置布線Vbp—M上。附加電容單元CC1的PMOSQp04的P型高雜質(zhì)濃度源極區(qū)域S和P型高雜質(zhì)濃度漏極區(qū)域D連接在由第一層布線Ml構(gòu)成的電源布線 Vdd—M上。附加電容單元CC1的PMOSQp04的沿虛線A-A，的截面構(gòu)造如圖3 (a)所示。如圖3 (a)所示，由附加電容單元CC1的 PMOSQp04的柵電極G與漏極區(qū)域D之間的重疊電容和柵電極G與源極區(qū)域S之間的重疊電容構(gòu)成附加電容單元CC1的PMOSQp04的較大的柵極電容Cqp04的一部分。由附加電容單元CC1的PMOSQp04 的P型漏極區(qū)域D與N阱N—Well之間的PN結(jié)和PMOSQp04的P 型源極區(qū)域S與N阱N一Well之間的PN結(jié)構(gòu)成附加電容單元CC1的 PMOSQp04的較大的柵極電容Cqp04的另一部分。附加電容單元CC1 的NMOSQn04的柵電極G和P阱P—Well連接在由第一層布線Ml 構(gòu)成的NMOS襯底偏置布線Vbn—M上，附加電容單元CC1的 NMOSQn04的N型高雜質(zhì)濃度源極區(qū)域S和N型高雜質(zhì)濃度漏極區(qū) 域D連接在由第一層布線Ml構(gòu)成的接地布線Vss—M上。附加電容單元CC1的NMOSQn04的沿虛線B - B，的截面構(gòu)造如圖3(b)所示。如圖3 (b)所示，由附加電容單元CC1的NMOSQn04的柵電極G 與漏極區(qū)域D之間的重疊電容和柵電極G與源極區(qū)域S之間的重疊電容構(gòu)成附加電容單元CC1的NMOSQn04的較大的柵極電容Cqn04 的一部分。由附加電容單元CC1的NMOSQn04的N型漏極區(qū)域D 與P阱P—Well之間的PN結(jié)和NMOSQn04的N型源極區(qū)域S與P 阱P—Well之間的PN結(jié)構(gòu)成附加電容單元CC1的NMOSQn04的較大的4冊極電容Cqn04的另一部分。《有源模式的動作》圖4是用于說明圖1、 2、 3所示的半導體集成電路的有源模式的動作的波形圖。如該圖所示，在標準單元STC1、 STC2、 STC3中，對PMOSQpOl、 PMOSQp02、 PMOSQp03施加反向偏置的PMOS襯底偏壓Vbp,對NMOSQnOl、 NMOSQn02、 NMOSQn03也施加反向偏置的NMOS襯底偏壓Vbn。如該圖所示，假想第一級的反相器的標準單元STC1的輸入信號Inl、第二級的反相器的標準單元STC2 的輸入信號In2、第三級的反相器的標準單元STC3的輸入信號In3 和輸出信號In4從"低電平，，變化到"高電平，，或從"高電平，，變化到'M氐電平"。在這些信號變化期間，標準單元STC1、 STC2、 STC3 的輸出端子的負載電容的充放電電流從電源布線Vdd—M流出或流入到接地布線Vss—M，因此，電源布線Vdd—M的電源電壓Vdd的電平將降低，接地布線Vss-M的接地電壓Vss的電平將升高。在電源布線Vdd—M和PMOS襯底偏置布線Vbp—M之間未連接附加電容單元CC1的PMOSQp04的較大的柵極電容Cqp04時，即使電源布線Vdd—M的電源電壓Vdd的電平發(fā)生變動，也會由PMOS襯底偏壓發(fā)生器的輸出電壓將PMOS襯底偏置布線Vbp—M的電壓維持為大致恒定。其結(jié)果，標準單元STC1、 STC2、 STC3的PMOSQpOl、 Qp02、 Qp03的閾值電壓Vth(P)降低，標準單元STC1、 STC2、 STC3 的各種電特性也發(fā)生變動。在接地布線Vss—M和NMOS襯底偏置布線Vbn—M之間未連接附加電容單元CCl的NMOSQn04的較大的柵極電容Cqn04時，即使接地布線Vss—M的接地電壓Vss的電平發(fā)生變動，也會由NMOS襯底偏壓發(fā)生器的輸出電壓將NMOS襯底偏置布線Vbn M的電壓維持為大致恒定。其結(jié)果，標準單元STC1、 STC2、STC3的NMOSQnOl、 Qn02、 Qn03的閾值電壓Vth ( N )降低，標準單元STC1、 STC2、 STC3的各種電特性也發(fā)生變動。《附加電容單元的效果》與此不同，在圖1、 2、 3所示的本發(fā)明的一個實施方式的半導體集成電路中，在電源布線Vdd一M和PMOS襯底偏置布線Vbp一M之在接地布線Vss一M和NMOS襯底偏置布線Vbn一M之間連接有附加電容單元CC1的NMOSQn04的較大的柵極電容Cqn04。其結(jié)果，當電源布線Vdd_M的電源電壓Vdd的電平降低時，PMOS襯底偏置布線Vbp_M的電壓電平也降4氐。當4妄地布線Vss一M的4妻地電壓Vss的電平升高時，NMOS襯底偏置布線Vbn—M的電壓電平也升高。因此，可減少標準單元STC1、 STC2、 STC3的PMOSQpOl、 Qp02、 Qp03 的閾值電壓Vth (P)和NMOSQnOl、 Qn02、 Qn03的閾值電壓Vth (N)的降低，也減少標準單元STC1、 STC2、 STC3的各種電特性的變動?！栋ê说南到y(tǒng)LSI》圖5是本發(fā)明的一個實施方式的半導體集成電路、即系統(tǒng)LSI的電路圖。圖5的邏輯核Core是包括圖1的半導體集成電路中示出的標準單元STC1、 STC2、 STC3、附加了柵極電容Cqp04、 Cqn04的附加電容單元CC1在內(nèi)的核Core。系統(tǒng)LSI進一步還包括電源焊盤 Vdd—Pad、接地焊盤Vss— Pad、 PMOS控制部P—Cnt、 NMOS控制部 N—Cnt。電源布線Vdd—M對連接在電源焊盤Vdd—Pad上的電源布線 Vdd一M供給電源電壓Vdd，接地布線Vss—M對連接在接地焊盤Vss— Pad上的接地布線Vss—M供給接地電壓Vss。 PMOS襯底偏置布線 Vbp—M與PMOS控制部P—Cnt的正電壓生成部CP—P和PMOSQpc 11 、 Qpcln的漏電極連接。正電壓生成部CP—P例如由充電電路構(gòu)成，從電源電壓Vdd生成比電源電壓Vdd高的電壓Vdd + △。在 PMOSQpcl 1 、 Qpcln的柵極上連接有控制開關(guān)電路Cnt_SW_p。NMOS襯底偏置布線Vbn_M與NMOS控制部N—Cnt的負電壓生成部CP—N 和NMOSQncll、 Qncln的漏電極連接。負電壓生成部CP__N例如由充電電路構(gòu)成，/人^妻地電壓Vss生成比4妾地電壓Vss低的電壓Vss-A。在NMOSQncll、 Qncln的柵極上連接有控制開關(guān)電路Cnt—SW_n。在要對PMOS襯底偏置布線Vbp_M供給電源電壓Vdd時，使正電壓生成部CP—P截止，使PMOSQpcll、 Qpcln導通，從電源焊盤 Vdd—Pad供給電源電壓Vdd。在對PMOS —t底偏置布線Vbp—M供給電壓電平比電源電壓Vdd高的Vdd + A時，4吏正電壓生成部CP—P導通，使PMOSQpcl 1 、 Qpcln截止。在要對NMOS襯底偏置布線Vbn—M 供給接地電壓Vss時，使負電壓生成部CP—N截止，使NMOSQncll、 Qncln導通，從接地焊盤Vss— Pad供給接地電壓Vss。在對NMOS 襯底偏置布線Vbn一M供給電壓電平比接地電壓Vss低的Vdd - A時，使負電壓生成部CP—N導通，使NMOSQncll、 Qncln截止?！读硪粚嵤┓绞降陌雽w集成電路》《消除標準單元的阱處的高雜質(zhì)濃度區(qū)域》圖6是表示本發(fā)明的另一個實施方式的半導體集成電路的電路圖。圖7是表示圖6所示的半導體集成電路的器件平面構(gòu)造的布局圖。圖8是圖7的要部截面圖。圖6和圖7所示的半導體集成電路與圖l和圖2所示的半導體集成電路的不同點如下。在圖1和圖2所示的半導體集成電路中，為了將標準單元STC1、 STC2、 STC3的PMOSQpOl、 02、 03的N阱N—Well與PMOS襯底偏置布線Vbp—M電連接，在標準單元STC1、 STC2、 STC3的 PMOSQp01 、 02、 03的N阱N—Well上形成具有連接孔Cont的N型高雜質(zhì)濃度區(qū)域N+。在圖1和圖2所示的半導體集成電路中，為了將標準單元STC1 、 STC2、 STC3的NMOSQn01 、 02、 03的P阱P—Well 與NMOS襯底偏置布線Vbn_M電連接，在標準單元STC1、 STC2、 STC3的NMOSQn01、 02、 03的P阱P—Well上形成具有連接孔Cont 的？型高雜質(zhì)濃度區(qū)域？+ 。與此不同，在圖6和圖7所示的半導體集成電路中，從標準單元STC1、 STC2、 STC3的PMOSQp07、 08、 09的N阱N—Well中消除了 N型高雜質(zhì)濃度區(qū)域N + ，從標準單元STC1、2、3的NMOSQn07、 08、 09的P阱P—Well中消除了 P型高雜質(zhì)濃度區(qū)域P+。即，在圖 6和圖7中，為了將標準單元STC1、 STC2、 STC3的PMOSQp07、 08、 09的N阱N—Well與PMOS襯底偏置布線Vbp—M電連接，在附加電容單元CC1的PMOSQplO的N阱N—Well上形成具有連接孔Cont 的N型高雜質(zhì)濃度區(qū)域N十。圖7的附加電容單元CCl的PMOSQplO的沿虛線A-A，的截面構(gòu)造如圖8 (a)所示。如圖8 (a)所示，在附加電容單元CCl的 PMOSQplO的N阱N—Well上形成有N型高雜質(zhì)濃度區(qū)域N十，該N 型高雜質(zhì)濃度區(qū)域N +與PMOS襯底偏置布線Vbp—M電連接。附加電容單元CCl的PMOSQplO的N阱N—Well與標準單元STC1 、 STC2、 STC3的PMOSQp07、 08、 09的N阱N—Well構(gòu)成為一體。因此，標準單元STC1、 STC2、 STC3的PMOSQp07、 08、 09的N阱N—Well 能夠與PMOS襯底偏置布線Vbp—M電連接。進而，圖7的附加電容單元CCl的NMOSQnlO的沿虛線B - B，的截面構(gòu)造如圖8(b)所示。如圖8(b)所示，在附加電容單元CCl的NMOSQnlO的P阱P—Well 上形成有P型高雜質(zhì)濃度區(qū)域P+,該P型高雜質(zhì)濃度區(qū)域P+與NMOS 襯底偏置布線Vbn—M電連接。附加電容單元CCl的NMOSQnlO的P 阱P—Well與標準單元STC1、 STC2、 STC3的NMOSQn07、 08、 09 的P阱P—Well構(gòu)成為一體。因此，標準單元STC1、 STC2、 STC3的 NMOSQn07、 08、 09的P阱P—Well能夠與NMOS襯底偏置布線Vbn—M 電連接?！对黾訕藴蕟卧内逄幍募纳O管》圖9是表示本發(fā)明的再一個實施方式的半導體集成電路的電路圖。圖10是表示圖9所示的半導體集成電路的器件平面構(gòu)造的布局圖。圖ll是圖10的主要部分的截面圖。圖12也是圖10的主要部分的截面圖。圖9和圖10所示的半導體集成電路與圖1和圖2所示的半導體集成電路的不同點如下。在圖和圖2所示的半導體集成電路中，為了將標準單元STC1、 STC2、 STC3的PMOSQpOl、 02、 03的N阱N—Well與PMOS襯底偏置布線Vbp—M電連接，在標準單元STC1、 STC2、 STC3的 PMOSQpOl 、 02、 03的N阱N—Well上形成具有連接孔Cont的N型高雜質(zhì)濃度區(qū)域N+ 。在圖1和圖2所示的半導體集成電路中，為了將標準單元STC1 、 STC2、 STC3的NMOSQnOl 、 02、 03的P阱P—Well 與NMOS襯底偏置布線Vbn—M電連接，在標準單元STC1、 STC2、 STC3的NMOSQnOl、 02、 03的P阱P—Well上形成具有連接孔Cont 的P型高雜質(zhì)濃度區(qū)域P十。與此不同，在圖9和圖10所示的半導體集成電路中，在標準單元STC1、 STC2、 STC3的PMOSQpll、 12、 13的N阱N—Well中形成有P型高雜質(zhì)濃度區(qū)域DP1、 DP2、 DP3。標準單元STC1、 STC2、 STC3的P型高雜質(zhì)濃度區(qū)域DP1、 DP2、 DP3和PMOSQpll、 12、 13的P型高雜質(zhì)濃度源極區(qū)域S通過連接孔Cont而連接在由第一布線層Ml構(gòu)成的電源布線Vdd—M上。圖10的標準單元STC3的 PMOSQpB的沿虛線C-C，的截面構(gòu)造如圖12(a)所示。如圖12(a) 所示，在標準單元STC3的PMOSQpl3的N阱N—Well中形成有P型高雜質(zhì)濃度區(qū)域DP3 ，該P型高雜質(zhì)濃度區(qū)域DP3和PMOSQpl3的 P型高雜質(zhì)濃度源極區(qū)域S通過連接孔Cont而連接在由第一布線層 Ml構(gòu)成的電源布線Vdd一M上。其結(jié)果，如圖9所示，在標準單元 STC1、 STC2、 STC3的PMOSQpl 1、 12、 13的P型高雜質(zhì)濃度源極區(qū)域與N阱N—Well之間連接有寄生二極管DP1、 DP2、 DP3。圖10的附加電容單元CC1的PMOSQpl4的沿虛線A-A，的截面構(gòu)造如圖11 (a)所示。如圖11 (a)所示，在附加電容單元CC1的 PMOSQpl4的N阱N—Well中形成有N型高雜質(zhì)濃度區(qū)域N+，該N 型高雜質(zhì)濃度區(qū)域N+與PMOS襯底偏置布線Vbp—M電連接。附加電容單元CC1的PMOSQpl4的N阱N—Well與標準單元STCl 、 STC2、STC3的PMOSQpll、 12、 13的N阱N—Well構(gòu)成為一體。因此，盡管存在寄生二極管DP1、 DP2、 DP3，標準單元STC1、 STC2、 STC3 的PMOSQpll、 12、 13的N阱N—Well仍能夠與PMOS襯底偏置布線Vbp_M電連4妄。在圖9和圖10所示的半導體集成電路中，在標準單元STC1、 STC2、 STC3的NMOSQnll、 12、 13的P阱P—Well中形成有N型高雜質(zhì)濃度區(qū)域DN1、 DN2、 DN3。標準單元STC1、 STC2、 STC3的 N型高雜質(zhì)濃度區(qū)域DN1、 DN2、 DN3和NMOSQnll、 12、 13的N 型高雜質(zhì)濃度源極區(qū)域S通過連接孔Cont而連接在由第一布線層Ml 構(gòu)成的接地布線Vss一M上。圖10的標準單元STC3的NMOSQnl3 的沿虛線D-D，的截面構(gòu)造如圖12 (b)所示。如圖12 (b)所示，在標準單元STC3的NMOSQnl3的P阱P—Well中形成有N型高雜質(zhì) 濃度區(qū)域DN3 ，該N型高雜質(zhì)濃度區(qū)域DN3和NMOSQnl3的N型高雜質(zhì)濃度源極區(qū)域S通過連接孔Cont而連接在由第一布線層Ml 構(gòu)成的布線Vss—M上。其結(jié)果，如圖9所示，在標準單元STC1 、 STC2 、 STC3的NMOSQnl 1、 12、 13的N型高雜質(zhì)濃度源極區(qū)域與P阱P—Wel1 之間連接有寄生二極管DN1、 DN2、 DN3。圖10的附加電容單元CC1的NMOSQnl4的沿虛線B-B，的截面構(gòu)造如圖11 (b)所示。如圖11 (b)所示，在附加電容單元CC1的 NMOSQnl4的P阱P—Well中形成有P型高雜質(zhì)濃度區(qū)域P+,該P 型高雜質(zhì)濃度區(qū)域P+與NMOS襯底偏置布線Vbn—M電連接。附加電容單元CC1的NMOSQnl4的P阱P—Well與標準單元STC1、STC2、 STC3的NMOSQnl 1、 12、 13的P阱P—Well構(gòu)成為一體。因此，盡管存在寄生二極管DN1、 DN2、 DN3,標準單元STC1、 STC2、 STC3 的NMOSQnll、 12、 13的P阱P—Well仍能夠與NMOS襯底偏置布線Vbn—M電連接。《調(diào)整襯底偏壓的MOS閾值電壓》圖13是表示用于補償圖1的核Core的標準單元STC1、 STC2、 STC3的MOS晶體管的閾值電壓的偏差的半導體集成電路的電路圖。在該圖中，作為半導體集成電路的LSI芯片Chip包括核電路Core 的CMOS邏輯電路，還包括用于補償該核CMOS邏輯電路Core的特性偏差的控制存儲器Cnt—MM和控制開關(guān)Cnt—SW。核CMOS邏輯電路Core包括源極連接在電源電壓Vdd上的PMOSQpl和源極連接在接地電壓Vss上的MOSQnl。 PMOSQpl的柵極和MOSQnl的柵極被施加輸入信號In, 乂人PMOSQpl的漏極和MOSQnl的漏極得到輸出信號Out。控制開關(guān)Cnt—SW包括PMOS控制部P—Cnt和NMOS控制部N—Cnt。首先，PMOS控制部P—Cnt由PMOSQpc_l、 PMOSQpc—2、反相器Inv_p構(gòu)成。在PMOS控制部P—Cnt中，PMOSQpcJ的源極被施加電源電壓Vdd, PMOSQpc—2的源極被施加比電源電壓Vdd高的N 阱偏壓Vp—1。 PMOSQpc—1的漏極和PMOSQpc_2的漏極連接在核 CMOS邏輯電路Core的PMOSQpl的N阱N—Well上。另外，NMOS控制部N—Cnt由NMOSQnc—1、 NMOSQnc—2、反相器Inv_p構(gòu)成。在NMOS控制部N—Cnt中，NMOSQnc—1的源極被施加電源電壓Vdd, NMOSQnc—2的源相j皮施力口比接地電壓Vss低的 P阱偏壓Vn—1。 NMOSQnc—1的漏極和NMOSQnc—2的漏極連接在核 CMOS邏輯電路Core的NMOSQnl的P阱P—Well上?？刂拼鎯ζ鰿nt—MM的輸出信號Cnt—Sg為高電平時，PMOS控制部P—Cnt的PMOSQpc—1導通，NMOS控制部N_Cnt的NMOSQnc—1 導通。于是，電源電壓Vdd作為PMOS襯底偏壓Vbp而被施加到核 CMOS邏輯電路Core的PMOSQpl的N阱N_Well上，接地電壓Vss 作為NMOS襯底偏壓Vbn而被施加到核CMOS邏輯電路Core的 NMOSQnl的P阱P—Well上。另一方面，對核CMOS邏輯電路Core-的PMOSQpl的源極和NMOSQnl的源極分別供給電源電壓Vdd和接地電壓Vss。因此，核CMOS邏輯電路Core的PMOSQpl的源極和N 阱N—Well均被施加了電源電壓Vdd,核CMOS邏輯電路Core的 NMOSQnl的源極和P阱P—Well均-陂施加了接地電壓Vss?？刂拼鎯ζ鰿nt—MM的輸出信號Cnt—Sg為低電平時，PMOS控制部P—Cnt的PMOSQpc—2導通，NMOS控制部N—Cnt的NMOSQnc—2 導通。于是，比電源電壓Vdd高的N阱偏壓Vp—1作為PMOS襯底偏壓Vbp而被施加到核CMOS邏輯電路Core的PMOSQpl的N阱 N—Well上，比接地電壓Vss低的P阱偏壓Vn—1作為NMOS村底偏壓Vbn而被施加到核CMOS邏輯電路Core的NMOSQnl的P阱 P—Well上。另一方面，對核CMOS邏輯電路Core的PMOSQpl的源極和NMOSQnl的源極分別供給電源電壓Vdd和接地電壓Vss。因此，相對于施加到核CMOS邏輯電路Core的PMOSQpl的源極上的電源電壓Vdd,施加于N阱N—Well上的較高的N阱偏壓Vp_l成為反向偏置。相對于施加到核CMOS邏輯電路Core的NMOSQnl的源極上的接地電壓Vss,施加于P阱P_Well上的較低的P阱偏壓Vn_l也成為反向偏置。其結(jié)果，核CMOS邏輯電路Core的PMOSQpl和 NMOSQnl都能被控制成較高的閾值電壓Vth,能夠減少漏電流。《用于測量漏電流的晶片測試和晶片工藝》圖17是用于說明含有多個圖13所示的LSI芯片Chip的晶片測試的圖。圖18是說明包括晶片測試流程和晶片工藝流程在內(nèi)的半導體集成電路的制造方法的圖。首先，在圖18的步驟91,開始晶片測試，在電流測量的步驟92 中，由預先與LSI芯片Chip的電源電壓Vdd和接地電壓Vss連接的圖17所示的外部測試器ATE測量1個LSI芯片Chip的漏電流。在接下來的測量步驟93中，由外部測試器ATE判定在步驟92中測得的漏電流是否大于設計目標值。在判定步驟93中，由外部測試器ATE 判定為測得的漏電流大于設計目標值時，則可以說芯片Chip的核 CMOS邏輯電路Core的MOS晶體管的閾值電壓Vth比設計目標值大幅度降低。在該情況下，為了將核CMOS邏輯電路Core的MOS晶體管的閾值電壓Vth從低Vth變?yōu)楦遃th,在下一步驟94熔斷作為控制存儲器Cnt一MM的非易失性存儲器元件的熔斷器FS而施加襯底偏壓。相反，在判定步驟93中，由外部測試器ATE判定為測得的漏電流小于設計目標值時，則可以說芯片Chip的核CMOS邏輯電路Core的MOS晶體管的閾值電壓Vth高于設計目標值。在該情況下，不需要改變成核CMOS邏輯電路Core的MOS晶體管的高Vth，因此，在步驟95結(jié)束處理，轉(zhuǎn)移到測量下一 LSI芯片Chip的漏電流的步驟92 和判別步驟93的處理。在圖18所示的包含許多個芯片的LSI晶片測試完成時，l枚晶片的許多芯片的各控制存儲器Cnt_MM的熔斷器FS處于熔斷狀態(tài)或未熔斷狀態(tài)。用圖13所示的LSI芯片Chip，說明控制存儲器Cnt—MM 的熔斷器FS處于熔斷狀態(tài)時或未熔斷狀態(tài)時的動作。《控制存儲器》圖14是表示圖13所示的LSI芯片的控制存儲器的構(gòu)成例的電路圖。圖14(a)是最簡單的控制存儲器Cnt—MM,控制存儲器Cnt_MM 由在電源電壓Vdd和接地電壓GND之間串聯(lián)連接的熔斷器FS和電阻R構(gòu)成。圖14 (b)是復雜一些的控制存儲器Cnt—MM。該控制存儲器Cnt—MM由在電源電壓Vdd和接地電壓GND之間串聯(lián)連接的 PMOSQmp—1、熔斷器FS、電阻R、 NMOSQmn—1 、 4個反相器 Inv—ml . . m4、 CMOS模擬開關(guān)SW—ml構(gòu)成。在圖18的步驟94 中熔斷圖14 (a)的控制存儲器Cnt—MM的熔斷器FS時，通過施加用于熔斷的高電源電壓Vdd而使熔斷器FS熔斷。在圖18的步驟94 中使圖14 (b)的控制存儲器Cnt_MM的熔斷器FS熔斷時，通過施加高電平的控制信號St并施加用于熔斷的高電源電壓Vdd,來使熔斷器FS熔斷，則其后的LSI芯片Chip的動作開始初期時的控制存儲器Cnt—MM的輸出信號Cnt—Sg成為低電平的接地電壓GND。相反，若在圖18的流程中未熔斷圖14 (a)的控制存儲器Cnt—MM的熔斷器FS,則其后的LSI芯片Chip的動作開始初期時的輸出信號Cnt—Sg 成為高電平的電源電壓Vdd。對于圖14(b)的控制存儲器Cnt_MM 也是同樣，在圖18的流程中使熔斷器FS熔斷時，與高電平的啟動信號St響應而開始動作初期時的控制存儲器Cnt—MM的鎖存輸出信號 Cnt一Sg成為低電平的接地電壓GND。相反，若在圖18的流程中未熔斷圖14 (b)的控制存儲器Cnt—MM的熔斷器FS,則與高電平的啟動信號St響應而開始動作初始時的鎖存輸出信號Cnt—Sg成為高電平的電源電壓Vdd。假定圖13所示的LSI芯片Chip的控制存儲器Cnt一MM的熔斷器 FS為未熔斷狀態(tài)。于是，LSI芯片Chip的動作開始初期時的控制存儲器Cnt—MM的鎖存輸出信號Cnt—Sg成為高電平的電源電壓Vdd。首先，在控制開關(guān)電路Cnt_SW的PMOS控制部P—Cnt中，PMOSQpc—2 截止，反相器Inv_p的輸出成為低電平，PMOSQpc—1導通。于是，由于PMOSQpcJ導通，在核CMOS邏輯電路Core的PMOSQpl的 N阱N—Well施加了^皮施加于PMOSQpc—1源極的電源電壓Vdd。在控制開關(guān)電路Cnt—SW的NMOS控制部N—Cnt, NMOSQnc—1導通，反相器Inv—n的輸出成為低電平，NMOSQnc—2截止。于是，由于 NMOSQnc—1導通，在核CMOS邏輯電路Core的NMOSQnl的P阱 P—Well施加了被施加于PMOS的NMOSQnl源極的接地電壓Vss。此時的圖13所示的半導體集成電路的各部電壓的關(guān)系如圖15左側(cè)的非熔斷狀態(tài)NC所示。圖15是表示圖13所示的半導體集成電路的各部電壓關(guān)系的圖。假定圖13所示的LSI芯片Chip的控制存儲器Cnt—MM的熔斷器 FS為熔斷狀態(tài)。于是，LSI芯片Chip的動作開始初期時的控制存儲器Cnt一MM的鎖存輸出信號Cnt一Sg成為低電平的接地電壓Vss。首先，在控制開關(guān)電路Cnt—SW的PMOS控制部P—Cnt中，PMOSQpc—2 導通，反相器Inv_p的輸出成為高電平，PMOSQpc—1截止。于是，由于PMOSQpc—2導通，在核CMOS邏輯電路Core的PMOSQpl的 N阱N—Well施加了被施加于PMOSQpc—2源極的高N阱偏壓Vp—1 。在控制開關(guān)電路Cnt—SW的NMOS控制部N—Cnt中，NMOSQnc—1 截止，反相器Inv—n的輸出成為高電平，NMOSQnc—2導通。于是，由于NMOS之Qnc—2導通，在核CMOS邏輯電路Core的NMOSQnl 的P阱P—Well施加了被施加于NMOSQn2源極的低P阱偏壓Vn—1。此時的圖13所示的半導體集成電路的各部電壓的關(guān)系如圖15右側(cè)的熔斷狀態(tài)C所示。如此，核CMOS邏輯電路Core的PMOSQpl的N阱N—Well被施加了高N阱偏壓Vp_l,核CMOS邏輯電路Core的 NMOSQnl的P阱P—Well被施加了低P阱偏壓Vn—1 。如圖15所示， PMOSQpl的N阱偏壓Vp—1設定得高于源極的電源電壓Vdd, NMOSQnl的P阱偏壓Vn—1設定得低于接地電壓Vss。其結(jié)果，核 CMOS邏輯電路Core的PMOSQpl和NMOSQnl的閾值電壓從低Vth 變化為高Vth。《MOSLSI的閾值電壓Vth的控制》圖16是用于"i兌明所制造的MOSLSI的閾值電壓Vth分布的圖。圖16的才黃軸表示MOSLSI的閾值電壓Vth,圖16的縱軸表示MOSLSI 的芯片個數(shù)，曲線Lfrc表示分布。當MOSLSI的閾值電壓Vth降低到下限閾值LJim以下時，漏電流顯著增大，功耗顯著過大。相反，當MOSLSI的閾值電壓Vth上升到上限闊值H—lim以上時，開關(guān)速度顯著降低，數(shù)據(jù)處理速度顯著降低。因此，在本發(fā)明以前，存在于圖16 (a)的下限閾值L一lim以下的MOSLSI的芯片組A視作不良品而被廢棄。但是，根據(jù)本發(fā)明的一個實施方式，這樣的MOSLSI的芯片組A在圖18的步驟94中熔斷器被熔斷。由此，在LSI芯片Chip的動作開始初期時，核CMOS 邏輯電路Core的PMOSQpl和NMOSQnl的閾值電壓從低Vth變化為高Vth，如圖16( b )所示，以前的芯片組A變?yōu)闉樵偕酒MA_bv。其結(jié)果，MOSLSI芯片的核CMOS邏輯電路內(nèi)部的所有PMOS和所有NMOS的平均閾值電壓Vth增加到下限閾值L—lim以上，能夠減少整個芯片的漏電流。因此，通過在LSI芯片內(nèi)部占有較大面積的大規(guī)模邏輯核CMOS邏輯電路上增加占有面積較小的控制存儲器 Cnt_MM和控制開關(guān)電路Cnt—SW,從而能夠以高制造成品率制造低漏電流的MOSLSI。《晶片測試和晶片工藝》圖19是表示本發(fā)明的另一個實施方式的半導體集成電路的電路圖。圖19所示的MOSLSI芯片Chip與圖13所示的MOSLSI芯片Chip 的不同點如下所示。在圖19中，與圖13同樣地，如圖20 (a)所示那樣、MOSLSI 的閾值電壓Vth降低到下限閾值L一lim以下的芯片組A的熔斷器不僅被熔斷，而且如圖20 (b)所示那樣，MOSLSI的閾值電壓Vth上升到上限閾值H—lim以上的芯片組B的熔斷器也被熔斷。但是，對于 MOSLSI的閾值電壓Vth上升到上限閾值H_lim以上的芯片組B如下述那樣控制。首先，將從PMOS控制部Cnt_P的電壓生成部CP—P通過PMOS之Qpc—2而施加到核CMOS邏輯電路Core的PMOSQpOl 的N阱的N阱偏壓Vp—1變更為比電源電壓Vdd稍低的電平。將從 NMOS控制部Cnt—N的電壓生成部CP_N通過NMOSQnc—2而施加到核CMOS邏輯電路Core的NMOSQn01的P阱的P阱偏壓Vn—1變更為比接地電壓Vss稍高的電平。此時的圖19所示的半導體集成電路的各部電源的關(guān)系如圖21中左側(cè)的熔斷狀態(tài)C (B)所示。圖21是表示圖19所示的半導體集成電路的各部電壓關(guān)系的圖。如圖21中左側(cè)的熔斷狀態(tài)C ( B )所示，PMOSQpOl的N阱的N阱偏壓Vp—1被設定為比電源電壓Vdd稍低，NMOSQn01的P阱的P阱偏壓Vn—1 被設定為比源極的接地電壓Vss稍高。其結(jié)果，核CMOS邏輯電路 Core的PMOSQpl和NMOSQn 1的閾值電壓/人超高Vth降低，核CMOS 邏輯電路Core的延遲時間從過大狀態(tài)變化到適當狀態(tài)。圖20是用于說明圖19所示的半導體集成電路的閾值電壓Vth分布的圖。因此，存在于圖20的上限閾值H_Lim以上的芯片組B在上述控制下變化成再生芯片組B—bv。其結(jié)果，核CMOS邏輯電路Core的所有PMOS 和所有NMOS的平均閾值電壓Vth都降低到上限閾值H—Lim以下，從而能夠減少整個芯片的延遲時間?！禨OI設備》圖22是表示本發(fā)明的再一個實施方式的半導體集成電路的截面構(gòu)造的圖。圖22所示的MOSLSI采用SOI構(gòu)造。SOI是Silicon - On - Insulator的筒寫。如圖22所示，SOI構(gòu)造是例如在下層具有P型硅襯底P—Sub。下層的硅襯底P Sub的表面上形成有N阱N—Well和P阱P—Well。在N阱N一Well和P阱P—Well之間形成有作為絕緣物元件分離區(qū)域的STI 層。STI是Shallow Trench Isolation的縮寫。在形成有N阱N—Well和P阱P_Well的硅襯底P—Sub的表面上形成有薄的絕緣膜(Insulator )。在該薄絕緣膜(Insulator)之上形成有石圭(Silicon)層。在硅層的左側(cè)形成有PMOSQpOl的高雜質(zhì)濃度的P型源極區(qū)域和P型漏極區(qū) 域和控制成超低劑量的N型溝道區(qū)域。在硅層的右側(cè)形成有 NMOSQnOl的高雜質(zhì)濃度的N型源極區(qū)域和N型漏極區(qū)域和控制成超低劑量的P型溝道區(qū)域。作為薄絕緣膜的氧化膜被埋入硅層，因此，薄絕緣膜被稱為埋入氧化膜(Buried Oxide BOX ) 。 PMOSQpOl的控制成超低劑量的N型溝道區(qū)域被完全耗盡，NMOSQnOl的控制成超低劑量的P型溝道區(qū) 域也被完全耗盡。因此，PMOSQpOl和NMOSQnOl是被完全耗盡(fully -depleted FD )的SOI晶體管。該被完全耗盡的SOI晶體管的 PMOSQpOl和NMOSQnOl的閾值電壓能夠被稱為背柵的薄絕緣膜正下方的N阱N—Well和P阱P—Well的襯底偏壓所控制。如此，能夠大幅度減少漏極與阱之間的結(jié)電容，因此，BOXFD-SOI晶體管最適用于高速、低功耗的MOSLSI。以上，基于實施方式具體說明了本發(fā)明人完成的發(fā)明，但本發(fā)明不限于此，當然在不脫離其要旨的范圍內(nèi)可以進行各種變更。例如，可以通過將待機模式下的PMOSQpOl、 PMOSQp02、 PMOSQp03的PMOS襯底偏壓Vbp和NMOSQnOl 、 NMOSQn02、 NMOSQn03的NMOS村底偏壓Vbn i殳為比有源模式更大的偏壓，從而降低在待機模式下的漏電流。本發(fā)明除了系統(tǒng)LSI之外，還能夠廣泛應用于以高制造成品率制造微處理器、基帶信號處理LSI的各種用途的半導體集成電路、并減少在有源模式下的信號處理的動作功耗和信號延遲量的變動等方面。
權(quán)利要求
1.一種半導體集成電路，包括處理輸入信號的CMOS電路、和用與上述CMOS電路相同的制造工藝制造出的附加電容電路，上述CMOS電路包括具有N阱的PMOS和具有P阱的NMOS，上述附加電容電路包括具有N阱的附加PMOS和具有P阱的附加NMOS，上述CMOS電路的上述PMOS的源極和上述附加電容電路的上述附加PMOS的源極電連接在第一工作電壓布線上，上述CMOS電路的上述NMOS的源極和上述附加電容電路的上述附加NMOS的源極電連接在第二工作電壓布線上，對上述N阱可供給PMOS襯底偏壓，對上述P阱可供給NMOS襯底偏壓，上述附加電容電路的上述附加PMOS的柵電極電連接在上述N阱上，上述附加電容電路的上述附加NMOS的柵電極電連接在上述P阱上。
2. 根據(jù)權(quán)利要求1所述的半導體集成電路，其特征在于在上述第一工作電壓布線與上述N阱之間，至少并聯(lián)連接有位于上述附加電容電路的上述附加PMOS的上述源極與上述柵電極之間的源極柵極重疊電容、和位于上述附加電容電路的上述附加PMOS的上述源極與上述N阱之間的源極阱耦合電容,在上述第二工作電壓布線與上述P阱之間至少并聯(lián)連接有位于上述附加電容電路的上述附加NMOS的上述源極與上述4冊電才及之間的源極柵極重疊電容、和位于上述附加電容電路的上述附加NMOS的上述源極與上述P阱之間的源極阱耦合電容。
3. 根據(jù)權(quán)利要求2所述的半導體集成電路，其特征在于上述附加電容電路的上述附加PMOS的上述源極電連接在漏極上，上述附加電容電路的上述附加NMOS的上述源極電連接在漏極上，在上述第一工作電壓布線與上述N阱之間還并聯(lián)連接有位于上述附加電容電路的上述附加PMOS的上述漏極與上述柵電極之間的漏極柵極重疊電容、和位于上述附加電容電路的上述附加PMOS的上述漏極與上述N阱之間的漏極阱耦合電容，在上述第二工作電壓布線與上述P阱之間還并聯(lián)連接有位于上述附加電容電路的上述附加NMOS的上述漏極與上述柵電極之間的漏極柵極重疊電容、和位于上述附加電容電3各的上述附加NMOS的上述漏極與上述P阱之間的漏極阱耦合電容。
4. 根據(jù)權(quán)利要求1所述的半導體集成電路，其特征在于包括從被供給到上迷第一工作電壓布線的第一工作電壓生成上述PMOS襯底偏壓的第一電壓生成部、和從被供給到上述第二工作電壓布線的第二工作電壓生成上述NMOS襯底偏壓的第二電壓生成部。
5. 根據(jù)權(quán)利要求4所述的半導體集成電路，其特征在于相對于被供給到上述CMOS電路的上述PMOS的上述源極的上述第一工作電壓，被供給到上述N阱的上述PMOS襯底偏壓被設定為反向偏置；相對于被供給到上述CMOS電路的上述NMOS的上述源極的上述第二工作電壓，被供給到上述P阱的上述NMOS襯底偏壓祐沒定為反向偏置，被設定為電平比上述第一工作電壓高的上述PMOS襯底偏壓被供給到上述N阱，由此，具有上述N阱的上述PMOS被控制成高閾值電壓、低漏電流的狀態(tài)；被設定為電平比上述第二工作電壓低的上述 NMOS襯底偏壓被供給到上述P阱，由此，具有上述P阱的上述NMOS 被控制成高閾值電壓、低漏電流的狀態(tài)。
6. 根據(jù)權(quán)利要求5所述的半導體集成電路，其特征在于包括用于保存控制信息的控制存儲器，該控制信息用于確定是否將被設定為電平比上述第一工作電壓高的上述PMOS襯底偏壓供給到上述N阱，和是否將被設定為電平比上述第二工作電壓低的上述 NMOS襯底偏壓供給到上述P阱。
7. 根據(jù)權(quán)利要求4所述的半導體集成電路，其特征在于相對于被供給到上述CMOS電路的上述PMOS的上述源極的上述第一工作電壓，被供給到上述N阱的上述PMOS襯底偏壓被設定為正向偏置；相對于被供給到上述CMOS電路的上述NMOS的上述源極的上述第二工作電壓，被供給到上述P阱的上述NMOS襯底偏壓^皮i殳定為正向偏置，被設定為電平比上述第一工作電壓低的上述PMOS村底偏壓被供給到上述N阱，由此，具有上述N阱的上述PMOS被控制成低閾值電壓、高漏電流的狀態(tài)，被設定為電平比上述第二工作電壓高的上述 NMOS襯底偏壓被供給到上述P阱，由此，具有上述P阱的上述NMOS 被控制成低閾值電壓、高漏電流的狀態(tài)。
8. 根據(jù)權(quán)利要求7所述的半導體集成電路，其特征在于包括用于保存控制信息的控制存儲器，該控制信息用于確定是否將被設定為電平比上述第一工作電壓低的上述PMOS襯底偏壓供給到上述N阱、和是否將被設定為電平比上述第二工作電壓高的上述 NMOS襯底偏壓供給到上述P阱。
9. 根據(jù)權(quán)利要求1所述的半導體集成電路，其特征在于上述CMOS電路包括形成在上述N阱上的P型高雜質(zhì)濃度區(qū)域、和形成在上述P阱上的N型高雜質(zhì)濃度區(qū)域，在上述CMOS電路的上述PMOS的上述源極與上述N阱之間連接有由上述P型高雜質(zhì)濃度區(qū)域和上述N阱構(gòu)成的第一二極管，在上述CMOS電路的上述NMOS的上述源極與上述P阱之間連接有由上述N型高雜質(zhì)濃度區(qū)域和上述P阱構(gòu)成的第二二極管。
10. 根據(jù)權(quán)利要求1所述的半導體集成電路，其特征在于上述CMOS電路的上述多個PMOS是SOI構(gòu)造的PMOS,上述 CMOS電路的上述多個NMOS是SOI構(gòu)造的NMOS，上述多個PMOS 的源極和漏極與上述多個NMOS的源極和漏極形成在上述SOI構(gòu)造的絕緣膜上方的硅上，上述多個PMOS的上述N阱和上述多個NMOS的上述P阱形成于上述SOI構(gòu)造的上述絕緣膜下方的硅襯底中。
11. 一種半導體集成電路，包括處理輸入信號的MOS電路、和用與上述M O S電路相同的制造工藝制造出的附加電容電路，上述MOS電路包括形成在襯底上的MOS,上述附加電容電路包括形成在襯底上的附加MOS,上述MOS電路的上述MOS的源極和上述附加電容電路的上述附加MOS的源極電連接在第一工作電壓布線上，對上述襯底可供給MOS襯底偏壓，上述附加電容電路的上述附加MOS的柵電極電連接在上述襯底上。
12. 根據(jù)權(quán)利要求11所述的半導體集成電路，其特征在于在上述第一工作電壓布線與上述襯底之間至少并聯(lián)連接有位于上述附加電容電3各的上述附加MOS的上述源才及與上述4冊電才及之間的源極柵極重疊電容、位于上述附加電容電路的上述附加MOS的上述源極與上述襯底之間的源極襯底耦合電容。
13. 根據(jù)權(quán)利要求12所述的半導體集成電路，其特征在于上述附加電容電路的上述附加MOS的上述源極電連4妄在漏極上，在上述第一工作電壓布線與上述襯底之間還并聯(lián)連接有位于上述附加電容電路的上述附加MOS的上述漏極與上述柵電極之間的漏極4冊極重疊電容、和位于上述附加電容電路的上述附加MOS的上述漏招_ 與上述襯底之間的漏極襯底耦合電容。
14. 根據(jù)權(quán)利要求11所述的半導體集成電路，其特征在于包括從被供給到上述第一工作電壓布線的第一工作電壓生成上述MOS襯底偏壓的電壓生成部。
15. 根據(jù)權(quán)利要求11所述的半導體集成電路，其特征在于相對于被供給到上述MOS電路的上述MOS的上述源極的上述第一工作電壓，被供給到上述襯底的上述MOS襯底偏壓被設定為反向偏置，被設定為電平比上述第一工作電壓低的上述MOS襯底偏壓被供給到上述襯底，由此，具有形成在上述襯底上的上述MOS被控制成高閾值電壓、低漏電流的狀態(tài)。
16. 根據(jù)權(quán)利要求15所述的半導體集成電路，其特征在于包括用于保存控制信息的控制存儲器，所述控制信息用于確定是否將被設定為電平比上述第一工作電壓低的上述MOS襯底偏壓供給到上述襯底。
17. 根據(jù)權(quán)利要求11所述的半導體集成電路，其特征在于相對于被供給到上述MOS電路的上述MOS的上述源極的上述第一工作電壓，被供給到上述襯底的上述MOS襯底偏壓被設定為正向偏置，被設定為電平比上述第一工作電壓高的上述MOS襯底偏壓被供給到上述襯底，由此，具有形成在上述襯底上的上述MOS被控制成低閾值電壓、高漏電流的狀態(tài)。
18. 根據(jù)權(quán)利要求17所述的半導體集成電路，其特征在于包括用于保存控制信息的控制存儲器，該控制信息用于確定是否將被設定為電平比上述第一工作電壓高的上述MOS襯底偏壓供給到
19. 根據(jù)權(quán)利要求11所述的半導體集成電路，其特征在于上述MOS電路包括形成在上述襯底上的高雜質(zhì)濃度區(qū)域，由上述高雜質(zhì)濃度區(qū)域和上述襯底構(gòu)成的二極管。
20. 根據(jù)權(quán)利要求11所述的半導體集成電路，其特征在于上述MOS電路的上述多個MOS是SOI構(gòu)造的PMOS,上述多個MOS的源極和漏極形成在上述SOI構(gòu)造的絕緣膜上方的硅上，上述多個MOS的上述阱形成在上述SOI構(gòu)造的上述絕緣膜下方的石圭襯底中。
全文摘要
本發(fā)明提供一種半導體集成電路，采用可實現(xiàn)高制造成品率的有源模式下的偏壓技術(shù)，并減少在有源模式下的信號處理的動作功耗和信號延遲量的變動。用與CMOS電路(STC1)、(STC2)、(STC3)的PMOS、NMOS相同的制造工藝制造附加電容電路(CC1)的附加PMOS(Qp4)、附加NMOS(Qn4)。在電源布線(Vdd_M)與N阱(N_Well)之間連接附加PMOS(Qp4)的柵極電容，在接地布線(Vss_M)與P阱(P_Well)之間連接附加NMOS(Qn4)的柵極電容。電源布線(Vdd_M)的噪聲通過柵極電容(Cqp04)而傳遞到N阱(N_Well)，接地布線(Vss_M)的噪聲通過柵極電容(Cqn04)而傳遞到P阱(P_Well)。能夠降低CMOS電路(STC1)、(STC2)、(STC3)的PMOS、NMOS的源極阱之間的襯底偏壓的噪聲變動。
文檔編號H01L23/522GK101232020SQ20071018682
公開日2008年7月30日申請日期2007年11月22日優(yōu)先權(quán)日2007年1月24日
發(fā)明者小松成亙, 山岡雅直, 長田健一申請人:株式會社瑞薩科技

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