專利名稱：包含多個電位移轉(zhuǎn)器的集成電路的制作方法
技術(shù)領(lǐng)域：
本案為一種集成電路，尤指一種包含多個電位移轉(zhuǎn)器的集成電路。
背景技術(shù)：
電位移轉(zhuǎn)器(LEVEL SHIFTER)是大家所熟知的電子元件，廣泛應用 在各種電路中。某些電位移轉(zhuǎn)器會做成集成電路(IC)。通常，在單一 IC 晶片上只有一個電位移轉(zhuǎn)器，有些單一IC晶片上可以做成兩個不同電壓 輸出的電位移轉(zhuǎn)器各一個，但在單一晶片上同性質(zhì)的電位移轉(zhuǎn)器各分別 只有一個。因此，在需要兩個或是兩個以上的不同電位的電位移轉(zhuǎn)器應
用中，就需要使用兩個或是兩個以上的電位移轉(zhuǎn)器IC,因此會占用了較 多的印刷電路板(PCB)面積，造成了成本的增加。此外，使用兩個或是兩 個以上的電位移轉(zhuǎn)器，需要更多的連接線，也因此造成可靠度的降低。 且因為同時使用兩個或是兩個以上的電位移轉(zhuǎn)器IC ，也增加了電力的消耗。
因是之故，申請人有鑒于已知技術(shù)的缺失，發(fā)明出本案"包含多個電 位移轉(zhuǎn)器的集成電路"，用以改善上述已用手段的缺失。

發(fā)明內(nèi)容
本案的主要目的是在一個集成電路中或是在一個集成電路封裝 (package)中，提供2N個電位移轉(zhuǎn)器，其中N個電位移轉(zhuǎn)器會將輸入的 數(shù)字信號電壓水平，轉(zhuǎn)換成不同電位的電壓水平輸出。其余N個電位移 轉(zhuǎn)器會將輸入的數(shù)字信號電壓水平，轉(zhuǎn)換成多種可設(shè)定不同電壓輸出的 數(shù)字信號電壓水平，此種設(shè)定不同電壓的方式由外部接腳提供，其中N 為大于或等于2的整數(shù)。
根據(jù)上述構(gòu)想，本案提供一種集成電路，其包含N組電位移轉(zhuǎn)裝置， 其中每一電位移轉(zhuǎn)裝置接收一第一數(shù)字信號及一第二數(shù)字信號，并包含 一第一電位移轉(zhuǎn)器，用以將該第一數(shù)字信號的一第一電壓轉(zhuǎn)換成一第三
電壓，并將該第一數(shù)字信號的一第二電壓轉(zhuǎn)換成一第四電壓;以及一第二
電位移轉(zhuǎn)器，用以將該第二數(shù)字信號的一第一電壓轉(zhuǎn)換成一第五電壓， 并將該第二數(shù)字信號的 一 第二電壓轉(zhuǎn)換成一 第六電壓。
所述的集成電路，更包含一邏輯電路，接收該第一數(shù)字信號并電連 接于該第一電位移轉(zhuǎn)器。
所述的集成電路，其中該邏輯電路更接收該第二數(shù)字信號并電連接 于該第二電位移轉(zhuǎn)器。
所述的集成電路，更包含一第一驅(qū)動器，電連接于該第一電位移轉(zhuǎn) 器并輸出該第三電壓及該第四電壓。
所述的集成電路，更包含一第二驅(qū)動器，電連接于該第二電位移轉(zhuǎn) 器并輸出該第五電壓及該第六電壓。
所述的集成電路，其中該等電位移轉(zhuǎn)裝置共同電連接于一低電壓保 護裝置。
所述的集成電路，其中N為一大于或等于2的整數(shù)。
所述的集成電路，其中該第一數(shù)字信號的該第一電壓及該第一數(shù)字 信號的該第二電壓為該第一電位移轉(zhuǎn)器的輸入電壓。
所述的集成電路，其中該第一數(shù)字信號的該第一電壓為一低電位電 壓，而該第一數(shù)字信號的該第二電壓為一高電位電壓。
所述的集成電路，其中該第一數(shù)字信號的該第一電壓為一邏輯"O" 信號，而該第一數(shù)字信號的該第二電壓為一邏輯"l"信號。
所述的集成電路，其中該第一數(shù)字信號的該第一電壓為一邏輯"l" 信號，而該第 一 數(shù)字信號的該第二電壓為 一 邏輯"0"信號。
所述的集成電路，其中該第三電壓及該第四電壓為該第一電位移轉(zhuǎn) 器的輸出電壓。
所述的集成電路，其中該第三電壓為一低電位電壓，而該第四電壓 為一高電位電壓。所述的集成電路，其中該第三電壓為一邏輯，，o，，信號，而該第四電壓 為一邏輯"l"信號。所述的集成電路，其中該第三電壓為一邏輯，，r信號，而該第四電壓 為一邏輯"o，，信號。所述的集成電路，其中該第二數(shù)字信號的該第一電壓及該第二數(shù)字 信號的該第二電壓為該第二電位移轉(zhuǎn)器的輸入電壓。所述的集成電路，其中該第二數(shù)字信號的該第一電壓為一低電位電 壓，而該第二數(shù)字信號的該第二電壓為一高電位電壓。所述的集成電路，其中該第二數(shù)字信號的該第一電壓為一邏輯"o" 信號，而該第二數(shù)字信號的該第二電壓為一邏輯，，i，，信號。所述的集成電路，其中該第二數(shù)字信號的該第一電壓為一邏輯"r， 信號，而該第二數(shù)字信號的該第二電壓為一邏輯"o"信號。所述的集成電路，其中該第五電壓及該第六電壓為該第一電位移轉(zhuǎn) 器的輸出電壓。所述的集成電路，其中該第五電壓為一低電位電壓，而該第六電壓 為一高電位電壓。所述的集成電路，其中該第五電壓為一邏輯，，o，，信號，而該第六電壓 為一邏輯"i"信號。所述的集成電路，其中該第五電壓為一邏輯，，r，信號，而該第六電壓 為一邏輯"o"信號。根據(jù)上述構(gòu)想，本案另提供一種美成電路封裝，其包含N組電位移 轉(zhuǎn)裝置，其中每一電位移轉(zhuǎn)裝置接收一第一數(shù)字信號及一第二數(shù)字信號， 并包含一第一電位移轉(zhuǎn)器，用以將該第一數(shù)字信號的一第一電壓轉(zhuǎn)換成一第三電壓，并將該第一數(shù)字信號的一第二電壓轉(zhuǎn)換成一第四電壓;以及一第二電位移轉(zhuǎn)器，用以將該第二數(shù)字信號的一第一電壓轉(zhuǎn)換成一第五 電壓，并將該第二數(shù)字信號的一第二電壓轉(zhuǎn)換成一第六電壓。根據(jù)上述構(gòu)想，本案又提供一種集成電路，其包含N組電位移轉(zhuǎn)裝
置，其中每一電位移轉(zhuǎn)裝置接收一第一數(shù)字信號及一第二數(shù)字信號，并 包含一第一電位移轉(zhuǎn)器，電連接于一高電位接腳及一低電位接腳，其中
該高電位接腳提供該第 一 電位移轉(zhuǎn)器輸出 一 高電位電壓，而該低電位接
腳提供該第一電位移轉(zhuǎn)器輸出一低電位電壓;以及一第二電位移轉(zhuǎn)器，電 連接于一第一接腳及一第二接腳，其中該第一接腳提供該第二電位移轉(zhuǎn) 器輸出一高電位電壓，而該第二接腳提供該第二電位移轉(zhuǎn)器輸出一低電 位電壓。
所述的集成電路，更包含一邏輯電路，接收該第一數(shù)字信號并電連 接于該第一電位移轉(zhuǎn)器。
所述的集成電路，其中該邏輯電路更接收該第二數(shù)字信號并電連接 于該第二電位移轉(zhuǎn)器。
所述的集成電路，更包含一正電源接腳及一負電源接腳。
所述的集成電路，其中該正電源接腳及該負電源接腳提供該第一數(shù) 字信號的電源，該電源提供給該邏輯電路以決定該第 一數(shù)字信號是高電 4立或j氐電4立。
所述的集成電路，其中該正電源接腳及該負電源接腳提供該第二數(shù) 字信號的電源，該電源提供給該邏輯電路以決定該第二數(shù)字信號是高電 位或低電位。
所述的集成電路，其中該等電位移轉(zhuǎn)裝置共同電連接于一低電壓保 護裝置。
所述的集成電路，其中N為一大于或等于2的整數(shù)。
根據(jù)上述構(gòu)想，本案再提供一種集成電路封裝，其包含N組電位移 轉(zhuǎn)裝置，其中每一電位移轉(zhuǎn)裝置接收一第一數(shù)字信號及一第二數(shù)字信號， 并包含一第一電位移轉(zhuǎn)器，電連接于一高電位接腳及一低電位接腳，其 中該高電位接腳提供該第 一 電位移轉(zhuǎn)器輸出 一 高電位電壓，而該低電位 接腳提供該第一電位移轉(zhuǎn)器輸出一低電位電壓;以及一第二電位移轉(zhuǎn)器， 電連接于一第 一接腳及一第二接腳，其中該第 一接腳提供該第二電位移 轉(zhuǎn)器輸出一高電位電壓，而該第二接腳提供該第二電位移轉(zhuǎn)器輸出一低
電位電壓。
本發(fā)明在一個集成電路中或是在一個集成電路封裝(package)中， 提供N個電位移轉(zhuǎn)器，可占用較少的印刷電路板(PCB)面積，降低成 本，同時可降低電力的消耗。


圖1為本案一較佳實施例的集成電路的架構(gòu)圖。
具體實施例方式
請參閱圖1,其是本案一較佳實施例的集成電路的架構(gòu)圖，其包含6 個電位移轉(zhuǎn)器14, 6個數(shù)字信號輸入接腳ATL、 BTL、 CTL、 ABL、 BBL、 CBL, 6個驅(qū)動器15、 3個邏輯電路11、及一個低電壓保護裝置16。其 中3個電位移轉(zhuǎn)器14的數(shù)字信號輸入，會轉(zhuǎn)換成3個具有不同電壓水平 的數(shù)字信號輸出，該數(shù)字信號輸出的設(shè)定是由VM及VSS外部電源輸入 接腳所決定。另外3個電位移轉(zhuǎn)器14的數(shù)字信號輸入，會轉(zhuǎn)換成3個可 設(shè)定不同電壓的數(shù)字信號輸出，其設(shè)定的電壓是從外部接腳輸入。因此 本實施例的外部不同電壓輸入高電位有三種(VDAT接腳、VDBT接腳、 VDCT接腳)，低電位也有三種(VSAT接腳、VSBT接腳、VSCT接腳)。
在圖1中，3個驅(qū)動器15分別與3個電位移轉(zhuǎn)器14組成3個高端 驅(qū)動器12,而另外3個驅(qū)動器15則分別與另外3個電位移轉(zhuǎn)器14組成 3個低端驅(qū)動器13。
ATL、 ABL、 BTL、 BBL、 CTL、 CBL分別為6個電位移轉(zhuǎn)器14的 數(shù)字信號輸入接腳。
AB、 BB、 CB分別為3個電位移轉(zhuǎn)器14的數(shù)字信號輸出接腳，其 中AB為ABL數(shù)字信號輸入的輸出4妄腳，BB為BBL數(shù)字信號輸入的輸 出接腳，而CB為CBL數(shù)字信號輸入的輸出接腳，輸出的高電位為VM, 輸出的低電位為VSS。
AT、 BT、 CT分別為3個電位移轉(zhuǎn)器14的數(shù)字信號輸出接腳，其中AT為ATL數(shù)字信號輸入的輸出接腳，BT為BTL數(shù)字信號輸入的輸出 接腳，而CT則為CTL數(shù)字信號輸入的輸出接腳。輸出的數(shù)字信號高電 位可分別由VDAT、 VDBT、 VDCT接腳的輸入電壓來設(shè)定，輸出的數(shù) 字信號低電位則可分別由VSAT、 VSBT、 VSCT接腳的輸入電壓來設(shè)定。
VDD及Vss分別為邏輯電路11的正電源及負電源。VDAT及VSAT 分別為AT數(shù)字信號輸出接腳的高電位水平輸出電壓及低電位水平輸出 電壓。VDBT及VSBT分別為BT數(shù)字信號輸出接腳的高電位水平輸出 電壓及低電位水平輸出電壓。而VDCT及VSCT則分別為CT數(shù)字信號 輸出接腳的高電位水平輸出電壓及低電位水平輸出電壓。
VM為AB、 BB、 CB數(shù)字信號輸出接腳的高電位水平輸出電壓，而 VSS為AB、 BB、 CB數(shù)字信號輸出接腳的低電位水平輸出電壓。
ATL、 BTL、 CTL數(shù)字信號輸入接腳串連一個電阻連接到一個Vss 電壓，以避免當ATL、 BTL、 CTL沒有訊號輸入時，ATL、 BTL、 CTL 輸入為浮接的狀態(tài)。所以當ATL、 BTL、 CTL沒有訊號輸入時，將視為 輸入Vss電壓。當ATL、 BTL、 CTL數(shù)字信號輸入的電壓介于VIH VDD 之間，則視為邏輯"HIGH"，其中VIH是指輸入被當作邏輯"HIGH"的最 低電壓。當ATL、 BTL、 CTL數(shù)字信號輸入的電壓介于Vss VIL之間， 則視為邏輯"LOW",其中VIL是指輸入被當作邏輯"LOW"的最高電壓。 數(shù)字電路中邏輯的"HIGH"與"LOW"有可能定義成"r，與"O",或是定義成 相反邏輯，亦即"HIGH"與"LOW，，定義成"0"與"1"。
ABL、 BBL、 CBL數(shù)字信號輸入接腳串連一個電阻連接到一個VDD 電壓，以避免當ABL、 BBL、 CBL沒有訊號輸入時，ABL、 BBL、 CBL 輸入為浮接的狀態(tài)。所以當ABL、 BBL、 CBL沒有訊號輸入時，將視為 輸入VDD電壓。當ABL、BBL、CBL數(shù)字信號輸入的電壓介于VIH VDD 之間，則3見為邏輯"HIGH",其中VIH是指輸入被當作邏輯"HIGH"的最 低電壓。當ABL、 BBL、 CBL數(shù)字信號輸入的電壓介于Vss VIL之間， 則視為邏輯"LOW，，，其中VIL是指輸入被當作邏輯"LOW"的最高電壓。 數(shù)字電路中邏輯的"HIGH"與"LOW"有可能定義成"1"與"0",或是定義成 相反邏輯，亦即"HIGH，，與"LOW"定義成"0"與"r,。
當ATL、 BTL、 CTL數(shù)字信號輸入的電壓介于Vss VIL之間時，輸 入的電壓會被邏輯電路11視為"0";而當輸入的電壓介于VIH VDD之間 時，輸入的電壓會^皮邏輯電^各11 ^見為"1"。
ABL、 BBL、 CBL數(shù)字信號輸入接腳名稱文字上方有一橫線，代表 輸入是反邏輯的意思，亦即當輸入的電壓介于Vss VIL之間時，輸入的 電壓會被邏輯電路11視為"l";而當輸入的電壓介于VIH VDD之間時， 輸入的電壓會被邏輯電路11視為"0"。
當ATL數(shù)字信號輸入的電壓至邏輯電路11被視為"l"時，則AT接 腳輸出VDAT電位；而當ATL數(shù)字信號輸入的電壓至邏輯電路11被視為 "0"時，則AT接腳輸出VSAT電位。
當BTL數(shù)字信號輸入的電壓至邏輯電路11被視為"l"時，BT接腳 輸出VDBT電位;而當BTL數(shù)字信號輸入的電壓至邏輯電路11被視為"0" 時，貝'J BT接腳輸出VSBT電位。
當CTL數(shù)字信號輸入的電壓至邏輯電路11被;脫為"r，時，而CT接 腳輸出VDCT電位；而當CTL數(shù)字信號輸入的電壓至邏輯電路11 ^皮^L為 "0"時，則CT接腳輸出VSCT電位。
當ABL數(shù)字信號輸入的電壓至邏輯電路11被一見為"l"時，AB接腳 輸出VM電位;而當ABL數(shù)字信號輸入的電壓至邏輯電路11被視為"0" 時，則AB接腳輸出VSS電位。
當BBL數(shù)字信號輸入的電壓至邏輯電路11被視為"l"時，BB接腳 輸出VM電位;而當BBL數(shù)字信號輸入的電壓至邏輯電路11凈皮視為"0" 時，則BB接腳輸出VSS電位。
當CBL數(shù)字信號輸入的電壓至邏輯電路11被視為'T，時，CB接腳 輸出VM電位;而當CBL數(shù)字信號輸入的電壓至邏輯電路11被視為"0" 時，則CB接腳輸出VSS電位。
當ATL及ABL數(shù)字信號輸入的電壓至邏輯電路11被同時視為"l" 時，則AT及AB接腳分別輸出VSAT及VSS電位。
當BTL及BBL數(shù)字信號輸入的電壓至邏輯電路11被同時視為"l"時，貝'J BT及BB接腳分別輸出VSBT及VSS電位。
當CTL及CBL數(shù)字信號輸入的電壓至邏輯電路11被同時視為"l" 時，則CT及CB接腳分別輸出VSCT及VSS電位。
當VM的電壓小于一個內(nèi)部設(shè)定的電壓轉(zhuǎn)態(tài)點時，會將整個電路重 置(reset),此時AT、 BT、 CT輸出接腳之電壓分別為VSAT、 VSBT、 VSCT， 且AB、 BB、 CB輸出接腳之電壓分別為VSS、 VSS、 VSS。
綜上所述，本案是在一個集成電路中或是在一個集成電路封裝 (package)中，提供2N個電位移轉(zhuǎn)器，其中N個電位移轉(zhuǎn)器會將輸入的 數(shù)字信號電壓水平，轉(zhuǎn)換成不同電位的電壓水平輸出。其余N個電位移 轉(zhuǎn)器會將輸入的數(shù)字信號電壓水平，轉(zhuǎn)換成多種可設(shè)定不同電壓輸出的 數(shù)字信號電壓水平，此種設(shè)定不同電壓的方式由外部接腳提供。因此， 本案能有效改善已知技術(shù)的缺失，是故具有產(chǎn)業(yè)價值，進而達成發(fā)展本 案的目的。
本案得由熟悉本技藝的人士任施匠思而為諸般修飾，然皆不脫如附 權(quán)利要求范圍所欲保護者。
權(quán)利要求
1、一種集成電路，其包含N組電位移轉(zhuǎn)裝置，其中每一電位移轉(zhuǎn)裝置接收一第一數(shù)字信號及一第二數(shù)字信號，并包含一第一電位移轉(zhuǎn)器，用以將該第一數(shù)字信號的一第一電壓轉(zhuǎn)換成一第三電壓，并將該第一數(shù)字信號的一第二電壓轉(zhuǎn)換成一第四電壓；以及一第二電位移轉(zhuǎn)器，用以將該第二數(shù)字信號的一第一電壓轉(zhuǎn)換成一第五電壓，并將該第二數(shù)字信號的一第二電壓轉(zhuǎn)換成一第六電壓。
2、 如權(quán)利要求1所述的集成電路，更包含一邏輯電路，接收該第一 數(shù)字信號并電連接于該第一電位移轉(zhuǎn)器，其中該邏輯電路更接收該第二 數(shù)字信號并電連接于該第二電位移轉(zhuǎn)器。
3、 如權(quán)利要求1所述的集成電路，更包含一第一驅(qū)動器，電連接于該第一電位移轉(zhuǎn)器并輸出該第三電壓 及該第四電壓；及一第二驅(qū)動器，電連接于該第二電位移轉(zhuǎn)器并輸出該第五電壓 及該第六電壓。
4、 如權(quán)利要求1所述的集成電路，其中所述電位移轉(zhuǎn)裝置共同電連接于一低電壓保護裝置；及/或 N為一大于或等于2的整數(shù)。
5、 如權(quán)利要求1所述的集成電路，其中該第一數(shù)字信號的該第一電 壓及該第一數(shù)字信號的該第二電壓為該第一電位移轉(zhuǎn)器的輸入電壓，而 其中該第一數(shù)字信號的該第一電壓為一低電位電壓，而該第一數(shù)字信號 的該第二電壓為一高電位電壓，其中 該第 一數(shù)字信號的該第 一 電壓為 一邏輯"o"信號，而該第 一數(shù)字 信號的該第二電壓為一邏輯"r信號；或該第一數(shù)字信號的該第一電壓為一邏輯"r，信號，而該第一數(shù)字 信號的該第二電壓為 一邏輯，，o，，信號。
6、 如權(quán)利要求1所述的集成電路，其中 該第三電壓及該第四電壓為該第一電位移轉(zhuǎn)器的輸出電壓；或 該第三電壓為一低電位電壓，而該第四電壓為一高電位電壓，其中該第三電壓為 一邏輯，，0，，信號，而該第四電壓為 一邏輯，T，信號；或該第三電壓為 一邏輯，，l"信號，而該第四電壓為 一邏輯"0，，信號。
7、 如權(quán)利要求1所述的集成電路，其中該第二數(shù)字信號的該第一電 壓及該第二數(shù)字信號的該第二電壓為該第二電位移轉(zhuǎn)器的輸入電壓，其 中該第二數(shù)字信號的該第一電壓為一低電位電壓，而該第二數(shù)字信號的 該第二電壓為一高電位電壓，其中該第二數(shù)字信號的該第一電壓為一邏輯"0"信號，而該第二數(shù)字 信號的該第二電壓為一邏輯"l"信號；或該第二數(shù)字信號的該第一電壓為一邏輯"l"信號，而該第二數(shù)字 信號的該第二電壓為 一邏輯"0，，信號。
8、 如權(quán)利要求1所述的集成電路，其中 該第五電壓及該第六電壓為該第一電位移轉(zhuǎn)器的輸出電壓；或 該第五電壓為一低電位電壓，而該第六電壓為一高電位電壓，其中 該第五電壓為一邏輯，，0，，信號，而該第六電壓為一邏輯，T，信號；或該第五電壓為 一邏輯，，r，信號，而該第六電壓為 一邏輯，，o，，信號。
9、 一種集成電路封裝，其包含N組電位移轉(zhuǎn)裝置，其中每一電位移轉(zhuǎn)裝置接收一第一數(shù)字信 號及一第二數(shù)字信號，并包含一第一電位移轉(zhuǎn)器，用以將該第一數(shù)字信號的一第一電壓轉(zhuǎn)換 成一第三電壓，并將該第一數(shù)字信號的一第二電壓轉(zhuǎn)換成一第四電壓; 以及一第二電位移轉(zhuǎn)器，用以將該第二數(shù)字信號的一第一電壓轉(zhuǎn)換 成一第五電壓，并將該第二數(shù)字信號的一第二電壓轉(zhuǎn)換成一第六電壓。
10、 一種集成電路，其包含N組電位移轉(zhuǎn)裝置，其中每一電位移轉(zhuǎn)裝置接收一第一數(shù)字信 號及一第二數(shù)字信號，并包含一第一電位移轉(zhuǎn)器，電連接于一高電位接腳及一低電位接腳， 其中該高電位接腳是提供該第 一 電位移轉(zhuǎn)器輸出 一 高電位電壓，而該低 電位接腳是提供該第 一 電位移轉(zhuǎn)器輸出 一低電位電壓；以及一第二電位移轉(zhuǎn)器，電連接于一第一接腳及一第二接腳，其中 該第一接腳是提供該第二電位移轉(zhuǎn)器輸出一高電位電壓，而該第二接腳 是提供該第二電位移轉(zhuǎn)器輸出一低電位電壓。
11、 如權(quán)利要求10所述的集成電路，更包含一邏輯電路，是接收 該第一數(shù)字信號并電連接于該第一電位移轉(zhuǎn)器，其中該邏輯電路更接收 該第二數(shù)字信號并電連接于該第二電位移轉(zhuǎn)器，而該集成電路，更包含 一正電源接腳及一負電源接腳，其中 該正電源接腳及該負電源接腳是提供該第 一數(shù)字信號的電源，該電源提供給該邏輯電路以決定該第一數(shù)字信號是高電位或低電位；或該正電源接腳及該負電源接腳系提供該第二數(shù)字信號的電源， 該電源提供給該邏輯電路以決定該第二數(shù)字信號是高電位或低電位。
12、 如權(quán)利要求IO所述的集成電路，其中 所述電位移轉(zhuǎn)裝置共同電連接于一低電壓保護裝置；及/或 N為一大于或等于2的整數(shù)。
13、 一種集成電路封裝，其包含N組電位移轉(zhuǎn)裝置，其中每一電位移轉(zhuǎn)裝置接收一第一數(shù)字信 號及一第二數(shù)字信號，并包含一第一電位移轉(zhuǎn)器，電連接于一高電位接腳及一低電位接腳， 其中該高電位接腳是提供該第 一 電位移轉(zhuǎn)器輸出 一 高電位電壓，而該低 電位接腳是提供該第 一 電位移轉(zhuǎn)器輸出 一 低電位電壓；以及一第二電位移轉(zhuǎn)器，電連接于一第一接腳及一第二接腳，其中 該第 一接腳是提供該第二電位移轉(zhuǎn)器輸出 一 高電位電壓，而該第二接腳 是提供該第二電位移轉(zhuǎn)器輸出 一低電位電壓。
全文摘要
本案為一種集成電路，其包含N組電位移轉(zhuǎn)裝置，其中每一電位移轉(zhuǎn)裝置接收一第一數(shù)字信號及一第二數(shù)字信號，并包含一第一電位移轉(zhuǎn)器，用以將該第一數(shù)字信號的一第一電壓轉(zhuǎn)換成一第三電壓，并將該第一數(shù)字信號的一第二電壓轉(zhuǎn)換成一第四電壓；以及一第二電位移轉(zhuǎn)器，用以將該第二數(shù)字信號的一第一電壓轉(zhuǎn)換成一第五電壓，并將該第二數(shù)字信號的一第二電壓轉(zhuǎn)換成一第六電壓。本發(fā)明在一個集成電路中或是在一個集成電路封裝(package)中，提供N個電位移轉(zhuǎn)器，可占用較少的印刷電路板(PCB)面積，降低成本，同時可降低電力的消耗。
文檔編號H01L27/02GK101339943SQ20071012728
公開日2009年1月7日 申請日期2007年7月5日 優(yōu)先權(quán)日2007年7月5日
發(fā)明者劉溫良, 林俊谷, 陳俊雄 申請人:盛群半導體股份有限公司