專利名稱：半導(dǎo)體器件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到半導(dǎo)體器件及其制作方法，更確切地說是涉及到一種用來制作具有場(chǎng)效應(yīng)晶體管的半導(dǎo)體器件的有效技術(shù)。
背景技術(shù)：
作為裝在半導(dǎo)體器件中的場(chǎng)效應(yīng)晶體管，例如稱為MISFET(金屬-絕緣體-半導(dǎo)體場(chǎng)效應(yīng)晶體管)的絕緣柵場(chǎng)效應(yīng)晶體管已是熟知的。由于MISFET具有適合于高集成度使用的特點(diǎn)，通常已用來作為構(gòu)成集成電路的晶體管。
MISFET的一般結(jié)構(gòu)包含溝道形成區(qū)、柵絕緣膜、柵電極、源區(qū)和漏區(qū)。柵絕緣膜設(shè)在半導(dǎo)體襯底主表面上(器件的加工表面，電路的加工表面)的器件制作區(qū)中，例如由氧化硅膜制成。柵電極設(shè)在半導(dǎo)體襯底主表面器件制作區(qū)的柵絕緣膜上，例如由多晶硅膜制成，多晶硅膜摻有雜質(zhì)以降低電阻值。溝道形成區(qū)設(shè)在半導(dǎo)體襯底對(duì)著柵電極的區(qū)域中(就在柵電極下面的區(qū)域)。源區(qū)和漏區(qū)制作成一對(duì)半導(dǎo)體區(qū)域(雜質(zhì)擴(kuò)散區(qū))，設(shè)在沿溝道長度方向的溝道形成區(qū)兩側(cè)，使溝道形成區(qū)夾于其間。
在MISFET中，具有氧化硅柵絕緣膜者通常稱為MOSFET(金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管)。再者，溝道形成區(qū)是形成連接源區(qū)和漏區(qū)的電流通道(溝道)的區(qū)域。而且，電流沿半導(dǎo)體襯底厚度方向(深度方向)流動(dòng)者稱為垂直型，而電流沿半導(dǎo)體襯底的平面方向(表面方向)流動(dòng)者稱為水平型。而且，在源區(qū)和漏區(qū)之間的溝道形成區(qū)中形成電子溝道(導(dǎo)電溝道)者稱為n-溝道導(dǎo)電型(簡稱為n型)，而對(duì)形成空穴溝道者稱為p-溝道導(dǎo)電型(簡稱為p型)。而且，對(duì)于只有當(dāng)施加在柵極上的電壓高于閾值電壓時(shí)才有漏極電流流動(dòng)者稱為增強(qiáng)型(或E型，或常閉型)，而對(duì)柵極沒有施加電壓時(shí)漏極就有電流流動(dòng)者稱為耗盡型(或D型，或常開型)。
順便提及，隨著集成度的提高和功能增多，MISFET的尺寸也變得越小。為了抑制伴隨MISFET更加細(xì)小而發(fā)生的短溝道效應(yīng)或熱電子，在亞微米代的MISFET中已采用1μm以下柵長的LDD結(jié)構(gòu)，該結(jié)構(gòu)是使溝道形成區(qū)在漏區(qū)側(cè)的摻雜濃度降低。由于LDD結(jié)構(gòu)可減少漏區(qū)向溝道形成區(qū)側(cè)的擴(kuò)散量，并可保證溝道的長度，因而可抑制短溝道效應(yīng)的發(fā)生。而且，由于可減緩在漏區(qū)與溝道形成區(qū)之間形成的p-n結(jié)部分的雜質(zhì)濃度分布梯度，使該區(qū)產(chǎn)生的電場(chǎng)強(qiáng)度減弱，從而可減少熱載流子的產(chǎn)生量。
LDD結(jié)構(gòu)的MISFET主要是這樣得到的在半導(dǎo)體襯底主表面的柵絕緣膜上制作柵電極，然后向半導(dǎo)體襯底的主表面離子注入雜質(zhì)，從而制作與柵電極對(duì)準(zhǔn)的半導(dǎo)體區(qū)(擴(kuò)展區(qū))，再在柵電極側(cè)壁上制作側(cè)壁隔層，然后再向半導(dǎo)體襯底主表面離子注入雜質(zhì)來制作與側(cè)壁隔層對(duì)準(zhǔn)的半導(dǎo)體區(qū)(接觸區(qū))。
另一方面，MISFET的尺寸更加細(xì)小，使柵電阻因柵長的減小而增大，使源區(qū)電阻、漏區(qū)電阻和接觸電阻因源區(qū)和漏區(qū)變淺而增大，成為對(duì)高速工作的具有存儲(chǔ)和邏輯功能的存儲(chǔ)IC(集成電路)、邏輯IC和混合IC改進(jìn)的障礙。
鑒于上述，為了應(yīng)對(duì)尺寸細(xì)小和高速工作，已注意到用難熔金屬硅化物膜來降低電阻的技術(shù)。具體地說，使用稱為硅化技術(shù)(硅化物自對(duì)準(zhǔn)硅化物)的減小電阻技術(shù)，對(duì)得到混合IC是有效的。
作為與本發(fā)明有關(guān)的已知文獻(xiàn)，提到了下面的專利文件1(日本未審專利公開No.2000-82678)。專利文件1公開了一種離子注入鍺(Ge)的技術(shù)，用之制作漏電小、濃度高和淺結(jié)的源-漏區(qū)。
「專利文件1」日本未審專利公開No.2000-82678。

發(fā)明內(nèi)容
近年來，隨著電子學(xué)設(shè)備的尺寸和重量的減小，也要求MISFET更為細(xì)小。MISFET細(xì)小的一個(gè)問題是漏極電流Ids(電流驅(qū)動(dòng)性能)減小。為增大漏極電流Ids，減小擴(kuò)展區(qū)的電阻是有效的。為減小擴(kuò)展區(qū)的電阻，必須對(duì)半導(dǎo)體襯底主表面的極淺區(qū)域注入極高濃度的雜質(zhì)。
然而，在現(xiàn)有技術(shù)中，為了減小電阻，即使離子注入大量的雜質(zhì)如砷(As)、磷(P)、硼(B)、二氟化硼(BF2)等，由于硅(Si)晶體中注入雜質(zhì)的激活率低，尤其是，淺離子注入也會(huì)產(chǎn)生自濺射等原因，甚至在注入得比預(yù)定量更大時(shí)，雜質(zhì)也不能進(jìn)入Si晶體，而使擴(kuò)展區(qū)電阻的減小沒有多少改善。
對(duì)于向Si晶體離子注入雜質(zhì)來制作半導(dǎo)體區(qū)，再在半導(dǎo)體區(qū)上制作難熔金屬膜，然后熱處理使Si與難熔金屬起反應(yīng)而在半導(dǎo)體區(qū)上生成硅化物層的情形，已證實(shí)，在硅化工序中不活潑的雜質(zhì)(未與硅起反應(yīng))會(huì)因雜質(zhì)濃度的增高而妨礙硅化。
另一方面，已經(jīng)知道在MISFET中漏極電流Ids的改變依賴于施加在溝道形成區(qū)上的應(yīng)力方向。
具體說來，對(duì)于施加在溝道形成區(qū)上的應(yīng)力方向與漏極電流的流動(dòng)方向(溝道長度方向)一致時(shí)，已知道(1)在n型MISFET中漏極電流因壓應(yīng)力而減小，因張應(yīng)力而增大，并且(2)在p型MISFET中漏極電流因壓應(yīng)力而增大，因張應(yīng)力而減小。
作為對(duì)MISFET溝道形成區(qū)施加應(yīng)力的方法，有一種方法，例如，是利用制作在半導(dǎo)體襯底上的層間絕緣膜的膜應(yīng)力。然而，對(duì)于在半導(dǎo)體襯底上制作層間絕緣膜的情形，在一般的CMIS(互補(bǔ)MIS)工藝中，由于在n型MISFET和p型MISFET上使用同樣的材料，在一個(gè)同樣的芯片上施加在MISFET溝道形成區(qū)上的應(yīng)力基本相同。即，在n型MISFET中因膜應(yīng)力而要使漏極電流增大時(shí)，在p型MISFET中漏極電流則減小，而當(dāng)p型MISFET中漏極電流要增大時(shí)，n型MISFET中的漏極電流則減小。
本發(fā)明擬提供一種技術(shù)，能增加場(chǎng)效應(yīng)晶體管的漏極電流Ids(改善電流驅(qū)動(dòng)性能)。
本發(fā)明擬提供一種技術(shù)，能增大n型場(chǎng)效應(yīng)晶體管和p型場(chǎng)效應(yīng)晶體管的漏極電流Ids(改善電流驅(qū)動(dòng)性能)。
本發(fā)明的前述和其它目的與新特點(diǎn)將因參考本發(fā)明的描述和附圖而變得更為明顯。
在本申請(qǐng)書中公開的本發(fā)明中，對(duì)典型的發(fā)明概況簡要說明如下。
(1)一種有場(chǎng)效應(yīng)晶體管的半導(dǎo)體器件制作方法包括以下步驟在作為半導(dǎo)體襯底的硅層主表面的柵絕緣膜上制作柵電極；從硅層主表面向其內(nèi)部離子注入雜質(zhì)來制作與柵電極對(duì)準(zhǔn)的半導(dǎo)體區(qū)；還有離子注入IV族元素(例如，Ge)，其注入深度淺于在制作柵電極的步驟之后，從硅層主表面向其內(nèi)部注入雜質(zhì)來制作半導(dǎo)體區(qū)時(shí)的注入深度。
(2)根據(jù)上述(1)的制作方法還包括，在制作半導(dǎo)體區(qū)后，用熱處理來激活在制作半導(dǎo)體區(qū)的步驟中離子注入雜質(zhì)的步驟。
(3)一種有場(chǎng)效應(yīng)晶體管的半導(dǎo)體器件制作方法包括以下步驟(a)在作為半導(dǎo)體襯底的硅層主表面的柵絕緣膜上制作柵電極；(b)在步驟(a)后對(duì)半導(dǎo)體襯底的主表面離子注入IV族元素(例如，Ge)；
(c)在步驟(b)后對(duì)硅層主表面離子注入雜質(zhì)來制作與柵電極對(duì)準(zhǔn)的第一半導(dǎo)體區(qū)；(d)在步驟(c)后在柵電極側(cè)壁上制作側(cè)壁隔層；以及(e)在步驟(d)后對(duì)硅層主表面離子注入雜質(zhì)來制作與側(cè)壁隔層對(duì)準(zhǔn)的第二半導(dǎo)體區(qū)，其中離子注入IV族元素的深度要淺于步驟(c)中離子注入雜質(zhì)的深度。
(4)根據(jù)上述(3)的制作方法還包括，在步驟(c)后用熱處理使步驟(c)注入的離化雜質(zhì)激活的步驟。
(5)一種制作半導(dǎo)體器件的方法，該器件在第一區(qū)中制作有n溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管，在與作為半導(dǎo)體襯底的硅層主表面第一區(qū)不同的第二區(qū)中制作有p溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管。此方法包括以下步驟在硅層主表面第一區(qū)的柵絕緣膜上制作第一柵電極，并在硅層主表面第二區(qū)的柵絕緣膜上制作第二柵電極；在選擇掩蔽硅層主表面第二區(qū)的狀況下，對(duì)硅層主表面的第一區(qū)離子注入第一種雜質(zhì)，來制作與第一柵電極對(duì)準(zhǔn)的第一半導(dǎo)體區(qū)；在選擇掩蔽硅層主表面第一區(qū)的情況下，對(duì)硅層主表面的第二區(qū)離子注入第二種雜質(zhì)，來制作與第二柵電極對(duì)準(zhǔn)的第二半導(dǎo)體區(qū)；在第一和第二柵電極的側(cè)壁上分別制作側(cè)壁隔層；在選擇掩蔽硅層主表面第二區(qū)的情況下，對(duì)硅層主表面的第一區(qū)離子注入第三雜質(zhì)，來制作第三半導(dǎo)體區(qū)，該區(qū)與第一半導(dǎo)體區(qū)導(dǎo)電類型相同，并與第一柵電極側(cè)壁上的側(cè)壁隔層對(duì)準(zhǔn)；在選擇掩蔽硅層主表面第一區(qū)的情況下，對(duì)硅層主表面的第二區(qū)離子注入第四雜質(zhì)，來制作第四半導(dǎo)體區(qū)，該區(qū)與第二半導(dǎo)體區(qū)導(dǎo)電類型相同，并與第二柵電極側(cè)壁上的側(cè)壁隔層對(duì)準(zhǔn)；還有在制作第一和第二柵電極的步驟之后，和在制作第一和第二半導(dǎo)體區(qū)之前，對(duì)硅層主表面的第一和第二區(qū)離子注入IV族元素(例如，Ge)，其注入深度淺于在制作第一和第二半導(dǎo)體區(qū)的步驟中分別注入雜質(zhì)的深度。
(6)根據(jù)上述(5)的制作方法還包括，在制作第一和第二半導(dǎo)體區(qū)后用熱處理來激活在制作第一和第二半導(dǎo)體區(qū)的步驟中離子注入的第一和第二種雜質(zhì)的步驟。
(7)一種有場(chǎng)效應(yīng)晶體管的半導(dǎo)體器件制作方法包括以下步驟在作為半導(dǎo)體襯底的硅層主表面的柵絕緣膜上制作柵電極；從硅層主表面向其內(nèi)部離子注入雜質(zhì)來制作與柵電極對(duì)準(zhǔn)的第一半導(dǎo)體區(qū)；在柵電極側(cè)壁上制作側(cè)壁隔層；從硅層主表面向其內(nèi)部離子注入雜質(zhì)來制作與側(cè)壁隔層對(duì)準(zhǔn)的第二半導(dǎo)體區(qū)；在第二半導(dǎo)體區(qū)上制作難熔金屬膜，然后進(jìn)行熱處理，使第二半導(dǎo)體區(qū)的硅與難熔金屬膜的金屬起反應(yīng)來在第二半導(dǎo)體區(qū)上制作金屬半導(dǎo)體反應(yīng)層；還有離子注入IV族元素(例如，Ge)，其注入深度淺于在制作柵電極的步驟之后和制作第一半導(dǎo)體區(qū)的步驟之前，在制作第一半導(dǎo)體區(qū)的步驟中從硅層主表面向其內(nèi)部注入雜質(zhì)的深度。
(8)根據(jù)上述(7)的半導(dǎo)體器件制作方法還包括，在制作第一半導(dǎo)體區(qū)的步驟之后和制作難熔金屬膜的步驟之前，用熱處理來激活在制作第一和第二半導(dǎo)體區(qū)的步驟中分別離子注入雜質(zhì)的步驟。
(9)一種制作半導(dǎo)體器件的方法，該器件在硅層主表面的第一區(qū)中制作有n溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管，在與硅層主表面第一區(qū)不同的第二區(qū)中制作有p溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管。此方法包括以下步驟制作具有張應(yīng)力的絕緣膜(例如，氮化硅膜)，使之覆蓋第一柵電極和第二柵電極，第一和第二柵電極分別制作在硅層主表面的第一區(qū)和第二區(qū)上；
對(duì)絕緣膜進(jìn)行各向異性腐蝕來制作第一柵電極側(cè)壁上的第一側(cè)壁隔層和第二柵電極側(cè)壁上的第二側(cè)壁隔層；以及在掩蔽硅層主表面第一區(qū)的狀況下，對(duì)第二側(cè)壁隔層離子注入IV族元素(例如，Ge)來破壞其結(jié)晶性。
(10)一種制作半導(dǎo)體器件的方法，該器件在作為半導(dǎo)體襯底的硅層主表面第一區(qū)中制作有n溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管，而在與硅層主表面第一區(qū)不同的第二區(qū)中制作有p溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管。此方法包括以下步驟制作具有壓應(yīng)力的絕緣膜(例如，氮化硅膜)，使之覆蓋第一柵電極和第二柵電極，第一和第二柵電極分別制作在硅層主表面的第一區(qū)和第二區(qū)上；對(duì)絕緣膜進(jìn)行各向異性腐蝕來制作第一柵電極側(cè)壁上的第一側(cè)壁隔層和第二柵電極側(cè)壁上的第二側(cè)壁隔層；以及在掩蔽硅層主表面第二區(qū)的情況下，對(duì)第一側(cè)壁隔層離子注入IV族元素(例如，Ge)來破壞其結(jié)晶性。
(11)一種制作半導(dǎo)體器件的方法，該器件在作為半導(dǎo)體襯底的硅層主表面的第一區(qū)中制作有n溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管，在與硅層主表面第一區(qū)不同的第二區(qū)中制作有p溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管。此方法包括以下步驟在硅層主表面第一區(qū)的柵絕緣膜上制作第一柵電極，而在硅層主表面第二區(qū)的柵絕緣膜上制作第二柵電極；在選擇掩蔽硅層主表面第二區(qū)的情況下，對(duì)硅層主表面的第一區(qū)離子注入第一種雜質(zhì)，來制作與第一柵電極對(duì)準(zhǔn)的第一半導(dǎo)體區(qū)；在選擇掩蔽硅層主表面第一區(qū)的情況下，對(duì)硅層主表面的第二區(qū)離子注入第二種雜質(zhì)，來制作與第二柵電極對(duì)準(zhǔn)的第二半導(dǎo)體區(qū)；制作具有張應(yīng)力的絕緣膜(例如，氮化硅膜)，使之覆蓋第一柵電極和第二柵電極，然后對(duì)絕緣膜進(jìn)行各向異性腐蝕來制作第一柵電極側(cè)壁上的第一側(cè)壁隔層和第二柵電極側(cè)壁上的第二側(cè)壁隔層；在選擇掩蔽硅層主表面第二區(qū)的情況下，對(duì)硅層主表面的第一區(qū)離子注入第三種雜質(zhì)，來制作第三半導(dǎo)體區(qū)，該區(qū)與第一半導(dǎo)體區(qū)導(dǎo)電類型相同，并與第一側(cè)壁隔層對(duì)準(zhǔn)；在選擇掩蔽硅層主表面第一區(qū)的情況下，對(duì)硅層主表面的第二區(qū)離子注入第四種雜質(zhì)，來制作第四半導(dǎo)體區(qū)，該區(qū)與第二半導(dǎo)體區(qū)導(dǎo)電類型相同，并與第二側(cè)壁隔層對(duì)準(zhǔn)；在制作第一和第二柵電極的步驟之后和制作第一和第二半導(dǎo)體區(qū)的步驟之前，對(duì)硅層主表面的第一和第二區(qū)離子注入第一種IV族元素(例如，Ge)，其注入深度淺于在制作第一和第二半導(dǎo)體區(qū)的步驟中分別注入雜質(zhì)的深度；以及在掩蔽硅層主表面第一區(qū)的情況下，對(duì)第二側(cè)壁隔層離子注入第二種IV族元素(例如，Ge)，來破壞其結(jié)晶性。
(12)一種制作半導(dǎo)體器件的方法，該器件在作為半導(dǎo)體襯底的硅層主表面的第一區(qū)中制作有n溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管，在與硅層主表面第一區(qū)不同的第二區(qū)中制作有p溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管。此方法包括以下步驟在硅層主表面第一區(qū)的柵絕緣膜上制作第一柵電極，而在硅層主表面第二區(qū)的柵絕緣膜上制作第二柵電極；在選擇掩蔽硅層主表面第二區(qū)的情況下，對(duì)硅層主表面的第一區(qū)離子注入第一種雜質(zhì)，來制作與第一柵電極對(duì)準(zhǔn)的第一半導(dǎo)體區(qū)；在選擇掩蔽硅層主表面第一區(qū)的情況下，對(duì)硅層主表面的第二區(qū)離子注入第二種雜質(zhì)，來制作與第二柵電極對(duì)準(zhǔn)的第二半導(dǎo)體區(qū)；制作具有壓應(yīng)力的絕緣膜(例如，氮化硅膜)，使之覆蓋第一柵電極和第二柵電極，然后對(duì)絕緣膜進(jìn)行各向異性腐蝕來制作第一柵電極側(cè)壁上的第一側(cè)壁隔層和第二柵電極側(cè)壁上的第二側(cè)壁隔層；在選擇掩蔽硅層主表面第二區(qū)的情況下，對(duì)硅層主表面的第一區(qū)離子注入第三種雜質(zhì)，來制作第三半導(dǎo)體區(qū)，該區(qū)與第一半導(dǎo)體區(qū)導(dǎo)電類型相同，并與第一側(cè)壁隔層對(duì)準(zhǔn)；在選擇掩蔽硅層主表面第一區(qū)的情況下，對(duì)硅層主表面的第二區(qū)離子注入第四種雜質(zhì)，來制作第四半導(dǎo)體區(qū)，該區(qū)與第二半導(dǎo)體區(qū)導(dǎo)電類型相同，并與第二側(cè)壁隔層對(duì)準(zhǔn)；還有在制作第一和第二柵電極的步驟之后和制作第一和第二半導(dǎo)體區(qū)的步驟之前，對(duì)硅層主表面的第一和第二區(qū)離子注入第一種IV族元素(例如，Ge)，其注入深度淺于在制作第一和第二半導(dǎo)體區(qū)的步驟中分別注入雜質(zhì)的深度；在掩蔽硅層主表面第二區(qū)的情況下，對(duì)第一側(cè)壁隔層離子注入第二種IV族元素(例如，Ge)，來破壞第一側(cè)壁隔層結(jié)晶性。
(13)一種有場(chǎng)效應(yīng)晶體管的半導(dǎo)體器件制作方法包括以下步驟在半導(dǎo)體襯底的主表面上制作半導(dǎo)體膜；離子注入雜質(zhì)來減小半導(dǎo)體膜的電阻值；對(duì)半導(dǎo)體膜刻圖形來制作柵電極；還有離子注入與半導(dǎo)體膜同族的元素。
(14)根據(jù)上述(13)的半導(dǎo)體器件制作方法還包括，在離子注入雜質(zhì)的步驟之后用熱處理來激活雜質(zhì)的步驟，其中離子注入與半導(dǎo)體膜同族元素的步驟是在用熱處理激活雜質(zhì)的步驟之前進(jìn)行的。
(15)根據(jù)上述(13)的半導(dǎo)體器件制作方法還包括，在離子注入雜質(zhì)的步驟之后用熱處理來激活雜質(zhì)的步驟，其中離子注入與半導(dǎo)體膜同族元素的步驟是在離子注入雜質(zhì)的步驟之前進(jìn)行的。
(16)根據(jù)上述(13)的半導(dǎo)體器件制作方法，半導(dǎo)體膜為硅膜，此元素為Ge離子。
(17)一種制作半導(dǎo)體器件的方法，該器件在半導(dǎo)體襯底主表面的第一區(qū)中制作有n溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管，在與第一區(qū)不同的第二區(qū)中制作有p溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管。此方法包括以下步驟在半導(dǎo)體襯底主表面的第一和第二區(qū)上制作半導(dǎo)體膜；離子注入雜質(zhì)來減小半導(dǎo)體膜的電阻值；
對(duì)半導(dǎo)體膜刻圖形來分別對(duì)半導(dǎo)體襯底主表面的第一和第二區(qū)制作柵電極；用熱處理來激活雜質(zhì)；還有在制作半導(dǎo)體膜的步驟之后和用熱處理激活雜質(zhì)的步驟之前，對(duì)半導(dǎo)體膜離子注入與半導(dǎo)體膜同族的元素。
(18)一種有場(chǎng)效應(yīng)晶體管的半導(dǎo)體器件制作方法包括以下步驟在半導(dǎo)體襯底主表面的柵絕緣膜上制作柵電極；從半導(dǎo)體襯底主表面向其內(nèi)部離子注入雜質(zhì)來制作與柵電極對(duì)準(zhǔn)的半導(dǎo)體區(qū)；從半導(dǎo)體襯底主表面向其內(nèi)部離子注入與半導(dǎo)體襯底同族的元素，其注入深度淺于在制作柵電極的步驟之后在制作第一半導(dǎo)體區(qū)的步驟中注入雜質(zhì)的深度；在離子注入同族元素的步驟和制作半導(dǎo)體區(qū)的步驟之后，對(duì)半導(dǎo)體襯底進(jìn)行清洗，其中清洗步驟是用硫酸水溶液、稀釋氫氟酸和鹽酸水溶液進(jìn)行的。
(19)根據(jù)上述(18)的半導(dǎo)體器件制作方法還包括，在離子注入同族元素和制作半導(dǎo)體區(qū)的步驟之后，對(duì)在制作半導(dǎo)體區(qū)的步驟中離子注入的雜質(zhì)進(jìn)行熱處理使雜質(zhì)激活的步驟，其中清洗步驟是在熱處理激活雜質(zhì)后進(jìn)行的。
下面簡要地描述由本說明書公開的典型實(shí)例所得的優(yōu)良效果。
根據(jù)本發(fā)明，場(chǎng)效應(yīng)晶體管的漏極電流Ids可增大(電流驅(qū)動(dòng)性能可改善)。
而且，在n溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管和p溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管中漏極電流都可增大。
而且，n溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管和p溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管的柵極電阻可減小。


圖1為表示裝在本發(fā)明實(shí)施方式1的半導(dǎo)體器件中的互補(bǔ)MISFET示意結(jié)構(gòu)的剖面圖；圖2為表示本發(fā)明實(shí)施方式1的半導(dǎo)體器件制作步驟的示意剖面圖；圖3為表示圖2之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖4為表示圖3之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖5為表示圖4之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖6為表示圖5之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖7為表示圖6之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖8為表示圖7之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖9為表示圖8之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖10為表示圖9之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖11為表示圖10之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖12為表示圖11之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖13為表示圖12之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖14為表示圖13之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖15表示在預(yù)注入Ge時(shí)的As分布圖和未預(yù)注入Ge時(shí)的As分布圖。
圖16表示在預(yù)注入Ge時(shí)的BF2分布圖和未預(yù)注入Ge時(shí)的BF2分布圖。
圖17表示在預(yù)注入Ge時(shí)的B分布圖和未預(yù)注入Ge時(shí)的B分布圖。
圖18為表示本發(fā)明實(shí)施方式1修改的半導(dǎo)體器件制作步驟的示意剖面圖；圖19為表示圖18之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖20為表示圖19之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖21為表示圖20之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖22為表示本發(fā)明實(shí)施方式2的半導(dǎo)體器件制作步驟的示意剖面圖；
圖23為表示圖22之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖24為表示圖23之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖25為表示本發(fā)明實(shí)施方式3的半導(dǎo)體器件的示意結(jié)構(gòu)圖，其中圖25(a)為互補(bǔ)MISFET的示意剖面圖，圖25(b)為選用MISFET的存儲(chǔ)單元示意剖面圖；圖26為裝在本發(fā)明實(shí)施方式3的半導(dǎo)體器件中的存儲(chǔ)單元等效電路圖；圖27為表示本發(fā)明實(shí)施方式3的半導(dǎo)體器件制作步驟的示意剖面圖；圖28為表示裝在本發(fā)明實(shí)施方式4的半導(dǎo)體器件中的互補(bǔ)MISFET示意結(jié)構(gòu)的剖面圖；圖29為表示本發(fā)明實(shí)施方式4的半導(dǎo)體器件制作步驟的示意剖面圖；圖30為表示圖29之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖31為表示圖30之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖32為表示圖31之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖33為表示圖32之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖34為表示本發(fā)明實(shí)施方式5的半導(dǎo)體器件制作步驟的示意剖面圖；圖35為表示圖34之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖36為表示圖35之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖37為表示圖36之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖38為表示圖37之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖39為表示本發(fā)明實(shí)施方式6的半導(dǎo)體器件制作步驟的示意剖面圖；圖40為表示圖39之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖41為表示圖40之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖42為表示圖41之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖43為表示圖42之后的半導(dǎo)體器件制作步驟的示意剖面圖；
圖44為表示本發(fā)明實(shí)施方式7的半導(dǎo)體器件制作步驟的示意剖面圖；圖45為表示圖44之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖46為表示圖45之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖47為表示圖46之后的半導(dǎo)體器件制作步驟的示意剖面圖；圖48為表示圖47之后的半導(dǎo)體器件制作步驟的示意剖面圖；具體實(shí)施方式
下面將參照附圖通過優(yōu)選的實(shí)施方式來具體地描述本發(fā)明。通過這些圖來說明本發(fā)明的優(yōu)選實(shí)施方式，具有同樣功能的部件由同樣的參考數(shù)字來表示，重復(fù)的描述將被省去。
(實(shí)施方式1)實(shí)施方式1描述了將本發(fā)明用于有互補(bǔ)MISFET的半導(dǎo)體器件的實(shí)例。
圖1為表示裝在實(shí)施方式1的半導(dǎo)體器件中的互補(bǔ)MISFET示意結(jié)構(gòu)的剖面圖。在圖1中，左邊表示n型MISFET，而右邊表示p型MISFET。
如圖1所示，實(shí)施方式1的半導(dǎo)體器件主要包含作為半導(dǎo)體襯底(作為半導(dǎo)體襯底的硅層)1的，例如，p型單晶硅襯底。
在硅襯底1的主表面(器件制作表面或電路制作表面)上有器件制作區(qū)1n和1p，由器件隔離區(qū)2彼此隔離，在器件制作區(qū)1n中制作有p型阱區(qū)4和n型MISFET，而在器件制作區(qū)1p中制作有n型阱區(qū)3和p型MISFET。器件隔離區(qū)2，例如，由淺溝槽隔離(SGI)區(qū)構(gòu)成。淺溝槽隔離區(qū)是先在硅襯底1的主表面中制作淺溝槽，然后在淺溝槽內(nèi)埋入絕緣膜(例如，氧化硅膜)而成的。此實(shí)施方式的每個(gè)n型MISFET和p型MISFET都具有水平結(jié)構(gòu)，其中的漏極電流是沿硅襯底1的平面方向流動(dòng)的。
每個(gè)n型MISFET和p型MISFET結(jié)構(gòu)主要包含溝道形成區(qū)、柵絕緣膜5、柵電極6、以及源區(qū)和漏區(qū)。柵絕緣膜5設(shè)在硅襯底1的主表面上，柵電極6設(shè)在硅襯底1主表面的柵絕緣膜5上，而溝道形成區(qū)就設(shè)在柵電極6下面的硅襯底1的表面層中。源區(qū)和漏區(qū)沿溝道長度方向設(shè)在溝道形成區(qū)兩側(cè)，使溝道形成區(qū)夾于其間。
n型MISFET的源區(qū)和漏區(qū)，有一種結(jié)構(gòu)包含一對(duì)n型半導(dǎo)體區(qū)8作為擴(kuò)展區(qū)，和一對(duì)n型半導(dǎo)體區(qū)12作為接觸區(qū)。n型半導(dǎo)體區(qū)8制作得與柵電極6對(duì)準(zhǔn)，而n型半導(dǎo)體區(qū)12制作得與設(shè)在柵電極6側(cè)壁上的側(cè)壁隔層11對(duì)準(zhǔn)。
p型MISFET的源區(qū)和漏區(qū)，有一種結(jié)構(gòu)包含一對(duì)p型半導(dǎo)體區(qū)9作為擴(kuò)展區(qū)，和一對(duì)p型半導(dǎo)體區(qū)13作為接觸區(qū)。p型半導(dǎo)體區(qū)9制作得與柵電極6對(duì)準(zhǔn)，而p型半導(dǎo)體區(qū)13制作得與設(shè)在柵電極6側(cè)壁上的側(cè)壁隔層11對(duì)準(zhǔn)。
在n型MISFET和p型MISFET中，在柵電極6、n型半導(dǎo)體區(qū)12和p型半導(dǎo)體區(qū)13的各個(gè)表面上制作由金屬與半導(dǎo)體反應(yīng)而成的硅化物層(15，16)，以減小電阻。硅化物層15和16用，例如，硅化技術(shù)(自對(duì)準(zhǔn)硅化物)制作得與側(cè)壁隔層11對(duì)準(zhǔn)。即，此實(shí)施方式的每個(gè)n型和p型MISFET都有硅化物結(jié)構(gòu)。
在硅襯底1的主表面上設(shè)有層間絕緣膜17，例如，氧化硅膜，使之覆蓋n型和p型MISFET。
在n型半導(dǎo)體區(qū)12和p型半導(dǎo)體區(qū)13上制作源-漏接觸孔，此開孔從層間絕緣膜17表面達(dá)到硅化物層15。導(dǎo)電柱塞19被埋入源-漏開孔中。n型和p型半導(dǎo)體區(qū)(12，13)經(jīng)硅化物層15和導(dǎo)電柱塞19與在層間絕緣膜17上延伸的引線20電連接。
雖然沒有說明，在n型和p型MISFET柵電極6上也制作了從層間絕緣膜17達(dá)到硅化物層16的柵接觸孔，且有導(dǎo)電柱塞19埋入柵接觸孔中。柵電極6經(jīng)硅化物層16及柵接觸孔中的導(dǎo)電柱塞19與在層間絕緣膜17上延伸的引線20電連接。
從硅襯底1的主表面向其內(nèi)部離子注入，例如，砷(As)作為雜質(zhì)來制作作為n型MISFET擴(kuò)展區(qū)的n型半導(dǎo)體區(qū)8。用離子注入從硅襯底1的主表面向n型半導(dǎo)體區(qū)8中摻入IV族元素，例如鍺(Ge)。Ge的濃度分布峰值距硅襯底1的主表面比As的雜質(zhì)濃度分布峰值要淺。也可在制作作為n型MISFET的擴(kuò)展區(qū)8的步驟之前，在器件制作區(qū)1n中進(jìn)行離子注入Ge，后面將具體描述，其注入深度淺于在制作n型半導(dǎo)體區(qū)8的步驟中注入雜質(zhì)(例如，As)的深度。
從硅襯底1的主表面向其內(nèi)部離子注入，例如，二氟化硼(BF2)作為雜質(zhì)來制作作為p型MISFET擴(kuò)展區(qū)的p型半導(dǎo)體區(qū)9。用離子注入從硅襯底1的主表面向p型半導(dǎo)體區(qū)9中摻部入IV族元素，例如鍺(Ge)。Ge的濃度分布峰值距硅襯底1的主表面比Ar的雜質(zhì)濃度分布峰值要淺。也可在制作作為p型MISFET的擴(kuò)展區(qū)9的步驟之前，在器件制作區(qū)1p中進(jìn)行離子注入Ge，后面將具體描述，其注入深度淺于在制作p型半導(dǎo)體區(qū)9的步驟中注入雜質(zhì)(例如，BF2)的深度。
在此實(shí)施方式1中，對(duì)器件制作區(qū)1n和1p的Ge離子注入是在一個(gè)同樣的步驟中進(jìn)行的。
然后，參照?qǐng)D2-圖14來描述制作實(shí)施方式1的半導(dǎo)體器件。圖2-圖14為表示半導(dǎo)體器件制作步驟的示意剖面圖。
首先，提供硅襯底1，它包括電阻率為10Ωcm的單晶硅，然后如圖2所示，在硅襯底1主表面的器件制作區(qū)1n和器件制作區(qū)1p中分別選擇制作p型阱區(qū)4和n型阱區(qū)3。
然后，如圖2所示，制作淺隔離區(qū)作為器件隔離區(qū)2來隔離硅襯底1主表面的器件制作區(qū)1n和1p。此淺溝槽隔離區(qū)是這樣制作的在硅襯底1主表面上制作淺溝槽(約300μm的溝槽)，再用化學(xué)汽相沉積(CVD)法在硅襯底1主表面上制作絕緣膜，例如，氧化硅膜，然后用CMP(化學(xué)機(jī)械拋光)法打平表面，使在淺溝槽內(nèi)選擇留下絕緣膜。接著，清洗硅襯底1的表面，以除去沉積在硅襯底1表面包括器件制作區(qū)1n和1p上的有害物和污染物如磨料漿粒。
然后，對(duì)硅襯底1主表面的器件制作區(qū)1n和1p熱處理來制作柵絕緣膜，例如，2-3nm厚的氧化硅膜，并在硅襯底1主表面的整個(gè)表面上制作，例如，厚150-200nm的多晶硅膜，再對(duì)多晶硅膜刻圖形來制作柵電極6，如圖3所示。在淀積期間或之后對(duì)多晶硅摻入雜質(zhì)以減小電阻值。
然后，在制作n型和p型MISFET擴(kuò)展區(qū)的步驟之前，從硅襯底1的主表面向器件制作區(qū)1n和1p內(nèi)部，具體地說，是向p型阱區(qū)4和n型阱區(qū)3沒有制作柵電極6的部分內(nèi)，離子注入IV族元素，例如，Ge(鍺)。Ge的離子注入在硅襯底1主表面的器件制作區(qū)1n和1p中形成與柵電極6對(duì)準(zhǔn)的非晶層7。
Ge離子注入的深度淺于在制作n型和p型MISFET擴(kuò)展區(qū)的步驟中雜質(zhì)離子注入的深度。在此實(shí)施方式中，Ge的離子注入是在這樣的條件下進(jìn)行的，例如，加速能量3Kev，劑量5×1014-2×1015原子/cm2。
然后，如圖5所示，用掩模M1選擇覆蓋硅襯底1主表面的器件制作區(qū)1p，從硅襯底1的主表面向器件制作區(qū)1n內(nèi)部，具體地說，是向p型阱區(qū)4沒有制作柵電極6的部分內(nèi)，離子注入雜質(zhì)，例如，As(砷)。由As的離子注入，在硅襯底1主表面的器件制作區(qū)1n中制作了一對(duì)與柵電極6對(duì)準(zhǔn)的n型半導(dǎo)體區(qū)(擴(kuò)展區(qū))8。在此實(shí)施方式中，As的離子注入是在這樣的條件下進(jìn)行的，例如，加速能量1-3Kev，劑量1×1014-2×1015原子/cm2。在此情形下，As離子注入的加速能量優(yōu)選地等于或高于Ge。由于As的分子量大致與Ge相等，所以As的注入深度比Ge深。至于掩模M1，例如，可使用光刻制作的光致抗蝕劑掩模。
然后，在除去掩模M1后，用圖6所示的掩模M2選擇覆蓋硅襯底1主表面的器件制作區(qū)1n，從硅襯底1的主表面向器件制作區(qū)1p內(nèi)部，具體地說，是向n型阱區(qū)3沒有制作柵電極6的部分內(nèi)，離子注入雜質(zhì)，例如，BF2(二氟化硼)。由BF2的離子注入，在硅襯底1主表面的器件制作區(qū)1p中制作了一對(duì)與柵電極6對(duì)準(zhǔn)的p型半導(dǎo)體區(qū)(擴(kuò)展區(qū))9。在此實(shí)施方式中，BF2的離子注入是在這樣的條件下進(jìn)行的，例如，加速能量1-3Kev，劑量1×1014-2×1015原子/cm2。用BF2作為制作p型半導(dǎo)體區(qū)9的手段，是因?yàn)锽F2的分子量比B大，且擴(kuò)散系數(shù)較小。如果使用B，由于在后面所述激活雜質(zhì)的熱處理中，B在半導(dǎo)體襯底的橫向和深度方向過度的擴(kuò)散，不能保證平面的均勻性，結(jié)果，與使用BF2的情形相比，更難得到本發(fā)明要得到的極淺的結(jié)。即，在此實(shí)施方式中，要使用比B分子量大的雜質(zhì)來得到極淺的結(jié)。至于掩模M2，例如，可使用光刻制作的光致抗蝕劑掩模。
然后，在除去掩模M2后，在圖8所示的柵電極6側(cè)壁上制作側(cè)壁隔層11，其柵長方向的膜厚，例如，為50-70nm。此側(cè)壁隔層11，如圖7所示，是用CVD法在整個(gè)硅襯底1的主表面上制作絕緣膜10，例如，氧化硅膜，再對(duì)絕緣膜10進(jìn)行各向異性腐蝕如RIE(反應(yīng)離子刻蝕)而成的。側(cè)壁隔層11制作得與柵電極6對(duì)準(zhǔn)。
然后，如圖9所示，用掩模M3選擇覆蓋硅襯底1主表面的器件制作區(qū)1p，從硅襯底1的主表面向器件制作區(qū)1n內(nèi)部，具體地說，是向p型阱區(qū)4沒有制作柵電極6的部分內(nèi)，離子注入雜質(zhì)，例如，As。由As的離子注入，在硅襯底1的器件制作區(qū)1n中制作了一對(duì)與側(cè)壁隔層11對(duì)準(zhǔn)的n型半導(dǎo)體區(qū)(接觸區(qū))12。在此實(shí)施方式中，As的離子注入是在這樣的條件下進(jìn)行的，例如，加速能量20-45Kev，劑量2-4×1015原子/cm2。至于掩模M3，例如，可使用光刻制作的光致抗蝕劑掩模。
然后，在除去掩模M3后，如圖10所示，用掩模M4選擇覆蓋硅襯底1主表面的器件制作區(qū)1n，從硅襯底1的主表面向器件制作區(qū)1p內(nèi)部，具體地說，是向n型阱區(qū)3沒有制作柵電極6的部分內(nèi)，離子注入雜質(zhì)，例如，BF2(二氟化硼)。由BF2的離子注入，在硅襯底1的器件制作區(qū)1p中制作了一對(duì)與側(cè)壁隔層11對(duì)準(zhǔn)的p型半導(dǎo)體區(qū)(接觸區(qū))13。在此實(shí)施方式中，BF2的離子注入是在這樣的條件下進(jìn)行的，例如，加速能量20-50Kev，劑量2-4×1015原子/cm2。至于掩模M4，例如，可使用光刻制作的光致抗蝕劑掩模。
然后，在除去掩模M4后，用熱處理激活在制作n型半導(dǎo)體區(qū)8、p型半導(dǎo)體區(qū)9、n型半導(dǎo)體區(qū)12和p型半導(dǎo)體區(qū)13各步驟中的雜質(zhì)(As，BF2)。熱處理是用有極高升降溫速率的薄片型退火設(shè)備，通常稱為脈沖退火設(shè)備，在溫度為1000℃加熱1秒鐘的條件下進(jìn)行的。
在此步驟中，由Ge的離子注入在硅襯底(硅層)中制作的非晶部分(非晶層7)恢復(fù)為原來的單晶。而且，由雜質(zhì)(As，BF2)的離子注入在硅襯底(硅層)中制作的非晶部分(非晶層8，9，12，13)也從非晶態(tài)恢復(fù)為原來的單晶，如圖11所示。
而且，在此步驟中，由于與硅襯底(硅層)同屬IV族的Ge，是在制作柵電極6的步驟之后和制作半導(dǎo)體區(qū)(8、9、12、13)的步驟之前，預(yù)注入至硅襯底1主表面的器件制作區(qū)1n和1p中的，其注入深度淺于在制作半導(dǎo)體區(qū)(8、9、12、13)的步驟中雜質(zhì)(As，BF2)的注入深度，這就形成了Si-Ge-X(XAs，BF2)鍵，使硅襯底(硅層)中雜質(zhì)的激活得到改善，并且比只有Si-X鍵的情形(未與Si成鍵的未反應(yīng)雜質(zhì)量減少)增加了對(duì)導(dǎo)電有貢獻(xiàn)的雜質(zhì)濃度。結(jié)果，由于n型和p型MISFET擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)電阻，確切地說，表面電阻的降低，n型和p型MISFET的漏極電流Ids可增大(電流驅(qū)動(dòng)性能可改善)。
而且，Ge也注n型和p型MISFET的接觸區(qū)(半導(dǎo)體區(qū)12、13)中。因此，由于硅襯底(硅層)中雜質(zhì)激活得到改善，接觸區(qū)的雜質(zhì)激活也同樣得到改善，對(duì)導(dǎo)電有貢獻(xiàn)的雜質(zhì)濃度也會(huì)增加(未與Si成鍵的未反應(yīng)雜質(zhì)量減少)，接觸區(qū)的電阻，確切地說，表面電阻降低。
對(duì)于Ge的注入深度深于在制作擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)的步驟中雜質(zhì)(As，BF2)的注入深度時(shí)，由于在制作擴(kuò)展區(qū)的步驟中離子注入的雜質(zhì)因Ge離子注入引起的晶體缺陷效應(yīng)而容易擴(kuò)散，使擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)的結(jié)深增大。因此，如同此實(shí)施方式那樣，由于使Ge離子注入的深度淺于在制作擴(kuò)展區(qū)的步驟中雜質(zhì)注入的深度，就可抑制在制作擴(kuò)展區(qū)的步驟中離子注入雜質(zhì)的擴(kuò)散，從而可制成淺結(jié)深低電阻的擴(kuò)展區(qū)。
而且，對(duì)于在制作擴(kuò)展區(qū)(半導(dǎo)體區(qū)8，9)的步驟中離子注入雜質(zhì)之后才離子注入Ge的情形，在制作擴(kuò)展區(qū)的步驟中雜質(zhì)是離子注入單晶的。在單晶中原子是規(guī)則排列的，由于發(fā)生雜質(zhì)深入原子排列間隙的溝道現(xiàn)象而使擴(kuò)展區(qū)的結(jié)深增大。另一方面，在非晶層中原子是不規(guī)則排列的，溝道現(xiàn)象較少發(fā)生。因此，在制作柵電極6的步驟之后和制作擴(kuò)展區(qū)的步驟之前，從硅襯底(硅層)主表面向其內(nèi)部離子注入Ge，可制成淺結(jié)深低電阻的擴(kuò)展區(qū)。
然后，在除去柵電極6和半導(dǎo)體區(qū)(12、13)的自生氧化物膜等露出表面后，在硅襯底1的整個(gè)主表面，包括其圖12所示的表面上淀積，例如，鈷(Co)膜14作為難熔金屬膜，接著進(jìn)行熱處理，使半導(dǎo)體區(qū)(12、13)的硅(Si)和柵電極6的Si與施加在半導(dǎo)體區(qū)(12、13)和柵電極6上的鈷膜14的Co起反應(yīng)，生成硅化物(CoSi)層15和16作為半導(dǎo)體區(qū)(12、13)和柵電極6表面的金屬半導(dǎo)體反應(yīng)層，如圖13所示。硅化物層15和16制作成與側(cè)壁隔層11對(duì)準(zhǔn)。
然后，雖然半導(dǎo)體區(qū)(12、13)上的硅化物層15是由硅襯底的Si與半導(dǎo)體區(qū)(12、13)中鈷膜14的Co熱反應(yīng)而成的，當(dāng)半導(dǎo)體區(qū)(12、13)表面上的雜質(zhì)激活不充分時(shí)，由于未與硅襯底的Si成鍵的未反應(yīng)雜質(zhì)量增多，硅化反應(yīng)受未反應(yīng)雜質(zhì)和CoSi凝結(jié)部分的影響而受到阻礙，使得電阻高于欲制作的硅化物層15。設(shè)置硅化物層15是為了抑制因MISFET的變小而引起的源-漏電阻的增大。因此，當(dāng)因未反應(yīng)雜質(zhì)的影響而形成CoSi的凝結(jié)部分時(shí)，就使因MISFET的變小而引起的源-漏電阻增大的抑制效果減弱。
與之對(duì)照的是，由于在此實(shí)施方式中半導(dǎo)體區(qū)(12、13)的表面是由離子注入Ge而形成的Si-Ge-X(XAs，BF2)鍵激活的，并且由于未與Si成鍵的未反應(yīng)雜質(zhì)量減少，故可抑制硅化反應(yīng)中CoSi的凝結(jié)。
然后，如圖14所示，選擇除去生成硅化物層(15、16)的區(qū)域之外的未反應(yīng)鈷膜14，再進(jìn)行熱處理來激活硅化物層(15、16)。
然后，用CVD工藝在硅襯底1的整個(gè)主表面上，包括在n型和p型MISFET區(qū)域上，淀積層間絕緣膜17，例如，氧化硅膜，再用CMP工藝打平層間絕緣膜17表面。
然后，制作從層間絕緣膜17表面達(dá)到硅化物層15表面的源-漏極接觸孔，和從層間絕緣膜17表面達(dá)到硅化物層16表面的柵極接觸孔，接著，在源-漏極接觸孔和柵極接觸孔中埋入導(dǎo)電材料如金屬來制作導(dǎo)電柱塞19，再在層間絕緣膜17上制作引線20來得到圖1所示的結(jié)構(gòu)。
圖15為表示在預(yù)注入Ge和未預(yù)注入Ge的情形下，擴(kuò)展區(qū)中As雜質(zhì)的濃度分布圖。
圖16為表示在預(yù)注入Ge和未預(yù)注入Ge的情形下，擴(kuò)展區(qū)中BF2雜質(zhì)的濃度分布圖。
在圖15和圖16中，對(duì)于預(yù)注入Ge的情形，雜質(zhì)濃度分布是用一些樣品來確定的，這些樣品是先在與此實(shí)施方式1相同的條件下進(jìn)行Ge的離子注入和制作擴(kuò)展區(qū)的雜質(zhì)離子注入，再進(jìn)行熱處理來激活雜質(zhì)而制備的。對(duì)于未預(yù)注入Ge的情形，雜質(zhì)濃度分布也是用一些樣品來確定的，這些樣品是與在此實(shí)施方式1相同的條件下進(jìn)行制作擴(kuò)展區(qū)的雜質(zhì)離子注入，再進(jìn)行熱處理來激活雜質(zhì)而制備的。
如圖15所示，預(yù)離子注入Ge時(shí)擴(kuò)展區(qū)表面的As濃度比未預(yù)離子注入Ge時(shí)高。而且，在1018原子/cm3下預(yù)離子注入Ge時(shí)的As分布深度淺于未預(yù)離子注入Ge時(shí)。
如圖16所示，預(yù)離子注入Ge時(shí)擴(kuò)展區(qū)表面的BF2濃度比未預(yù)離子注入Ge時(shí)高。而且，在1018原子/cm3下預(yù)離子注入Ge時(shí)的BF2分布深度淺于未預(yù)離子注入Ge時(shí)。
如上所述，由于在制作柵電極6的步驟之后和制作n型和p型MISFET擴(kuò)展區(qū)(8、9)的步驟之前，在硅襯底1主表面的器件制作區(qū)1n和1p中離子注入IV族元素Ge，其注入深度淺于在制作n型和p型MISFET擴(kuò)展區(qū)的步驟中分別注入雜質(zhì)(As、BF2)的深度，n型和p型MISFET的漏極電流Ids可增大(電流驅(qū)動(dòng)性能可改善)。在實(shí)施方式1中，與未預(yù)離子注入Ge的情形相比，n型和p型MISFET的漏極電流都可增大5％。
如上所述，根據(jù)實(shí)施方式1，由于n型和p型MISFET的擴(kuò)展區(qū)都可制作成低電阻和淺結(jié)深，所以使n型和p型MISFET的漏極電流Ids都可增大(電流驅(qū)動(dòng)性能可改善)。
而且，由于n型和p型MISFET的接觸區(qū)(半導(dǎo)體區(qū)12、13)是被由于Ge離子注入而形成的Si-Ge-X(XAs、BF2)鍵激活的，且減少了未與Si成鍵的未反應(yīng)雜質(zhì)量，使硅化反應(yīng)中CoSi的凝結(jié)可被抑制。
在實(shí)施方式1中，雖然描述了將本發(fā)明用于有互補(bǔ)MISFET的半導(dǎo)體器件，但本發(fā)明也可用于只有一種n型或p型MISFET的半導(dǎo)體器件。
而且，在實(shí)施方式1中，雖然描述了用Ge作為與硅襯底同族的IV族元素的情形，也可使用其它元素，只要是與硅襯底同為IV族元素者即可。
而且，在實(shí)施方式1中，雖然描述了在制作n型和p型MISFET擴(kuò)展區(qū)的步驟中，以及在制作其接觸區(qū)的步驟中進(jìn)行雜質(zhì)的離子注入之后，施加熱處理來激活雜質(zhì)的情形，但熱處理激活雜質(zhì)也可在制作n型和p型MISFET擴(kuò)展區(qū)的步驟之后和在制作n型和p型MISFET接觸區(qū)的步驟之前來進(jìn)行，而且，還可在制作n型和p型MISFET接觸區(qū)的步驟之后來進(jìn)行。
然而，在此情形中，由于擴(kuò)展區(qū)的結(jié)深增大，激活雜質(zhì)的熱處理如同實(shí)施方式1那樣只進(jìn)行一次是優(yōu)選的。
而且，在實(shí)施方式1中，描述了用BF2作為雜質(zhì)來制作p型MISFET擴(kuò)展區(qū)的情形，用離子注入硼(B)來制作p型MISFET擴(kuò)展區(qū)也可得到同樣的效果。
圖17為表示在預(yù)注入Ge和未預(yù)注入Ge的情形下，擴(kuò)展區(qū)中B雜質(zhì)濃度的分布圖。圖17所示的B雜質(zhì)濃度分布是用樣品來確定的，該樣品是在與圖18所示BF2雜質(zhì)分布的樣品同樣的注入條件下制備的。如圖17所示，擴(kuò)展區(qū)表面的B濃度在預(yù)離子注入Ge時(shí)比未預(yù)離子注入Ge時(shí)增大，如同BF2的情形那樣。而且，在1018原子/cm3下的分布深度，預(yù)離子注Ge時(shí)比未預(yù)離子注Ge時(shí)淺。因此，用離子注入硼來制作p型MISFET的擴(kuò)展區(qū)也可得到同樣的效果。
而且，在實(shí)施方式1中，雖然描述了用As作為雜質(zhì)來制作n型MISFET擴(kuò)展區(qū)的情形，用離子注入磷(P)來制作n型MISFET的擴(kuò)展區(qū)也可得到同樣的效果。
圖18-圖21為表示實(shí)施方式1修改的實(shí)例的半導(dǎo)體器件制作步驟的示意剖面圖。
在上述的實(shí)施方式1中，已描述了在制作柵電極6的步驟之后和制作n型和p型MISFET擴(kuò)展區(qū)的步驟之前，在同一步驟中對(duì)半導(dǎo)體襯底1主表面的器件制作區(qū)1n和1p離子注入Ge作為IV族元素的情形。然而，對(duì)器件制作區(qū)1n離子注入Ge和對(duì)器件制作區(qū)1p離子注入Ge可分開進(jìn)行。下面將參照?qǐng)D18-圖21描述一個(gè)分別進(jìn)行Ge離子注入的實(shí)例。
在硅襯底1主表面的器件制作區(qū)1n和1p中制作柵電極6之后，在用掩模M1選擇覆蓋硅襯底1主表面的器件制作區(qū)1p的狀況下，從硅襯底1主表面向其器件制作區(qū)1n內(nèi)部，具體地說，是向p型阱區(qū)4未制作柵電極6的部分離子注入IV族元素，例如，Ge，如圖18所示。用離子注入Ge在硅襯底1主表面的器件制作區(qū)1n中形成了與柵電極6對(duì)準(zhǔn)的非晶層7。Ge的離子注入深度淺于在接著進(jìn)行的制作n型MISFET擴(kuò)展區(qū)的步驟中雜質(zhì)離子注入的深度。
然后，如圖19所示，在用掩模MI選擇覆蓋硅襯底1主表面的器件制作區(qū)1p的狀況下，從硅襯底1主表面向其器件制作區(qū)1n內(nèi)部，具體地說，是向p型阱區(qū)4中用掩模MI未制作柵電極6的部分離子注入雜質(zhì)，例如，As(砷)。在硅襯底1主表面的器件制作區(qū)1n中形成了與柵電極對(duì)準(zhǔn)的一對(duì)n型半導(dǎo)體區(qū)(擴(kuò)展區(qū))8。
然后，在除去掩模M1后，如圖20所示，在用掩模M2選擇覆蓋硅襯底1主表面的器件制作區(qū)1n的狀況下，從硅襯底1主表面向其器件制作區(qū)1p內(nèi)部，具體地說，是向n型阱區(qū)3未制作柵電極6的部分離子注入IV族元素，例如，Ge。用離子注入Ge在硅襯底1主表面的器件制作區(qū)1p中形成了與柵電極6對(duì)準(zhǔn)的非晶層7。Ge的離子注入深度淺于在接著進(jìn)行的制作p型MISFET的擴(kuò)展區(qū)的步驟中雜質(zhì)離子注入的深度。
然后，如圖21所示，在用掩模M2選擇覆蓋硅襯底1主表面的器件制作區(qū)1n的狀況下，從硅襯底1主表面向其器件制作區(qū)1p內(nèi)部，具體地說，是向n型阱區(qū)3中用掩模M2未制作柵電極6的部分離子注入雜質(zhì)，例如，BF2(二氟化硼)。在硅襯底1主表面的器件制作區(qū)1p中形成了與柵電極對(duì)準(zhǔn)的一對(duì)p型半導(dǎo)體區(qū)(擴(kuò)展區(qū))9。
接著，用與實(shí)施方式1中相同的步驟制作n型和p型MISFET。
如上所述，在制作n型MISFET擴(kuò)展區(qū)的步驟中所進(jìn)行的雜質(zhì)離子注入步驟之前，當(dāng)Ge從硅襯底1主表面向其器件制作區(qū)1n內(nèi)部離子注入時(shí)，其注入深度淺于用掩模MI選擇覆蓋硅襯底1主表面的器件制作區(qū)1p時(shí)，在制作n型MISFET擴(kuò)展區(qū)的步驟中雜質(zhì)離子注入的深度，并且，在制作p型MISFET擴(kuò)展區(qū)的步驟中所進(jìn)行的雜質(zhì)離子注入步驟之前，Ge從硅襯底1主表面向其器件制作區(qū)1p內(nèi)部離子注入時(shí)，其注入深度淺于用掩模M2選擇覆蓋硅襯底1主表面的器件制作區(qū)1n時(shí)雜質(zhì)離子注入的深度，因此，Ge的注入劑量和深度可根據(jù)制作n型MISFET擴(kuò)展區(qū)的步驟中離子注入雜質(zhì)所用的劑量和深度來確定，并且Ge注入的劑量和深度還可根據(jù)制作p型MISFET擴(kuò)展區(qū)的步驟中離子注入雜質(zhì)所用的劑量和深度來確定，使得因Ge離子注入而致的擴(kuò)展區(qū)電阻減小可分別對(duì)n型和p型MISFET進(jìn)行優(yōu)化。
而且，由于在制作n型MISFET的器件制作區(qū)1n中離子注入Ge(參見圖18)和在制作n型MISFET擴(kuò)展區(qū)的步驟中離子注入雜質(zhì)(參見圖19)是用同一掩模M1進(jìn)行的，而在制作p型MISFET的器件制作區(qū)1p中離子注入Ge(參見圖20)和在制作p型MISFET擴(kuò)展區(qū)的步驟中離子注入雜質(zhì)(參見圖21)是用同一掩模M2進(jìn)行的，Ge離子注入器件制作區(qū)1n和1p可分開進(jìn)行，使得因Ge離子注入而致的擴(kuò)展區(qū)電阻減小可分別對(duì)n型和p型MISFET進(jìn)行優(yōu)化而不增加制作成本。
為在半導(dǎo)體器件中得到高集成度和低成本，一個(gè)重要的課題是如何減少掩模(模版)的數(shù)目。這是因?yàn)檠谀Ｆ瑪?shù)目的減少，不僅可降低掩模本身的制作成本，也可減少用掩模制作光致抗蝕劑圖形的一系列光致抗蝕劑的涂敷、曝光、顯影、清洗和堅(jiān)膜(drying)工藝，從而能大幅度降低半導(dǎo)體器件的工藝成本。而且，可降低因有害物引起的失效率，改善半導(dǎo)體器件的產(chǎn)量和可靠性。
而且，在此實(shí)施方式中，用鍺(Ge)作為IV族元素的實(shí)例。這是因?yàn)殒N比其它IV族元素有較大的原子，且對(duì)硅襯底或多晶硅膜容易先取非晶的形式。例如，考慮p型MISFET的情形，同為IV族元素的碳(C)，因原子半徑與硼基本相同，可不形成Si-B-IV族元素鍵。對(duì)于使用硅(Si)的情形，由于可與硅襯底或多晶硅膜容易先取非晶的形式，但因原子量小于鍺而效果稍差。
而且，使用鍺(Ge)的優(yōu)點(diǎn)是在離子注入時(shí)可使用氣態(tài)源。在其它IV族元素中，錫(Sn)和鉛(Pb)是不實(shí)用的，因?yàn)樵陔x子注入中不得不使用固態(tài)源。
從上面所述，在此實(shí)施方式中，使用鍺或硅，更優(yōu)選地，使用鍺。這對(duì)下面的實(shí)施方式2-7都是同樣的。
(實(shí)施方式2)圖22-圖24為說明本發(fā)明實(shí)施方式2的半導(dǎo)體器件制作步驟的示意剖面圖。
在實(shí)施方式2中，描述了在硅化過程中抑制難熔金屬的凝結(jié)。
在用與上述實(shí)施方式1相同的工藝，如圖22所示，制作了n型和p型MISFET的接觸區(qū)(半導(dǎo)體區(qū)12、13)后，從硅襯底1主表面向其器件制作區(qū)1n和1p內(nèi)部離子注入IV族元素，例如，Ge，如圖23所示。由Ge的離子注入，使接觸區(qū)中除了在制作擴(kuò)展區(qū)的步驟之前注入的Ge離子外又引入了Ge。
然后，用熱處理激活在制作擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)和制作接觸區(qū)(半導(dǎo)體區(qū)12、13)的步驟中離子注入的雜質(zhì)(As，BF2)。熱處理是在與上述實(shí)施方式1相同的條件下進(jìn)行的。
在這一步驟中，由于制作擴(kuò)展區(qū)的步驟所注入的Ge離子與制作接觸區(qū)的步驟之后所注入的Ge離子都合并在接觸區(qū)(半導(dǎo)體區(qū)12、13)中，雜質(zhì)的激活，尤其是在接觸區(qū)表面上的雜質(zhì)激活被進(jìn)一步改善，使未與接觸區(qū)中的硅成鍵的未反應(yīng)雜質(zhì)量減少。
然后，用與上述實(shí)施方式1相同的方法，在接觸區(qū)(半導(dǎo)體區(qū)12、13)表面和柵電極6表面上制作硅化物層15和16，如圖24所示。
如上所述，由于在制作接觸區(qū)(12、13)的步驟之后和制作鈷膜14(難熔金屬膜)的步驟之前，從硅襯底主表面向其器件制作區(qū)1n和1p內(nèi)部再次離子注入IV族元素，例如，Ge，使未反應(yīng)的雜質(zhì)，尤其是在接觸區(qū)表面上的未反應(yīng)雜質(zhì)進(jìn)一步減少，這就可進(jìn)一步抑制了硅化反應(yīng)中CoSi的凝結(jié)(難熔金屬的凝結(jié))。
而且，在實(shí)施方式2中，激活雜質(zhì)的熱處理是在第二次Ge注入后進(jìn)行的。然而，激活雜質(zhì)的熱處理也可在制作n型和p型MISFET的接觸區(qū)(參見圖5和圖6)之后和第二次Ge離子注入之前進(jìn)行，還可在第二次Ge離子注入之后和制作鈷膜14的步驟(參見圖12)之前進(jìn)行。然而，在這種情形下，由于擴(kuò)展區(qū)中的注入深度增大，因此在實(shí)施方式2中激活雜質(zhì)的熱處理在第二次Ge離子注入之后和制作鈷膜14之前進(jìn)行是優(yōu)選的。
而且，在實(shí)施方式2中，第二次Ge離子注入是在制作n型和p型MISFET接觸區(qū)的步驟之后(參見圖9和圖10)進(jìn)行的。然而，第二次Ge離子注入也可在制作側(cè)壁隔層11(參見圖8)的步驟之后和制作n型和p型MISFET接觸區(qū)的步驟之前進(jìn)行。
而且，在實(shí)施方式2中，硅化反應(yīng)的難熔金屬凝結(jié)被第二次Ge離子注入所抑制。然而，硅化反應(yīng)的難熔金屬凝結(jié)只是被第二次Ge離子注入所抑制，沒有在制作擴(kuò)展區(qū)(參見圖4)的步驟之前進(jìn)行Ge離子注入。
(實(shí)施方式3)在此實(shí)施方式中描述了將本發(fā)明用于一種半導(dǎo)體器件的實(shí)例，這種半導(dǎo)體器件在同一襯底上有互補(bǔ)MISFET和DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)型存儲(chǔ)單元。
圖25表示實(shí)施方式3的半導(dǎo)體器件的示意結(jié)構(gòu)(其中的圖25(a)為互補(bǔ)MISFET的示意剖面圖，圖25(b)為選擇MISFET的存儲(chǔ)單元示意剖面圖)，圖26為裝在實(shí)施方式3的半導(dǎo)體器件中的存儲(chǔ)單元等效電路圖，圖27為表示實(shí)施方式3的半導(dǎo)體器件制作步驟的示意剖面圖。在25(a)中，左邊的器件制作區(qū)1n為n型MISFET，右邊的器件制作區(qū)1p為p型MISFET。
如圖26所示，存儲(chǔ)單元Mc設(shè)在字線WL和數(shù)據(jù)線(位線)DL的交點(diǎn)處。存儲(chǔ)單元Mc包含一個(gè)信息存儲(chǔ)電容器C和一個(gè)與之串聯(lián)的選擇MISFET Qs的存儲(chǔ)單元。構(gòu)成選擇MISFET Qs存儲(chǔ)單元的一對(duì)半導(dǎo)體區(qū)之一與數(shù)據(jù)線DL電連接，而另一個(gè)與信息存儲(chǔ)電容器C電連接。
實(shí)施方式3的每個(gè)n型和p型MISFET與前述實(shí)施方式1者有相同的結(jié)構(gòu)，如圖25(a)所示。選擇MISFET Qs存儲(chǔ)單元制作在硅襯底主表面的器件制作區(qū)1c中，如圖25(b)所示。器件制作區(qū)1c由器件隔離區(qū)2來隔離，而p型阱區(qū)4a制作在器件制作區(qū)1c中。
選擇MISFET Qs存儲(chǔ)單元主要包含溝道形成區(qū)、柵絕緣膜5、柵電極6、和源區(qū)與漏區(qū)。柵絕緣膜5設(shè)在硅襯底1的主表面上，柵電極6設(shè)在硅襯底1主表面上的柵絕緣膜5上，而溝道形成區(qū)就在柵電極6下面的硅襯底1表面層中。源區(qū)與漏區(qū)設(shè)在沿溝道長度方向的溝道形成區(qū)兩側(cè)，使溝道形成區(qū)夾于其間。
選擇MISFET Qs存儲(chǔ)單元的源區(qū)與漏區(qū)包含一對(duì)n型半導(dǎo)體區(qū)8a作為擴(kuò)展區(qū)和一對(duì)n型半導(dǎo)體區(qū)12a作為接觸區(qū)。n型半導(dǎo)體區(qū)8a制作得與柵電極6對(duì)準(zhǔn)，而n型半導(dǎo)體區(qū)12a制作得與設(shè)在柵電極6側(cè)壁上的側(cè)壁隔層11對(duì)準(zhǔn)。
雖然在n型和p型MISFET中，硅化物層(15、16)制作在柵電極6和接觸區(qū)(半導(dǎo)體區(qū)12、13)表面上，如圖25(a)所示，而在選擇MISFET Qs存儲(chǔ)單元中的柵電極6和接觸區(qū)(半導(dǎo)體區(qū)12a)表面上卻不制作這樣的硅化物層，如圖25(b)所示。而且，雖然沒有說明，IV族元素，例如，Ge被離子注入至n型和p型MISFET的擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)和接觸區(qū)(半導(dǎo)體區(qū)12、13)中，而不向選擇MISFET Qs存儲(chǔ)單元的擴(kuò)展區(qū)和接觸區(qū)離子注入Ge。
上述結(jié)構(gòu)的n型和p型MISFET以及選擇MISFET存儲(chǔ)單元都是這樣得到的，即，制作柵電極6，然后在用掩模5選擇覆蓋硅襯底1主表面器件制作區(qū)1c的狀況下，如圖27所示，從硅襯底1主表面向其器件制作區(qū)1n和1p離子注入Ge，再在硅襯底1整個(gè)表面上包括器件制作區(qū)1n、1p和1c，雖然未示出，制作鈷膜，然后使用掩模來選擇除去器件制作區(qū)1c上的鈷膜。
在選擇MISFET Qs存儲(chǔ)單元中，希望盡量減小用作源-漏區(qū)的半導(dǎo)體區(qū)與襯底之間的結(jié)的漏電流。因此，要求高速工作的MISFET采用一種結(jié)構(gòu)，其硅化物層制作在上述n型和p型MISFET的柵電極6和接觸區(qū)上，且Ge離子注入至擴(kuò)展區(qū)和接觸區(qū)，而要求降低結(jié)漏電流的MISFET采用的結(jié)構(gòu)則如同上述的選擇MISFET Qs存儲(chǔ)單元那樣，不將硅化物層制作在柵電極6和接觸區(qū)上，且不向擴(kuò)展區(qū)和接觸區(qū)離子注入Ge。這就可降低功耗和提高工作速率。
(實(shí)施方式4)在此實(shí)施方式中描述了用膜應(yīng)力來增大MISFET漏極電流Ids的實(shí)例。
圖28為表示裝在實(shí)施方式4的半導(dǎo)體器件中互補(bǔ)MISFET示意結(jié)構(gòu)的示意剖面圖，圖29-圖33為表示實(shí)施方式4的半導(dǎo)體器件制作步驟的示意剖面圖。在圖28中，左邊表示n型MISFET，而右邊表示p型MISFET。
實(shí)施方式4中的n型和p型MISFET與上述實(shí)施方式1者有著基本相同的結(jié)構(gòu)，而其不同處在于下面的結(jié)構(gòu)。
即，對(duì)n型MISFET的溝道形成區(qū)產(chǎn)生張應(yīng)力的側(cè)壁隔層22設(shè)在其柵電極6的側(cè)壁上，而在p型MISFET的柵電極6側(cè)壁上設(shè)有對(duì)其溝道形成區(qū)基本上不產(chǎn)生張應(yīng)力的側(cè)壁隔層23。側(cè)壁隔層22和23是用同樣的絕緣膜制成的，但側(cè)壁隔層23對(duì)溝道形成區(qū)產(chǎn)生的張應(yīng)力被減緩。實(shí)施方式4的半導(dǎo)體器件的制作將參照?qǐng)D29-圖33予以描述。
在用與上述實(shí)施方式1相同的工藝(參見圖5和圖6)進(jìn)行至制作n型和p型MISFET擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)的步驟之后，用等離子體CVD工藝在圖29所示的硅襯底1整個(gè)主表面上，包括在器件制作區(qū)1n和1p上，制作對(duì)硅襯底1主表面產(chǎn)生應(yīng)力的絕緣膜，例如，氮化硅膜21。在氮化硅膜21中，可改變制作條件(反應(yīng)氣體、壓力、溫度、以及射頻功率)來控制對(duì)硅襯底1主表面產(chǎn)生的應(yīng)力。在此實(shí)施方式中，在淀積氮化硅膜21期間將射頻功率降至350-400W，使制作的氮化硅膜對(duì)硅襯底1主表面產(chǎn)生張應(yīng)力。
然后，對(duì)氮化硅膜21進(jìn)行各向異性腐蝕例如RIE，而在圖30所示的器件制作區(qū)1n和1p的柵電極6側(cè)壁上制成側(cè)壁隔層(22、23)。在制作側(cè)壁隔層(22、23)時(shí)，氮化硅膜21的厚度和腐蝕時(shí)間是這樣確定的，使柵長方向的側(cè)壁隔層厚度為，例如，50-70nm。在此工藝過程中，由于側(cè)壁隔層22和23是對(duì)硅襯底1主表面產(chǎn)生張應(yīng)力的氮化硅膜21進(jìn)行腐蝕而制成的，側(cè)壁隔層22和23都有膜應(yīng)力而對(duì)柵電極6下面的溝道形成區(qū)產(chǎn)生張應(yīng)力。
然后，如圖31所示，在用掩模M3選擇覆蓋硅襯底1主表面的器件制作區(qū)1p的狀況下，從硅襯底1主表面向器件制作區(qū)1n內(nèi)部，具體地說，是p型阱區(qū)4未制作柵電極6的部分內(nèi)，離子注入雜質(zhì)，例如，As。用離子注入As，在硅襯底1的器件制作區(qū)1n中制成一對(duì)與側(cè)壁隔層22對(duì)準(zhǔn)的n型半導(dǎo)體區(qū)(接觸區(qū))12。在此實(shí)施方式中，As的離子注入是在與上述實(shí)施方式1相同的條件下進(jìn)行的。
然后，在除去掩模M3之后，如圖32所示，在用掩模M4選擇覆蓋硅襯底1主表面的器件制作區(qū)1n的狀況下，從硅襯底1主表面向器件制作區(qū)1p內(nèi)部，具體地說，是n型阱區(qū)3未制作柵電極6的部分內(nèi)，離子注入雜質(zhì)，例如，BF2(二氟化硼)。用離子注入BF2，在硅襯底1的器件制作區(qū)1p中制成一對(duì)與側(cè)壁隔層23對(duì)準(zhǔn)的p型半導(dǎo)體區(qū)(接觸區(qū))13。在此實(shí)施方式中，BF2的離子注入是在與上述實(shí)施方式1相同的條件下進(jìn)行的。
然后，如圖33所示，在用掩模M4選擇覆蓋硅襯底1主表面的器件制作區(qū)1n的狀況下，向器件制作區(qū)1p上面的側(cè)壁隔層23離子注入IV族元素，例如，Ge，以破壞側(cè)壁隔層23的結(jié)晶性。在此工藝過程中，由于減緩了側(cè)壁隔層23的膜應(yīng)力，由側(cè)壁隔層23的膜應(yīng)力在p型MISFET溝道區(qū)中產(chǎn)生的沿柵電極6方向(漏極電流方向)的張應(yīng)力可被減緩或消除。
而且，由于Ge也被離子注入至p型MISFET的接觸區(qū)，所以在p型MISFET接觸區(qū)中的Ge濃度高于n型MISFET的接觸區(qū)。
然后，用熱處理來激活在制作擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)的步驟中和制作接觸區(qū)(半導(dǎo)體區(qū)12、13)的步驟中離子注入的雜質(zhì)(As、BF2)。此熱處理是在與上述實(shí)施方式1相同的條件下進(jìn)行的。
在此步驟中，由于在制作擴(kuò)展區(qū)的步驟之前的離子注入Ge(參見圖4)和在破壞側(cè)壁隔層23的結(jié)晶性步驟中的離子注入Ge(參見圖33)都包含在p型MISFET的接觸區(qū)(半導(dǎo)體區(qū)13)中，在p型MISFET的接觸區(qū)中雜質(zhì)的激活得到進(jìn)一步的改善，并降低了未與接觸區(qū)中的硅層成鍵的未反應(yīng)雜質(zhì)量。
然后，如圖24所示，用與上述實(shí)施方式1相同的方法，在圖24所示接觸區(qū)(半導(dǎo)體區(qū)12、13)表面上和柵電極6表面上制作硅化物層15和16。
如上所述，由于制作了對(duì)硅襯底1的主表面產(chǎn)生張應(yīng)力的氮化硅膜21，使之覆蓋制作在硅襯底主表面的器件制作區(qū)1n和1p中的柵電極6，然后對(duì)氮化硅膜21進(jìn)行各向異性腐蝕，而在器件制作區(qū)1n上的柵電極6側(cè)壁上形成側(cè)壁隔層22，和在器件制作區(qū)1p上的柵電極6側(cè)壁上形成側(cè)壁隔層23，再在掩蔽硅襯底1主表面的器件制作區(qū)1n的狀況下對(duì)側(cè)壁隔層23離子注入Ge來破壞其結(jié)晶性，使得側(cè)壁隔層23的膜應(yīng)力被減緩，所以因側(cè)壁隔層23的膜應(yīng)力而在p型MISFET溝道形成區(qū)中產(chǎn)生的沿柵長方向(漏極電流方向)的張應(yīng)力可被減緩或消除。結(jié)果，n型MISFET的漏極電流可因側(cè)壁隔層22的膜應(yīng)力而增大，而p型MISFET漏極電流的減小可被抑制。
而且，在破壞側(cè)壁隔層23結(jié)晶性的步驟中(參見圖33)，由于Ge也離子注入p型MISFET的接觸區(qū)，在激活雜質(zhì)的熱處理步驟中p型MISFET接觸區(qū)中的雜質(zhì)被再次激活，并使未與接觸區(qū)中的硅成鍵的未反應(yīng)雜質(zhì)量減少，因而可進(jìn)一步抑制硅化反應(yīng)中CoSi的凝結(jié)(難熔金屬凝結(jié))。
而且，由于側(cè)壁隔層22的膜應(yīng)力可使n型MISFET的漏極電流增大和抑制p型MISFET漏極電流的減小，而在制作p型MISFET接觸區(qū)的步驟(參見圖32)中離子注入雜質(zhì)，以及在破壞側(cè)壁隔層23結(jié)晶性的步驟中離子注入Ge(參見圖33)，都使用同一掩模M4，沒有增加制作掩模的步驟數(shù)目，這就可節(jié)省制作步驟的數(shù)目。
而且，用Ge的離子注入來減小MISFET擴(kuò)展區(qū)的電阻，和實(shí)施方式4那樣用Ge的離子注入減緩側(cè)壁隔層23的膜應(yīng)力，將這二者結(jié)合起來可使n型和p型MISFET的漏極電流都增大。
在實(shí)施方式4中，雖然描述了一個(gè)實(shí)例，在此實(shí)例中，在制作p型MISFET接觸區(qū)(參見圖32)后，進(jìn)行向側(cè)壁隔層23離子注入Ge來破壞側(cè)壁隔層23結(jié)晶性的步驟(參見圖33)，但破壞側(cè)壁隔層23結(jié)晶性的步驟也可在制作了側(cè)壁隔層(22、23)之后和制作難熔金屬膜(此實(shí)施方式中的鈷膜14)而形成硅化物層(參見圖12)的步驟之前來進(jìn)行。
而且，在實(shí)施方式4中，雖然描述了一個(gè)實(shí)例，在此實(shí)例中，是將進(jìn)行Ge離子注入來減小MISFET擴(kuò)展區(qū)電阻與進(jìn)行Ge離子注入來減緩側(cè)壁隔層23膜應(yīng)力結(jié)合起來，但也可只進(jìn)行Ge離子注入來減緩側(cè)壁隔層23的膜應(yīng)力。
(實(shí)施方式5)雖然上述實(shí)施方式4已描述了用膜應(yīng)力來增大n型MISFET漏極電流的實(shí)例，在實(shí)施方式5中還要描述用膜應(yīng)力來增大p型MISFET漏極電流的實(shí)例。
圖34-圖38為表示實(shí)施方式5的半導(dǎo)體器件制作步驟的示意剖面圖。
在用與上述實(shí)施方式1相同的工藝(參見圖5和圖6)進(jìn)行至制作n型和p型MISFET擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)的步驟之后，用等離子體CVD工藝在圖34所示的硅襯底1整個(gè)主表面上，包括在器件制作區(qū)1n和1p上，制作對(duì)硅襯底1主表面產(chǎn)生應(yīng)力的絕緣膜，例如，氮化硅膜24。在氮化硅膜24中，可改變制作條件(反應(yīng)氣體、壓力、溫度、以及射頻功率)來控制對(duì)硅襯底1主表面產(chǎn)生的應(yīng)力。在此實(shí)施方式中，在淀積氮化硅膜24期間將射頻功率增至600-700W，使制作的氮化硅膜對(duì)硅襯底1主表面產(chǎn)生壓應(yīng)力。
然后，對(duì)氮化硅膜24進(jìn)行各向異性腐蝕例如RIE，而在圖35所示的器件制作區(qū)1n和1p的柵電極6側(cè)壁上制成側(cè)壁隔層(25、26)。在制作側(cè)壁隔層(25、26)時(shí)，氮化硅膜24的厚度和腐蝕時(shí)間是這樣確定的，使柵長方向的側(cè)壁隔層厚度為，例如，50-70nm。在此工藝過程中，由于側(cè)壁隔層25和26是對(duì)硅襯底1主表面產(chǎn)生壓應(yīng)力的氮化硅膜24進(jìn)行腐蝕而制成的，側(cè)壁隔層25和26都有膜應(yīng)力而對(duì)柵電極6下面的溝道形成區(qū)產(chǎn)生壓應(yīng)力。
然后，如圖36所示，在用掩模M3選擇覆蓋硅襯底1主表面的器件制作區(qū)1p的狀況下，從硅襯底1主表面向器件制作區(qū)1n內(nèi)部，具體地說，是p型阱區(qū)4未制作柵電極6的部分內(nèi)，離子注入雜質(zhì)，例如，As。用離子注入As，在硅襯底1的器件制作區(qū)1n中制成一對(duì)與側(cè)壁隔層25對(duì)準(zhǔn)的n型半導(dǎo)體區(qū)(接觸區(qū))12。在此實(shí)施方式中，As的離子注入是在與上述實(shí)施方式1相同的條件下進(jìn)行的。
然后，如圖37所示，在用掩模M3選擇覆蓋硅襯底1主表面的器件制作區(qū)1p的狀況下，向器件制作區(qū)1n上面的側(cè)壁隔層25離子注入IV族元素，例如，Ge，來破壞側(cè)壁隔層25的結(jié)晶性。在此工藝過程中，由于減緩了側(cè)壁隔層25的膜應(yīng)力，由側(cè)壁隔層25的膜應(yīng)力在n型MISFET溝道區(qū)中產(chǎn)生的沿柵電極方向(漏極電流方向)的壓應(yīng)力可被減緩或消除。
而且，由于Ge也離子注入n型MISFET的接觸區(qū)，所以在n型MISFET接觸區(qū)中的Ge濃度高于p型MISFET的接觸區(qū)。
然后，在除去掩模M3后，如圖38所示，在用掩模M4選擇覆蓋硅襯底1主表面的器件制作區(qū)1n的狀況下，從硅襯底1主表面向器件制作區(qū)1p內(nèi)部，具體地說，是n型阱區(qū)3未制作柵電極6的部分內(nèi)，離子注入雜質(zhì)，例如，BF2(二氟化硼)。用離子注入BF2，在硅襯底1的器件制作區(qū)1p中制成一對(duì)與側(cè)壁隔層26對(duì)準(zhǔn)的p型半導(dǎo)體區(qū)(接觸區(qū))13。在此實(shí)施方式中，BF2的離子注入是在與上述實(shí)施方式1相同的條件下進(jìn)行的。
然后，用熱處理來激活在制作擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)的步驟中和制作接觸區(qū)(半導(dǎo)體區(qū)12、13)的步驟中離子注入的雜質(zhì)(As、BF2)。此熱處理是在與上述實(shí)施方式1相同的條件下進(jìn)行的。
在此步驟中，由于在制作擴(kuò)展區(qū)的步驟之前的離子注入Ge(參見圖4)和在破壞側(cè)壁隔層25的結(jié)晶性步驟中的離子注入Ge(參見圖37)都包含在p型MISFET的接觸區(qū)(半導(dǎo)體區(qū)13)中，在p型MISFET的接觸區(qū)中雜質(zhì)的激活得到進(jìn)一步的改善，并降低了未與接觸區(qū)中的硅層成鍵的未反應(yīng)雜質(zhì)量。
然后，如圖24所示，用與上述實(shí)施方式1相同的方法，在接觸區(qū)(半導(dǎo)體區(qū)12、13)表面上和柵電極6表面上制作硅化物層15和16。
如上所述，由于制作了對(duì)硅襯底1的主表面產(chǎn)生壓應(yīng)力的氮化硅膜24，使之覆蓋制作在硅襯底主表面的器件制作區(qū)1n和1p中的柵電極6，然后對(duì)氮化硅膜24進(jìn)行各向異性腐蝕，而在器件制作區(qū)1n上的柵電極6側(cè)壁上形成側(cè)壁隔層25，和在器件制作區(qū)1p上的柵電極6側(cè)壁上形成側(cè)壁隔層26，再在掩蔽硅襯底1主表面的器件制作區(qū)1p的狀況下對(duì)側(cè)壁隔層25離子注入Ge來破壞其結(jié)晶性，使得側(cè)壁隔層25的膜應(yīng)力被減緩，所以因側(cè)壁隔層25的膜應(yīng)力而在n型MISFET溝道形成區(qū)中產(chǎn)生的沿柵長方向(漏極電流方向)的壓應(yīng)力可被減緩或消除。結(jié)果，p型MISFET的漏極電流可因側(cè)壁隔層26的膜應(yīng)力而增大，而n型MISFET漏極電流的減小可被抑制。
而且，在破壞側(cè)壁隔層25結(jié)晶性的步驟中(參見圖37)，由于Ge也離子注入n型MISFET的接觸區(qū)，在激活雜質(zhì)的熱處理步驟中n型MISFET接觸區(qū)中的雜質(zhì)被再次激活，并使未與接觸區(qū)中的硅成鍵的未反應(yīng)雜質(zhì)量減少，因而可進(jìn)一步抑制硅化反應(yīng)中CoSi的凝結(jié)(難熔金屬凝結(jié))。
而且，由于側(cè)壁隔層26的膜應(yīng)力可使p型MISFET的漏極電流增大和抑制n型MISFET漏極電流的減小，而在制作n型MISFET接觸區(qū)的步驟(參見圖36)中離子注入雜質(zhì)，以及在破壞側(cè)壁隔層25結(jié)晶性的步驟中離子注入Ge(參見圖37)，都使用同一掩模M3，沒有增加制作掩模的步驟數(shù)目，這就可節(jié)省制作步驟的數(shù)目。
而且，用Ge的離子注入來減小MISFET擴(kuò)展區(qū)的電阻，和實(shí)施方式5那樣用Ge的離子注入減緩側(cè)壁隔層25的膜應(yīng)力，將這二者結(jié)合起來可使n型和p型MISFET的漏極電流都增大。
在實(shí)施方式5中，雖然描述了一個(gè)實(shí)例，在此實(shí)例中，在制作n型MISFET接觸區(qū)(參見圖36)后，進(jìn)行向側(cè)壁隔層25離子注入Ge來破壞其結(jié)晶性的步驟，但破壞側(cè)壁隔層25結(jié)晶性的步驟也可在制作了側(cè)壁隔層(25、26)之后和制作難熔金屬膜(此實(shí)施方式中的鈷膜14)而形成硅化物層(參見圖12)的步驟之前來進(jìn)行。
而且，在實(shí)施方式5中，雖然描述了一個(gè)實(shí)例，在此實(shí)例中，是將進(jìn)行Ge離子注入來減小MISFET擴(kuò)展區(qū)電阻與進(jìn)行Ge離子注入來減緩側(cè)壁隔層25膜應(yīng)力結(jié)合起來，但也可只進(jìn)行Ge離子注入來減緩側(cè)壁隔層25的膜應(yīng)力。
而且，在實(shí)施方式4和5中，已描述了在膜層淀積期間改變射頻功率來改變氮化硅膜(21、24)膜應(yīng)力的實(shí)例，但改變氮化硅膜應(yīng)力的方法可包括下列方法。
(1)改變?cè)蠚怏w的方法，制作氮化硅膜21時(shí)使用SiH4、NH3和N2，而制作氮化硅膜24時(shí)使用SiH4和N2，不用NH3。
(2)改變淀積溫度的方法，制作氮化硅膜21時(shí)的溫度高于制作氮化硅膜24時(shí)。
(3)改變壓力的方法，制作氮化硅膜21時(shí)的壓力高于制作氮化硅膜24時(shí)。
(實(shí)施方式6)作為增大MISFET漏極電流的方法，降低柵極電阻和抑制柵極耗盡也是有效的。在現(xiàn)有技術(shù)中，當(dāng)欲離子注入大量的雜質(zhì)如As(砷)、P(磷)、B(硼)、和BF2(二氟化硼)來降低多晶硅的電阻時(shí)，硅膜中注入雜質(zhì)的激活是不充分的，即使提高雜質(zhì)濃度，效果也不好，并且觀察到柵極耗盡有很大影響而且，作為提高濃度的結(jié)果，觀察到柵極的外擴(kuò)散和耗盡。柵極耗盡意味著一種現(xiàn)象，即在柵絕緣膜一側(cè)的部分柵極因其電阻增大而致柵絕緣膜厚度明顯增大。
因此，必須加強(qiáng)硅膜中雜質(zhì)的激活和提高整個(gè)柵極的濃度。
鑒于上述，在實(shí)施方式6中，描述了抑制柵極耗盡并欲增大MISFET漏極電流Ids的實(shí)例。
圖39-圖43為表示實(shí)施方式6的半導(dǎo)體器件制作步驟的示意剖面圖。
在用與上述實(shí)施方式1相同的工藝在硅襯底1的主表面上制作器件隔離區(qū)2、柵絕緣膜5等之后，用CVD工藝在硅襯底1的整個(gè)主表面上，包括圖39所示的器件制作區(qū)1n和1p的柵絕緣膜5上，制作不摻以導(dǎo)電雜質(zhì)的硅膜(柵極材料)6a。硅膜6a制作得，例如，100-250nm厚。在此步驟中，硅膜6a為多晶硅態(tài)。
然后，從硅膜6a上面向其內(nèi)部離子注入，例如，Ge作為與硅膜6a同族的IV族元素，如圖40所示。考慮到上述的柵極耗盡問題，希望在整個(gè)硅膜6a中形成Si-Ge-X鍵區(qū)。特別是在靠近硅膜6a與柵絕緣膜5之間的界面處必須形成Si-Ge-X鍵區(qū)。然而，當(dāng)Ge濃度的峰值位置深于硅膜6a的中間時(shí)，Ge離子達(dá)到柵絕緣膜5而在膜中形成缺陷，因此，可引起膜質(zhì)量的退降。所以，Ge離子注入的濃度分布峰值基本上要在膜的中間，或在沿硅膜6a厚度方向的膜的上層，使得不致?lián)p傷硅膜6a下面的柵絕緣膜5。
在實(shí)施方式6中，Ge的離子注入是在這樣的條件下進(jìn)行的，加速能量40KeV，劑量1-2×1015原子/cm2以上。在此工藝過程中，接近硅膜6a中間或其上層的部分變?yōu)榉蔷У摹?br> 在此工藝過程中，Ge離子注入硅膜6a的條件是這樣確定的，其加速能量要高于Ge離子注入擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)時(shí)的情形。這是因?yàn)楣枘?a的厚度大，Ge離子必須注入至深于擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)的位置。對(duì)于實(shí)施方式1所示的對(duì)擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)注入Ge離子的情形(圖4)，如果要同時(shí)向柵電極(硅膜6a)注入Ge離子，由于加速能量低，只能在硅膜6a表面形成Si-Ge-X鍵區(qū)，而不能在全部硅膜6a中形成Si-Ge-X鍵區(qū)。即，要取Ge離子注入硅膜6a的加速能量大于Ge離子注入擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)時(shí)的加速能量，在從硅膜6a表面起的深度方向上最大Ge濃度的峰值位置要深于從擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)表面起的深度方向上最大Ge濃度的峰值位置。這就可在全部硅膜6a中形成Si-Ge-X鍵區(qū)。由于擴(kuò)展區(qū)是硅的半導(dǎo)體襯底，柵電極為多晶硅膜，所以離子注入的Ge濃度高斯分布有基本相同的值。
而且，關(guān)于劑量，由于必須加大Ge在柵電極(硅膜6a)中的分布深度，故對(duì)柵電極(硅膜6a)取較大的劑量。而且，對(duì)于擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)，在Ge離子的劑量增大的情形，由于Ge必須比隨后的As、B或BF2注入得淺，而Si-Ge鍵形成在深于As、B或BF2的位置，所以不能得到極淺的結(jié)。即，取Ge離子注入硅膜6a的劑量大于Ge離子注入擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)的劑量。
如上所述來確定向柵電極(硅膜6a)注入Ge離子的條件，由于可改善雜質(zhì)的激活，并在整個(gè)柵電極中增大濃度，因而可防止柵極耗盡引起的電阻增大。
然后，如圖41所示，在用掩模M6選擇覆蓋器件制作區(qū)1p上的硅膜6a的狀況下，對(duì)器件制作區(qū)1n上的硅膜6a離子注入雜質(zhì)，例如，磷(P)來減小電阻值。在此實(shí)施方式6中，P的離子注入是在這樣的條件下進(jìn)行的，加速能量10-20KeV，劑量2-8×1015原子/cm2。至于掩模M6，可使用，例如，光刻制作的光致抗蝕劑掩模。
然后，在除去掩模M6后，如圖42所示，在用掩模M7選擇覆蓋器件制作區(qū)1n上的硅膜6a的狀況下，對(duì)器件制作區(qū)1p上的硅膜6a離子注入雜質(zhì)，例如，硼(B)來減小電阻值。在此實(shí)施方式6中，B的離子注入是在這樣的條件下進(jìn)行的，加速能量5-10KeV，劑量1-2×1015原子/cm2。至于掩模M7，可使用，例如，光刻制作的光致抗蝕劑掩模。
然后，在除去掩模M7后，對(duì)硅膜6a刻圖形而在器件制作區(qū)1n和1p的柵絕緣膜5上形成圖43所示的柵電極6。
然后，用熱處理激活離子注入至柵電極6(硅膜6a)的雜質(zhì)(實(shí)施方式6中的P、B)。此熱處理是在這樣的條件下進(jìn)行的，例如，900℃下進(jìn)行30秒。
在此工藝過程中，柵電極6中的雜質(zhì)擴(kuò)散至整個(gè)柵電極中，使柵電極6的電阻降低。
而且，Ge作為與柵電極6同族的IV族元素離子注入至柵電極(硅膜6a)，在柵電極6(硅膜6a)中形成Si-Ge-X(XP、B)鍵使雜質(zhì)激活得到的改善優(yōu)于只有Si-X鍵來增加導(dǎo)電雜質(zhì)濃度(減少未與硅成鍵的未反應(yīng)雜質(zhì)量)的情形。由于這可降低柵電極6的電阻和抑制柵極耗盡，所以可增大n型和p型MISFET的漏極電流Ids(可改善電流驅(qū)動(dòng)性能)。
而且，由Ge離子注入在柵電極中形成的非晶部分可恢復(fù)為原來的多晶。
接著，使用與實(shí)施方式1相同的步驟來制作n型和p型MISFET。
用熱處理激活引入硅膜6a雜質(zhì)的步驟，可在對(duì)硅膜6a刻圖形來形成柵電極6的步驟之前進(jìn)行，或可在對(duì)制作半導(dǎo)體區(qū)(8、9、12、13)的步驟中所引入的雜質(zhì)用熱處理激活的步驟中一起進(jìn)行。
對(duì)硅膜6a注入Ge離子，可在對(duì)硅膜6a離子注入雜質(zhì)來降低電阻值的步驟之后進(jìn)行，也可在對(duì)硅膜6a刻圖形而形成柵電極的步驟之后進(jìn)行，只要是在制作硅膜6a之后和用熱處理激活引入硅膜6a的雜質(zhì)的步驟之前即可。
(實(shí)施方式7)在實(shí)施方式7中，描述了用Ge的離子注入來有效地增大MISFET漏極電流的實(shí)例。
圖44-圖49為表示實(shí)施方式7的半導(dǎo)體器件制作步驟的示意剖面圖。
在用與上述實(shí)施方式1相同的工藝對(duì)硅襯底1主表面制作器件隔離區(qū)2、柵絕緣膜5、柵電極6等之后，在制作圖44所示的n型和p型MISFET擴(kuò)展區(qū)的步驟之前，從硅襯底1的主表面向其器件制作區(qū)1n和1p內(nèi)部，具體地說，是向p型阱區(qū)4和n型阱區(qū)3未制作柵電極6的部分離子注入IV族元素，例如，Ge。由Ge的離子注入，在硅襯底1主表面的器件制作區(qū)1n和1p中形成了與柵電極6對(duì)準(zhǔn)的非晶層7。離子注入Ge的深度淺于在制作n型和p型MISFET擴(kuò)展區(qū)的步驟中雜質(zhì)的離子注入深度。在實(shí)施方式6中，Ge離子的注入是在與上述實(shí)施方式1相同的條件下進(jìn)行的。
然后，如圖45所示，在由掩模M1選擇覆蓋硅襯底1主表面的器件形成區(qū)1p的條件下，從硅襯底的主表面向器件形成區(qū)1n內(nèi)部，具體地說，是向p阱區(qū)4沒有制作柵電極6的部分離子注入雜質(zhì)，例如As。通過As離子注入，在硅襯底1主表面的器件形成區(qū)1n中形成了一對(duì)與柵電極對(duì)準(zhǔn)n型半導(dǎo)體區(qū)(擴(kuò)展區(qū))8。在該實(shí)施例6中，Ge離子的注入是在與上述實(shí)施方式1相同的條件下進(jìn)行的。
然后在除去掩模M1之后，如圖46所示，在用掩模M2選擇覆蓋硅襯底1主表面的器件制作區(qū)1n的狀況下，從硅襯底1主表面向其內(nèi)部，具體地說，是向n型阱區(qū)3未制作柵電極6的部分內(nèi)離子注入雜質(zhì)，例如，B(硼)或BF2(二氟化硼)。由B或BF2的離子注入，在硅襯底1的器件制作區(qū)1p中形成了一對(duì)與柵電極6對(duì)準(zhǔn)的p型半導(dǎo)體區(qū)(擴(kuò)展區(qū))9。在此實(shí)施方式中，B的離子注入是在這樣的條件下進(jìn)行的，例如，加速能量0.2-1KeV，劑量1×1014-2×1015原子/cm2，而BF2的離子注入是在這樣的條件下進(jìn)行的，例如，加速能量1-10KeV，劑量1×1014-2×1015原子/cm2。
然后，在除去掩模M2后，對(duì)硅襯底1在低溫下進(jìn)行熱處理(退火)，目的是激活主要在制作p型半導(dǎo)體區(qū)9的步驟中離子注入的B(硼)或BF2(二氟化硼)。此熱處理是在這樣的條件下進(jìn)行的，例如，在700℃的溫度下加熱60秒。
在此工藝過程中，因Ge離子注入而在硅襯底1中形成的非晶層7恢復(fù)為原來的單晶，如圖47所示。而且，在硅襯底1中因離子注入雜質(zhì)(As、B、BF2)形成的非晶部分也恢復(fù)為單晶，雖然沒有完全恢復(fù)。
而且，在此工藝過程中，由于Ge作為與硅襯底1同族的IV族元素被預(yù)先離子注入至器件制作區(qū)1n和1p中，其注入深度淺于在制作半導(dǎo)體區(qū)(8、9)的步驟中雜質(zhì)(As、B)的離子注入深度，于是形成了Si-Ge-X(XAs、B)鍵，并且在硅襯底1中雜質(zhì)激活的改善優(yōu)于只有Si-X鍵的情形，導(dǎo)電的雜質(zhì)濃度增高(未與Si成鍵的未反應(yīng)雜質(zhì)量減少)。尤其是，硅襯底1表面的雜質(zhì)濃度可提高。結(jié)果，n型和p型MISFET擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)的電阻，確切地說，表面電阻降低。
在低溫下進(jìn)行雜質(zhì)激活時(shí)，B(硼)或BF2(二氟化硼)幾乎不發(fā)生擴(kuò)散。與在高溫下短時(shí)間退火的情形相比，先在低溫下退火接著在高溫下再短時(shí)間退火可使B或BF2的激活更加改善。由于在低溫退火期間在器件制作區(qū)1n中As的激活幾乎沒有進(jìn)行，所以增加低溫退火對(duì)器件制作區(qū)1n幾乎沒有不希望的影響。
然后，對(duì)硅襯底1進(jìn)行清洗以除去有機(jī)和無機(jī)污染物和有害物。在清洗步驟中，本發(fā)明發(fā)現(xiàn)了以下問題。即，在至今所用的含氨或過氧化氫水溶液的RCA清洗中，在擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)表面上形成的Si-Ge-X鍵區(qū)可能會(huì)與硅襯底1上的污染物或有害物一起被除去。也已發(fā)現(xiàn)，這種情況特別發(fā)生在清洗溶液中的氨濃度高時(shí)。因此，必須使用一種RCA清洗液，其氨濃度要盡量稀釋，以便除去污染物和有害物而在此工藝過程中盡量少洗掉Si-Ge-X鍵區(qū)。更優(yōu)選地，不使用含氨和過氧化氫水溶液的RCA清洗液來進(jìn)行清洗，而是使用含硫酸水溶液、稀釋的氫氟酸(HF)和鹽酸水溶液但不含氨的SPM清洗液。
根據(jù)本發(fā)明者的研究，含氨的RCA清洗對(duì)SiGe的腐蝕率與不含氨的SPM清洗對(duì)Si的腐蝕率相比有幾十mm/min的差別。即，RCA清洗與SPM清洗相比有洗去Si-Ge-X鍵區(qū)的趨勢(shì)。
考慮到除去污染物和有害物，RCA清洗比SPM清洗有較好的效果。因此，為了在形成Si-Ge-X鍵之前進(jìn)行清洗，例如，在圖3所示實(shí)施方式1的CMP步驟之后，使用RCA清洗較為有效，因?yàn)樵陔S后制作柵絕緣膜5時(shí)可制成優(yōu)質(zhì)的柵絕緣膜。與之對(duì)照，對(duì)于在Ge離子注入后曝露形成Si-Ge-X鍵的擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)進(jìn)行清洗的情形，由于耽心除去污染物或有害物時(shí)洗去Si-Ge-X鍵區(qū)，必須使用氨濃度低于RCA清洗液的溶液來進(jìn)行清洗，更優(yōu)選地，使用不含氨的SPM清洗液等進(jìn)行清洗。
然后，用與上述實(shí)施方式1相同的方法，制作如圖48所示的側(cè)壁隔層11、和作為接觸區(qū)的一對(duì)n型半導(dǎo)體區(qū)12和p型半導(dǎo)體區(qū)13。
然后，用熱處理使在制作n型半導(dǎo)體區(qū)8、p型半導(dǎo)體區(qū)9、n型半導(dǎo)體區(qū)12、以及p型半導(dǎo)體區(qū)13的各步驟中離子注入的雜質(zhì)(As、B、BF2)激活。此熱處理是在比上述制作擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)時(shí)低溫?zé)崽幚淼臏囟雀吆蜁r(shí)間短的條件下進(jìn)的。具體地說，是在與實(shí)例1相同的條件(溫度1000℃，時(shí)間1秒)下進(jìn)行的。使用低溫?zé)崽幚?第一次熱處理)和高溫短時(shí)間熱處理(第二次熱處理)，可使B或BF2的激活比只用高溫短時(shí)間退火的情形有更大的改善。
接著，用與實(shí)施方式1相同的步驟來制作n型和p型MISFET。
由于用熱處理來激活在制作擴(kuò)展區(qū)(半導(dǎo)體區(qū)8、9)的步驟中離子注入的雜質(zhì)(參見圖47)，然后用降低氨濃度的清洗液，具體地說，為硫酸水溶液、稀釋氫氟酸(HF)和鹽酸水溶液來清洗硅襯底1，可以遏制擴(kuò)展區(qū)表面的Si-Ge-X鍵區(qū)被洗去，因而MISFET的漏極電流可因Ge的離子注入而有效地增大。
清洗步驟不僅在所述實(shí)施方式7的工藝步驟之間進(jìn)行，而且也在各個(gè)工藝步驟之間進(jìn)行。因此，對(duì)于形成了Si-Ge-X鍵然后曝露Si-Ge-X鍵區(qū)的情形，或在Si-Ge-X鍵區(qū)除去自生氧化膜等情形，進(jìn)行清洗優(yōu)選地使用降低氨濃度的清洗液，具體地說，使用硫酸水溶液、稀釋氫氟酸(HF)和鹽酸水溶液。例如，在上述實(shí)施方式1中，在用熱處理激活在制作半導(dǎo)體區(qū)(8、9、12、13)的步驟中離子注入的雜質(zhì)之后(參見圖11)和在柵電極6和半導(dǎo)體區(qū)(12、13)表面上制作進(jìn)行硅化的難熔金屬膜(例如，Co膜)的步驟(參見圖12)之前使用清洗步驟。再者，在這樣的步驟間進(jìn)行清洗，因?yàn)榻佑|區(qū)表面Si-Ge-X鍵區(qū)的洗去可由使用降低氨濃度的清洗液來遏制，具體地說，是使用硫酸水溶液、稀釋氫氟酸(HF)和鹽酸水溶液，可使因未反應(yīng)的雜質(zhì)引起的金屬半導(dǎo)體反應(yīng)物(例如，CoSi)的凝結(jié)被有效地抑制。
而且，在實(shí)施方式1中，清洗步驟是在制作n型半導(dǎo)體區(qū)8作為擴(kuò)展區(qū)的步驟(參見圖5)和制作p型半導(dǎo)體區(qū)9作為擴(kuò)展區(qū)的步驟之前，以及在制作p型半導(dǎo)體區(qū)9作為擴(kuò)展區(qū)的步驟之后和制作側(cè)壁隔層11的步驟(參見圖7和圖8)之前進(jìn)行的。再者，在這樣的步驟間進(jìn)行清洗，優(yōu)選地使用降低氨濃度的清洗液，具體地說，使用硫酸水溶液、稀釋氫氟酸(HF)和鹽酸水溶液。
而且，也可將氨濃度比RCA清洗液降低的清洗液，具體地說，SPM清洗液(硫酸水溶液、稀釋氫氟酸(HF)和鹽酸水溶液)用于上述的實(shí)施方式1-6而得到同樣的效果。
對(duì)于在制作側(cè)壁隔層11后用熱處理激活半導(dǎo)體區(qū)雜質(zhì)的步驟中使用激光退火的情形，在制作p型MISFET擴(kuò)展區(qū)的步驟中，使用B(硼)比使用BF2時(shí)激活率增高。
而且，激光退火也可用于上述的實(shí)施方式1-6而得到同樣的效果。
雖然本發(fā)明者已參照上述的實(shí)施方式具體地描述了本發(fā)明，但本發(fā)明不只限于這些實(shí)施方式，顯然可在不背離其范圍的某一范圍內(nèi)作出各種更改。
權(quán)利要求
1.一種制作半導(dǎo)體器件的方法，該半導(dǎo)體器件包含制作在半導(dǎo)體襯底主表面第一區(qū)中的n溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管，和制作在不同于半導(dǎo)體襯底主表面第一區(qū)的第二區(qū)中的p溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管，此方法包括以下步驟制作具有應(yīng)力的絕緣膜，使之覆蓋制作在第一區(qū)上的第一柵電極和制作在第二區(qū)上的第二柵電極；對(duì)柵絕緣膜進(jìn)行各向異性腐蝕來制作第一柵電極側(cè)壁上的第一側(cè)壁隔層和第二柵電極側(cè)壁上的第二側(cè)壁隔層；以及在掩蔽第一區(qū)的狀態(tài)下對(duì)第二區(qū)離子注入IV族元素來破壞第二側(cè)壁隔層的結(jié)晶性。
2.根據(jù)權(quán)利要求1的制作半導(dǎo)體器件的方法，其中存在于絕緣膜中的應(yīng)力為張應(yīng)力，且在離子注入IV族元素后第一側(cè)壁隔層張應(yīng)力的大小大于第二側(cè)壁隔層的張應(yīng)力。
3.根據(jù)權(quán)利要求1的制作半導(dǎo)體器件的方法，其中存在于絕緣膜中的應(yīng)力為壓應(yīng)力，且在離子注入IV族元素后第一側(cè)壁隔層壓應(yīng)力的大小大于第二側(cè)壁隔層的壓應(yīng)力。
4.根據(jù)權(quán)利要求1的制作半導(dǎo)體器件的方法，還包括以下步驟在制作第一和第二側(cè)壁隔層的步驟之后，在用掩模覆蓋第一區(qū)的狀態(tài)下，對(duì)第二區(qū)離子注入雜質(zhì)來制作與第二側(cè)壁隔層對(duì)準(zhǔn)的半導(dǎo)體區(qū)，其中離子注入IV族元素的步驟使用掩模進(jìn)行。
5.根據(jù)權(quán)利要求4的制作半導(dǎo)體器件的方法，其中離子注入IV族元素的步驟在離子注入雜質(zhì)的步驟之前進(jìn)行。
6.一種制作半導(dǎo)體器件的方法，所述半導(dǎo)體器件包含場(chǎng)效應(yīng)晶體管，該方法包括以下步驟在半導(dǎo)體襯底主表面上制作半導(dǎo)體膜；離子注入雜質(zhì)以降低半導(dǎo)體膜的電阻值；以及對(duì)半導(dǎo)體膜刻圖形來制作柵電極；并且向半導(dǎo)體膜離子注入與該半導(dǎo)體膜同族的元素。
7.根據(jù)權(quán)利要求6的制作半導(dǎo)體器件的方法，還包括以下步驟在離子注入雜質(zhì)的步驟之后，用熱處理激活雜質(zhì)，其中離子注入與半導(dǎo)體膜同族元素的步驟是在用熱處理激活雜質(zhì)的步驟之前進(jìn)行的。
8.根據(jù)權(quán)利要求6的制作半導(dǎo)體器件的方法，還包括以下步驟在離子注入雜質(zhì)的步驟之后，用熱處理激活雜質(zhì)，其中離子注入與半導(dǎo)體膜同族元素的步驟是在離子注入雜質(zhì)的步驟之前進(jìn)行的。
9.根據(jù)權(quán)利要求6的制作半導(dǎo)體器件的方法，其中的半導(dǎo)體膜為硅膜，元素為Ge離子。
10.根據(jù)權(quán)利要求6的制作半導(dǎo)體器件的方法，還包括以下步驟對(duì)與半導(dǎo)體襯底主表面的柵電極對(duì)準(zhǔn)的區(qū)域離子注入元素；以及對(duì)與柵電極對(duì)準(zhǔn)的區(qū)域離子注入雜質(zhì)，其中對(duì)半導(dǎo)體膜離子注入時(shí)元素的加速能量高于對(duì)與柵電極對(duì)準(zhǔn)的區(qū)域離子注入時(shí)元素的加速能量。
11.根據(jù)權(quán)利要求6的制作半導(dǎo)體器件的方法，還包括以下步驟對(duì)與半導(dǎo)體襯底主表面的柵電極對(duì)準(zhǔn)的區(qū)域離子注入元素；以及對(duì)與柵電極對(duì)準(zhǔn)的區(qū)域離子注入雜質(zhì)，其中對(duì)半導(dǎo)體膜離子注入時(shí)元素的劑量高于對(duì)與柵電極對(duì)準(zhǔn)的區(qū)域離子注入時(shí)元素的劑量。
12.一種制作半導(dǎo)體器件的方法，該半導(dǎo)體器件包含制作在半導(dǎo)體襯底主表面第一區(qū)中的n溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管，和制作在不同于半導(dǎo)體襯底主表面第一區(qū)的第二區(qū)中的p溝道導(dǎo)電型場(chǎng)效應(yīng)晶體管，此方法包括以下步驟在半導(dǎo)體襯底主表面的第一和第二區(qū)上制作半導(dǎo)體膜；離子注入雜質(zhì)來減小半導(dǎo)體膜的電阻值；對(duì)半導(dǎo)體膜刻圖形來分別對(duì)半導(dǎo)體襯底主表面的第一和第二區(qū)制作柵電極；以及用熱處理來激活雜質(zhì)；并且在制作半導(dǎo)體膜的步驟之后和用熱處理激活雜質(zhì)的步驟之前，對(duì)半導(dǎo)體膜離子注入與該半導(dǎo)體膜同族的元素。
13.一種制作包含場(chǎng)效應(yīng)晶體管的半導(dǎo)體器件的方法，包括以下步驟由半導(dǎo)體襯底主表面上的柵絕緣膜制作柵電極；從半導(dǎo)體襯底主表面向其內(nèi)部離子注入雜質(zhì)來制作與柵電極對(duì)準(zhǔn)的半導(dǎo)體區(qū)；在制作柵電極的步驟之后，從半導(dǎo)體襯底主表面向該半導(dǎo)體襯底內(nèi)部離子注入與半導(dǎo)體襯底同族的元素，其注入深度淺于在制作第一半導(dǎo)體區(qū)的步驟中注入雜質(zhì)的深度；以及在離子注入同族元素的步驟和制作半導(dǎo)體區(qū)的步驟之后，清洗半導(dǎo)體襯底，其中的清洗步驟采用硫酸濃縮水溶液、稀釋氫氟酸和鹽酸水溶液進(jìn)行。
14.根據(jù)權(quán)利要求13的制作半導(dǎo)體器件的方法，還包括以下步驟在離子注入同族元素的步驟和制作半導(dǎo)體區(qū)的步驟之后，用熱處理來激活在制作半導(dǎo)體區(qū)的步驟中離子注入的雜質(zhì)，其中的清洗是在用熱處理激活雜質(zhì)的步驟之后進(jìn)行的。
15.一種制作半導(dǎo)體器件的方法，包括以下步驟(a)在半導(dǎo)體襯底中制作溝槽；(b)在半導(dǎo)體襯底上淀積絕緣膜，使之掩埋在溝槽內(nèi)部；(c)打平半導(dǎo)體襯底，在溝槽中留下絕緣膜；(d)在上述步驟(c)之后清洗半導(dǎo)體襯底表面；(e)在半導(dǎo)體襯底上制作柵絕緣膜；(f)在柵絕緣膜上制作柵電極；(g)在半導(dǎo)體襯底中離子注入IV族元素；(h)在半導(dǎo)體襯底中離子注入雜質(zhì)；以及(i)在步驟(g)和(h)之后清洗半導(dǎo)體襯底表面，其中在步驟(i)中的清洗是在比步驟(d)的清洗降低氨濃度的情形下進(jìn)行的。
16.根據(jù)權(quán)利要求15的制作半導(dǎo)體器件的方法，其中在步驟(i)中的清洗是用硫酸水溶液、稀釋氫氟酸和鹽酸水溶液來進(jìn)行的。
17.根據(jù)權(quán)利要求15的制作半導(dǎo)體器件的方法，其中的IV族元素為鍺，雜質(zhì)為硼、二氟化硼或砷。
18.一種包含場(chǎng)效應(yīng)晶體管的半導(dǎo)體器件，該場(chǎng)效應(yīng)晶體管含有柵電極和源-漏區(qū)，其中的柵電極由半導(dǎo)體襯底上的絕緣膜制作，并包含鍺，和源-漏區(qū)被制作成與半導(dǎo)體襯底的柵電極對(duì)準(zhǔn)，并包含鍺。
19.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中柵電極的含鍺量大于源-漏區(qū)的含鍺量。
20.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中從柵電極表面起的深度方向上Ge的最大濃度峰值位置被制作在深于從源-漏區(qū)表面起的深度方向上Ge的最大濃度峰值位置。
全文摘要
一種包括改善電流驅(qū)動(dòng)特性(增大漏極電流)的場(chǎng)效應(yīng)晶體管半導(dǎo)體器件的制作方法，包括以下步驟在從作為半導(dǎo)體襯底的硅層主表面向其內(nèi)部離子注入雜質(zhì)來制作與柵電極對(duì)準(zhǔn)的半導(dǎo)體區(qū)的步驟之前，從作為半導(dǎo)體襯底的硅層主表面向其內(nèi)部離子注入IV族元素，其深度淺于在制作半導(dǎo)體區(qū)的步驟中雜質(zhì)的注入深度。
文檔編號(hào)H01L21/324GK101075582SQ20071011012
公開日2007年11月21日 申請(qǐng)日期2003年12月19日 優(yōu)先權(quán)日2002年12月19日
發(fā)明者滿田勝弘, 本多光晴, 飯塚朗 申請(qǐng)人:株式會(huì)社瑞薩科技