專利名稱：非易失性半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可電寫入、讀取和擦除的非易失性半導(dǎo)體存儲(chǔ)器件以及其制造方法。具體地，本發(fā)明涉及一種非易失性半導(dǎo)體存儲(chǔ)器件中的浮柵結(jié)構(gòu)。
背景技術(shù)：
對(duì)于數(shù)據(jù)能夠被電重寫并且即使斷電后數(shù)據(jù)仍可以保持存儲(chǔ)的非易失性存儲(chǔ)器，市場(chǎng)持續(xù)擴(kuò)大。非易失性存儲(chǔ)器的特點(diǎn)是其結(jié)構(gòu)類似于MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)的結(jié)構(gòu)，并且在溝道形成區(qū)上方提供能夠長(zhǎng)期積累電荷的區(qū)域。這個(gè)形成在絕緣層上方并且與周圍隔離并分開的電荷積累區(qū)還稱為浮柵。由于該浮柵被絕緣體包圍以同周圍電隔離，所以浮柵具有在電荷注入浮柵之后保持電荷的特性。在浮柵的上方，稱為控柵的柵電極進(jìn)一步提供有介于它們之間的絕緣層。控柵區(qū)別于浮柵的是當(dāng)讀取或?qū)懭霐?shù)據(jù)時(shí)，將預(yù)定的電壓施加在其上。
具有這種結(jié)構(gòu)的所謂浮柵型非易失存儲(chǔ)器具有如下機(jī)理，其中通過電控制電荷注入浮柵和電荷從浮柵逐出來存儲(chǔ)數(shù)據(jù)。具體地，通過在將要形成溝道形成區(qū)的半導(dǎo)體層和控柵之間施加高電壓，進(jìn)行電荷注入浮柵和電荷從浮柵逐出。據(jù)說，在這時(shí)，F(xiàn)owler-Nordheim型(FN型)隧穿電流(在NAND型的情況下)或熱電子(在NOR型的情況下)流入溝道形成區(qū)上方的絕緣層。由于這個(gè)原因，該絕緣層也稱為隧穿絕緣層。
為了確?？煽啃?，需要浮柵型非易失存儲(chǔ)器具有將浮柵中積累的電荷保持十年以上的特性。因此，要求隧穿絕緣層形成具有允許隧穿電流流動(dòng)的厚度，并具有以免泄漏電荷的高絕緣特性。
另外，在隧穿絕緣層上方形成的浮柵由硅形成，該硅是與形成溝道形成區(qū)的半導(dǎo)體材料相同的半導(dǎo)體材料。具體地，利用多晶硅形成浮柵的方法已經(jīng)廣泛使用，并且例如，已知沉積400nm厚度的多晶硅膜(見日本公開的專利申請(qǐng)No.2000-58685的第7頁和圖7)。

發(fā)明內(nèi)容
由多晶硅形成的非易失存儲(chǔ)器的浮柵具有與半導(dǎo)體襯底的溝道形成區(qū)相同的導(dǎo)帶底能級(jí)(bottom energy level)。當(dāng)浮柵的多晶硅厚度降低時(shí)，浮柵導(dǎo)帶的底能級(jí)變得比形成溝道形成區(qū)的半導(dǎo)體的導(dǎo)帶底能級(jí)高。如果形成這種情況，從半導(dǎo)體襯底向浮柵注入電子將變困難，使得需要增加寫電壓。為了盡可能地降低寫電壓，在由多晶硅形成浮柵的非易失性存儲(chǔ)器中，需要通過向浮柵加入n型雜質(zhì)例如磷或砷將費(fèi)米能級(jí)移動(dòng)到導(dǎo)帶一側(cè)。
對(duì)于提供在浮柵和半導(dǎo)體襯底之間的隧穿絕緣層，為了用低電壓向浮柵內(nèi)注入電荷，其厚度要求薄。另一方面，為了長(zhǎng)時(shí)間穩(wěn)定地保持電荷，其厚度又要求大，以防止電荷(載流子)泄漏或雜質(zhì)滲透。
畢竟，常規(guī)的非易失性存儲(chǔ)器要求高寫入電壓。另外，通過提供冗余存儲(chǔ)單元或控制器的器件進(jìn)行測(cè)量，例如錯(cuò)誤檢測(cè)和錯(cuò)誤修正，防備通過重復(fù)重寫造成的電荷保持特性的降低，以確保可靠性。
考慮到上述情形，本發(fā)明的目的是提供一種寫特性和電荷保持特性優(yōu)異的非易失性半導(dǎo)體存儲(chǔ)器件。
本發(fā)明的一個(gè)方面涉及一種非易失性半導(dǎo)體存儲(chǔ)器件，包括其中溝道形成區(qū)形成在形成有一間隔的一對(duì)雜質(zhì)區(qū)之間的半導(dǎo)體襯底，和在與溝道形成區(qū)大致重疊的位置提供在半導(dǎo)體襯底上方的第一絕緣層、浮柵電極、第二絕緣層和控柵電極。在本發(fā)明中，浮柵電極至少包括由半導(dǎo)體材料形成的第一層和由金屬材料、或合金材料或其金屬化合物材料形成的第二層。換句話說，根據(jù)本發(fā)明的非易失性存儲(chǔ)器件的浮柵電極包括半導(dǎo)體層、和提供在半導(dǎo)體層的第二絕緣層一側(cè)上用于防止半導(dǎo)體層侵蝕的具有阻擋性質(zhì)的金屬層、合金層或金屬化合物層。用于形成浮柵電極的半導(dǎo)體材料可以選自取決于形成溝道形成區(qū)的半導(dǎo)體材料的多種材料。
作為用于形成浮柵電極的半導(dǎo)體材料，可以選擇滿足以下條件中的一種或多種的材料。優(yōu)選用于形成浮柵電極的半導(dǎo)體材料的能帶隙比半導(dǎo)體襯底中的溝道形成區(qū)的能帶隙小。例如，優(yōu)選在用于形成浮柵電極的半導(dǎo)體材料的能帶隙和半導(dǎo)體襯底中的溝道形成區(qū)的能帶隙之間存在0.1eV以上的差，前者小于后者。
另外，優(yōu)選用于形成浮柵電極的半導(dǎo)體材料具有比用于形成半導(dǎo)體襯底的材料低的電阻率。該電阻率優(yōu)選40Ω·cm至100Ω·cm。
優(yōu)選用于形成浮柵電極的半導(dǎo)體材料一般是鍺或鍺化合物。
將浮柵電極應(yīng)用到根據(jù)本發(fā)明的非易失性存儲(chǔ)器件上用于電荷(載流子)積累。在不限制于鍺或鍺化合物的條件下，只要具有相似的功能，也就是，用作積累電荷(載流子)的層，就可以使用鍺或鍺化合物的氧化物或氮化物的層、或者含鍺或鍺化合物的氧化層或氮化層。
此外，優(yōu)選使用由金屬、或合金或其金屬化合物形成的層作為與由鍺或鍺化合物形成的浮柵電極的第一層接觸的第二層。該金屬優(yōu)選是難熔金屬，例如鎢(W)、鉭(Ta)、鈦(Ti)、鉬(Mo)、鉻(Cr)或鎳(Ni)?？墒褂美枚喾N難熔金屬的合金。該合金可以是利用難熔金屬和鈮(Nb)、鋯(Zr)、鈰(Ce)、釷(Th)或鉿(Hf)形成的?？蛇x地，可使用難熔金屬的氧化物或氮化物。可使用金屬氮化物，例如氮化鉭、氮化鎢、氮化鉬或氮化鈦。可使用金屬氧化物，例如氧化鉭、氧化鈦或氧化鉬。
當(dāng)在半導(dǎo)體襯底上方形成浮柵電極時(shí)，在浮柵電極和半導(dǎo)體襯底之間插入有用作隧穿絕緣層的第一絕緣層，利用至少包含鍺的半導(dǎo)體材料形成的該浮柵電極便于電荷(載流子)從半導(dǎo)體襯底中的溝道形成區(qū)注入浮柵電極中，并且改善了浮柵電極的電荷保持特性。當(dāng)進(jìn)一步由與用于形成浮柵電極的半導(dǎo)體材料接觸的金屬、或合金或其金屬化合物形成一層時(shí)，該層可以用作阻擋層，用于提高浮柵電極的耐水性和防止其侵蝕。于是，可以抑制浮柵電極的退化。


圖1是用來描述本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的主要結(jié)構(gòu)的橫截面圖。
圖2是非易失性存儲(chǔ)器的能帶圖。
圖3是在寫狀態(tài)的非易失性存儲(chǔ)器的能帶圖。
圖4是在電荷保持狀態(tài)的非易失性存儲(chǔ)器的能帶圖。
圖5是在擦除狀態(tài)的非易失性存儲(chǔ)器的能帶圖。
圖6A和6B是用來描述非易失性存儲(chǔ)器的寫和讀操作的圖。
圖7A和7B是用來描述非易失性存儲(chǔ)器的擦除操作的圖。
圖8是示出非易失性存儲(chǔ)單元陣列的等效電路的一個(gè)實(shí)例的圖。
圖9是示出NOR型非易失性存儲(chǔ)單元陣列的等效電路的一個(gè)實(shí)例的圖。
圖10是示出NAND型非易失性存儲(chǔ)單元陣列的等效電路的一個(gè)實(shí)例的圖。
圖11A和11B是用來描述NAND型非易失性存儲(chǔ)器的寫操作的圖。
圖12A和12B是用來描述NAND型非易失性存儲(chǔ)器的擦除和讀操作的圖。
圖13是示出在電荷積累的“0”情況下和在電荷消除的“1”情況下非易失性存儲(chǔ)器的閾值電壓變化的曲線圖。
圖14是示出非易失性存儲(chǔ)器件的電路方塊圖的一個(gè)實(shí)例的圖。
圖15是用來描述等離子體處理設(shè)備的結(jié)構(gòu)的圖。
圖16是常規(guī)非易失性存儲(chǔ)器的能帶圖。
圖17A到17C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖18A到18C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖19A到19C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖20A到20C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖21A到21C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖22A到22C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖23A和23B是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖24A到24C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖25A到25C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖26A到26C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖27A到27C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖28A到28C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖29A到29C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖30A到30C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖31A到31C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖32A到32C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖33A到33C是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖34A和34B是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖35是示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法的一個(gè)實(shí)例的圖。
圖36A和36B是每個(gè)都示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的上表面的一個(gè)實(shí)例的圖。
圖37A和37B是每個(gè)都示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的上表面的一個(gè)實(shí)例的圖。
圖38A和38B是每個(gè)都示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的上表面的一個(gè)實(shí)例的圖。
圖39A到39C是每個(gè)都示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的橫截面的一個(gè)實(shí)例的圖。
圖40A到40C是用來示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的使用模式的實(shí)例的圖。
圖41A到41E是每個(gè)都示出本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的使用模式的一個(gè)實(shí)例的圖。
具體實(shí)施例方式
雖然參考附圖將通過實(shí)施例模式和實(shí)施例的方式全面地描述本發(fā)明，但是本發(fā)明并不限于該描述，并且可以理解，不同的變化和修改對(duì)于本領(lǐng)域的技術(shù)人員將是很明顯的。因此，除非這些變化和修改偏離了本發(fā)明的范圍，否則它們將理解為包含在這里。注意，在下面描述的本發(fā)明的結(jié)構(gòu)中，不同的圖中相同的部分用相同的參考數(shù)字表示。
(實(shí)施例模式1)圖1是用來描述本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的主要結(jié)構(gòu)的橫截面圖。圖1具體地示出了非易失性存儲(chǔ)元件的基本部分。該非易失性存儲(chǔ)元件是利用半導(dǎo)體襯底10制造的。作為半導(dǎo)體襯底10，優(yōu)選使用單晶硅襯底(硅晶片)。可選地，可以使用SOI(絕緣體上硅)襯底。作為SOI襯底，可以使用所謂的SIMOX(通過注入氧分離)襯底，其是這樣制成的向鏡面拋光晶片中注入氧離子，然后通過高溫退火，使得在離上表面一定深度的位置形成氧化膜層，還防止在上表面產(chǎn)生的缺陷。
在半導(dǎo)體襯底10為n型的情況下，形成注入p型雜質(zhì)的p阱12。作為p型雜質(zhì)，例如使用硼，并以大約5×1015原子/cm3到1×1016原子/cm3的濃度加入。通過形成p阱12，可以在該區(qū)域中形成n溝道晶體管。此外，加入到p阱12的p型雜質(zhì)也具有控制晶體管的閾值電壓的作用。在大致對(duì)應(yīng)于以后要描述的柵極26的區(qū)域中形成了形成在半導(dǎo)體襯底10中的溝道形成區(qū)14，并且溝道形成區(qū)14位于形成在半導(dǎo)體襯底10中的一對(duì)雜質(zhì)區(qū)18之間。
在非易失性存儲(chǔ)元件中這對(duì)雜質(zhì)區(qū)18是一對(duì)用作源和漏的區(qū)域。通過加入為大約1×1019原子/cm3到1×1021原子/cm3的濃度的n型雜質(zhì)的磷或砷形成這對(duì)雜質(zhì)區(qū)18。
在柵極26的側(cè)壁上形成間隔物28，其具有防止在柵極26的末端部分泄漏電流(例如，在浮柵電極20和控柵電極24之間流動(dòng)的電流)的作用。此外，通過利用該間隔物28，可以在溝道長(zhǎng)度方向上在柵極26的每一端形成低濃度雜質(zhì)區(qū)18c。該低濃度雜質(zhì)區(qū)18c用作低濃度漏(輕摻雜漏LDD)。雖然低濃度雜質(zhì)區(qū)18c不必須提供，但是可以降低漏邊緣的電場(chǎng)，并可以抑制由重復(fù)寫和擦除導(dǎo)致的退化。
在半導(dǎo)體襯底10上方，形成第一絕緣層16、浮柵電極20、第二絕緣層22和控柵電極24。在本說明書中，包括從浮柵電極20到控柵電極24的疊層結(jié)構(gòu)可以稱為柵極26。
第一絕緣層16由氧化硅、或氧化硅和氮化硅的疊層結(jié)構(gòu)形成。第一絕緣層16可以通過利用熱氧化氧化半導(dǎo)體襯底10的表面形成；然而，第一絕緣層16優(yōu)選通過利用等離子體處理的固相氧化或固相氮化形成。這是因?yàn)橥ㄟ^利用等離子體處理氧化或氮化半導(dǎo)體襯底10的表面形成的絕緣層是致密的，耐壓高，并且可靠性高。由于第一絕緣層16用作隧穿絕緣層，用來向浮柵電極20中注入電荷(載流子)，所以這種耐用的絕緣層是優(yōu)選的。優(yōu)選該第一絕緣層16形成有包括1nm到20nm在內(nèi)的厚度，更優(yōu)選包括3nm到6nm在內(nèi)的厚度。例如，當(dāng)柵長(zhǎng)度為600nm時(shí)，可以形成厚度為包括3nm到6nm在內(nèi)的第一絕緣層16。
在利用等離子體處理的固相氧化處理或固相氮化處理中，優(yōu)選使用由微波(典型地，2.45GHz)激發(fā)的等離子體，其電子密度為包括1×1011cm-3到1×1013cm-3在內(nèi)，并且其電子溫度為包括0.5eV到1.5eV在內(nèi)。這是因?yàn)榭梢垣@得實(shí)用的反應(yīng)率，并且在固相氧化處理或固相氮化處理中可以在500℃或更低的溫度形成致密的絕緣層。
在氧氣氛中(例如，在包含氧氣(O2)或一氧化二氮(N2O)和稀有氣體(包含He、Ne、Ar、Kr或Xe中的至少一種)的氣氛中，或在包含氧氣或一氧化二氮和氫氣(H2)和稀有氣體的氣氛中)，通過該等離子體處理進(jìn)行半導(dǎo)體襯底10表面的氧化。在氮?dú)夥罩?例如，在包含氮?dú)?N2)和稀有氣體(包含He、Ne、Ar、Kr或Xe中的至少一種)的氣氛中，在包含氮?dú)?、氫氣和稀有氣體的氣氛中，或在包含NH3和稀有氣體的氣氛中)，通過該等離子體處理進(jìn)行半導(dǎo)體襯底10表面的氮化。作為稀有氣體，例如，可以使用Ar。此外，還可以使用混合Ar和Kr的氣體。
圖15示出了進(jìn)行等離子體處理的設(shè)備的結(jié)構(gòu)實(shí)例。該等離子體處理設(shè)備包括用來放置半導(dǎo)體襯底10的支撐底座80、用來引入氣體的氣體供應(yīng)部分76、與真空泵連接用來排出氣體的排氣口78、天線72、介質(zhì)板74和用來供應(yīng)產(chǎn)生等離子體的微波的微波供應(yīng)部分84。另外，通過提供具有溫度控制部分82的支撐底座80，可以控制半導(dǎo)體襯底10的溫度。
下面將描述等離子體處理。注意等離子體處理包括在半導(dǎo)體襯底、絕緣層和導(dǎo)電層上的氧化處理、氮化處理、氮氧化處理、氫化處理和表面改性處理。在每個(gè)處理中，從氣體供應(yīng)部分76提供的氣體可以根據(jù)其目的選擇。
可以如下進(jìn)行氧化處理或氮化處理。首先，抽空處理腔，并從氣體供應(yīng)部分76引入包含氧或氮的等離子體處理氣體。通過溫度控制部分82使半導(dǎo)體襯底10處于室溫或加熱到100℃到550℃的溫度。注意，半導(dǎo)體襯底10和介質(zhì)板74之間的距離大約為20mm到80mm(優(yōu)選，20mm到60mm)。接下來，從微波供應(yīng)部分84向天線72提供微波。然后，微波從天線72經(jīng)過介質(zhì)板74引入到處理腔內(nèi)部，以此產(chǎn)生等離子體86。通過引入微波激發(fā)等離子體，可以產(chǎn)生具有低電子溫度(3eV或更低，優(yōu)選1.5eV或更低)和高電子密度(1×1011cm-3或更大)的等離子體。用通過該高密度等離子體產(chǎn)生的氧基(其可以包括OH基)和/或氮基(其可以包括NH基)，可以氧化和/或氮化半導(dǎo)體襯底的表面。通過將稀有氣體例如氬混合進(jìn)入等離子體處理氣體，通過激發(fā)稀有氣體的粒子可以有效地產(chǎn)生氧基或氮基。通過有效地利用由等離子體激發(fā)的活性基，這種方法可以在500℃或以下的溫度進(jìn)行氧化層的氮化、固相氧化、固相氮化、或固相氮氧化。
在圖1中，作為通過等離子體處理形成的第一絕緣層16的一個(gè)優(yōu)選模式，在氧氣氛中通過等離子體處理在半導(dǎo)體襯底10的表面上方形成包括3nm到6nm厚度在內(nèi)的氧化硅層16a，并且在氮?dú)夥罩杏玫入x子體處理氧化硅層16a的表面，以形成氮化等離子體處理層16b。具體地，首先在氧氣氛中通過等離子體處理在半導(dǎo)體襯底10上方形成包括3nm到6nm的厚度在內(nèi)的氧化硅層16a。然后，在氮?dú)夥罩型ㄟ^等離子體處理，在氧化硅層的表面上或鄰近該表面連續(xù)提供高氮濃度的氮化等離子體處理層16b。注意，該措辭“鄰近該表面”指的是離氧化硅層的表面具有大約包括0.5nm到1.5nm在內(nèi)深度的區(qū)域。例如，在氮?dú)夥罩型ㄟ^等離子體處理，在離氧化硅層16a的表面大約具有1nm深度的氧化硅層16a的區(qū)域中，以20atomic％到50atomic％的比率包括氮。
在第一絕緣層16上方形成浮柵電極20。該浮柵電極20包括第一浮柵電極20a和第二浮柵電極20b。不必說，浮柵電極20并不限于這種兩層結(jié)構(gòu)，可以通過疊置多層形成。然而，優(yōu)選與第一絕緣層16接觸形成的第一浮柵電極20a由半導(dǎo)體材料形成，并且可以選擇滿足一個(gè)或多個(gè)下述條件的半導(dǎo)體材料。
優(yōu)選用來形成第一浮柵電極20a的半導(dǎo)體材料的能帶隙比半導(dǎo)體襯底10(在本實(shí)施例模式中，溝道形成區(qū)14)的能帶隙小。例如，優(yōu)選在形成第一浮柵電極20a的半導(dǎo)體材料的能帶隙和半導(dǎo)體襯底10中溝道形成區(qū)14的能帶隙之間存在0.1eV或更大的差異，并且前者比后者小。這是因?yàn)?，?dāng)浮柵電極20的導(dǎo)帶底能級(jí)比半導(dǎo)體襯底10中溝道形成區(qū)14的導(dǎo)帶底能級(jí)低時(shí)，提高了載流子(電子)注入特性，并且提高了電荷保持特性。
優(yōu)選形成第一浮柵電極20a的半導(dǎo)體材料比形成半導(dǎo)體襯底10(在本實(shí)施例模式中，溝道形成區(qū)14)的材料具有更低的電阻率。當(dāng)由低電阻率的半導(dǎo)體材料形成第一浮柵電極20a時(shí)，可以防止施加在控柵電極和半導(dǎo)體襯底10(在本實(shí)施例模式中，溝道形成區(qū)14)之間的電壓被浮柵電極分壓，并且可以使電場(chǎng)有效地作用在半導(dǎo)體襯底10(在本實(shí)施例模式中，溝道形成區(qū)14)上。例如，優(yōu)選鍺，因?yàn)槠渚哂邪?0Ω·cm到70Ω·cm在內(nèi)的比電阻。為了降低電阻率，可以將n型雜質(zhì)加入第一浮柵電極20a。當(dāng)利用比半導(dǎo)體襯底10(在本實(shí)施例模式中，溝道形成區(qū)14)的材料具有更小能帶隙和更低電阻率的材料如此形成第一浮柵電極20a時(shí)，可以提高寫特性。
對(duì)于形成第一浮柵電極20a的半導(dǎo)體材料，優(yōu)選由第一絕緣層16形成的相對(duì)于第一浮柵電極20a中的電子的勢(shì)壘能(barrier energy)，比由第一絕緣層16形成的相對(duì)于半導(dǎo)體襯底10中的溝道形成區(qū)14中的電子的勢(shì)壘能高。這是因?yàn)檩d流子(電子)可以很容易地特別地從半導(dǎo)體襯底10中的溝道形成區(qū)14注入到第一浮柵電極20a中，并且可以防止電荷(載流子)從第一浮柵電極20a放電。
作為滿足上述條件的半導(dǎo)體材料，一般可以選擇鍺或鍺化合物。作為鍺化合物的典型實(shí)例，可以給出硅鍺，并且在這種情況下優(yōu)選硅鍺包含相對(duì)于硅的10atomic％或更多的鍺。當(dāng)鍺的濃度低于10atomic％時(shí)，作為構(gòu)成元素其作用消弱了，并且能帶隙不能有效降低。
不必說，也可以使用另一種材料來形成第一浮柵電極20a，只要該材料能產(chǎn)生相同的作用。例如，可以使用包含鍺的三元半導(dǎo)體材料。該半導(dǎo)體材料可以被氫化。此外，只要能提供非易失性存儲(chǔ)元件的積累電荷(載流子)的層的功能，其還可以用鍺或鍺的化合物的氧化物或氮化物，或包含鍺或鍺化合物的氧化層或氮化層代替。
在第二絕緣層22側(cè)上與第一浮柵電極20a接觸提供的第二浮柵電極20b優(yōu)選由金屬、或合金或其金屬化合物形成。該金屬優(yōu)選是難熔金屬例如鎢(W)、鉭(Ta)、鈦(Ti)、鉬(Mo)、鉻(Cr)或鎳(Ni)。可以使用利用多種難熔金屬的合金。該合金可以是利用難熔金屬和鈮(Nb)、鋯(Zr)、鈰(Ce)、釷(Th)或鉿(Hf)形成的?？蛇x地，可以使用難熔金屬的氧化物或氮化物。可以使用金屬氮化物，例如氮化鉭、氮化鎢、氮化鉬或氮化鈦?？梢允褂媒饘傺趸铮缪趸g、氧化鈦或氧化鉬。
當(dāng)?shù)诙烹姌O20b由金屬等如此形成時(shí)，可以使第一浮柵電極20a穩(wěn)定。換句話說，當(dāng)在由鍺或鍺化合物形成的第一浮柵電極20a的上側(cè)上形成第二浮柵電極20b時(shí)，第二浮柵電極層可以用作阻擋層，耐受制造工藝中的水和化學(xué)試劑。因此，在光刻工藝、蝕刻工藝和清洗工藝中可以很容易地處理該襯底，并且可以提高生產(chǎn)率。也就是，可以促進(jìn)浮柵電極的處理。
利用低壓CVD法、等離子體CVD法等，由氧化硅、氮氧化硅(SiOxNy(x＞y))、氮化硅(SiNx)、氧氮化硅(SiNxOy(x＞y))、氧化鋁(AlxOy)等的單層或多層形成第二絕緣層22。第二絕緣層22的厚度為包括1nm到20nm在內(nèi)，優(yōu)選為包括5nm到10nm在內(nèi)。例如，可以使用沉積3nm厚度的氮化硅層22a和沉積5nm厚度的氧化硅層22b的疊層?？蛇x地，可以利用等離子體CVD方法，通過沉積氮氧化硅(SiOxNy(x＞y))形成第二絕緣層22，然后通過等離子體處理對(duì)其進(jìn)行氮化處理。可以利用等離子體CVD方法，通過沉積氧氮化硅(SiNxOy(x＞y))形成第二絕緣層22，然后通過等離子體處理對(duì)其進(jìn)行氧化處理。當(dāng)通過等離子體CVD法等形成的絕緣層由此經(jīng)受用于氮化或氧化的等離子體處理時(shí)，可以提高耐壓。如果這種絕緣層用作第二絕緣層22，能夠防止在浮柵電極20中積累的電荷泄漏到控柵電極24一側(cè)。
控柵電極24優(yōu)選由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鈮(Nb)等的金屬，或包含以該金屬作為主要成分的合金材料或化合物材料形成。可選地，可以使用加入了例如磷的雜質(zhì)元素的多晶硅。而且可選地，可以形成包括一層或多層的金屬氮化物層24a和上述金屬的金屬層24b的疊層結(jié)構(gòu)，作為控柵電極24。作為金屬氮化物，可以使用氮化鎢、氮化鉬或氮化鈦。通過提供金屬氮化層24a，可以提高金屬層24b的附著力，并且可以防止層剝離。此外，由于例如氮化鉭的金屬氮化物具有高功函數(shù)，所以由于與第二絕緣層22的協(xié)同作用(synergistic effect)，第一絕緣層16可以形成的較厚。
參考能帶圖，將描述圖1示出的非易失性存儲(chǔ)元件的操作機(jī)理。在下面描述的能帶圖中，與圖1中相同的元件用相同的參考符號(hào)表示。
圖2示出了半導(dǎo)體襯底10中的溝道形成區(qū)14、第一絕緣層16、浮柵電極20、第二絕緣層22和控柵電極24疊置的情形。圖2示出了沒有電壓施加到控柵電極24以及半導(dǎo)體襯底10中的溝道形成區(qū)14的費(fèi)米能級(jí)Ef和控柵電極24的費(fèi)米能級(jí)Efm彼此相等的情形。
半導(dǎo)體襯底10和第一浮柵電極20a由不同的材料形成其間夾有第一絕緣層16。它們可以結(jié)合，以便半導(dǎo)體襯底10中溝道形成區(qū)14的能帶隙Eg1(導(dǎo)帶的底端Ec和價(jià)帶的頂端Ev之間的能量差)與第一浮柵電極20a的能帶隙Eg2不同，并且后者能帶隙小。例如，用于半導(dǎo)體襯底10中的溝道形成區(qū)14的硅(1.12eV)、和用于第一浮柵電極20a的鍺(0.72eV)或硅鍺(0.73eV到1.0eV)可以結(jié)合。鍺或硅鍺可以被氫化。在這種情況下，只要鍺或硅鍺的氫含量為1atomic％到30atomic％，就是可接受的。
當(dāng)金屬層用作第二浮柵電極20b時(shí)，該金屬層可以利用功函數(shù)比第一浮柵電極20a的功函數(shù)低的金屬材料形成。這是因?yàn)闆]有形成阻擋層來阻擋注入到第二浮柵電極20b的載流子(電子)。這促進(jìn)了載流子(電子)從半導(dǎo)體襯底10的溝道形成區(qū)14注入到第二浮柵電極20b。例如，可用于第一浮柵電極20a的鍺的功函數(shù)是5.0eV，使得可以使用鎢(功函數(shù)4.55eV)、鉭(4.25eV)、鈦(4.33eV)、鉬(4.6eV)或鉻(4.5eV)。
注意，第一絕緣層16包括氧化硅層16a(大約8eV)和通過用等離子體處理氮化該氧化硅而獲得的氮等離子體處理層16b(大約5eV)。此外，第二絕緣層22包括在浮柵電極20上方順序疊置的氮化硅層22a和氧化硅層22b。
半導(dǎo)體襯底10的溝道形成區(qū)14和第一浮柵電極20a由不同的材料形成，第一絕緣層16介于它們之間。在這種情況下，將它們結(jié)合，以便半導(dǎo)體襯底10的溝道形成區(qū)14的能帶隙與第一浮柵電極20a的能帶隙不同，并且后者的能帶隙更小。例如，硅(1.12eV)可以用于半導(dǎo)體襯底10的溝道形成區(qū)14，并且鍺(0.72eV)或硅鍺(0.73eV到1.1eV)可以用于第一浮柵電極20a。換句話說，半導(dǎo)體襯底10中溝道形成區(qū)14的硅的能帶隙Eg1和第一浮柵電極20a的鍺的能帶隙Eg2滿足Eg1＞Eg2。對(duì)于由第一絕緣層16形成的半導(dǎo)體襯底10的溝道形成區(qū)14和第一浮柵電極20a的電子的能量勢(shì)壘，即，第一壘Be1和第二壘Be2，分別具有不同的值，并且能滿足Be2＞Be1。在這種情形下，在半導(dǎo)體襯底10的溝道形成區(qū)14的導(dǎo)帶底的能級(jí)和浮柵電極20的導(dǎo)帶底的能級(jí)之間產(chǎn)生了能量差ΔE。如后來將要描述的，當(dāng)電子從半導(dǎo)體襯底10的溝道形成區(qū)14向浮柵電極20注入時(shí)，由于ΔE在電子加速方向起作用，所以該能量差ΔE有助于減小寫電壓。
為了比較，在圖16中示出了在半導(dǎo)體襯底中的溝道形成區(qū)和浮柵電極都由相同的半導(dǎo)體材料形成的情況下的能帶圖。該能帶圖示出了順次疊置半導(dǎo)體襯底01的溝道形成區(qū)、第一絕緣層02、浮柵電極03、第二絕緣層04和控柵電極05的狀態(tài)。
通常，為了形成亞微米級(jí)的精細(xì)圖案，優(yōu)選浮柵電極03的厚度制作得與溝道長(zhǎng)度一樣薄，或更優(yōu)選制作得比溝道長(zhǎng)度薄。這是因?yàn)?，如果該厚度大，就不能相?duì)柵極長(zhǎng)度形成精細(xì)的圖案。然而，在浮柵電極03由與半導(dǎo)體襯底的溝道形成區(qū)相同的硅半導(dǎo)體形成的情況下，隨著浮柵電極03變得更薄，浮柵電極03的能帶隙變得更大。也就是說，浮柵電極03的導(dǎo)帶的底能級(jí)比半導(dǎo)體襯底的溝道形成區(qū)的導(dǎo)帶的底能級(jí)高。
圖16示出了這樣的狀態(tài)。用Eg11表示半導(dǎo)體襯底01中溝道形成區(qū)的能帶隙，用Eg12表示浮柵電極03的能帶隙。據(jù)說硅的能帶隙從體狀態(tài)的1.12eV增加到薄膜狀態(tài)的大約1.4eV。從而，在半導(dǎo)體襯底01的溝道形成區(qū)和浮柵電極03之間產(chǎn)生了減速電子注入的能量差ΔE。在這種情形下，需要高電壓來將電子從半導(dǎo)體襯底01的溝道形成區(qū)注入到浮柵電極03中。就是說，為了降低寫電壓，需要用磷或砷作為n型雜質(zhì)以高濃度摻雜浮柵電極03。這是常規(guī)非易失存儲(chǔ)器的缺點(diǎn)。
然而，如圖2所示，在鍺用于浮柵電極20的情況下，其能帶隙為0.72eV那么小，小于硅的能帶隙。即使由于厚度減小造成能帶隙增加，鍺的能帶隙至多大約為1eV。因此，浮柵電極20的能帶隙保持比半導(dǎo)體襯底10的溝道形成區(qū)的能帶隙小。從而，由各個(gè)導(dǎo)帶底之間的能量差產(chǎn)生的自偏置作用于從溝道形成區(qū)注入的電子，使得電子加速注入到浮柵電極20中。通過向鍺加入為n型雜質(zhì)的磷或砷，可以進(jìn)一步提升該作用。
結(jié)果，當(dāng)鍺或鍺化合物用于形成浮柵電極20時(shí)，該厚度可以制作的小，并且可以制造更精細(xì)的結(jié)構(gòu)。尤其是，在非易失性存儲(chǔ)元件的溝道長(zhǎng)度為100nm或更小、優(yōu)選為包括20nm至50nm在內(nèi)的情況下，可以加入n型雜質(zhì)的鍺或鍺化合物的浮柵電極的厚度可以小，其對(duì)于超高集成是令人滿意的。
另外，以高濃度向浮柵電極加入n型雜質(zhì)，傾向于降低耐壓；因此，不優(yōu)選這樣的高濃度。因此，優(yōu)選使用具有導(dǎo)電性的鍺或鍺化合物，對(duì)于其，有意不加入n型或p型雜質(zhì)，或以1×1018cm-3到2×1020cm-3的濃度加入n型雜質(zhì)。鑒于此，優(yōu)選包含在由鍺或鍺化合物形成的浮柵電極中的作為傾向于絕緣包括鍺的層的雜質(zhì)的碳(C)、氮(N)或氧(O)的濃度，為5×1019cm-3或更低，更優(yōu)選為2×1019cm-3或更低。
存在下述將電子注入到浮柵電極20中的方法；一種利用熱電子的方法和一種利用FN隧穿電流的方法。在利用熱電子的情況下，正電壓施加到控柵電極24上，并且高電壓施加到漏極以產(chǎn)生熱電子。由此，熱電子可以被注入到浮柵電極20中。在利用FN隧穿電流的情況下，正電壓施加到控柵電極24，以便通過利用FN隧穿電流將電子從半導(dǎo)體襯底10的溝道形成區(qū)14注入到浮柵電極20中。
在圖6A中示出了在通過利用FN隧穿電子進(jìn)行浮柵電極20中的電子注入時(shí)的施加電壓。半導(dǎo)體襯底10的p阱12是接地的，正高電壓(10V到20V)施加到控柵電極24，并且源區(qū)18a和漏區(qū)18b的電位設(shè)定為0V。圖3示出了此時(shí)的能帶圖。通過高電場(chǎng)，半導(dǎo)體襯底10中的溝道形成區(qū)14中的電子注入到第一絕緣層16中，并且FN隧穿電流流動(dòng)。如圖2中描述的，半導(dǎo)體襯底10中的溝道形成區(qū)14的能帶隙Eg1和浮柵電極20的能帶隙Eg2之間的關(guān)系是Eg1＞Eg2。這個(gè)差起自偏置的作用，使得加速電子從溝道形成區(qū)向浮柵電極注入。因而，可以提高電子注入特性。
在電能方面，浮柵電極20的導(dǎo)帶的底能級(jí)比半導(dǎo)體襯底10中的溝道形成區(qū)14的導(dǎo)帶的底能級(jí)低ΔE。因此，當(dāng)向浮柵電極20注入電子時(shí)，通過該能量差導(dǎo)致的內(nèi)電場(chǎng)起作用。這是通過上述的半導(dǎo)體襯底10中溝道形成區(qū)14和浮柵電極20的結(jié)合實(shí)現(xiàn)的。也就是，使從半導(dǎo)體襯底10中的溝道形成區(qū)14向浮柵電極20的電子注入變得容易，并且可以改善非易失性存儲(chǔ)元件中的寫特性。在通過利用熱電子將電子注入到浮柵電極20的情況中，同樣獲得該效果。
在電子保持在浮柵電極20中的周期期間，非易失性存儲(chǔ)元件的閾值電壓向正方向移動(dòng)。這種情形可以認(rèn)為寫數(shù)據(jù)“0”的情形。圖4是在電荷保持狀態(tài)下的能帶圖。夾在第一絕緣層16和第二絕緣層22之間的浮柵電極20中的電子被有力地俘獲。雖然通過在第一浮柵電極20a中積累的載流子(電子)增加了該電位，但是電子沒有從第一浮柵電極20a釋放，除非比勢(shì)壘能高的能量施加到電子。換句話說，可以防止注入的載流子保留在浮柵電極，并導(dǎo)致擦除失敗。由于第二浮柵電極20b也具有積累載流子作為浮柵電極的能力，所以其能夠用作補(bǔ)充第一浮柵電極20a的浮柵電極。換句話說，在將元件放在150℃的恒溫下的穩(wěn)定性測(cè)試中，也可以保持在浮柵電極中積累的載流子。
無論如何，在這種情況下電子沒有從浮柵電極20釋放，除非比勢(shì)壘能量高的能量施加到電子上。此外，由于在電能方面浮柵電極20的導(dǎo)帶的底能級(jí)比半導(dǎo)體襯底10中溝道形成區(qū)14的導(dǎo)帶的底能級(jí)低ΔE，所以形成了關(guān)于電子的能量勢(shì)壘。由于該勢(shì)壘，可以防止電子通過隧穿電流釋放到半導(dǎo)體襯底10中。
如下檢測(cè)寫入數(shù)據(jù)“0”的狀態(tài)通過中間電位Vread施加到控制柵極24時(shí)晶體管不導(dǎo)通的電路檢測(cè)。該中間電位是在數(shù)據(jù)“1”的閾值電壓Vth1和數(shù)據(jù)“0”的閾值電壓Vth2之間的電位(在這種情況下，Vth1＜Vread＜Vth2)?？蛇x地，通過施加源區(qū)18a和漏區(qū)18b之間的偏置，使得0V或中間電位Vread施加到控柵電極24，根據(jù)非易失型存儲(chǔ)元件是否變?yōu)閷?dǎo)電的，可以檢測(cè)寫數(shù)據(jù)“0”的狀態(tài)，如圖6B所示。
圖7A示出了電荷(載流子)從浮柵電極20釋放使得數(shù)據(jù)從非易失性存儲(chǔ)元件擦除的狀態(tài)。在這種情況下，控柵電極24接地，并且負(fù)偏壓施加到半導(dǎo)體襯底10的p阱12，使得FN隧穿電流在半導(dǎo)體襯底10中的溝道形成區(qū)14和浮柵電極20之間流動(dòng)?？蛇x地，如圖7B所示，負(fù)偏壓可以施加到控柵電極24以及正高電壓可以施加到源區(qū)18a，使得產(chǎn)生FN隧穿電流以將電子提取到源區(qū)18a一側(cè)。
圖5是該擦除狀態(tài)的能帶圖。由于第一絕緣層16可以形成的薄，所以浮柵電極20中的電子可以通過擦除操作中的FN隧穿電流向著半導(dǎo)體襯底一側(cè)釋放。此外，通過從半導(dǎo)體襯底10中的溝道形成區(qū)14向浮柵電極20注入空穴，可以進(jìn)行基本的擦除操作。由于從半導(dǎo)體襯底10中的溝道形成區(qū)14注入空穴更容易，所以可以通過向浮柵電極20中注入空穴來進(jìn)行基本的擦除操作。
通過利用鍺或鍺化合物形成浮柵電極20，可以將第一絕緣層16制作得薄。從而，通過隧穿電流很容易將電子經(jīng)過第一絕緣層16注入到浮柵電極20中，并且可以在低電壓進(jìn)行操作。此外，電荷(載流子)可以保持在低能級(jí)，以便可以提供電荷(載流子)保持在穩(wěn)態(tài)的顯著效應(yīng)。
如圖2和3所示，構(gòu)造本發(fā)明的非易失存儲(chǔ)元件，使得半導(dǎo)體襯底10中的溝道形成區(qū)14和浮柵電極20滿足Eg1＞Eg2，以產(chǎn)生它們之間的自偏置。這種關(guān)系是非常重要的，并且起作用以使得容易從半導(dǎo)體襯底中的溝道形成區(qū)向浮柵電極注入載流子。也就是，可以降低寫電壓。同時(shí)，很難從浮柵電極釋放載流子。以這種方式，該關(guān)系起作用以使得改善非易失性存儲(chǔ)元件的存儲(chǔ)保持特性。此外，通過向鍺層加入n型雜質(zhì)作為浮柵電極，可以進(jìn)一步降低其導(dǎo)帶的底能級(jí)，由此自偏置起作用使得更容易將載流子注入到浮柵電極中。也就是，可以降低寫電壓，并且可以改善非易失性存儲(chǔ)元件的存儲(chǔ)保持特性。
如上所述，在本發(fā)明的非易失性存儲(chǔ)元件中，電荷(載流子)可以很容易從半導(dǎo)體襯底注入到浮柵電極中，并且可以防止電荷(載流子)從浮柵電極釋放。也就是，當(dāng)這種非易失性存儲(chǔ)元件用作存儲(chǔ)器時(shí)，可以以低電壓進(jìn)行高效寫，并且可以改善電荷保持特性。
通過利用這種非易失性存儲(chǔ)元件，可以獲得具有不同形式的非易失性半導(dǎo)體存儲(chǔ)器件。圖8示出了非易失性存儲(chǔ)單元陣列的等效電路的一個(gè)實(shí)例。存儲(chǔ)1位數(shù)據(jù)的存儲(chǔ)單元MS01包括選擇晶體管S01和非易失性存儲(chǔ)元件M01。該選擇晶體管S01串聯(lián)布置在位線BL0和非易失性存儲(chǔ)元件M01之間，并且其柵極連接到字線WL1。非易失性存儲(chǔ)元件M01的柵極連接到字線WL11。當(dāng)數(shù)據(jù)寫入到非易失性存儲(chǔ)元件M01中時(shí)，字線WL1和位線BL0的電位可以設(shè)定在H電平，同時(shí)位線BL1的電位設(shè)定在L電平，并且高電壓施加到字線WL11上，使得如上所述電荷(載流子)在浮柵電極中積累。當(dāng)擦除數(shù)據(jù)時(shí)，字線WL1和位線BL0的電位可以設(shè)定在H電平，同時(shí)負(fù)極性的高電壓可以施加到字線WL11。
圖9示出了非易失性存儲(chǔ)元件直接連接到位線的NOR型的等效電路。在該存儲(chǔ)單元陣列中，彼此交叉布置字線WL和位線BL，并且在每個(gè)交叉點(diǎn)布置非易失性存儲(chǔ)元件。在NOR型的情況下，非易失性存儲(chǔ)元件的漏極連接到位線BL。非易失性存儲(chǔ)元件的源極共同連接到源線SL。
例如，如下是NOR型的操作。當(dāng)數(shù)據(jù)寫入時(shí)，源線SL的電位設(shè)定為0V，高電壓施加到為數(shù)據(jù)寫所選擇的字線WL，并且對(duì)應(yīng)于數(shù)據(jù)“0”和數(shù)據(jù)“1”的相應(yīng)的電位提供給位線BL。例如，分別對(duì)應(yīng)于數(shù)據(jù)“0”和數(shù)據(jù)“1”的H電平電位和L電平電位提供給位線BL。在提供有用來寫數(shù)據(jù)“0”的H電平電位的每個(gè)非易失性存儲(chǔ)元件中，熱電子在漏極附近產(chǎn)生，并且注入到浮柵電極中。在數(shù)據(jù)“1”的情況下沒有出現(xiàn)這種電子注入。
在提供數(shù)據(jù)“0”的存儲(chǔ)單元中，通過源極和漏極之間的強(qiáng)橫向電場(chǎng)在漏極附近產(chǎn)生熱電子，并且熱電子被注入到浮柵電極中。通過將電子注入到浮柵電極增加閾值電壓的狀態(tài)是“0”。在數(shù)據(jù)“1”的情況下，不產(chǎn)生熱電子，并且該電子不注入到浮柵電極中，以此保持在閾值電壓為低的狀態(tài)，也就是擦除狀態(tài)。
當(dāng)數(shù)據(jù)被擦除時(shí)，大約10V的正電壓施加到源線SL，并且位線BL處于浮置狀態(tài)。然后，負(fù)極性的高電壓施加到字線WL(負(fù)極性的高電壓施加到每個(gè)控制柵極)，由此電子從每個(gè)浮柵電極提取。通過這種方式，可以獲得數(shù)據(jù)“1”的擦除狀態(tài)。
當(dāng)讀數(shù)據(jù)時(shí)，利用連接到位線BL的傳感放大器，通過將0V的電位設(shè)定到源線SL和將大約0.8V的電位設(shè)定到位線BL，并且將設(shè)定在數(shù)據(jù)“0”和數(shù)據(jù)“1”的閾值之間的中間值的讀電壓提供給選定的字線WL，判斷非易失性存儲(chǔ)元件的電流是否下拉。
圖10示出了NAND型存儲(chǔ)單元陣列的等效電路。多個(gè)非易失性存儲(chǔ)元件串聯(lián)連接的NAND單元NS1連接到每個(gè)位線BL。方塊BLK包括多個(gè)NAND單元。圖10示出的方塊BLK1中字線的數(shù)目是32(字線WL0到WL31)。在方塊BLK1中布置在同一行的非易失性存儲(chǔ)元件共同連接到對(duì)應(yīng)該行的字線。
NAND單元NS1轉(zhuǎn)變到處于擦除狀態(tài)，也就是NAND單元NS1中每個(gè)非易失性存儲(chǔ)元件的閾值轉(zhuǎn)變到處于負(fù)電壓狀態(tài)，之后進(jìn)行寫操作。從源線SL一側(cè)上的非易失性存儲(chǔ)元件M0順序進(jìn)行寫。下面利用寫入到非易失性存儲(chǔ)元件M0中作為例子，將概略地描述寫操作。
NAND單元轉(zhuǎn)變到處于擦除狀態(tài)，也就是NAND單元中的每個(gè)存儲(chǔ)單元的閾值轉(zhuǎn)變到處于負(fù)電壓狀態(tài)，之后進(jìn)行寫操作。在寫“0”的情況下，如圖11A所示，例如Vcc(電源電壓)施加到選擇柵極線SG2以導(dǎo)通選擇晶體管S2，并且位線BL的電位設(shè)定為0V(地電壓)。選擇柵極線SG1的電位設(shè)定為0V以截止選擇晶體管S1。接下來，高電壓Vpgm(大約20V)施加到非易失性存儲(chǔ)元件M0的字線WL0，并且中間電壓Vpass(大約10V)施加到其它字線。由于位線BL0的電壓為0V，所以選定的非易失性存儲(chǔ)元件M0的溝道形成區(qū)的電位是0V。由于字線WL0和溝道形成區(qū)之間的電位差大，所以通過如上所述的隧穿電流，電子被注入到非易失性存儲(chǔ)元件M0的浮柵電極中。通過這種方式，獲得非易失性存儲(chǔ)元件M0的閾值電壓為正的狀態(tài)(寫入“0”的狀態(tài))。
在寫“1”的情況下，如圖11B所示，位線BL的電位設(shè)定為例如Vcc(電源電壓)。由于選擇柵極線SG2的電壓為Vcc，所以在Vcc-Vth(Vth是選擇晶體管S2的閾值電壓)的情況下選擇晶體管S2截止。從而，非易失性存儲(chǔ)元件M0的溝道形成區(qū)處于浮置狀態(tài)。接下來，高電壓Vpgm(大約20V)施加到字線WL0，同時(shí)中間電壓Vpass(大約10V)施加到其它字線，以便通過在每個(gè)字線和每個(gè)溝道形成區(qū)之間的容性耦合，溝道形成區(qū)的電壓從(Vcc-Vth)增加到例如大約8V。由于溝道形成區(qū)的電壓增加到如此高電壓，所以字線WL0和溝道形成區(qū)之間的電位差小，不像寫“0”的情況。因此，在非易失性存儲(chǔ)元件M0的浮柵電極中沒有出現(xiàn)由FN隧穿電流的電子注入。以這種方式，保持非易失性存儲(chǔ)元件M0的閾值電壓為負(fù)的狀態(tài)(寫“1”的狀態(tài))。
在進(jìn)行擦除操作的情況下，如圖12A所示，所有包括在選定塊內(nèi)的字線設(shè)定為0V，并且負(fù)極性的高電壓(Vers)施加到p阱。使位線BL和源線SL處于浮置狀態(tài)。這樣做的結(jié)果，在方塊中的所有存儲(chǔ)單元中，浮柵電極中的電子通過隧穿電流被釋放到半導(dǎo)體襯底中。從而，存儲(chǔ)單元的每個(gè)閾值電壓在負(fù)方向移動(dòng)。
在圖12B示出的讀操作中，選擇用來讀取的非易失性存儲(chǔ)元件M0的字線WL0設(shè)定為電壓Vr(例如，0V)，并且未被選定的存儲(chǔ)單元的字線WL1到WL31和選擇柵極線SG1和SG2設(shè)定為讀中間電壓Vread，其比電源電壓高一點(diǎn)。也就是，如圖13所示，除選定的存儲(chǔ)元件之外的存儲(chǔ)元件用作轉(zhuǎn)移晶體管。用這種方式，檢測(cè)電流是否流過選擇用來讀的非易失性存儲(chǔ)元件M0。也就是，在存儲(chǔ)在非易失性存儲(chǔ)元件M0中的數(shù)據(jù)為“0”的情況下，由于非易失性存儲(chǔ)元件M0關(guān)斷，所以位線BL不放電；而在存儲(chǔ)在非易失性存儲(chǔ)元件M0中的數(shù)據(jù)為“1”的情況下，由于非易失性存儲(chǔ)元件M0導(dǎo)通，所以位線BL放電。
圖14是非易失性半導(dǎo)體存儲(chǔ)器件的電路方塊圖的一個(gè)實(shí)例。在非易失性半導(dǎo)體存儲(chǔ)器件中，存儲(chǔ)單元陣列52和外圍電路54形成在相同的襯底上。存儲(chǔ)單元陣列52具有圖8、9或10中示出的結(jié)構(gòu)。如下是外圍電路54的結(jié)構(gòu)。
用來選擇字線的行解碼器62和用來選擇位線的列解碼器64提供在存儲(chǔ)單元陣列52的周圍。地址通過地址緩沖器56送到控制電路58，并且內(nèi)行地址信號(hào)和內(nèi)列地址信號(hào)分別傳送到行解碼器62和列解碼器64。
當(dāng)寫入或擦除數(shù)據(jù)時(shí)，使用通過升壓電源電位獲得的電位。因此，提供由控制電路58根據(jù)操作模式控制的升壓電路60。升壓電路60的輸出通過行解碼器62或列解碼器64提供給字線WL和位線BL。從列解碼器64輸出的數(shù)據(jù)輸入到傳感放大器66。從傳感放大器66讀出的數(shù)據(jù)存儲(chǔ)在數(shù)據(jù)緩沖器68中，通過控制電路58的控制以隨機(jī)方式存取，并通過數(shù)據(jù)輸入/輸出緩沖器70輸出。寫數(shù)據(jù)通過數(shù)據(jù)輸入/輸出緩沖器70一次存儲(chǔ)在數(shù)據(jù)緩沖器68中，并且通過控制電路58的控制傳送到列解碼器64。
在下文中，將以實(shí)施例的方式詳細(xì)地描述上述非易失性半導(dǎo)體存儲(chǔ)器件。在下面描述的本發(fā)明的結(jié)構(gòu)中，在不同的圖中相同的元件用相同的參考數(shù)字表示，并且省略了它們的重復(fù)描述。
(實(shí)施例1)
參考各圖，本實(shí)施例將描述非易失性半導(dǎo)體存儲(chǔ)器件的一個(gè)實(shí)例。在下面的描述中，在該非易失性半導(dǎo)體存儲(chǔ)器件中，同時(shí)形成構(gòu)成一部分存儲(chǔ)部分的非易失性存儲(chǔ)元件和例如構(gòu)成一部分邏輯部分的晶體管的元件，例如晶體管的元件提供在與存儲(chǔ)部分相同的襯底上，并且進(jìn)行存儲(chǔ)部分等的控制。
首先，在圖8中示出了非易失性半導(dǎo)體存儲(chǔ)器件中存儲(chǔ)部分的示意圖。
在該實(shí)施例中描述的存儲(chǔ)部分提供有多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括選擇晶體管和非易失性存儲(chǔ)元件。在圖8中，一個(gè)存儲(chǔ)單元包括選擇晶體管S01和非易失性存儲(chǔ)元件M01。同樣地，每個(gè)存儲(chǔ)單元包括選擇晶體管S02和非易失性存儲(chǔ)元件M02、選擇晶體管S03和非易失性存儲(chǔ)元件M03、選擇晶體管S11和非易失性存儲(chǔ)元件M11、選擇晶體管S12和非易失性存儲(chǔ)元件M12、或選擇晶體管S13和非易失性存儲(chǔ)元件M13。
選擇晶體管S01的柵電極連接到字線WL1，其源極和漏極中的一個(gè)連接到位線BL0，并且源極和漏極中的另一個(gè)連接到非易失性存儲(chǔ)元件M01的源極或漏極。非易失性存儲(chǔ)元件M01的柵極連接到字線WL11，源極和漏極的一個(gè)連接到選擇晶體管S01的源極或漏極，并且其源極和漏極的另一個(gè)連接到源線SL0。
注意，由于在存儲(chǔ)部分中提供的選擇晶體管的驅(qū)動(dòng)電壓比在邏輯部分中提供的晶體管的驅(qū)動(dòng)電壓高，所以在存儲(chǔ)部分中提供的晶體管和在邏輯部分中提供晶體管的柵極絕緣膜等優(yōu)選由不同的厚度形成。例如，當(dāng)驅(qū)動(dòng)電壓低并且閾值電壓的變化需要為小時(shí)，優(yōu)選提供包括具有小厚度的柵絕緣膜的晶體管；而當(dāng)驅(qū)動(dòng)電壓高并且對(duì)于柵絕緣膜需要高承受能力時(shí)，優(yōu)選提供包括具有大厚度的柵絕緣膜的晶體管。
因此，在本實(shí)施例中，將參考各圖描述如下情形對(duì)于邏輯部分中的晶體管形成小厚度的絕緣層，在邏輯部分中驅(qū)動(dòng)電壓低并且閾值電壓的變化需要??；而對(duì)于存儲(chǔ)部分中的晶體管形成大厚度的絕緣層，在存儲(chǔ)部分中驅(qū)動(dòng)電壓高并且對(duì)于柵絕緣層需要高承受能力。注意在圖17A到20C的每個(gè)中，A和B之間和C和D之間的部分示出了提供在邏輯部分中的晶體管，E和F之間的部分示出了提供在存儲(chǔ)部分中的非易失性存儲(chǔ)元件，以及G和H之間的部分示出了提供在存儲(chǔ)部分中的晶體管。另外，雖然在本實(shí)施例中將描述在A和B之間的部分中提供的晶體管為p溝道型、在C和D之間和G和H之間的部分中提供的晶體管為n溝道型、以及在E和F之間的部分中提供的非易失性存儲(chǔ)元件的載流子運(yùn)動(dòng)是通過電子進(jìn)行的情形，但是本發(fā)明的非易失性半導(dǎo)體器件并不限于此。
首先，在襯底100中形成分離的元件區(qū)104、106、108和110，并且在區(qū)域104、106、108和110的相應(yīng)表面上形成第一絕緣層112、114、116和118。然后，疊置用來形成后來完成的非易失性存儲(chǔ)元件中的浮柵電極的第一導(dǎo)電層120和第二導(dǎo)電層123，使得覆蓋第一絕緣層112、114、116和118(見圖17A)。提供在襯底100中的區(qū)域104、106、108和110通過絕緣層102(也稱為場(chǎng)氧化膜)彼此分開。在本實(shí)施例中描述的實(shí)例中，具有n型導(dǎo)電性的單晶硅襯底襯底用作襯底100，并且在襯底100中的區(qū)域106、108和110中提供p阱107。
另外，任何半導(dǎo)體襯底都可以用作襯底100。例如，可以使用由結(jié)合方法或SIMOX(通過注入氧分離)方法制造的具有n型或p型導(dǎo)電性的單晶硅襯底、化合物半導(dǎo)體襯底(例如，GaAs襯底、InP襯底、GaN襯底、SiC襯底、藍(lán)寶石襯底或ZnSe襯底)或SOI(絕緣體上硅)襯底。
為了形成分離元件區(qū)104、106、108和110，可以適當(dāng)?shù)厥褂眠x擇性氧化法(LOCOS(硅的局部氧化)法)、溝槽隔離法等。
此外，通過選擇性地向襯底100中引入具有p型導(dǎo)電性的雜質(zhì)元素，可以在襯底100中的區(qū)域106、108和110中形成p阱。作為p型雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。
注意，雖然由于在本實(shí)施例中使用具有n型導(dǎo)電性的半導(dǎo)體襯底作為襯底100，雜質(zhì)元素沒有引入?yún)^(qū)域104中，但是通過引入具有n型導(dǎo)電性的雜質(zhì)元素可以在區(qū)域104中形成n阱。作為n型雜質(zhì)元素，可以使用磷(P)、砷(As)等。另一方面，在使用具有p型導(dǎo)電性的半導(dǎo)體襯底的情況下，通過引入具有n型導(dǎo)電性的雜質(zhì)元素可以在區(qū)域104中形成n阱，而沒有雜質(zhì)元素可以被引入?yún)^(qū)域106、108和110中。
通過進(jìn)行熱處理，氧化襯底100中區(qū)域104、106、108和110的相應(yīng)表面，可以由氧化硅膜形成第一絕緣層112、114、116和118。可選地，通過利用熱氧化法形成氧化硅膜，然后通過氮化處理氮化氧化硅膜的表面，可以將第一絕緣層112、114、116和118形成為包含氧和氮(氮氧化硅膜)的硅膜的疊置結(jié)構(gòu)。
而且可選地，可以利用等離子體處理形成第一絕緣層112、114、116和118。例如，在襯底100中區(qū)域104、106、108和110的表面上，通過用高密度等離子體處理進(jìn)行氧化處理或氮化處理，可以形成氧化硅(SiOx)膜或氮化硅(SiNx)膜作為第一絕緣層112、114、116和118。此外，在區(qū)域104、106、108和110的表面上用高密度等離子體處理進(jìn)行氧化處理之后，可以再次通過進(jìn)行高密度等離子體處理來進(jìn)行氮化處理。在這種情況下，氧化硅膜形成在區(qū)域104、106、108和110的表面上，并且氮氧化硅膜形成在氧化硅膜上，使得每個(gè)第一絕緣層112、114、116和118都是氧化硅膜和氮氧化硅膜疊置的膜。而且可選地，在通過熱氧化法在區(qū)域104、106、108和110的表面上形成氧化硅膜之后，可以通過高密度等離子體處理進(jìn)行氧化處理或氮化處理。
在本實(shí)施例中，每個(gè)第一絕緣層112、114、116和118形成為包括1nm到10nm在內(nèi)的厚度，優(yōu)選為包括1nm到5nm在內(nèi)的厚度。例如，通過熱處理在區(qū)域104、106、108和110上進(jìn)行氧化處理，在區(qū)域104、106、108和110的表面上形成每個(gè)都具有大約5nm厚度的氧化硅膜。之后，通過高密度等離子體處理進(jìn)行氮化處理，由此在氧化硅膜的表面上或鄰近氧化硅膜的表面形成氮等離子體處理層。具體地，首先通過在氧氣氛中的等離子體處理在區(qū)域104、106、108和110上方形成每個(gè)都具有3nm到6nm厚度的氧化硅層。然后，通過在氮?dú)夥罩械牡入x子體處理，在氧化硅層的表面上或鄰近氧化硅層的表面連續(xù)提供高氮濃度的氮等離子體處理層。在該實(shí)施例中，通過在氮?dú)夥罩械牡入x子體處理，在具有離表面大約1nm深度的氧化硅層的區(qū)域中，包括20atomic％到50atomic％比率的氮。在氮等離子體處理層中，形成包含氧和氮的硅(氮氧化硅)。在這種情況下，優(yōu)選在沒有暴露于空氣的情況下，連續(xù)地進(jìn)行熱處理和用高密度等離子體處理的氮化處理。通過連續(xù)地進(jìn)行熱處理和高密度等離子體處理，可以防止污染物進(jìn)入并且可以提高生產(chǎn)效率。
注意，當(dāng)處理目標(biāo)(本實(shí)施例中為襯底100)通過高密度等離子體處理氧化時(shí)，可以在包含氧的氣氛中(例如，在包含氧(O2)或一氧化二氮(N2O)和稀有氣體(包含He、Ne、Ar、Kr和Xe的至少一種)的氣氛中，或在包含氧或一氧化二氮和氫(H2)和稀有氣體的氣氛中)進(jìn)行處理。當(dāng)處理目標(biāo)通過高密度等離子體處理被氮化時(shí)，可以在包含氮的氣氛中(例如，在包含氮?dú)?N2)和稀有氣體(包含He、Ne、Ar、Kr和Xe的至少一種)的氣氛中；在包含氮、氫和稀有氣體的氣氛中；或在包含NH3和稀有氣體的氣氛中)進(jìn)行處理。
作為稀有氣體，例如可以使用Ar。此外，也可以使用混合Ar和Kr的氣體。在稀有氣體氣氛中進(jìn)行高密度等離子體處理的情況下，第一絕緣層112、114、116和118可以包含在等離子體處理中使用的稀有氣體(包含He、Ne、Ar、Kr和Xe的至少一種)；在使用Ar的情況下，第一絕緣層112、114、116和118可以包含Ar。
在1×1011cm-3或更大電子密度的上述氣體氣氛中和在1.5eV或更低的等離子體電子溫度下進(jìn)行高密度等離子體處理。具體地，用包括1×1011cm-3到1×1013cm-3在內(nèi)的電子密度和包括0.5eV到1.5eV在內(nèi)的等離子體電子溫度進(jìn)行該處理。由于等離子體的電子密度高并且形成在襯底100上的處理目標(biāo)(本實(shí)施例中為襯底100)附近的電子溫度低，所以可以防止對(duì)處理目標(biāo)的等離子體損害。另外，由于等離子體的電子密度高為1×1011cm-3或更高，所以與通過CVD法、濺射法等形成的膜相比，通過利用等離子體處理氧化或氮化處理目標(biāo)形成的氧化膜或氮化膜在厚度等的一致性方面優(yōu)良并且致密。另外，由于等離子體的電子溫度低為1.5eV或更低，所以氧化或氮化處理可以在比常規(guī)等離子體處理或熱氧化法更低的溫度進(jìn)行。作為產(chǎn)生等離子體的頻率，可以使用例如微波(例如，2.45GHz)的高頻波。
在本實(shí)施例中，當(dāng)通過高密度等離子體處理進(jìn)行處理目標(biāo)的氧化處理時(shí)，引入氧氣(O2)、氫氣(H2)和氬氣(Ar)的混合氣體。作為這里使用的混合氣體，可以分別以0.1sccm到100sccm、0.1sccm到100sccm和100sccm到5000sccm的比率引入氧氣、氫氣和氬氣。注意，優(yōu)選以氧氣∶氫氣∶氬氣＝1∶1∶100的比率引入混合氣體。例如，優(yōu)選氧氣、氫氣和氬氣可以分別以5sccm、5sccm和500sccm引入。
當(dāng)通過高密度等離子體處理進(jìn)行氮化處理時(shí)，引入氮?dú)?N2)和氬氣(Ar)的混合氣體。作為這里使用的混合氣體，可以分別以20sccm到2000sccm和100sccm到10000sccm的比率引入氮?dú)夂蜌鍤?。例如，?yōu)選氮?dú)夂蜌鍤饪梢苑謩e以200sccm和1000sccm引入。
在本實(shí)施例中，形成在提供于襯底100的存儲(chǔ)部分中的區(qū)域108上的第一絕緣層116用作后面完成的非易失性存儲(chǔ)元件中的隧穿絕緣膜。因此，由于第一絕緣層116的厚度更小，所以可以實(shí)現(xiàn)更大量的隧穿電流流動(dòng)和作為存儲(chǔ)器的更高速操作。另外，由于第一絕緣層116的厚度更小，所以在后來形成的浮柵電極中的電荷(載流子)積累可以用更低的電壓進(jìn)行，以便可以降低非易失性半導(dǎo)體存儲(chǔ)器件的功耗。因此，第一絕緣層112、114、116和118優(yōu)選形成的薄。
第一導(dǎo)電層120由包含鍺(Ge)的膜形成，例如鍺或硅鍺合金的膜。在本實(shí)施例中，通過等離子體CVD法在包含鍺元素的氣氛(例如，GeH4)中，利用包含鍺作為主要成分的膜形成第一導(dǎo)電層120，厚度為1nm到20nm，優(yōu)選為1nm到10nm。具體地，通過對(duì)在200℃到350℃加熱的襯底100應(yīng)用13.56MHz到60MHz(例如，27MHz)的高頻電能，可以利用用氫稀釋到5％到10％的鍺烷(GeH4)氣體形成鍺層。
第二導(dǎo)電層123由金屬、或合金或其金屬化合物形成。例如，鉭膜形成有1nm到20nm、優(yōu)選1nm到10nm的厚度。可選地，第二導(dǎo)電膜123可以利用難熔金屬例如鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)或鎳(Ni)形成。該合金可以利用該難熔金屬和鈮(Nb)、鋯(Zr)、鈰(Ce)、釷(Th)或鉿(Hf)形成。可選地，可以使用難熔金屬的氧化物或氮化物。該金屬氮化物可以是氮化鉭、氮化鎢、氮化鉬、氮化鈦等。金屬氧化物可以是氧化鉭、氧化鈦、氧化鉬等。第二導(dǎo)電層123可以通過濺射法、電子束蒸發(fā)法等形成。當(dāng)通過濺射法形成第二導(dǎo)電層123時(shí)，可以使用包含對(duì)象金屬(subject metal)的靶。在形成金屬氧化物或金屬氮化物的過程中，其可以通過反應(yīng)性濺射或借助金屬氧化物或金屬氮化物的靶形成。當(dāng)作為后來的第二浮柵電極層125的第二導(dǎo)電層123由此由金屬等形成時(shí)，可以穩(wěn)定利用第一導(dǎo)電層120形成的第一浮柵電極層121。
單晶硅襯底用作襯底100并且提供包含具有比硅的能帶隙更小能帶隙的鍺的膜作為用來形成浮柵電極的第一導(dǎo)電層120，在硅襯底的一定區(qū)域上方，用作隧穿絕緣膜的第一絕緣層夾在其間，在這種情況下，相對(duì)于浮柵電極中的電荷(載流子)由絕緣層形成的第二勢(shì)壘，比相對(duì)于硅襯底的一定區(qū)域中的電荷(載流子)由絕緣層形成的第一勢(shì)壘能量更高。因此，電荷(載流子)可以很容易從硅襯底的一定區(qū)域注入到浮柵電極中，并且可以防止電荷(載流子)從浮柵電極釋放。也就是，在作為存儲(chǔ)器工作的情況下，可以進(jìn)行低電壓的高效寫，并且可以提高電荷保持特性。此外，在襯底100中，在存儲(chǔ)部分中提供的區(qū)域108的上方形成的第一導(dǎo)電層120和第二導(dǎo)電層123的疊層結(jié)構(gòu)用作在后來完成的非易失性存儲(chǔ)元件中的浮柵電極。
接下來，選擇性地移除第一絕緣層112、114和118以及包括形成在襯底100中區(qū)域104、106和110上方的第一導(dǎo)電層120和第二導(dǎo)電層123的疊層結(jié)構(gòu)，使得留下第一絕緣層116和包括形成在區(qū)域108上方的第一導(dǎo)電層120和第二導(dǎo)電層123的疊層結(jié)構(gòu)。在本實(shí)施例中，在用抗蝕劑覆蓋區(qū)域108、第一絕緣層116、和在襯底100中的存儲(chǔ)部分中提供的包括第一導(dǎo)電層120和第二導(dǎo)電層123的疊層結(jié)構(gòu)之后，用選擇性蝕刻進(jìn)行第一絕緣層112、114和118、以及形成在區(qū)域104、106和110上方的包括第一導(dǎo)電層120和第二導(dǎo)電層123的疊層結(jié)構(gòu)的選擇性移除(見圖17B)。
接下來，選擇性地形成抗蝕劑122，使得覆蓋襯底100中的區(qū)域104、106和110、以及在區(qū)域108上方形成的包括第一導(dǎo)電層120和第二導(dǎo)電層123的一部分疊層結(jié)構(gòu)；并且蝕刻未被抗蝕劑122覆蓋的包括第一導(dǎo)電層120和第二導(dǎo)電層123的疊層結(jié)構(gòu)的其它部分以選擇性地移除，使得留下包括第一導(dǎo)電層120和第二導(dǎo)電層123的疊層結(jié)構(gòu)的一部分，以形成包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)(見圖17C)。
接下來，在襯底100中的區(qū)域110的特定區(qū)域中形成雜質(zhì)區(qū)。在本實(shí)施例中，移除抗蝕劑122之后，選擇性地形成抗蝕劑124，以覆蓋區(qū)域104、106和108、以及區(qū)域110的一部分，并且將雜質(zhì)元素引入到未被抗蝕劑124覆蓋的區(qū)域110的其它部分中；由此形成雜質(zhì)區(qū)域126(見圖18A)。作為雜質(zhì)元素，使用賦予n型導(dǎo)電性的雜質(zhì)元素或賦予p型導(dǎo)電性的雜質(zhì)元素。作為賦予n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在本實(shí)施例中，將磷(P)作為雜質(zhì)元素引入到區(qū)域110中。
接下來，形成第二絕緣層128，以覆蓋襯底100中的區(qū)域104、106和110以及形成在區(qū)域108上方的第一絕緣層116和包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)(見圖18B)。
通過利用CVD法、濺射法等，由利用絕緣材料例如氧化硅、氮化硅、氮氧化硅(SiOxNy(x＞y))或氧氮化硅(SiNxOy(x＞y))的單層或疊層形成第二絕緣層128。例如，當(dāng)形成單層的第二絕緣層128時(shí)，通過CVD法，形成厚度為包括5nm到50nm的氮氧化硅膜或氧氮化硅膜?？蛇x地，當(dāng)形成三層結(jié)構(gòu)的第二絕緣層128時(shí)，形成氮氧化硅膜作為第一層絕緣層，形成氮化硅膜作為第二層絕緣層，并且形成氮氧化硅膜作為第三層絕緣層。而且可選地，對(duì)于第二絕緣層128可使用鍺的氧化物或氮化物。
注意，形成在區(qū)域108上方的第二絕緣層128用作后來完成的非易失性存儲(chǔ)元件中的控制絕緣層，并且形成在區(qū)域110上方的第二絕緣層128用作后來完成的晶體管中的柵絕緣膜。
接下來，選擇性地形成抗蝕劑130，以覆蓋形成在區(qū)域108和110上方的第二絕緣層128，并且選擇性地移除形成在區(qū)域104和106上方的第二絕緣層128(見圖18C)。
接下來，形成第三絕緣層132和134，以分別覆蓋區(qū)域104和106(見圖19A)。
通過如形成上述第一絕緣層112、114、116和118的方法所描述的任何方法形成第三絕緣層132和134。例如，通過進(jìn)行熱處理，通過氧化襯底100中的區(qū)域104和106的相應(yīng)表面，由氧化硅膜形成第三絕緣層132和134?？蛇x地，通過利用熱氧化法形成氧化硅膜，然后通過氮化處理氮化氧化硅膜的表面，可以用包含氧和氮的硅膜(氮氧化硅膜)的疊層結(jié)構(gòu)形成第三絕緣層132和134。
而且可選地，如上所述，可以利用等離子體處理形成第三絕緣層132和134。例如，在襯底100中區(qū)域104和106的表面上，通過用高密度等離子體處理進(jìn)行氧化處理或氮化處理，可以形成氧化硅(SiOx)膜或氮化硅(SiNx)膜作為第三絕緣層132和134。可選地，在區(qū)域104和106的表面上用高密度等離子體處理進(jìn)行氧化處理之后，可以再次通過進(jìn)行高密度等離子體處理來進(jìn)行氮化處理。在這種情況下，氧化硅膜形成在區(qū)域104和106的表面上，并且氮氧化硅膜形成在氧化硅膜上，使得每個(gè)第三絕緣層132和134都是疊置氧化硅膜和氮氧化硅膜的膜。而且可選地，在通過熱氧化法在區(qū)域104和106的表面上形成氧化硅膜之后，可以通過高密度等離子體處理進(jìn)行氧化處理或氮化處理。
注意，在通過熱氧化法或高密度等離子體處理形成第三絕緣層132和134的過程中，也可以在襯底100中的區(qū)域108和110上方形成的第二絕緣層128的表面上形成氧化膜或氮氧化膜。形成在襯底100中的區(qū)域104和106上方的第三絕緣層132和134在后來完成的晶體管中用作柵絕緣膜。
接下來，形成導(dǎo)電膜以覆蓋形成在區(qū)域104和106上方的第三絕緣層132和134以及形成在區(qū)域108和110上方的第二絕緣層128(見圖19B)。在該實(shí)施例中，順序疊置導(dǎo)電膜136和導(dǎo)電膜138作為導(dǎo)電膜。不必說，可以用單層結(jié)構(gòu)或包括三層以上的疊層結(jié)構(gòu)形成該導(dǎo)電膜。
導(dǎo)電膜136和138可以由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等的元素，或包含這些元素作為主要成分的合金材料或化合物材料形成?？蛇x地，可以使用通過氮化該元素獲得的金屬氮化膜。而且可選地，可以使用用雜質(zhì)元素例如磷摻雜的多晶硅代表的半導(dǎo)體材料。
在該實(shí)施例中，通過利用氮化鉭形成導(dǎo)電膜136以及其上利用鎢形成導(dǎo)電膜138的疊層結(jié)構(gòu)來形成導(dǎo)電膜?？蛇x地，可以使用氮化鎢、氮化鉬或氮化鈦的單層或疊層膜作為導(dǎo)電膜136，并且可以使用鉭、鉬或鈦的單層或疊層膜作為導(dǎo)電膜138。
接下來，通過選擇性地蝕刻和移除疊置的導(dǎo)電膜136和138，在區(qū)域104、106、108和110的上方部分地留下導(dǎo)電膜136和138，以形成每個(gè)都用作柵電極的導(dǎo)電膜140、142、144和146(見圖19C)。注意，形成在提供在襯底100中的存儲(chǔ)部分中的區(qū)域108上方的導(dǎo)電膜144，在后來完成的非易失性存儲(chǔ)元件中用作控制柵極。另外，在后來完成的晶體管中導(dǎo)電膜140、142和146用作柵電極。
接下來，選擇性地形成抗蝕劑148以覆蓋區(qū)域104，并通過利用抗蝕劑148和導(dǎo)電膜142、144和146作掩模將雜質(zhì)元素引入到區(qū)域106、108和110中，由此形成雜質(zhì)區(qū)(見圖20A)。作為雜質(zhì)元素，使用賦予n型導(dǎo)電性的雜質(zhì)元素或賦予p型導(dǎo)電性的雜質(zhì)元素。作為賦予n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實(shí)施例中，使用磷(P)作為雜質(zhì)元素。
在圖20A中，通過引入雜質(zhì)元素，在區(qū)域106中形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)152和溝道形成區(qū)150。在區(qū)域108中，形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)156、形成LDD區(qū)的低濃度雜質(zhì)區(qū)158、和溝道形成區(qū)154。在區(qū)域110中，形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)162、形成LDD區(qū)的低濃度雜質(zhì)區(qū)164、和溝道形成區(qū)160。
區(qū)域108中的低濃度雜質(zhì)區(qū)158是通過引入雜質(zhì)元素如圖20A所示穿過用作浮柵電極的包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)形成的。因此，在區(qū)域108中，溝道形成區(qū)154形成在與導(dǎo)電膜144和包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)二者重疊的區(qū)域中，每個(gè)低濃度雜質(zhì)區(qū)158都形成在與包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)重疊而不與導(dǎo)電膜144重疊的區(qū)域中，以及每個(gè)高濃度雜質(zhì)區(qū)156都形成在既不與包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)重疊也不與導(dǎo)電膜144重疊的區(qū)域中。
接下來，選擇性地形成抗蝕劑166以覆蓋區(qū)域106、108和110，并通過利用抗蝕劑166和導(dǎo)電膜140作掩模將雜質(zhì)元素引入到區(qū)域104中，由此形成雜質(zhì)區(qū)(見圖20B)。作為雜質(zhì)元素，使用賦予n型導(dǎo)電性的雜質(zhì)元素或賦予p型導(dǎo)電性的雜質(zhì)元素。作為賦予n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實(shí)施例中，引入具有導(dǎo)電類型與引入圖20A中的區(qū)域106、108和110中的雜質(zhì)元素的導(dǎo)電類型不同的雜質(zhì)元素(例如，硼(B))。結(jié)果，在區(qū)域104中形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)170、和溝道形成區(qū)168。
接下來，形成絕緣層172以覆蓋第二絕緣層128、第三絕緣層132和134、和導(dǎo)電膜140、142、144和146；并且在絕緣層172上方，形成導(dǎo)電膜174以電連接至分別形成在區(qū)域104、106、108和110中的高濃度雜質(zhì)區(qū)170、152、156和162(見圖20C)。
絕緣層172可以用包含氧或氮的絕緣層例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy(x＞y))或氧氮化硅(SiNxOy(x＞y))；包含碳的膜例如DLC(金剛石類碳)膜；有機(jī)材料例如環(huán)氧樹脂、聚酰亞胺、聚酰胺、聚乙烯苯酚、苯并環(huán)丁烯或丙烯酸；或硅氧烷材料例如硅氧烷樹脂；的單層或疊層結(jié)構(gòu)，通過CVD方法、濺射法等形成。注意，硅氧烷材料對(duì)應(yīng)于具有Si-O-Si鍵的材料。硅氧烷具有包含硅(Si)和氧(O)鍵的骨架結(jié)構(gòu)。作為替代，可以使用至少包含氫的有機(jī)基團(tuán)(例如，烷基或芳烴)。作為替代，還可以使用氟基團(tuán)。可選地，作為替代，可以使用至少包含氫的有機(jī)基團(tuán)和氟基團(tuán)。
通過CVD法、濺射法等，由選自鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)和硅(Si)等的元素，或包含以該元素作為主要成分的合金材料或化合物材料的單層或疊層形成導(dǎo)電膜174。包含鋁作為主要成分的該合金材料對(duì)應(yīng)于例如，包含鋁作為主要成分和鎳的材料；或包含鋁作為主要成分、鎳以及碳和硅中的一種或兩種的材料。例如，可以用阻擋膜、鋁-硅(Al-Si)膜和阻擋膜的疊層結(jié)構(gòu)，或阻擋膜、鋁-硅(Al-Si)膜、氮化鈦(TiN)膜和阻擋膜的疊層結(jié)構(gòu)形成該導(dǎo)電膜174。注意，該阻擋膜對(duì)應(yīng)于鈦、鈦的氮化物、鉬或鉬的氮化物的薄膜。電阻值和成本低的鋁或鋁-硅優(yōu)選用作導(dǎo)電膜174的材料。另外，通過提供上和下阻擋層，可以防止在鋁或鋁-硅中產(chǎn)生凸起。此外，通過形成高可還原元素鈦的阻擋膜，可以減少形成在半導(dǎo)體襯底上的薄自然氧化膜，以便可以獲得與半導(dǎo)體襯底的良好接觸。
通過根據(jù)電路結(jié)構(gòu)制作晶體管中的柵絕緣層的厚度不同，該實(shí)施例的非易失性存儲(chǔ)器件可以實(shí)現(xiàn)低功耗。另外，可以實(shí)現(xiàn)非易失性存儲(chǔ)器件工作的穩(wěn)定性。具體地，通過減小邏輯部分晶體管中的柵絕緣層的厚度，可以減小閾值電壓的變化以及可以進(jìn)行低壓操作。通過增加存儲(chǔ)部分中選擇晶體管的柵絕緣層的厚度，即使在非易失性存儲(chǔ)元件的寫入和擦除操作施加比邏輯部分中的電壓高的電壓時(shí)，也可以增強(qiáng)操作的穩(wěn)定性。在非易失性存儲(chǔ)元件中，可以便于電荷從半導(dǎo)體襯底注入浮柵電極中，并且防止電荷從浮柵電極釋放。也就是，在作為存儲(chǔ)器操作的情況下，可以用低壓進(jìn)行高效寫入并且可以改善電荷保持特性。該實(shí)施例能夠?qū)崿F(xiàn)具有通過連續(xù)步驟制造的這種優(yōu)良效果的非易失性存儲(chǔ)器件。
該實(shí)施例可以與該說明書中描述的實(shí)施例模式和其它實(shí)施例中的任一個(gè)組合實(shí)施。
(實(shí)施例2)
該實(shí)施例將參考各圖描述非易失性半導(dǎo)體存儲(chǔ)器件的制造方法，其與實(shí)施例1不同。與實(shí)施例1相同的元件由相同的附圖符號(hào)表示，并將省略其重復(fù)描述。在圖21A至23B中注意，A和B之間以及C和D之間的部分示出了提供在邏輯部分中的晶體管，E和F之間的部分示出了提供在存儲(chǔ)部分中的非易失性存儲(chǔ)元件，以及G和H之間的部分示出了提供在存儲(chǔ)部分中的晶體管。另外，盡管將在該實(shí)施例中描述提供在A和B之間的部分中的晶體管是p溝道型、提供在C和D以及G和H之間的部分中的晶體管是n溝道型、以及提供在E和F之間的部分中的非易失性存儲(chǔ)元件的載流子運(yùn)動(dòng)由電子進(jìn)行的情況，但本發(fā)明的非易失性存儲(chǔ)器件不限于此。
首先，在通過與實(shí)施例1中描述的那些相似的形成步驟獲得圖17C的狀態(tài)之后，移除抗蝕劑122，并且形成第二絕緣層128以覆蓋區(qū)域104、106和110、和形成在區(qū)域108上方的第一絕緣層116和包括用作浮柵電極的第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)(圖21A)。
接下來，選擇性地形成抗蝕劑130以覆蓋形成于區(qū)域108和110上方的第二絕緣層128，并選擇性移除形成于區(qū)域104和106上方的第二絕緣層128(見圖21B)。
接下來，形成第三絕緣層132和134以分別覆蓋區(qū)域104和106(見圖21C)。
接下來，形成導(dǎo)電膜以覆蓋形成于區(qū)域104和106上方的第三絕緣層132和134以及形成于區(qū)域108和110上方的第二絕緣層128(見圖22A)。在該實(shí)施例中，順序疊置導(dǎo)電膜136和導(dǎo)電膜138作為導(dǎo)電膜。不必說，該導(dǎo)電膜可由單層結(jié)構(gòu)或包括三層以上的疊層結(jié)構(gòu)形成。
接下來，通過選擇性蝕刻和移除疊置的導(dǎo)電膜136和138，導(dǎo)電膜136和138部分留在區(qū)域104、106、108和110上方，以形成每個(gè)都用作柵電極的導(dǎo)電膜140、142、144和146(見圖22B)。注意，導(dǎo)電膜140包括疊置的導(dǎo)電膜182a和184a，它們是導(dǎo)電膜136和138的剩余部分。而且，在該實(shí)施例中，在導(dǎo)電膜140中，形成在較低位置的導(dǎo)電膜182a的寬度(與溝道形成區(qū)中載流子流動(dòng)的方向大致平行的方向(連接源區(qū)至漏區(qū)的方向)的寬度)比導(dǎo)電膜184a的寬度大。同樣，導(dǎo)電膜142是通過順序地疊置導(dǎo)電膜182b和具有比導(dǎo)電膜182b的寬度小的寬度的導(dǎo)電膜184b形成的，導(dǎo)電膜144是通過順序地疊置導(dǎo)電膜182c和具有比導(dǎo)電膜182c的寬度小的寬度的導(dǎo)電膜184c形成的，以及導(dǎo)電膜146是通過順序地疊置導(dǎo)電膜182d和具有比導(dǎo)電膜182d的寬度小的寬度的導(dǎo)電膜184d形成的。
接下來，選擇性地形成抗蝕劑148以覆蓋區(qū)域104，并通過利用抗蝕劑148和導(dǎo)電膜142、144和146作掩模將雜質(zhì)元素引入到區(qū)域106、108和110中，由此形成雜質(zhì)區(qū)(見圖22C)。作為雜質(zhì)元素，使用賦予n型導(dǎo)電性的雜質(zhì)元素或賦予p型導(dǎo)電性的雜質(zhì)元素。作為賦予n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實(shí)施例中，使用磷(P)作為雜質(zhì)元素。
在圖22C中，通過引入雜質(zhì)元素，在區(qū)域106中形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)152、形成LDD區(qū)域的低濃度雜質(zhì)區(qū)151、和溝道形成區(qū)150。在區(qū)域108中，形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)156、形成LDD區(qū)的低濃度雜質(zhì)區(qū)158、和溝道形成區(qū)154。在區(qū)域110中，形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)162、形成LDD區(qū)的低濃度雜質(zhì)區(qū)164、和溝道形成區(qū)160。
區(qū)域106中的低濃度雜質(zhì)區(qū)151是通過圖22C所示的引入雜質(zhì)元素穿過導(dǎo)電膜182b形成的。因此，在區(qū)域106中，溝道形成區(qū)150形成在與導(dǎo)電膜182b和導(dǎo)電膜184b二者重疊的區(qū)域中，每個(gè)低濃度雜質(zhì)區(qū)151都形成在與導(dǎo)電膜182b重疊而不與導(dǎo)電膜184b重疊的區(qū)域中，以及每個(gè)高濃度雜質(zhì)區(qū)152都形成在既不與導(dǎo)電膜182b重疊也不與導(dǎo)電膜184b重疊的區(qū)域中。
區(qū)域108中的低濃度雜質(zhì)區(qū)158是通過圖22C所示的引入雜質(zhì)元素穿過包括第一浮柵電極121和第二浮柵電極125的疊層結(jié)構(gòu)形成的。因此，在區(qū)域108中，溝道形成區(qū)154形成在與導(dǎo)電膜182c以及包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)二者重疊的區(qū)域中，每個(gè)低濃度雜質(zhì)區(qū)158都形成在與包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)重疊而不與導(dǎo)電膜182c重疊的區(qū)域中，以及每個(gè)高濃度雜質(zhì)區(qū)156都形成在既不與包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)重疊也不與導(dǎo)電膜182c重疊的區(qū)域中。注意，在導(dǎo)電膜182c形成小厚度的情況下，在區(qū)域108中，濃度等于或低于低濃度雜質(zhì)區(qū)158的低濃度雜質(zhì)區(qū)可形成在與導(dǎo)電膜182c以及包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)重疊而不與導(dǎo)電膜184c重疊的區(qū)域中。
區(qū)域110中的低濃度雜質(zhì)區(qū)164是通過圖22C所示的引入雜質(zhì)元素穿過導(dǎo)電膜182d形成的。因此，在區(qū)域110中，溝道形成區(qū)160形成在與導(dǎo)電膜182d和導(dǎo)電膜184d二者重疊的區(qū)域中，每個(gè)低濃度雜質(zhì)區(qū)164都形成在與導(dǎo)電膜182d重疊而不與導(dǎo)電膜184d重疊的區(qū)域中，以及每個(gè)高濃度雜質(zhì)區(qū)162都形成在既不與導(dǎo)電膜182d重疊也不與導(dǎo)電膜184d重疊的區(qū)域中。
接下來，選擇性地形成抗蝕劑166以覆蓋區(qū)域106、108和110，并通過利用抗蝕劑166和導(dǎo)電膜140作掩模將雜質(zhì)元素引入到區(qū)域104中，由此形成雜質(zhì)區(qū)(見圖23A)。作為雜質(zhì)元素，使用賦予n型導(dǎo)電性的雜質(zhì)元素或賦予p型導(dǎo)電性的雜質(zhì)元素。作為賦予n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實(shí)施例中，引入具有導(dǎo)電類型與引入圖22C中的區(qū)域106、108和110中的雜質(zhì)元素的導(dǎo)電類型不同的雜質(zhì)元素(例如，硼(B))。結(jié)果，在區(qū)域104中形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)170、形成LDD區(qū)域的低濃度雜質(zhì)區(qū)188、和溝道形成區(qū)168。
區(qū)域104中的低濃度雜質(zhì)區(qū)188是通過圖22C所示的引入雜質(zhì)元素穿過導(dǎo)電膜182a形成的。因此，在區(qū)域104中，溝道形成區(qū)168形成在與導(dǎo)電膜182a和導(dǎo)電膜184a二者重疊的區(qū)域中，每個(gè)低濃度雜質(zhì)區(qū)188形成在與導(dǎo)電膜182a重疊而不與導(dǎo)電膜184a重疊的區(qū)域中，以及每個(gè)高濃度雜質(zhì)區(qū)170形成在既不與導(dǎo)電膜182a重疊也不與導(dǎo)電膜184a重疊的區(qū)域中。
接下來，形成絕緣層172以覆蓋第二絕緣層128、第三絕緣層132和134、和導(dǎo)電膜140、142、144和146；并且在絕緣層172上方，形成導(dǎo)電膜174以電連接至分別形成在區(qū)域104、106、108和110中的高濃度雜質(zhì)區(qū)170、152、156和162(見圖23B)。
通過根據(jù)電路結(jié)構(gòu)制作晶體管中的柵絕緣層的厚度不同，該實(shí)施例的非易失性存儲(chǔ)器件可以實(shí)現(xiàn)低功耗。另外，可以實(shí)現(xiàn)非易失性存儲(chǔ)器件工作的穩(wěn)定性。具體地，通過減小邏輯部分晶體管中的柵絕緣層的厚度，可以減小閾值電壓的變化以及可以進(jìn)行低壓操作。通過增加存儲(chǔ)部分中選擇晶體管的柵絕緣層的厚度，即使在非易失性存儲(chǔ)元件的寫入和擦除操作施加比邏輯部分中的電壓高的電壓時(shí)，也可以增強(qiáng)操作的穩(wěn)定性。在非易失性存儲(chǔ)元件中，可以便于電荷從半導(dǎo)體襯底注入浮柵電極中，并且防止電荷從浮柵電極釋放。也就是，在作為存儲(chǔ)器操作的情況下，可以用低壓進(jìn)行高效寫入并且可以提高電荷保持特性。該實(shí)施例能夠?qū)崿F(xiàn)具有通過連續(xù)步驟制造的這種優(yōu)良效果的非易失性存儲(chǔ)器件。
該實(shí)施例可以與該說明書中描述的實(shí)施例模式和其它實(shí)施例中的任一個(gè)組合實(shí)施。
(實(shí)施例3)該實(shí)施例將參考各圖描述非易失性存儲(chǔ)器件的制造方法，其與實(shí)施例1和2不同。與實(shí)施例1和2中的元件相同的元件用相同的附圖符號(hào)表示，并將省略其重復(fù)描述。在圖27A至29C中注意，A和B之間以及C和D之間的部分示出了提供在邏輯部分中的晶體管，E和F之間的部分示出了提供在存儲(chǔ)部分中的非易失性存儲(chǔ)元件，以及G和H之間的部分示出了提供在存儲(chǔ)部分中的晶體管。另外，盡管將在該實(shí)施例中描述提供在A和B之間的部分中的晶體管是p溝道型、提供在C和D以及G和H之間的部分中的晶體管是n溝道型、以及提供在E和F之間的部分中的非易失性存儲(chǔ)元件的載流子運(yùn)動(dòng)由電子進(jìn)行的情況，但本發(fā)明的非易失性存儲(chǔ)器件不限于此。
首先，在通過與實(shí)施例1中描述的那些相似的形成步驟獲得圖17C的狀態(tài)之后，通過利用抗蝕劑122作掩模將雜質(zhì)元素注入?yún)^(qū)域108中，由此形成雜質(zhì)區(qū)190(見圖27A)。作為雜質(zhì)元素，使用賦予n型導(dǎo)電性的雜質(zhì)元素或賦予p型導(dǎo)電性的雜質(zhì)元素。作為賦予n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實(shí)施例中，作為雜質(zhì)元素，將磷(P)注入?yún)^(qū)域108中。
接下來，形成第二絕緣層128以覆蓋區(qū)域104、106和110、以及形成于區(qū)域108上方的第一絕緣層116和包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)(見圖27B)。
接下來，選擇性地形成抗蝕劑130以覆蓋形成于區(qū)域108和110上方的第二絕緣層128，并選擇性移除形成于區(qū)域104和106上方的第二絕緣層128(見圖27C)。
接下來，形成第三絕緣層132和134以分別覆蓋區(qū)域104和106(見圖28A)。
接下來，形成導(dǎo)電膜以覆蓋形成于區(qū)域104和106上方的第三絕緣層132和134以及形成于區(qū)域108和110上方的第二絕緣層128(見圖28B)。在該實(shí)施例中，順序疊置導(dǎo)電膜136和導(dǎo)電膜138作為導(dǎo)電膜。不必說，該導(dǎo)電膜可由單層結(jié)構(gòu)或包括三層以上的疊層結(jié)構(gòu)形成。
接下來，通過選擇性蝕刻和移除疊置的導(dǎo)電膜136和138，導(dǎo)電膜136和138部分留在區(qū)域104、106、108和110上方，以形成每個(gè)都用作柵電極的導(dǎo)電膜140、142、144和146(見圖28C)。
注意，在該實(shí)施例中，形成于區(qū)域108上方的導(dǎo)電膜144的寬度(與溝道中載流子流動(dòng)的方向大致平行的方向的寬度)比包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)的寬度大。
接下來，選擇性地形成抗蝕劑148以覆蓋區(qū)域104，并通過利用抗蝕劑148和導(dǎo)電膜142、144和146作掩模將雜質(zhì)元素引入到區(qū)域106、108和110中，由此形成雜質(zhì)區(qū)(見圖29A)。作為雜質(zhì)元素，使用賦予n型導(dǎo)電性的雜質(zhì)元素或賦予p型導(dǎo)電性的雜質(zhì)元素。作為賦予n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實(shí)施例中，使用磷(P)作為雜質(zhì)元素。
在圖29A中，通過引入雜質(zhì)元素，在區(qū)域106中形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)152、和溝道形成區(qū)150。在區(qū)域108中，形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)156、形成LDD區(qū)的低濃度雜質(zhì)區(qū)158、和溝道形成區(qū)154。在區(qū)域110中，形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)162、和溝道形成區(qū)160。
接下來，選擇性地形成抗蝕劑166以覆蓋區(qū)域106、108和110，并通過利用抗蝕劑166和導(dǎo)電膜140作掩模將雜質(zhì)元素引入到區(qū)域104中，由此形成雜質(zhì)區(qū)(見圖29B)。作為雜質(zhì)元素，使用賦予n型導(dǎo)電性的雜質(zhì)元素或賦予p型導(dǎo)電性的雜質(zhì)元素。作為賦予n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實(shí)施例中，引入給予導(dǎo)電類型與引入圖29A中的區(qū)域106、108和110中的雜質(zhì)元素的導(dǎo)電類型不同的雜質(zhì)元素(例如，硼(B))。結(jié)果，在區(qū)域104中形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)170、和溝道形成區(qū)168。
接下來，形成絕緣層172以覆蓋第二絕緣層128、第三絕緣層132和134、和導(dǎo)電膜140、142、144和146；并且在絕緣層172上方，形成導(dǎo)電膜174以電連接至分別形成在區(qū)域104、106、108和110中的高濃度雜質(zhì)區(qū)170、152、156和162(見圖29C)。
通過根據(jù)電路結(jié)構(gòu)制作晶體管中的柵絕緣層的厚度不同，該實(shí)施例的非易失性存儲(chǔ)器件可以實(shí)現(xiàn)低功耗。另外，可以實(shí)現(xiàn)非易失性存儲(chǔ)器件工作的穩(wěn)定性。具體地，通過減小邏輯部分晶體管中的柵絕緣層的厚度，可以減小閾值電壓的變化以及可以進(jìn)行低壓操作。通過增加存儲(chǔ)部分中選擇晶體管的柵絕緣層的厚度，即使在非易失性存儲(chǔ)元件的寫入和擦除操作施加比邏輯部分中的電壓高的電壓時(shí)，也可以增強(qiáng)操作的穩(wěn)定性。在非易失性存儲(chǔ)元件中，可以便于電荷從半導(dǎo)體襯底注入浮柵電極中，并且防止電荷從浮柵電極釋放。也就是，在作為存儲(chǔ)器操作的情況下，可以用低壓進(jìn)行高效寫入并且可以提高電荷保持特性。該實(shí)施例能夠?qū)崿F(xiàn)具有通過連續(xù)步驟制造的這種優(yōu)良效果的非易失性存儲(chǔ)器件。
該實(shí)施例可以與該說明書中描述的實(shí)施例模式和其它實(shí)施例中的任一個(gè)組合實(shí)施。
(實(shí)施例4)該實(shí)施例將參考各圖描述非易失性存儲(chǔ)器件的制造方法，其與實(shí)施例1至3不同。與實(shí)施例1至3中的元件相同的元件用相同的附圖符號(hào)表示，并將省略其重復(fù)描述。在圖24A至26C中注意，A和B之間以及C和D之間的部分示出了提供在邏輯部分中的晶體管，E和F之間的部分示出了提供在存儲(chǔ)部分中的非易失性存儲(chǔ)元件，以及G和H之間的部分示出了提供在存儲(chǔ)部分中的晶體管。另外，盡管將在該實(shí)施例中描述提供在A和B之間的部分中的晶體管是p溝道型、提供在C和D以及G和H之間的部分中的晶體管是n溝道型、以及提供在E和F之間的部分中的非易失性存儲(chǔ)元件的載流子運(yùn)動(dòng)由電子進(jìn)行的情況，但本發(fā)明的非易失性存儲(chǔ)器件不限于此。
首先，在通過與實(shí)施例1中描述的那些相似的形成步驟獲得圖17C的狀態(tài)之后，形成抗蝕劑以覆蓋區(qū)域104、106和108以及一部分區(qū)域110，并將雜質(zhì)元素引入未被抗蝕劑覆蓋的區(qū)域110的其它部分中，由此形成如圖18A所示的雜質(zhì)區(qū)126。然后，移除抗蝕劑，并形成第二絕緣層128以覆蓋區(qū)域104、106和110、以及形成于區(qū)域108上方的第一絕緣層116和包括第一導(dǎo)電層120和第二導(dǎo)電層123的疊層結(jié)構(gòu)(見圖24A)。
接下來，選擇性地形成抗蝕劑130以覆蓋形成于區(qū)域108和110上方的第二絕緣層128，并選擇性移除形成于區(qū)域104和106上方的第二絕緣層128(見圖24B)。
接下來，形成第三絕緣層132和134以分別覆蓋區(qū)域104和106(見圖24C)。
接下來，形成導(dǎo)電膜以覆蓋形成于區(qū)域104和106上方的第三絕緣層132和134以及形成于區(qū)域108和110上方的第二絕緣層128(見圖25A)。在該實(shí)施例中，順序疊置導(dǎo)電膜136和導(dǎo)電膜138作為導(dǎo)電膜。不必說，該導(dǎo)電膜還可由單層結(jié)構(gòu)或包括三層以上的疊層結(jié)構(gòu)形成。
接下來，通過選擇性蝕刻和移除疊置的導(dǎo)電膜136和138，導(dǎo)電膜136和138部分留在區(qū)域104、106、108和110上方，以形成每個(gè)用作柵電極的導(dǎo)電膜140、142、144和146(見圖25B)。另外，在本實(shí)施例中暴露了與導(dǎo)電膜140、142、144和146不重疊的區(qū)域104、106、108和110的表面的部分。
具體地，在區(qū)域104中，選擇性移除在導(dǎo)電膜140下面形成的、不與導(dǎo)電膜140重疊的部分第三絕緣層132，以便導(dǎo)電膜140和第三絕緣層132的末端彼此大致對(duì)準(zhǔn)。在區(qū)域106中，選擇性移除在導(dǎo)電膜142下面形成的、不與導(dǎo)電膜142重疊的部分第三絕緣層134，以便導(dǎo)電膜142和第三絕緣層134的末端彼此大致對(duì)準(zhǔn)。在區(qū)域108中，選擇性移除在導(dǎo)電膜144下面形成的不與導(dǎo)電膜144重疊的第二絕緣層128、包括第一導(dǎo)電層120和第二導(dǎo)電層123的疊層結(jié)構(gòu)以及第一絕緣層116的一些部分，以便導(dǎo)電膜144、第二絕緣層128、包括第一浮柵電極層121和第二浮柵電極層125的疊層結(jié)構(gòu)、以及第一絕緣層116的末端彼此大致對(duì)準(zhǔn)。在區(qū)域110中，選擇性移除在導(dǎo)電膜146下面形成的、不與導(dǎo)電膜146重疊的部分第二絕緣層128，以便導(dǎo)電膜146和第二絕緣層128的末端彼此大致對(duì)準(zhǔn)。
在該情況下，不與導(dǎo)電膜140、142、144和146重疊的部分絕緣層等可在形成導(dǎo)電膜140、142、144和146的同時(shí)移除；或者可通過利用剩余的抗蝕劑或?qū)щ娔?40、142、144和146作掩模在形成導(dǎo)電膜140、142、144和146之后移除。
接下來，選擇性地形成抗蝕劑148以覆蓋區(qū)域104，并通過利用抗蝕劑148和導(dǎo)電膜142、144和146作掩模將雜質(zhì)元素引入到區(qū)域106、108和110中，由此形成雜質(zhì)區(qū)(見圖25C)。作為雜質(zhì)元素，使用賦予n型導(dǎo)電性的雜質(zhì)元素或賦予p型導(dǎo)電性的雜質(zhì)元素。作為賦予n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實(shí)施例中，使用磷(P)作為雜質(zhì)元素。
在圖25C中，通過引入雜質(zhì)元素，在區(qū)域106中形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)152和溝道形成區(qū)150。在區(qū)域108中，形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)156和溝道形成區(qū)154。在區(qū)域110中，形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)162、形成LDD區(qū)的低濃度雜質(zhì)區(qū)164、和溝道形成區(qū)160。
接下來，選擇性地形成抗蝕劑166以覆蓋區(qū)域106、108和110，并通過利用抗蝕劑166和導(dǎo)電膜140作掩模將雜質(zhì)元素引入到區(qū)域104中，由此形成雜質(zhì)區(qū)(見圖26A)。作為雜質(zhì)元素，使用賦予n型導(dǎo)電性的雜質(zhì)元素或賦予p型導(dǎo)電性的雜質(zhì)元素。作為具有n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實(shí)施例中，引入賦予導(dǎo)電類型與引入圖25C中的區(qū)域106、108和110中的雜質(zhì)元素的導(dǎo)電類型不同的雜質(zhì)元素(例如，硼(B))。結(jié)果，在區(qū)域104中形成了形成源區(qū)和漏區(qū)的高濃度雜質(zhì)區(qū)170、和溝道形成區(qū)168。
在該實(shí)施例中注意，在圖25C或26A中，在不與導(dǎo)電膜140、142、144和146重疊的區(qū)域104、106、108和110的部分被暴露的條件下進(jìn)行引入雜質(zhì)元素。因此，分別形成在區(qū)域104、106、108和110中的溝道形成區(qū)168、150、154、160可以以與導(dǎo)電膜140、142、144和146自對(duì)準(zhǔn)的方式形成。
接下來，形成絕緣層192以覆蓋暴露的區(qū)域104、106、106和108、導(dǎo)電膜140、142、144和146(見圖26B)。
絕緣層192可以用通過CVD法、濺射法等利用包含氧或氮的絕緣層例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy(x＞y))或氧氮化硅(SiNxOy(x＞y))；DLC(金剛石類碳)等的單層或疊層結(jié)構(gòu)形成。
接下來，形成絕緣層172以覆蓋絕緣層192；并且在絕緣層172上方，形成導(dǎo)電膜174以電連接至分別形成在區(qū)域104、106、108和110中的高濃度雜質(zhì)區(qū)170、152、156和162(見圖26C)。
絕緣層172可以利用實(shí)施例1中描述的任何材料形成。例如，具有包含氧或氮的無機(jī)材料例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy(x＞y))或氧氮化硅(SiNxOy(x＞y))的絕緣層可以用作絕緣層192，并且絕緣層172可以由有機(jī)材料例如環(huán)氧樹脂、聚酰亞胺、聚酰胺、聚乙烯苯酚、苯并環(huán)丁烯或丙烯酸形成。不必說，絕緣層192和絕緣層172中的每一個(gè)都可以由具有無機(jī)材料的絕緣層形成。
通過根據(jù)電路結(jié)構(gòu)制作晶體管中的柵絕緣層的厚度不同，該實(shí)施例的非易失性存儲(chǔ)器件可以實(shí)現(xiàn)低功耗。另外，可以實(shí)現(xiàn)非易失性存儲(chǔ)器件工作的穩(wěn)定性。具體地，通過減小邏輯部分晶體管中的柵絕緣層的厚度，可以減小閾值電壓的變化以及可以進(jìn)行低壓操作。通過增加存儲(chǔ)部分中選擇晶體管的柵絕緣層的厚度，即使在非易失性存儲(chǔ)元件的寫入和擦除操作施加比邏輯部分中的電壓高的電壓時(shí)，也可以增強(qiáng)操作的穩(wěn)定性。在非易失性存儲(chǔ)元件中，可以便于電荷從半導(dǎo)體襯底注入浮柵電極中，并且防止電荷從浮柵電極釋放。也就是，在作為存儲(chǔ)器操作的情況下，可以用低壓進(jìn)行高效寫入并且可以提高電荷保持特性。該實(shí)施例能夠?qū)崿F(xiàn)具有通過連續(xù)步驟制造的這種優(yōu)良效果的非易失性存儲(chǔ)器件。
該實(shí)施例可以與該說明書中描述的實(shí)施例模式和其它實(shí)施例中的任一個(gè)組合實(shí)施。
(實(shí)施例5)該實(shí)施例將參考各圖描述非易失性存儲(chǔ)器件的制造方法，其與上述實(shí)施例不同。注意，圖36A至38B是頂視圖；圖30A至35是沿著圖36A至38B中的線A-B和E-F的截面圖；以及圖39A至39C是沿著圖36A至38B中的線C-D的截面圖。A和B之間的部分示出了提供在存儲(chǔ)部分中的晶體管和非易失性存儲(chǔ)元件，C和D之間的部分示出了提供在存儲(chǔ)部分中的非易失性存儲(chǔ)元件，以及E和F之間的部分示出了提供在邏輯部分中的晶體管。另外，盡管將在該實(shí)施例中描述提供在襯底200中的E和F之間的區(qū)域212中的晶體管是p溝道型、提供在區(qū)域213中的晶體管是n溝道型、提供在襯底200中的A和B之間的區(qū)域214中的晶體管是n溝道型、以及由電子進(jìn)行的非易失性存儲(chǔ)元件的載流子運(yùn)動(dòng)的情況，但本發(fā)明的非易失性存儲(chǔ)器件不限于此。
首先，在襯底200上方形成絕緣層。在該實(shí)施例中，對(duì)于襯底200使用具有n型導(dǎo)電性的單晶硅，并在襯底200上方形成絕緣層202和絕緣層204(見圖30A)。例如，通過在襯底200上進(jìn)行熱處理形成氧化硅(SiOx)作為絕緣層202，并且通過CVD法在絕緣層202上方形成氮化硅(SiNx)膜。
可以使用任何半導(dǎo)體襯底作為襯底200。例如，可以使用通過結(jié)合方法或SIMOX(通過注入氧分離)等制造的具有n型或p型導(dǎo)電性的單晶硅襯底、化合物半導(dǎo)體襯底(例如，GaAs襯底、InP襯底、GaN襯底、SiC襯底、藍(lán)寶石襯底或ZnSe襯底)、SOI(絕緣體上硅)襯底。
而且，在形成絕緣層202之后，可通過高密度等離子體處理氮化絕緣層202來提供絕緣層204。注意，襯底200上方的絕緣層可由單層結(jié)構(gòu)或包括三層以上的疊層結(jié)構(gòu)形成。
接下來，在絕緣層204上方選擇性形成抗蝕劑206的圖案，并利用抗蝕劑206作掩模進(jìn)行選擇性蝕刻，由此在襯底200中選擇性地形成凹陷208(見圖30B)?？梢酝ㄟ^利用等離子體的干蝕刻進(jìn)行襯底200和絕緣層202和204的蝕刻。
接下來，在移除抗蝕劑206的圖案之后，形成絕緣層210以填充形成在襯底200中的凹陷208(見圖30C)。
絕緣層210是通過CVD法、濺射法等利用絕緣材料例如氧化硅、氮化硅、氮氧化硅(SiOxNy(x＞y))或氧氮化硅(SiNxOy(x＞y))形成的。在該實(shí)施例中，通過常壓CVD法或低壓CVD法利用TEOS(四乙基原硅酸鹽)氣體形成氧化硅膜作為絕緣層210。
接下來，通過進(jìn)行研磨處理、拋光處理或CMP(化學(xué)機(jī)械拋光)處理來暴露襯底200的表面。在該實(shí)施例中，當(dāng)襯底200的表面暴露出時(shí)，區(qū)域212、213和214每個(gè)都提供在形成于襯底200的凹陷208中的絕緣層211之間。注意，絕緣層211是通過研磨處理、拋光處理或CMP處理，移除形成在襯底200表面上的絕緣層210形成的。然后，選擇性地引入具有p型導(dǎo)電性的雜質(zhì)元素，由此在襯底200中的區(qū)域213和214中形成p阱215(見圖31A、38A和38B、以及39A)。
作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實(shí)施例中，將硼(B)作為雜質(zhì)元素注入到區(qū)域213和214中。
注意，在該實(shí)施例中盡管因?yàn)榫哂衝型導(dǎo)電性的半導(dǎo)體襯底用作半導(dǎo)體襯底200，雜質(zhì)元素沒有被引入到區(qū)域212中，但可通過引入賦予n型導(dǎo)電性的雜質(zhì)元素在區(qū)域212中形成n阱。作為具有n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。
在使用具有p型導(dǎo)電性的半導(dǎo)體襯底的情況下，可僅將賦予n型導(dǎo)電性的雜質(zhì)元素注入?yún)^(qū)域212中以形成n阱，而沒有注入?yún)^(qū)域213和214中。
接下來，在形成于襯底200中的區(qū)域212、213和214上方分別形成第一絕緣層216、218和220。然后，疊置在隨后完成的非易失性存儲(chǔ)元件中用作浮柵電極的第一導(dǎo)電層222和第二導(dǎo)電層227，以覆蓋第一絕緣層216、218和220(見圖31B)。
第一絕緣層216、218和220中的每一層都可以由通過進(jìn)行熱處理氧化襯底200中區(qū)域212、213和214的每個(gè)表面的氧化硅膜形成。可選地，第一絕緣層216、218和220中的每一層都可以由通過熱氧化法形成氧化硅膜以及然后通過氮化處理氮化氧化硅膜的表面包含氧和氮的硅膜(氮氧化硅膜)的疊層結(jié)構(gòu)形成。
而且可選地，如上所述，第一絕緣層216、218和220可利用等離子體處理形成。例如，在襯底200中的區(qū)域212、213和214的表面通過高密度等離子體處理進(jìn)行氧化處理或氮化處理，形成氧化硅(SiOx)膜或氮化硅(SiNx)膜作為第一絕緣層216、218和220?？蛇x地，在通過高密度等離子體處理在區(qū)域212、213和214的表面上進(jìn)行氧化處理之后，可通過再次進(jìn)行高密度等離子體處理進(jìn)行氮化處理。在該情況下，在區(qū)域212、213和214的表面上形成氧化硅膜，并在氧化硅膜上形成氮氧化硅膜，以便第一絕緣層216、218和220中每一個(gè)都形成為其中疊置了氧化硅膜和氮氧化硅膜的膜。而且可選地，在通過熱氧化法在區(qū)域212、213和214的表面上形成氧化硅膜之后，通過高密度等離子體處理進(jìn)行氧化處理或氮化處理。
在該實(shí)施例中，在襯底200中的存儲(chǔ)部分提供的區(qū)域214上方形成的第一絕緣層220用作隨后完成的非易失性存儲(chǔ)元件中的隧穿絕緣膜。因此，由于第一絕緣層220的厚度較小，所以隧穿電流流動(dòng)的量較大，結(jié)果可以實(shí)現(xiàn)作為存儲(chǔ)器的高速度操作。另外，由于第一絕緣層220的厚度較小，所以包括用作浮柵電極的第一導(dǎo)電層222和第二導(dǎo)電層227的疊層結(jié)構(gòu)中的電荷(載流子)積累可以用低電壓進(jìn)行，以便可以減小非易失性存儲(chǔ)器件的功耗。因此，第一絕緣層220優(yōu)選形成小厚度。
第一導(dǎo)電層222由含鍺(Ge)的膜例如鍺或硅-鍺合金的膜形成。在該實(shí)施例中，第一導(dǎo)電層222是在含鍺元素的氣氛(例如，GeH4)下通過等離子體CVD法利用厚度為1nm至20nm、優(yōu)選1nm至10nm的含鍺作為其主要成分的膜形成的。具體地，可以通過對(duì)在200℃到350℃的溫度加熱的襯底100應(yīng)用13.56MHz到60MHz(例如，27MHz)的高頻功率，利用用氫稀釋到5％到10％的鍺烷(GeH4)氣體形成鍺層。
第二導(dǎo)電層227由金屬或合金或其金屬化合物形成。例如，鉭膜形成1nm至20nm、優(yōu)選1nm至10nm的厚度?？蛇x地，第二導(dǎo)電層227可以利用難熔金屬例如鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)或鎳(Ni)形成。該合金可利用難熔金屬和鈮(Nb)、鋯(Zr)、鈰(Ce)、釷(Th)或鉿(Hf)形成。可選地，可使用難熔金屬的氧化物或氮化物。金屬氮化物可以是氮化鉭、氮化鎢、氮化鉬、氮化鈦等。金屬氧化物可以是氧化鉭、氧化鈦、氧化鉬等。當(dāng)隨后是第二浮柵電極層229的第二導(dǎo)電層227由此由金屬等形成時(shí)，可以使利用第一導(dǎo)電層222形成的第一浮柵電極層226穩(wěn)定。
在單晶硅襯底用作襯底200并且提供包含具有比硅的能帶隙更小能帶隙的鍺的膜作為形成浮柵電極的第一導(dǎo)電層222，在硅襯底的特定區(qū)域上方，用作隧穿絕緣膜的第一絕緣層夾在其間，在這種情況下，通過相對(duì)浮柵電極中電荷(載流子)由絕緣層形成的第二阻擋，比通過相對(duì)硅襯底的特定區(qū)域中的電荷(載流子)由絕緣層形成的第一阻擋能量更高。因此，電荷(載流子)可以很容易從硅襯底的特定區(qū)域注入到電荷積累層，并且可以防止電荷(載流子)從浮柵電極釋放。也就是，在作為存儲(chǔ)器操作的情況下，可以用低電壓進(jìn)行高效寫入，并且可以提高電荷保持特性。還注意，在襯底200中的存儲(chǔ)部分中提供的區(qū)域214的上方形成的包括第一導(dǎo)電層222和第二導(dǎo)電層227的疊層結(jié)構(gòu)用作在后來完成的非易失性存儲(chǔ)元件中的浮柵電極。
接下來，在包括第一導(dǎo)電層222和第二導(dǎo)電層227的疊層結(jié)構(gòu)上方形成抗蝕劑223，并且通過利用抗蝕劑223作掩模選擇性地移除包括第一導(dǎo)電層222和第二導(dǎo)電層227的疊層結(jié)構(gòu)、和第一絕緣層216、218和220。在該實(shí)施例中，形成抗蝕劑223以覆蓋襯底200中的區(qū)域214的一部分，并移除包括第一導(dǎo)電層222和第二導(dǎo)電層227的疊層結(jié)構(gòu)的其它部分、以及未被抗蝕劑223覆蓋的第一絕緣層216、218和220，以便部分留下第一絕緣層220和包括第一導(dǎo)電層222和第二導(dǎo)電層227的疊層結(jié)構(gòu)，以形成第一絕緣層224和包括第一浮柵電極層226和第二浮柵電極層229的疊層結(jié)構(gòu)(見圖31C)。具體地，在區(qū)域214中留下提供在用于隨后形成非易失性存儲(chǔ)元件的區(qū)域中的第一絕緣層220、和包括第一導(dǎo)電層222和第二導(dǎo)電層227的疊層結(jié)構(gòu)。另外，暴露出襯底200中的區(qū)域212和213和部分區(qū)域214的表面。
接下來，形成第二絕緣層228以覆蓋襯底200中的區(qū)域212、213和214以及包括第一浮柵電極層226和第二浮柵電極層229的疊層結(jié)構(gòu)(見圖32A)。
第二絕緣層228是由通過CVD法、濺射法等利用絕緣材料例如氧化硅、氮化硅、氮氧化硅(SiOxNy(x＞y))或氧氮化硅(SiNxOy(x＞y))的單層或疊層形成的。例如，當(dāng)形成第二絕緣層228為單層時(shí)，氮氧化硅膜或氧氮化硅膜通過CVD法形成5nm至50nm包含在內(nèi)的厚度。而且，當(dāng)形成具有三層結(jié)構(gòu)的第二絕緣層228時(shí)，氮氧化硅膜形成為第一層絕緣層，氮化硅膜形成為第二層絕緣層，以及氮氧化硅膜形成為第三層絕緣層。
注意，在襯底200中的區(qū)域214中形成于包括第一浮柵電極層226和第二浮柵電極層229的疊層結(jié)構(gòu)上方的第二絕緣層228用作隨后完成的非易失性存儲(chǔ)元件中的控制絕緣層，并且形成于區(qū)域214的暴露部分上方的第二絕緣層228在隨后完成的晶體管中用作柵絕緣膜。
接下來，選擇性地形成抗蝕劑230以覆蓋形成于襯底200中的區(qū)域214上方的第二絕緣層228，并移除形成于襯底200中的區(qū)域212和213上方的第二絕緣層228(見圖32B)。
接下來，在襯底200中的區(qū)域212和213的表面上分別形成第三絕緣層232和234(見圖32C)。
第三絕緣層232和234是通過形成上述的第一絕緣層216、218和220的方法所述的任一方法形成的。例如，第三絕緣層232和234可以由通過進(jìn)行熱處理氧化襯底200中的區(qū)域212和213的表面的氧化硅膜形成。可選地，通過利用熱氧化方法形成氧化硅膜，然后通過氮化處理氮化氧化硅膜的表面，可以用包含氧和氮的硅膜(氮氧化硅膜)的疊層結(jié)構(gòu)形成第三絕緣層132和134。
而且可選地，如上所述，可利用等離子體處理形成第三絕緣層232和234。例如，在襯底100中區(qū)域212和213的表面上，通過用高密度等離子體處理進(jìn)行氧化處理或氮化處理，可以形成氧化硅(SiOx)膜或氮化硅(SiNx)膜作為第三絕緣層132和134。而且，在區(qū)域212和213的表面上用高密度等離子體處理進(jìn)行氧化處理之后，可以再次通過進(jìn)行高密度等離子體處理來進(jìn)行氮化處理。在這種情況下，氧化硅膜形成在區(qū)域212和213的表面上，并且氮氧化硅膜形成在氧化硅膜上，使得每個(gè)第三絕緣層132和134都形成為其中疊置氧化硅膜和氮氧化硅膜的膜。而且可選地，在通過熱氧化法在區(qū)域212和213的表面上形成氧化硅膜之后，可以通過高密度等離子體處理進(jìn)行氧化處理或氮化處理。
注意，在通過熱氧化法或高密度等離子體處理形成第三絕緣層232和234的過程中，也可以在襯底200中的區(qū)域214上方形成的第二絕緣層228的表面上形成氧化膜或氮氧化膜。形成在襯底200中的區(qū)域212和213上方的第三絕緣層232和234用作后來完成的晶體管中的柵絕緣膜。
接下來，形成導(dǎo)電膜以覆蓋形成在襯底200中的區(qū)域212和213上方的第三絕緣層232和234以及形成在區(qū)域214上方的第二絕緣層228(見圖33A)。在該實(shí)施例描述的實(shí)例中，順序疊置導(dǎo)電膜236和導(dǎo)電膜238作為導(dǎo)電膜。不必說，也可以用單層結(jié)構(gòu)或包括三層以上的疊層結(jié)構(gòu)形成該導(dǎo)電膜。
導(dǎo)電膜236和238可以由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等的元素，或包含這些元素作為主要成分的合金材料或化合物材料形成?？蛇x地，還可以使用通過氮化該元素獲得的金屬氮化膜。而且可選地，可以使用用雜質(zhì)元素例如磷摻雜的多晶硅代表的半導(dǎo)體材料。
在該實(shí)施例中，該導(dǎo)電膜是通過利用氮化鉭形成導(dǎo)電膜236以及利用上方的鎢形成導(dǎo)電膜238所形成的疊層結(jié)構(gòu)?？蛇x地，可以使用氮化鉭、氮化鎢、氮化鉬或氮化鈦的單層或疊層膜作為導(dǎo)電膜236，并且可以使用鎢、鉭、鉬或鈦的單層或疊層膜作為導(dǎo)電膜238。
接下來，通過選擇性地蝕刻和移除疊置的導(dǎo)電膜236和238，襯底200中的區(qū)域212、213和214的上方部分地留下導(dǎo)電膜236和238，以形成每個(gè)都用作柵電極的導(dǎo)電膜240、242、244和246(見圖33B和39B)。另外，在該實(shí)施例中，在襯底200中暴露出未與導(dǎo)電膜240、242、244和246重疊的部分區(qū)域212、213和214的表面。注意，導(dǎo)電膜144在后來完成的非易失性存儲(chǔ)元件中用作控柵電極。另外，在后來完成的晶體管中導(dǎo)電膜240、242和246中的每一個(gè)都用作柵電極。
具體地，在襯底200的區(qū)域212中，選擇性移除在導(dǎo)電膜240下面形成的、不與導(dǎo)電膜240重疊的部分第三絕緣層232，以便導(dǎo)電膜240和第三絕緣層232的端部彼此大致對(duì)準(zhǔn)。在襯底200的區(qū)域213中，選擇性移除在導(dǎo)電膜242下面形成的、不與導(dǎo)電膜242重疊的部分第三絕緣層234，以便導(dǎo)電膜242和第三絕緣層234的端部彼此大致對(duì)準(zhǔn)。在襯底200的區(qū)域214中，選擇性移除形成在導(dǎo)電膜244下面的、不與導(dǎo)電膜244重疊的部分第二絕緣層228，以便導(dǎo)電膜244和第二絕緣層228的端部彼此大致對(duì)準(zhǔn)。而且，也在襯底200的區(qū)域214中，選擇性移除在導(dǎo)電膜246下面形成的、不與導(dǎo)電膜246重疊的第一絕緣層224、第二絕緣層228、包括第一浮柵電極層226和第二浮柵電極層229的疊層結(jié)構(gòu)的部分，以便導(dǎo)電膜246、第二絕緣膜228、包括電荷積累層226和229的疊層結(jié)構(gòu)、和第一絕緣層224的端部彼此大致對(duì)準(zhǔn)。
在該情況下，不與導(dǎo)電膜240、242、244和246重疊的部分絕緣層等可在形成導(dǎo)電膜240、242、244和246的同時(shí)移除；或者可通過利用剩余的抗蝕劑或?qū)щ娔?40、242、244和246作掩模在形成導(dǎo)電膜240、242、244和246之后移除。
接下來，將雜質(zhì)元素選擇性地引入襯底200的區(qū)域212、213和214中(見圖33C)。在該實(shí)施例中，通過利用導(dǎo)電膜242、244和246作掩模以低的濃度將賦予n型導(dǎo)電性的雜質(zhì)元素選擇性地引入?yún)^(qū)域213和214中，同時(shí)通過利用導(dǎo)電膜240作掩模以低的濃度將賦予p型導(dǎo)電性的雜質(zhì)元素選擇性地引入?yún)^(qū)域212中。作為賦予n型導(dǎo)電性的雜質(zhì)元素，可以使用磷(P)、砷(As)等。作為賦予p型導(dǎo)電性的雜質(zhì)元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。
接下來，形成絕緣層(也稱為側(cè)壁)254與導(dǎo)電膜240、242、244和246的側(cè)表面接觸。具體地，通過等離子體CVD法、濺射法等將包含無機(jī)材料例如硅、硅的氧化物、或硅的氮化物的膜、或者包含有機(jī)材料例如有機(jī)樹脂的膜形成為單層或疊層。然后，在垂直方向上主要通過各向異性蝕刻來選擇性蝕刻該絕緣層，以便形成該絕緣層與導(dǎo)電膜240、242、244和246的側(cè)表面接觸。注意，當(dāng)形成LDD(輕摻雜漏)區(qū)時(shí)，使用絕緣層254作為摻雜的掩模。而且，在該實(shí)施例中，形成絕緣層254與形成在導(dǎo)電膜240、242、244和246下面的絕緣層以及浮柵電極層的側(cè)表面接觸。
接下來，通過利用絕緣層254和導(dǎo)電膜240、242、244和246作掩模，將將雜質(zhì)元素引入襯底200的區(qū)域212、213和214中，由此形成用作源區(qū)和漏區(qū)的雜質(zhì)區(qū)(見圖34A、37A和37B)。在該實(shí)施例中，通過利用絕緣層254和導(dǎo)電膜242、244和246作掩模以高的濃度將賦予n型導(dǎo)電性的雜質(zhì)元素引入襯底200的區(qū)域213和214中，同時(shí)通過利用絕緣層254和導(dǎo)電膜240作掩模以高的濃度將賦予p型導(dǎo)電性的雜質(zhì)元素引入?yún)^(qū)域212中。
結(jié)果，在襯底200中的區(qū)域212中，形成了形成源和漏區(qū)的雜質(zhì)區(qū)258、形成LDD區(qū)的低濃度雜質(zhì)區(qū)260和溝道形成區(qū)256。在襯底200中的區(qū)域213中，形成了形成源和漏區(qū)的雜質(zhì)區(qū)264、形成LDD區(qū)的低濃度雜質(zhì)區(qū)266和溝道形成區(qū)262。在襯底200中的區(qū)域214中，形成了形成源和漏區(qū)的雜質(zhì)區(qū)270、形成LDD區(qū)的低濃度雜質(zhì)區(qū)272和276和溝道形成區(qū)268和274。
注意在本實(shí)施例中，雜質(zhì)元素的引入是在下面的條件下進(jìn)行的，其中暴露了沒有與導(dǎo)電膜240、242、244和246重疊的襯底200中的區(qū)域212、213和214的部分。因此，形成在襯底200中的區(qū)域212、213和214中的溝道形成區(qū)256、262、268和274可以用與導(dǎo)電膜240、242、244和246自對(duì)準(zhǔn)的方式形成。
接下來，形成絕緣層277，以覆蓋在襯底200中的區(qū)域212、213和214的上方提供的絕緣層、導(dǎo)電膜等，并且在絕緣層277中形成開口278(見圖34B)。
絕緣層277可以用包含氧或氮的絕緣層例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy(x＞y))或氧氮化硅(SiNxOy(x＞y))；包含碳的膜例如DLC(金剛石類碳)膜；有機(jī)材料例如環(huán)氧樹脂、聚酰亞胺、聚酰胺、聚乙烯苯酚、苯并環(huán)丁烯或丙烯酸；或硅氧烷材料例如硅氧烷樹脂；的單層或疊層結(jié)構(gòu)，通過CVD法、濺射法等形成。注意，硅氧烷材料是具有Si-O-Si鍵的材料。硅氧烷具有包含硅(Si)和氧(O)鍵的骨架結(jié)構(gòu)。作為替代，可以使用至少包含氫的有機(jī)基團(tuán)(例如，烷基或芳烴)。作為替代，還可以使用氟基團(tuán)?？蛇x地，作為替代，可以使用至少包含氫的有機(jī)基團(tuán)或氟基團(tuán)。
接下來，通過利用CVD法、濺射法等在開口278中形成導(dǎo)電膜280，并且在絕緣層277上方選擇性地形成導(dǎo)電膜282a到282d，以與導(dǎo)電膜280電連接(見圖35、36A和36B、和39C)。
通過CVD法、濺射法等，由選自鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)和硅(Si)等的元素，或包含以該元素作為主要成分的合金材料或化合物材料的單層或疊層形成導(dǎo)電膜280和282a至282d中的每一個(gè)。包含鋁作為主要成分的該合金材料對(duì)應(yīng)于例如，包含鋁作為主要成分和鎳的材料；或包含鋁作為主要成分、鎳以及碳和硅中的一種或兩種的材料。例如，導(dǎo)電膜280和282a至282d中的每一個(gè)都優(yōu)選采用，阻擋膜、鋁-硅(Al-Si)膜和阻擋膜的疊層結(jié)構(gòu)；或阻擋膜、鋁-硅(Al-Si)膜、氮化鈦(TiN)膜和阻擋膜的疊層結(jié)構(gòu)。注意，該阻擋膜對(duì)應(yīng)于鈦、鈦的氮化物、鉬、或鉬的氮化物的薄膜。電阻值和成本低的鋁或鋁-硅優(yōu)選用作導(dǎo)電膜280和282a至282d的材料。另外，通過提供作為上層和下層的阻擋層，可以防止在鋁或鋁-硅中產(chǎn)生凸起。此外，通過形成高可還原元素鈦的阻擋膜，可以減少形成在半導(dǎo)體襯底上的薄自然氧化膜，以便可以獲得與半導(dǎo)體襯底的良好接觸。在該實(shí)施例中，導(dǎo)電膜280和282a至282d中的每一個(gè)都可以通過利用CVD法選擇性生長(zhǎng)鎢(W)來形成。
通過上述步驟，可以獲得提供有形成于區(qū)域212中的p型晶體管、形成于區(qū)域213中的n型晶體管和形成于襯底200的區(qū)域214中的非易失性存儲(chǔ)元件的非易失性存儲(chǔ)器件。
通過根據(jù)電路結(jié)構(gòu)制作晶體管中的柵絕緣層的厚度不同，該實(shí)施例的非易失性存儲(chǔ)器件可以實(shí)現(xiàn)低功耗。另外，可以實(shí)現(xiàn)非易失性存儲(chǔ)器件工作的穩(wěn)定性。具體地，通過減小邏輯部分晶體管中的柵絕緣層的厚度，可以減小閾值電壓的變化以及可以進(jìn)行低壓操作。通過增加存儲(chǔ)部分中選擇晶體管的柵絕緣層的厚度，即使在非易失性存儲(chǔ)元件的寫入和擦除操作施加比邏輯部分中的電壓高的電壓時(shí)，也可以增強(qiáng)操作的穩(wěn)定性。在非易失性存儲(chǔ)元件中，可以便于電荷從半導(dǎo)體襯底注入浮柵電極中，并且防止電荷從浮柵電極釋放。也就是，在作為存儲(chǔ)器操作的情況下，可以用低壓進(jìn)行高效寫入并且可以提高電荷保持特性。該實(shí)施例能夠?qū)崿F(xiàn)具有通過連續(xù)步驟制造的這種優(yōu)良效果的非易失性存儲(chǔ)器件。
該實(shí)施例可以與該說明書中描述的實(shí)施例模式和其它實(shí)施例中的任一個(gè)組合實(shí)施。
(實(shí)施例6)在本實(shí)施例中，將在下面參考各圖描述能夠在不接觸的情況下進(jìn)行數(shù)據(jù)輸入和輸出的提供有上述本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的半導(dǎo)體器件的應(yīng)用實(shí)例。不接觸就能夠數(shù)據(jù)輸入和輸出的半導(dǎo)體器件指的是RFID標(biāo)簽、ID標(biāo)簽、IC標(biāo)簽、IC芯片、RF標(biāo)簽、無線標(biāo)簽、電子標(biāo)簽或無線芯片。
半導(dǎo)體器件800用來不接觸地傳輸數(shù)據(jù)，并且包括高頻電路810、電源電路820、復(fù)位電路830、時(shí)鐘產(chǎn)生電路840、數(shù)據(jù)解調(diào)電路850、數(shù)據(jù)調(diào)制電路860、控制其它電路的控制電路870、存儲(chǔ)電路880和天線890(圖40A)。高頻電路810是從天線890接收信號(hào)并將接收的信號(hào)從數(shù)據(jù)調(diào)制電路860輸出到天線890的電路。電源電路820是從接收的信號(hào)產(chǎn)生電源電位的電路。復(fù)位電路830是產(chǎn)生復(fù)位信號(hào)的電路。時(shí)鐘產(chǎn)生電路840是基于接收從天線890輸入的信號(hào)產(chǎn)生各種時(shí)鐘信號(hào)的電路。數(shù)據(jù)解調(diào)電路850是解調(diào)接收的信號(hào)并輸出到控制電路870的電路。數(shù)據(jù)調(diào)制電路860是調(diào)制從控制電路870接收的信號(hào)的電路。作為控制電路870，例如，提供代碼提取電路(code extraction circuit)910、代碼判決電路920、CRC判決電路930和輸出單元電路940。注意，代碼提取電路910是重復(fù)地提取包括在傳送到控制電路870的指令中的多個(gè)代碼的電路，代碼判決電路920是比較提取的代碼和對(duì)應(yīng)參考的代碼以確定指令內(nèi)容的電路，并且CRC判決電路930基于判決代碼檢測(cè)存在或不存在傳輸錯(cuò)誤等的電路。
接下來，將描述上述半導(dǎo)體器件的操作的實(shí)例。首先，通過天線890接收無線信號(hào)。該無線信號(hào)經(jīng)由高頻電路810傳送到電源電路820，并產(chǎn)生高電源電位(在下文中稱為VDD)。該VDD提供給包括于半導(dǎo)體器件800的每個(gè)電路。另外，經(jīng)由高頻電路810傳送到數(shù)據(jù)解調(diào)電路850的信號(hào)被解調(diào)(在下文中，解調(diào)的信號(hào))。此外，經(jīng)由高頻電路810傳過復(fù)位電路830和時(shí)鐘產(chǎn)生電路840的信號(hào)和解調(diào)的信號(hào)傳送到控制電路870。傳送到控制電路870的信號(hào)通過代碼提取電路910、代碼判決電路920、CRC判決電路930等分析。然后，根據(jù)分析的信號(hào)，輸出存儲(chǔ)在存儲(chǔ)電路880中的半導(dǎo)體器件的信息。半導(dǎo)體器件的輸出信息通過輸出單元電路940編碼。此外，半導(dǎo)體器件800的編碼信息經(jīng)過數(shù)據(jù)調(diào)制電路860由天線890作為無線信號(hào)傳送。注意，低電源電位(下文中，VSS)在包括于半導(dǎo)體器件800內(nèi)的多個(gè)電路中是公共的，并且VSS可以設(shè)為GND。另外，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件可以應(yīng)用到存儲(chǔ)電路880。由于在本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件中驅(qū)動(dòng)電壓可以降低，所以可以在更長(zhǎng)的距離上進(jìn)行非接觸數(shù)據(jù)通訊。
由此，通過從讀出器/記錄器向半導(dǎo)體器件800傳送信號(hào)并且接收由讀出器/記錄器從半導(dǎo)體器件800傳送的信號(hào)，可以讀取半導(dǎo)體器件的數(shù)據(jù)。
另外，通過沒有安裝電源(電池)的電磁波、或通過電磁波和安裝的電源(電池)，半導(dǎo)體器件800可以向每個(gè)電路提供電源電壓。
接下來，將描述不接觸就能夠數(shù)據(jù)輸入和輸出的半導(dǎo)體器件的使用實(shí)例。包括顯示部分3210的便攜終端的側(cè)面提供有讀出器/記錄器3200，并且商品3220的側(cè)表面提供有半導(dǎo)體器件3230(圖40B)。當(dāng)讀出器/記錄器3200保持在包括于商品3220的半導(dǎo)體器件3230的上方時(shí)，商品的信息例如原料、原產(chǎn)地、每個(gè)生產(chǎn)工藝中的檢測(cè)結(jié)果、發(fā)行記錄或商品的說明顯示在顯示部分3210上。此外，當(dāng)產(chǎn)品3260通過傳送帶傳輸時(shí)，利用提供在產(chǎn)品3260上方的讀出器/記錄器3240和半導(dǎo)體器件3250，可以檢查產(chǎn)品3260(圖40C)。由此，通過利用用于系統(tǒng)的半導(dǎo)體器件，可以很容易地獲得信息，并且可以實(shí)現(xiàn)系統(tǒng)功能和額外價(jià)值的提高。
此外，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件可以用于各種領(lǐng)域中具有存儲(chǔ)器的電子器件。作為應(yīng)用本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的電子器件，例如，給出了攝影機(jī)、數(shù)字照相機(jī)、護(hù)目鏡型顯示器(安裝在頭部的顯示器)、導(dǎo)航系統(tǒng)、聲音再生器件(例如，卡車內(nèi)音頻或音頻部件)、計(jì)算機(jī)、游戲機(jī)、移動(dòng)信息終端(例如，移動(dòng)計(jì)算機(jī)、移動(dòng)電話、移動(dòng)游戲機(jī)或電子書籍)、裝配有記錄媒質(zhì)的圖像再現(xiàn)器件(具體地，用來再生記錄媒質(zhì)例如DVD(數(shù)字化視頻光盤)的器件，其裝配有用來顯示記錄圖像的顯示器)等。在圖41A至41E中示出了這些電子器件的具體實(shí)例。
圖41A和41B每個(gè)都示出了數(shù)字照相機(jī)。圖41B示出了圖41A中示出的數(shù)字照相機(jī)的背面。該數(shù)字照相機(jī)包括底盤2111、顯示部分2112、鏡頭2113、操作鍵2114、快門2115等。另外，該數(shù)字照相機(jī)包括可移動(dòng)非易失性存儲(chǔ)器2116，并且該存儲(chǔ)器2116存儲(chǔ)由數(shù)字照相機(jī)取得的數(shù)據(jù)。通過利用本發(fā)明形成的非易失性半導(dǎo)體存儲(chǔ)器件可以應(yīng)用到存儲(chǔ)器2116。
圖41C示出了移動(dòng)電話，其是便攜終端的一個(gè)典型實(shí)例。該移動(dòng)電話包括底盤2121、顯示部分2122、操作鍵2123、揚(yáng)聲器2124等。另外，該移動(dòng)電話包括可移動(dòng)非易失性存儲(chǔ)器2125，并且數(shù)據(jù)例如電話號(hào)碼、圖像、音樂數(shù)據(jù)等可以存儲(chǔ)在存儲(chǔ)器2125中并通過移動(dòng)電話復(fù)制。通過利用本發(fā)明形成的非易失性半導(dǎo)體存儲(chǔ)器件可以應(yīng)用到存儲(chǔ)器2125。
圖41D示出了數(shù)字播放器，其是視頻器件的典型實(shí)例。圖41D中示出的數(shù)字播放器包括主體2130、顯示部分2131、存儲(chǔ)器部分2132、操作部分2133、耳機(jī)2134等。頭戴式受話器或無線耳機(jī)可以用來代替耳機(jī)2134。對(duì)于存儲(chǔ)器部分2132，可以使用通過利用本發(fā)明形成的非易失性半導(dǎo)體存儲(chǔ)器件。例如，通過利用存儲(chǔ)容量為20GB到200GB的NAND非易失性存儲(chǔ)器并操作該操作部分2133，圖像和聲音(音樂)可以記錄和再生。應(yīng)該注意，通過在顯示部分2131中的黑背景上顯示白字符，可以降低功耗。對(duì)于移動(dòng)視頻器件這是尤其有效的。提供在存儲(chǔ)部分2132中的非易失性半導(dǎo)體存儲(chǔ)器件可以是可移動(dòng)的。
圖41E示出了電子書籍(也稱為電子紙)。該電子書籍包括主體2141、顯示部分2142、操作鍵2143和存儲(chǔ)部分2144。調(diào)制解調(diào)器可以合并在主體2141中，或可以使用無線傳送和接收信息的結(jié)構(gòu)。對(duì)于存儲(chǔ)部分2144，可以使用通過利用本發(fā)明形成的非易失性半導(dǎo)體存儲(chǔ)器件。例如，通過利用存儲(chǔ)容量為20GB到200GB的NAND非易失性存儲(chǔ)器并操作該操作部分2143，圖像和聲音(音樂)可以記錄和再生。提供在存儲(chǔ)部分2144中的非易失性半導(dǎo)體存儲(chǔ)器件可以是可移動(dòng)的。
如上所述，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的應(yīng)用范圍是非常廣泛的，并且其可以用于所有領(lǐng)域中包括存儲(chǔ)器的任何電子器件。
本申請(qǐng)基于2006年3月31日在日本專利局提交的日本專利申請(qǐng)序列號(hào)no.2006-100789，其全部?jī)?nèi)容作為參考包含在這里。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底包括一對(duì)雜質(zhì)區(qū)和在所述雜質(zhì)區(qū)之間的溝道形成區(qū)；在溝道形成區(qū)上方的浮柵電極，第一絕緣層介于它們之間，和浮柵電極上方的控柵電極，第二絕緣層介于它們之間，其中浮柵電極至少包括與第一絕緣層接觸的第一層和第一層上方的第二層，其中第一層由半導(dǎo)體材料形成，其中第一層的能帶隙比溝道形成區(qū)的能帶隙小，以及其中第二層由選自由金屬、金屬合金和金屬化合物組成的組的材料形成。
2.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底包括一對(duì)雜質(zhì)區(qū)和在所述雜質(zhì)區(qū)之間的溝道形成區(qū)；在溝道形成區(qū)上方的浮柵電極，第一絕緣層介于它們之間，和浮柵電極上方的控柵電極，第二絕緣層介于它們之間，其中浮柵電極至少包括第一層和第二層，其中第一層與第一絕緣層接觸并利用具有比溝道形成區(qū)的能帶隙小和電阻率低的材料形成，和其中第二層由選自由金屬、金屬合金和金屬化合物組成的組的材料形成。
3.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底包括一對(duì)雜質(zhì)區(qū)和在所述雜質(zhì)區(qū)之間的溝道形成區(qū)；在溝道形成區(qū)上方的浮柵電極，第一絕緣層介于它們之間，和浮柵電極上方的控柵電極，第二絕緣層介于它們之間，其中浮柵電極至少包括第一層和第二層，其中由第一絕緣層形成的關(guān)于第一層中的電子的勢(shì)壘能比由第一絕緣層形成的關(guān)于溝道形成區(qū)中的電子的勢(shì)壘能高，以及其中第二層由選自由金屬、金屬合金和金屬化合物組成的組的材料形成。
4.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底包括一對(duì)雜質(zhì)區(qū)和在所述雜質(zhì)區(qū)之間的溝道形成區(qū)；在溝道形成區(qū)上方的浮柵電極，第一絕緣層介于它們之間，和浮柵電極上方的控柵電極，第二絕緣層介于它們之間，其中浮柵電極至少包括第一層和第二層，其中與第一絕緣層接觸的第一層由鍺或鍺化合物形成，以及其中第二層由選自由金屬、金屬合金和金屬化合物組成的組的材料形成。
5.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中在溝道形成區(qū)的能帶隙和第一層的能帶隙之間存在0.1eV以上的差。
6.根據(jù)權(quán)利要求1的非易失性存儲(chǔ)器件，其中第一絕緣層包括氧化硅層和形成在氧化硅層上方的氮氧化硅層。
7.根據(jù)權(quán)利要求6的非易失性半導(dǎo)體存儲(chǔ)器件，其中浮柵電極與氮氧化硅層接觸。
8.根據(jù)權(quán)利要求6的非易失性半導(dǎo)體存儲(chǔ)器件，其中該氧化硅層是通過等離子體處理氧化半導(dǎo)體襯底形成的，并且該氮氧化硅層是通過等離子體處理氮化氧化硅層形成的。
9.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中第二層包括鎢、鉭、鈦、鉬、鉻和鎳中的至少一種。
10.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中第二層包括氮化鉭、氮化鎢、氮化鉬、氮化鈦、氧化鉭、氧化鈦和氧化鉬中的至少一種。
11.根據(jù)權(quán)利要求2的非易失性半導(dǎo)體存儲(chǔ)器件，其中在溝道形成區(qū)的能帶隙和第一層的能帶隙之間存在0.1eV以上的差。
12.根據(jù)權(quán)利要求2的非易失性半導(dǎo)體存儲(chǔ)器件，其中第一絕緣層包括氧化硅層和形成在氧化硅層上方的氮氧化硅層。
13.根據(jù)權(quán)利要求12的非易失性半導(dǎo)體存儲(chǔ)器件，其中浮柵電極與氮氧化硅層接觸。
14.根據(jù)權(quán)利要求12的非易失性半導(dǎo)體存儲(chǔ)器件，其中該氧化硅層是通過等離子體處理氧化半導(dǎo)體襯底形成的，并且該氮氧化硅層是通過等離子體處理氮化氧化硅層形成的。
15.根據(jù)權(quán)利要求2的非易失性半導(dǎo)體存儲(chǔ)器件，其中第二層包括鎢、鉭、鈦、鉬、鉻和鎳中的至少一種。
16.根據(jù)權(quán)利要求2的非易失性半導(dǎo)體存儲(chǔ)器件，其中第二層包括氮化鉭、氮化鎢、氮化鉬、氮化鈦、氧化鉭、氧化鈦和氧化鉬中的至少一種。
17.根據(jù)權(quán)利要求3的非易失性半導(dǎo)體存儲(chǔ)器件，其中第一絕緣層包括氧化硅層和形成在氧化硅層上方的氮氧化硅層。
18.根據(jù)權(quán)利要求17的非易失性半導(dǎo)體存儲(chǔ)器件，其中浮柵電極與氮氧化硅層接觸。
19.根據(jù)權(quán)利要求17的非易失性半導(dǎo)體存儲(chǔ)器件，其中該氧化硅層是通過等離子體處理氧化半導(dǎo)體襯底形成的，并且該氮氧化硅層是通過等離子體處理氮化氧化硅層形成的。
20.根據(jù)權(quán)利要求3的非易失性半導(dǎo)體存儲(chǔ)器件，其中第二層包括鎢、鉭、鈦、鉬、鉻和鎳中的至少一種。
21.根據(jù)權(quán)利要求3的非易失性半導(dǎo)體存儲(chǔ)器件，其中第二層包括氮化鉭、氮化鎢、氮化鉬、氮化鈦、氧化鉭、氧化鈦和氧化鉬中的至少一種。
22.根據(jù)權(quán)利要求4的非易失性半導(dǎo)體存儲(chǔ)器件，其中第一絕緣層包括氧化硅層和形成在氧化硅層上方的氮氧化硅層。
23.根據(jù)權(quán)利要求22的非易失性半導(dǎo)體存儲(chǔ)器件，其中浮柵電極與氮氧化硅層接觸。
24.根據(jù)權(quán)利要求22的非易失性半導(dǎo)體存儲(chǔ)器件，其中該氧化硅層是通過等離子體處理氧化半導(dǎo)體襯底形成的，并且該氮氧化硅層是通過等離子體處理氮化氧化硅層形成的。
25.根據(jù)權(quán)利要求4的非易失性半導(dǎo)體存儲(chǔ)器件，其中第二層包括鎢、鉭、鈦、鉬、鉻和鎳中的至少一種。
26.根據(jù)權(quán)利要求4的非易失性半導(dǎo)體存儲(chǔ)器件，其中第二層包括氮化鉭、氮化鎢、氮化鉬、氮化鈦、氧化鉭、氧化鈦和氧化鉬中的至少一種。
27.根據(jù)權(quán)利要求4的非易失性半導(dǎo)體存儲(chǔ)器件，其中第一層具有1nm至20nm包括在內(nèi)的厚度。
28.根據(jù)權(quán)利要求4的非易失性半導(dǎo)體存儲(chǔ)器件，其中鍺化合物是氧化鍺或氮化鍺。
全文摘要
本發(fā)明目的在于提供一種在寫性質(zhì)和電荷保持特性方面優(yōu)異的非易失性半導(dǎo)體存儲(chǔ)器件。提供其中在一對(duì)雜質(zhì)區(qū)之間形成溝道形成區(qū)的半導(dǎo)體襯底，并在半導(dǎo)體襯底上方提供第一絕緣層、浮柵電極、第二絕緣層和控柵電極。浮柵電極至少包括兩層。優(yōu)選與第一絕緣層接觸的第一浮柵電極的能帶隙比半導(dǎo)體襯底的小。還優(yōu)選第二浮柵電極由金屬材料、合金材料或金屬化合物材料形成。這是因?yàn)?，通過降低浮柵電極導(dǎo)帶的底能級(jí)比半導(dǎo)體襯底中的溝道形成區(qū)的低，可以提高載流子注入特性和電荷保持特性。
文檔編號(hào)H01L29/49GK101047192SQ20071009214
公開日2007年10月3日 申請(qǐng)日期2007年4月2日 優(yōu)先權(quán)日2006年3月31日
發(fā)明者山崎舜平, 淺見良信, 高野圭惠, 古野誠(chéng) 申請(qǐng)人:株式會(huì)社半導(dǎo)體能源研究所