專利名稱：半導(dǎo)體器件以及形成半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可以用在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路中的 半導(dǎo)體器件。更為具體地，本發(fā)明涉及一種改進(jìn)的金屬氧化物半導(dǎo)體 場效應(yīng)晶體管(MOSFET)，其包括具有傾斜的側(cè)壁表面的源極和漏 極(S/D)凹陷以及位于這樣的凹陷的傾斜側(cè)壁表面上的產(chǎn)生應(yīng)力的電 介質(zhì)層。本發(fā)明還涉及通過晶格蝕刻(crystallographic etching,結(jié)晶 學(xué)蝕刻，晶體學(xué)蝕刻)形成這樣的S/D凹陷的方法。
背景技術(shù)：
半導(dǎo)體器件襯底中的機(jī)械應(yīng)力已被廣泛用于調(diào)節(jié)器件的性能。例 如，在硅中，當(dāng)溝道膜處于在電流方向的壓應(yīng)力之下并/或者處于在硅 膜法線方向的張應(yīng)力之下時(shí)，空穴遷移率提高；而當(dāng)硅膜處于電流方 向的張應(yīng)力之下并/或處于在硅膜法線方向的壓應(yīng)力下時(shí)，電子遷移率 提高。因此，可以在p溝道場效應(yīng)晶體管(p-FET)和/或n溝道場效 應(yīng)晶體管(n-FET)的溝道區(qū)中有利地產(chǎn)生壓應(yīng)力和/或張應(yīng)力，以增強(qiáng) 這樣的器件的性能。
產(chǎn)生被施以所需的應(yīng)力的硅溝道區(qū)的一種可能的方法是用受壓 應(yīng)力和/或張應(yīng)力的電介質(zhì)膜比如氮化硅膜來覆蓋FET器件。例如， 2003年2月 27日7>開的美國專利申請(qǐng)公開說明書 No.2003/0040158"Semiconductor Device and Method of Fabricating the Same"描述了一種半導(dǎo)體器件，其包含上覆蓋n-MOSFET的溝道 區(qū)的第 一張應(yīng)力氮化物層，以及上覆蓋p-MOSFET的溝道區(qū)的笫二壓 應(yīng)力氮化物層，用于分別向n-MOSFET和p-MOSFET施加張應(yīng)力和 壓應(yīng)力。但是，這樣的上覆應(yīng)力氮化物層只能在MOSFET器件的溝 道區(qū)中產(chǎn)生有限大小的應(yīng)力。
與應(yīng)力氮化物層相結(jié)合，已經(jīng)使用了凹陷源漏區(qū)來改善
MOSFET溝道區(qū)中的應(yīng)力分布。具體地，對(duì)MOSFET器件的源漏區(qū) 進(jìn)行回蝕(etch back)，以形成具有垂直側(cè)壁和基本上平坦的底面的 凹陷。不僅形成在MOSFET溝道區(qū)的頂部，而且形成在源極和漏極 凹陷中以及MOSFET溝道區(qū)的垂直側(cè)壁上的應(yīng)力氮化物層，與僅形 成在MOSFET溝道區(qū)頂部的類似的氮化物層相比，能夠更加有效地 在溝道區(qū)中產(chǎn)生應(yīng)力。但是，這樣的具有垂直側(cè)壁的凹陷的源漏區(qū)底 切MOSFET中的源極和漏極擴(kuò)展區(qū)(extension region)，這導(dǎo)致短 溝道效應(yīng)增強(qiáng)，結(jié)泄漏增加，器件性能變差。
因此，需要一種改善的MOSFET器件結(jié)構(gòu)，其在溝道區(qū)中具有 增強(qiáng)的應(yīng)力分布，但是不會(huì)增強(qiáng)MOSFET的短溝道效應(yīng)和結(jié)泄漏。

發(fā)明內(nèi)容
本發(fā)明的發(fā)明人發(fā)現(xiàn)，可以與上覆的產(chǎn)生應(yīng)力的電介質(zhì)層一起使 用具有傾斜側(cè)壁表面的源漏凹陷來在MOSFET器件結(jié)構(gòu)的溝道區(qū)中 產(chǎn)生更多的應(yīng)力。源漏凹陷的傾斜側(cè)壁表面用來使MOSFET器件結(jié) 構(gòu)的源漏擴(kuò)展區(qū)中的底切最小化，從而使MOSFET中的短溝道效應(yīng) 和結(jié)泄漏最小化。
在一個(gè)方面，本發(fā)明涉及一種半導(dǎo)體器件，其包括具有位于半導(dǎo) 體襯底中的源區(qū)和漏區(qū)的金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (MOSFET)。源區(qū)和漏區(qū)包括具有相對(duì)于半導(dǎo)體襯底的上表面傾斜 的一個(gè)或者多個(gè)側(cè)壁表面的凹陷。在源漏區(qū)處，產(chǎn)生應(yīng)力的電介質(zhì)層 位于所述凹陷的傾斜側(cè)壁表面上。
優(yōu)選地，但不是必須地，所述產(chǎn)生應(yīng)力的電介質(zhì)層包括張應(yīng)力或 者壓應(yīng)力氮化硅。
所述半導(dǎo)體襯底的上表面優(yōu)選沿著第一組等效晶面(equivalent crystal plane )中的一個(gè)取向，所述凹陷的所述一個(gè)或者多個(gè)側(cè)壁表面 優(yōu)選沿著不同的第二組等效晶面取向。
在單晶半導(dǎo)體材料中，單晶材料的單位晶格(晶胞)中的所有的
晶格方向和晶格面可以用 一種公知為密勒指數(shù)(Miller Index )的數(shù)學(xué) 描述來描述。 一方面，密勒指數(shù)中的符號(hào)hkl定義一種結(jié)晶定向或者 晶體取向(晶向)，比如單晶硅的立方晶胞中的
-i-io0-1-1、[-10-l-詞、[O國ll-101l-10j01-l和10-l；<111>晶向包括等效晶向[111-lll1-11
和11-1。類似地，符號(hào){hkl}定義分別垂直于< ^1>晶向的一族或者 一組等效結(jié)晶面或者晶面。例如，{100}晶面包括分別垂直于<100> 晶向的一組等效晶面。
對(duì)應(yīng)地，本發(fā)明中的術(shù)語"等效晶面"指的是如上所述由密勒指數(shù) 定義的一族等效結(jié)晶面或者晶面。
在本發(fā)明的具體的實(shí)施方式中，半導(dǎo)體襯底包括單晶硅，笫一和 第二組等效晶面是從硅的{100} 、 {110}和{111}晶面中選出的。
在本發(fā)明的具體的實(shí)施方式中，MOSFET是p溝道MOSFET。 對(duì)應(yīng)地，半導(dǎo)體襯底的上表面沿著硅的{110}晶面之一取向，所述凹 陷的所述一個(gè)或者多個(gè)側(cè)壁表面沿著硅的{111}晶面取向。
在本發(fā)明的一種可選的實(shí)施方式中，MOSFET是n溝道 MOSFET。半導(dǎo)體襯底的上表面沿著硅的{100}晶面之一取向，所 述凹陷的所述一個(gè)或者多個(gè)側(cè)壁表面沿著硅的{111}晶面取向。
上述源漏凹陷可以具有梯形橫截面，也就是具有平行于半導(dǎo)體襯 底的上表面的底面，或者可以具有三角形橫截面，也就是沒有底面。
在本發(fā)明的一種特別優(yōu)選但是并非必須的實(shí)施方式中，MOSFET 的源漏區(qū)還包括位于凹陷的傾斜側(cè)壁表面上面但是在產(chǎn)生應(yīng)力的電介
質(zhì)層下面的金屬硅化物層。
上述半導(dǎo)體襯底可以具有絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)，也就是， 其可以(從下到上)包括基礎(chǔ)半導(dǎo)體襯底層、絕緣埋層(buried insulator layer)和半導(dǎo)體器件層。所述凹陷位于半導(dǎo)體器件層中。或者，所述半 導(dǎo)體襯底可以包括其中具有凹陷的體半導(dǎo)體結(jié)構(gòu)。
另一方面，本發(fā)明涉及一種用于形成半導(dǎo)體器件的方法。該方法
包括
在MOSFET的選定源漏區(qū)對(duì)半導(dǎo)體襯底進(jìn)行晶格蝕刻 (crystallographically etching,結(jié)晶學(xué)蝕刻，晶體學(xué)蝕刻)以在其中 形成凹陷，其中，所述凹陷包括相對(duì)于半導(dǎo)體襯底的上表面傾斜的一 個(gè)或者多個(gè)側(cè)壁表面；以及
形成在所述MOSFET的源漏區(qū)處在凹陷的傾斜側(cè)壁表面上的產(chǎn) 生應(yīng)力的電介質(zhì)層。
優(yōu)選地，該方法還包括在形成產(chǎn)生應(yīng)力的電介質(zhì)層之前，在 MOSFET的源漏區(qū)處的凹陷的傾斜側(cè)壁表面上形成金屬硅化物層。
優(yōu)選地，用濕法蝕刻步驟來執(zhí)行上述晶格蝕刻，該濕法蝕刻步驟 采用從下述物質(zhì)組成的組中選擇的蝕刻劑氨、氫氧化四曱銨、氬氧 化鐘、乙蟑聯(lián)氨碌苯二酚(ethylenediaminepyrocatechol， EDP)以及 它們的組合。這些蝕刻劑對(duì)于硅蝕刻有效且有高度的選擇性，它們可 以沿著所有晶向蝕刻硅，但是沿著不同的晶向蝕刻速率不同。沿著不 同的晶向蝕刻速率不同是由硅的結(jié)晶學(xué)結(jié)構(gòu)造成的，也就是，某些晶 向比其它晶向更能抗腐蝕。當(dāng)侵蝕反應(yīng)在<100>晶向前進(jìn)，并在侵蝕
前沿抵達(dá)UiU晶面時(shí)停止時(shí)，用上述蝕刻劑之一在<100>取向的硅 晶片中產(chǎn)生典型的金字塔形或者v形槽。
從后面的說明以及所附的權(quán)利要求可以更加明了本發(fā)明的其它 方面、特征和優(yōu)點(diǎn)。


圖1圖示了根據(jù)本發(fā)明的一種實(shí)施方式的改進(jìn)的MOSFET器件 的剖面圖，其具有帶傾斜的側(cè)壁表面的梯形源漏(S/D)凹陷以及位于 這樣的梯形S/D凹陷的傾斜的側(cè)壁表面上的產(chǎn)生應(yīng)力的電介質(zhì)層；
圖2圖示了根據(jù)本發(fā)明的一種實(shí)施方式的改進(jìn)的MOSFET器件 的剖面圖，其具有帶傾斜的側(cè)壁表面的三角形源漏(S/D)凹陷以及位 于這樣的三角形S/D凹陷的傾斜的側(cè)壁表面上的產(chǎn)生應(yīng)力的電介質(zhì) 層；
圖3-6的剖面解了根據(jù)本發(fā)明的一種實(shí)施方式，用于形成如 圖1所示的改進(jìn)的MOSFET器件的舉例的加工步驟；
圖7-8的剖面解了根據(jù)本發(fā)明的一種實(shí)施方式，用于形成如 圖2所示的改進(jìn)的MOSFET器件的舉例的加工步驟；
具體實(shí)施例方式
在下面的說明中，為了徹底理解本發(fā)明，提供了大量的具體細(xì)節(jié)， 比如特定的結(jié)構(gòu)、部件、材料、尺度、加工步驟和技術(shù)。但是，本領(lǐng) 域的普通技術(shù)人員會(huì)理解，沒有這些具體細(xì)節(jié)本發(fā)明也能實(shí)施。在其 它情況下，為了避免模糊本發(fā)明的焦點(diǎn)，沒有詳細(xì)描述公知的結(jié)構(gòu)和 加工步驟。
應(yīng)當(dāng)理解，當(dāng)將作為層、區(qū)域或者襯底的元素稱為在另一個(gè)元素 "上，，或者"上面，，時(shí)，其可以是在該另一元素的直接上方，或者可以存 在居間的元素。反之，如果說某元素直接在另一元素上或者上面，則 不存在居間的元素。還應(yīng)當(dāng)理解，當(dāng)將某元素稱為在另一個(gè)元素"下" 或者"下面，，時(shí)，其可以是直接在該另一元素的下面或下方，或者可以 存在居間的元素。反之，如果說某元素直接在另一元素下面或者下方， 則不存在居間的元素。
本發(fā)明提供了具有傾斜側(cè)壁表面的源漏(S/D)凹陷，其可以與 產(chǎn)生應(yīng)力的電介質(zhì)層結(jié)合使用來改善MOSFET器件的溝道區(qū)中的應(yīng) 力分布，而不會(huì)加劇MOSFET器件的短溝道效應(yīng)和結(jié)泄漏。具體地， 所述S/D凹陷的側(cè)壁表面相對(duì)于S/D凹陷所在的半導(dǎo)體襯底的上表面 傾斜。
圖1圖示了改進(jìn)的MOSFET2的剖面圖，該MOSFET2具有位 于半導(dǎo)體襯底10中的源區(qū)2S、漏區(qū)2D和溝道區(qū)2C。該半導(dǎo)體襯底 10具有絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)并從下到上包括基礎(chǔ)半導(dǎo)體襯底 層12、絕緣埋層14和半導(dǎo)體器件層16。在半導(dǎo)體襯底10中提供隔離 區(qū)11來隔離MOSFET2與相鄰的器件。
半導(dǎo)體器件層16包含位于源漏(S/D )區(qū)2S和2D的梯形表面 凹陷。每一個(gè)這樣的梯形S/D凹陷具有相對(duì)于半導(dǎo)體器件層16的上表 面16A傾斜的側(cè)壁表面16B以及平行于半導(dǎo)體器件層16的上表面16A 的基本上平坦的底面16C?？梢栽谔菪蜸/D凹陷的側(cè)壁表面16B和底 面16C上形成可選的金屬硅化物層18和20。
溝道區(qū)2C位于半導(dǎo)體器件層16中，在S/D區(qū)2S和2D之間。 在溝道區(qū)2C中不形成凹陷。取而代之，在溝道區(qū)2C處的半導(dǎo)體器件 層16的上表面16A上形成包括柵極電介質(zhì)層22、柵極導(dǎo)體24、可選 的柵極硅化物層26以及可選的隔離體28的柵極疊層。
在整個(gè)結(jié)構(gòu)(包括梯形S/D凹陷的傾斜側(cè)壁表面16B)上形成產(chǎn) 生應(yīng)力的電介質(zhì)層30。這樣的產(chǎn)生應(yīng)力的電介質(zhì)層30可以包括張應(yīng) 力或者壓應(yīng)力，用于分別向MOSFET2的溝道區(qū)2C施加張應(yīng)力或者 壓應(yīng)力。
一方面，具有傾斜側(cè)壁表面16B的梯形S/D凹陷改善了由產(chǎn)生應(yīng) 力的電介質(zhì)層30在MOSFET 2的溝道區(qū)2C中產(chǎn)生的應(yīng)力分布。另 一方面，梯形S/D凹陷不底切MOSFET 2的源/漏擴(kuò)展區(qū)(其一般位 于隔離體28下方，延伸到溝道區(qū)2C中)，因此不會(huì)加劇MOSFET 2 中的短溝道效應(yīng)或者增加泄漏電流。
類似地，圖2圖示了類似于圖1所示的另一種MOSFET器件4 的剖面圖，但是其在半導(dǎo)體器件層17中包含三角形(而不是梯形)的 S/D凹陷。每一個(gè)三角形S/D凹陷具有相對(duì)于器件層17的上表面17A 傾斜的側(cè)壁表面17B，但是沒有平坦的底面。產(chǎn)生應(yīng)力的電介質(zhì)層30 位于這樣的三角形S/D凹陷的傾斜側(cè)壁表面17B上，用于向MOSFET 4的溝道區(qū)4C施加應(yīng)力(張應(yīng)力或者壓應(yīng)力)。
圖2所示的三角形S/D凹陷也改善了由產(chǎn)生應(yīng)力的電介質(zhì)層30 在MOSFET 4的溝道區(qū)4C中產(chǎn)生的應(yīng)力分布，但是不會(huì)增加 MOSFET4中的短溝道效應(yīng)或者泄漏電流。
具體地，MOSFET 2具有位于半導(dǎo)體襯底10中并在隔離區(qū)12 之間的S/D區(qū)2S、 2D以及溝道區(qū)2C。在溝道區(qū)2C上形成包括柵極 電介質(zhì)層22、柵極導(dǎo)體24、電介質(zhì)蓋層26以及可選的側(cè)壁隔離體27 和28的柵極疊層。
在本發(fā)明的一種優(yōu)選的實(shí)施方式中，如圖l-2所示的半導(dǎo)體器件 層16和17包括單晶硅，它們的上表面16A和17B沿著硅的{110} 晶面取向。這樣，MOSFET 2和4優(yōu)選為p溝道MOSFET ，使得這 樣的p溝道MOSFET2和4的溝道區(qū)2C和4C沿著珪的{110}晶面取 向，用于提高溝道區(qū)2C和4C中的空穴遷移率。上覆蓋S/D凹陷的產(chǎn) 生應(yīng)力的電介質(zhì)層30優(yōu)選包含固有壓應(yīng)力，該固有壓應(yīng)力進(jìn)而被施加 到溝道區(qū)2C和4C，進(jìn)一步提高空穴遷移率。
在本發(fā)明的另一種實(shí)施方式中，如圖l-2所示的半導(dǎo)體器件層 16和17包括單晶硅，它們的上表面16A和17B沿著珪的{100}晶面取 向。這樣，MOSFET 2和4優(yōu)選為n溝道MOSFET，使得這樣的n 溝道MOSFET2和4的溝道區(qū)2C和4C沿著硅的{100}晶面取向，這 用來提高溝道區(qū)2C和4C中的電子遷移率。另外，上覆蓋S/D凹陷的 產(chǎn)生應(yīng)力的電介質(zhì)層30優(yōu)選包含固有張應(yīng)力，該固有張應(yīng)力進(jìn)而被施 加到溝道區(qū)2C和4C，進(jìn)一步提高電子遷移率。
如圖1-2所示的S/D凹陷能夠通過晶格蝕刻(crystallographic etching)容易地形成。晶格蝕刻沿著所有的晶體學(xué)方向蝕刻半導(dǎo)體襯 底10，但是沿著不同的晶面或者晶向具有顯著不同的速率。因此，通 過這樣的晶格蝕刻工藝形成的蝕刻圖案沿著蝕刻最快的晶面前進(jìn)，最 終終止于蝕刻較慢的晶面。例如，當(dāng)圖1-2的半導(dǎo)體器件層16和17 具有沿著硅的{110}晶面取向的上表面16A和17A時(shí)，能夠使用基于 氨的或者基于氫氧化四甲銨的蝕刻溶液進(jìn)行晶格蝕刻，以比沿{111} 晶面快得多的速率蝕刻{110}晶面。因此，這樣形成的蝕刻圖案將被蝕
刻較慢地{111}晶面終止，{111}晶面相對(duì)于{110}晶面傾斜，從而形成 S/D凹陷的傾斜側(cè)壁表面16B和17B。
圖3-6圖解了根據(jù)本發(fā)明的一種實(shí)施方式，可以用于制造圖1 的MOSFET器件的舉例的加工步驟。
首先，如圖3所示，在半導(dǎo)體襯底10上形成柵電介質(zhì)層22。在 柵電介質(zhì)層22上形成包括柵導(dǎo)體24和電介質(zhì)蓋層25的圖案柵極疊 層。
半導(dǎo)體襯底10可以包括體半導(dǎo)體結(jié)構(gòu)，或者可以具有絕緣體上 半導(dǎo)體(SOI)結(jié)構(gòu)，具有基礎(chǔ)半導(dǎo)體襯底層12、絕緣埋層14以及半 導(dǎo)體器件層16，如圖3所示。
基礎(chǔ)半導(dǎo)體襯底層12可以包括任何合適的單晶半導(dǎo)體材料，包 括但不限于Si、 SiC、 SiGe、 SiGeC、 Ge合金、GaAs、 InAs、 InP， 以及其他III - V或者II - VI化合物半導(dǎo)體。基礎(chǔ)半導(dǎo)體襯底層12還 可以包括疊層半導(dǎo)體，比如Si/SiGe、絕緣體上硅(SOI)或者絕緣體 上SiGe (SGOI)。優(yōu)選地，基礎(chǔ)半導(dǎo)體襯底層12由含硅的半導(dǎo)體材 料也就是包括硅的半導(dǎo)體材料組成。更為優(yōu)選地，基礎(chǔ)半導(dǎo)體襯底層 12主要由體單晶硅組成?；蛘?，基礎(chǔ)半導(dǎo)體襯底層12中可以包括一 個(gè)或者多個(gè)絕緣埋層(未圖示)?；A(chǔ)半導(dǎo)體襯底層12可以,皮摻雜、 不摻雜，或者在其中同時(shí)包含摻雜區(qū)和未摻雜區(qū)(未圖示)。
絕緣埋層14可以包括任何合適的絕緣材料，其一般包括晶相或 者非晶相的氧化物、氮化物或者氮氧化物。絕緣埋層14的物理厚度一 般從大約10nm到大約400nm,更典型地是從大約20nm到大約 200腿。
半導(dǎo)體器件層16可以包括任何單晶半導(dǎo)體材料，包括但不限于 Si、 SiC、 SiGe、 SiGeC、 Ge合金、GaAs、 InAs、 InP，以及其他III
-V或者II-VI化合物半導(dǎo)體。優(yōu)選地，半導(dǎo)體器件層16由含硅的 半導(dǎo)體材料也就是包括硅的半導(dǎo)體材料組成。更為優(yōu)選地，半導(dǎo)體器 件層16主要由單晶硅組成，其上表面16A沿著硅的第一組等效晶面
中的一個(gè)取向。在本發(fā)明的一種具體的實(shí)施方式中，半導(dǎo)體器件層16
的上表面16A沿著硅的{110}晶面之一取向，如圖3中的箭頭所示，從 而使得半導(dǎo)體器件層16可以用于形成p-FET器件的溝道區(qū)。在本發(fā) 明的另 一種實(shí)施方式中，半導(dǎo)體器件層16的上表面16A沿著硅的{100} 晶面之一取向(未圖示)，從而使得半導(dǎo)體器件層16可以用于形成 n-FET器件的溝道區(qū)。注意，半導(dǎo)體器件層16和基礎(chǔ)半導(dǎo)體襯底層 12可以由同 一半導(dǎo)體材料或者不同類型的半導(dǎo)體材料形成。
可以通過化學(xué)汽相淀積、熱氧化或者所述工藝的組合在基礎(chǔ)半導(dǎo) 體襯底層12上淀積絕緣埋層14，之后淀積半導(dǎo)體器件層16,從而原 位形成圖3所示的SOI襯底結(jié)構(gòu)10?；蛘?，圖3的SOI襯底結(jié)構(gòu)10 可以通過注氧隔離硅(SIMOX)工藝原位形成。在注氧隔離硅工藝中， 將氧離子注入到體半導(dǎo)體襯底中的預(yù)定深度，之后進(jìn)行高溫退火以實(shí) 現(xiàn)半導(dǎo)體材料和注入的氧離子之間的反應(yīng)，從而在預(yù)定深度在半導(dǎo)體
襯底中形成氧化物層。另外，圖3的SOI襯底結(jié)構(gòu)IO可以通過晶片 接合或者層轉(zhuǎn)移技術(shù)用預(yù)先形成的絕緣體和半導(dǎo)體層來制造。
可以在SOI襯底10的半導(dǎo)體器件層16中提供至少一個(gè)隔離區(qū)， 比如溝槽隔離區(qū)ll，以隔離用于MOSFET 2的器件區(qū)與相鄰的器件 區(qū)。隔離區(qū)可以是溝槽隔離區(qū)11 (如圖3所示)或者場氧化物隔離區(qū) (field oxide isolation region )。溝槽隔離區(qū)11是使用本領(lǐng)域普通技 術(shù)人員公知的傳統(tǒng)溝槽隔離工藝形成的。例如，在形成溝槽隔離區(qū)ll 時(shí)，可以使用光刻、蝕刻，并使用溝槽電介質(zhì)填充溝槽?？蛇x地，在 進(jìn)行溝槽填充之前，可以在溝槽中形成襯層。在溝槽填充之后，可以 進(jìn)行致密化步驟，在溝槽填充之后也可以進(jìn)行平坦化工藝。場氧化物 可以使用所謂的硅局部氧化工藝來形成。
本發(fā)明的柵電介質(zhì)層22可以由任何合適的電介質(zhì)材料組成，包 括但不限于氧化物、氮化物、氮氧化物和/或硅酸鹽(包括金屬硅酸 鹽和氮化的金屬硅酸鹽)。在一種實(shí)施方式中，柵電介質(zhì)層22優(yōu)選由 氧化物組成，比如SK)2、 Hf02、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103以及它們的混合物。柵電介質(zhì)層22的物理厚度的變化范圍可 以很大，這取決于所使用的具體淀積技術(shù)。 一般，柵電介質(zhì)層22(的厚度為大約0.5到大約10nm，更為常見的是從大約1到大約5nm。柵 電介質(zhì)層22可以用熱生長工藝形成，比如氧化、氮化或者氮氧化?；?者，柵電介質(zhì)層22可以用淀積工藝形成，例如化學(xué)汽相淀積(CVD)、 等離子體輔助CVD、原子層淀積(ALD)、蒸鍍、反應(yīng)賊射、化學(xué)溶 液淀積以及其他類似的淀積工藝。柵電介質(zhì)層22還可以使用上述工藝 的任意組合來形成。
通過下述工藝在柵電介質(zhì)層22上形成包括柵導(dǎo)體24和可選的電 介質(zhì)蓋層25的圖案化柵極疊層首先在柵電介質(zhì)層22上淀積等厚柵 導(dǎo)體層(未圖示)以及等厚電介質(zhì)蓋層(未圖示)，然后使用傳統(tǒng)的 光刻和蝕刻，將所述等厚柵導(dǎo)體層(未圖示)和所述電介質(zhì)蓋層(未 圖示)圖案化為柵導(dǎo)體24和可選的電介質(zhì)蓋層25。所述光刻步驟， 最好是反柵級(jí)(inverse gate level) (PC)光刻，包括在等厚電介質(zhì) 蓋層(未圖示)的上表面上施加光致抗蝕劑(未圖示)，在所需圖案 的輻射下使光致抗蝕劑(未圖示)曝光，使用傳統(tǒng)的抗蝕劑顯影劑對(duì) 膝光的光致抗蝕劑(未圖示)顯影。這樣，使用一個(gè)或者多個(gè)干法蝕 刻步驟，就將光致抗蝕劑(未圖示)中的圖案轉(zhuǎn)移到下面的電介質(zhì)蓋 層(未圖示)、等厚柵導(dǎo)體層(未圖示)以及等厚柵電介質(zhì)層(未圖 示)上?？梢杂迷诒景l(fā)明中的合適的干法蝕刻工藝包括但不限于反 應(yīng)離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或者激光燒蝕。優(yōu) 選地，但不是必須地，柵導(dǎo)體層24包括多晶硅(Poly-Si)，電介質(zhì) 蓋層25包括氮化硅。優(yōu)選用RIE技術(shù)執(zhí)行蝕刻步驟。在完成蝕刻后 通過抗蝕劑剝離來去除圖案化的光致抗蝕劑(未圖示)。
然后進(jìn)行傳統(tǒng)的摻雜劑注入來使用圖案化的柵極疊層作為掩模 在半導(dǎo)體器件層16中形成S/D擴(kuò)展區(qū)(未圖示)和暈圏區(qū)(未圖示)。 或者，可以在晶格蝕刻步驟之后執(zhí)行S/D擴(kuò)展和暈圏注入。
隨后，可以在整個(gè)結(jié)構(gòu)上淀積等厚電介質(zhì)層(未圖示)，然后將 其圖案化為沿著柵極疊層的側(cè)壁的電介質(zhì)隔離體28，如圖4所示。優(yōu) 選地，從等厚氮化硅層形成電介質(zhì)隔離體28，并用反應(yīng)離子蝕刻(RIE) 圖案化。電介質(zhì)隔離體28可以與位于柵導(dǎo)體24頂部的電介質(zhì)蓋層25
合并形成覆蓋整個(gè)柵導(dǎo)體24的連續(xù)的電介質(zhì)結(jié)構(gòu)。
在形成電介質(zhì)隔離體28之后，進(jìn)行晶格蝕刻工藝以在與柵極疊 層相鄰的區(qū)域在半導(dǎo)體器件層16中形成表面凹陷13,如圖5所示。
可以用現(xiàn)有技術(shù)中的任何合適的干法和/或濕法蝕刻技術(shù)進(jìn)行所 述晶格蝕刻工藝。優(yōu)選地，但不是必須地，用一種或者多種濕法蝕刻 工藝進(jìn)行半導(dǎo)體器件層16的晶格蝕刻，所述蝕刻工藝采用蝕刻溶液， 比如基于氨的蝕刻溶液、氫氧化四甲銨(TMAH)基蝕刻溶液、氫氧 化物基蝕刻溶液、乙烯聯(lián)氨磷苯二酚(EDP)基蝕刻溶液等。
濕法蝕刻工藝一般沿著所有的晶體學(xué)方向蝕刻半導(dǎo)體器件層16， 但是沿著不同的晶面或者晶向具有顯著不同的速率。因此，通過這樣 的晶格蝕刻工藝形成的蝕刻圖案沿著蝕刻最快的晶面前進(jìn)，最終被蝕 刻較慢的晶面終止。例如，當(dāng)加熱到大約80攝氏度時(shí)，包括大約23.4% 的KOH、 13.3%的異丙醇(IPA)和63.3%的水的蝕刻溶液沿著{100} 晶面以大約l.O微米每分鐘的蝕刻速率蝕刻單晶硅，但是沿著{110}晶 面的蝕刻速率大約為0.06微米每分鐘。換句話說，這樣的蝕刻溶液蝕 刻{100}晶面比蝕刻{110}晶面大約快17倍。這樣的蝕刻溶液可以用來 蝕刻具有{100}表面的硅襯底，以形成終止于{110}晶面的凹陷。與此 對(duì)照，當(dāng)加熱到大約120攝氏度時(shí)，包括大約44%的KOH和56%的 水的蝕刻溶液沿著{110}晶面以大約11.7微米每分鐘的蝕刻速率蝕刻 單晶硅，沿著{100}晶面的蝕刻速率大約為5.8微米每分鐘，但是沿著 {111}晶面的蝕刻速率大約為0.02微米每分鐘。換句話說，這樣的蝕刻 溶液蝕刻{110}和{100}晶面比蝕刻{111}晶面快得多(分別快550和250 多倍)。因此，這樣的蝕刻溶液可以用來蝕刻具有{100}或者{110}表 面的硅襯底，以形成終止于{111}晶面的凹陷。
最為優(yōu)選地，使用沿{110}晶面蝕刻硅層比沿著{111}晶面快得多 的蝕刻水溶液來進(jìn)行半導(dǎo)體器件層16的晶格蝕刻，從而可以使用這種 晶格蝕刻在具有{110}上表面的半導(dǎo)體器件層上形成具有沿著{111}晶 面取向的傾斜側(cè)壁的表面凹陷。對(duì)于蝕刻溶液的更多細(xì)節(jié)，可參考O. Weber et al" A Novel Locally Engineered (111) V-Cha隱l pMOSFETArchitecture with Improved Drivability Characteristics for Low-Standby Power (LSTP) CMOS Applications, 2005 VLSI, p.l56。
如果以受控方式進(jìn)行晶格蝕刻工藝，在相對(duì)較短的時(shí)間(Tl)能 終止蝕刻，則每一個(gè)表面凹陷13將具有梯形截面，具有平行于半導(dǎo)體 器件層16的上表面16A的相對(duì)平坦的底面16C以及相對(duì)于半導(dǎo)體器 件層16的上表面16A傾斜的一個(gè)或者多個(gè)側(cè)壁表面16B,如圖5所 示。具體地，當(dāng)半導(dǎo)體器件層16的上表面16A沿著珪的{110}晶面之 一取向時(shí)，凹陷13的側(cè)壁表面16B沿著硅的{111}晶面取向，相對(duì)于 {110}晶面傾斜。
在半導(dǎo)體器件層16中形成表面凹陷13之后，可以進(jìn)行第二摻雜 劑注入步驟，以形成源漏注入(未圖示)，之后進(jìn)行高溫退火以活化 注入的摻雜劑物質(zhì)。接下來，可以進(jìn)行氮化物RIE步驟，以從柵導(dǎo)體 24上去除氮化硅材料，隨后可以進(jìn)行自對(duì)準(zhǔn)硅化(salicidation )步驟， 以形成S/D金屬硅化物層18和20以及柵金屬硅化物層26，如圖6所 示。S/D注入、氮化物RIE和自對(duì)準(zhǔn)硅化步驟在本領(lǐng)域是/^知的，因 此在這里不再描述。
然后在整個(gè)結(jié)構(gòu)上淀積產(chǎn)生應(yīng)力的電介質(zhì)層30來形成如圖1所 示的完整MOSFET。產(chǎn)生應(yīng)力的電介質(zhì)層30優(yōu)選包括張應(yīng)力或者壓 應(yīng)力氮化硅，這可以用任何合適的電介質(zhì)淀積方法容易地形成。具體 地，壓應(yīng)力或者張應(yīng)力氮化硅層可以通過例如下述方法形成美國專 利申請(qǐng)公開說明書No.2003/0040158或者A. Tarraf等人的，，Stress Investigation of PECVD Dielectric Layers for Advanced Optical MEMS"， J. MICROMECH. MICROENG.， Vol.l4， pp.317-323(2004) 所公開的低壓化學(xué)汽相淀積(LPCVD )工藝或者等離子體增強(qiáng)化學(xué)汽 相淀積(PECVD )工藝，或者本領(lǐng)域公知的其他任何合適的淀積技術(shù)， 比如高密度等離子體(HDP)淀積技術(shù)。優(yōu)選地，所述壓應(yīng)力或者張 應(yīng)力氮化硅層的厚度在大約10nm到大約500nm，更為優(yōu)選的是從大 約20nm到大約200nm，最為優(yōu)選的是從大約40nm到大約lOOnrn。
如果允許上述的晶格蝕刻工藝進(jìn)行相對(duì)較長的時(shí)間(T2，其中
T2>T1)，則可以在具有上表面17A的半導(dǎo)體器件層17中形成如圖7 所示的表面凹陷15。具體地，每一個(gè)表面凹陷15具有三角形(而不 是梯形)截面，具有相對(duì)于半導(dǎo)體器件層17的上表面17A傾斜的側(cè) 壁表面17B，而沒有平坦的底面，如圖7所示。具體地，當(dāng)半導(dǎo)體器 件層17的上表面17A沿著珪的{110}晶面之一取向時(shí)，凹陷15的側(cè)壁 表面17B沿著硅的{111}晶面取向，相對(duì)于{110}晶面傾斜。與上述相 同的蝕刻溶液可以用來形成三角形凹陷15，但是使蝕刻進(jìn)行相對(duì)較長 的時(shí)間(T2)。
在半導(dǎo)體器件層17中形成表面凹陷15之后，可以進(jìn)行如上所述 的S/D摻雜劑注入、氮化物RIE和自對(duì)準(zhǔn)硅化，以形成源漏注入(未 圖示)、S/D金屬硅化物層18和20以及柵金屬硅化物層26，如圖8 所示。隨后，在整個(gè)結(jié)構(gòu)上淀積產(chǎn)生應(yīng)力的電介質(zhì)層30，以形成如圖 2所示的完整的MOSFET。
注意，盡管圖1-8根據(jù)本發(fā)明的具體實(shí)施方式
舉例圖示了示例 的MOSFET器件結(jié)構(gòu)以及用于形成這樣的器件結(jié)構(gòu)的示例的加工步 驟，本領(lǐng)域的普通技術(shù)人員顯然能夠容易地修改這樣的器件結(jié)構(gòu)以及 加工步驟，以適應(yīng)具體的應(yīng)用需求，這符合上述描述。例如，盡管圖 l-8所示的半導(dǎo)體襯底是絕緣體上半導(dǎo)體(SOI)襯底，但是應(yīng)當(dāng)理 解，對(duì)于本發(fā)明的實(shí)施，也可以用體半導(dǎo)體襯底。另外，盡管圖1-8 主要圖解了單晶硅的{110}和{111}晶面，但是在本發(fā)明中也可以以任 何合適的組合來使用其他合適的晶面，比如{100}、 {111}、 {211}、 {311}、 {511}和{711}，這是符合上述精神和原理的。
注意，本發(fā)明的附圖是用于舉例說明的目的，未按比例繪制。
盡管上面結(jié)合具體的實(shí)施方式、特征和方面對(duì)本發(fā)明進(jìn)行了說 明，但是應(yīng)當(dāng)認(rèn)識(shí)到，本發(fā)明不局限于此，而應(yīng)在使用中擴(kuò)展到其他 的修改、變型、應(yīng)用和實(shí)施方式，因此，所有這樣的其他修改、變型、 應(yīng)用和實(shí)施方式都應(yīng)視為在本發(fā)明的實(shí)質(zhì)范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括具有位于半導(dǎo)體襯底中的源區(qū)和漏區(qū)的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，其中，所述源區(qū)和漏區(qū)包括具有相對(duì)于所述半導(dǎo)體襯底的上表面傾斜的一個(gè)或者多個(gè)側(cè)壁表面的凹陷，并且，其中，產(chǎn)生應(yīng)力的電介質(zhì)層在源區(qū)和漏區(qū)位于所述凹陷的傾斜側(cè)壁表面上。
2. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述產(chǎn)生應(yīng)力的電 介質(zhì)層包括張應(yīng)力或者壓應(yīng)力氮化硅。
3. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述半導(dǎo)體襯底的 上表面沿著第一組等效晶面中的一個(gè)取向，所述凹陷的所述一個(gè)或者 多個(gè)側(cè)壁表面沿著不同的第二組等效晶面取向。
4. 如權(quán)利要求3所述的半導(dǎo)體器件，其中，所述半導(dǎo)體襯底包 括單晶硅，所述第一和第二組等效晶面是從硅的{100} 、 {110}和{111}晶面中選出的。
5. 如權(quán)利要求4所述的半導(dǎo)體器件，其中，MOSFET是p溝道 MOSFET，半導(dǎo)體襯底的上表面沿著硅的{110}晶面之一取向，所 述凹陷的所述一個(gè)或者多個(gè)側(cè)壁表面沿著硅的{111}晶面取向。
6. 如權(quán)利要求4所述的半導(dǎo)體器件，其中，MOSFET是n溝道 MOSFET，半導(dǎo)體襯底的上表面沿著珪的{100}晶面之一取向，所 述凹陷的所述一個(gè)或者多個(gè)側(cè)壁表面沿著硅的{111}晶面取向。
7. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，每一個(gè)所述凹陷具 有梯形橫截面，具有平行于所述半導(dǎo)體襯底的上表面的底面。
8. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，每一個(gè)所述凹陷具 有三角形橫截面，沒有底面。
9. 如權(quán)利要求1所述的半導(dǎo)體器件，其中，MOSFET的源區(qū)和 漏區(qū)還包括位于所述凹陷的傾斜側(cè)壁表面上面但是在所述產(chǎn)生應(yīng)力的 電介質(zhì)層下面的金屬硅化物層。
10. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，所述半導(dǎo)體襯底具 有絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)，包括基礎(chǔ)半導(dǎo)體襯底層、絕緣埋層 和半導(dǎo)體器件層，其中，所述凹陷位于所述半導(dǎo)體器件層中。
11. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，所述半導(dǎo)體襯底包 括體半導(dǎo)體結(jié)構(gòu)。
12. —種用于形成半導(dǎo)體器件的方法，包括在MOSFET的選定源區(qū)和漏區(qū)對(duì)半導(dǎo)體襯底進(jìn)行晶格蝕刻以在 其中形成凹陷，其中，所述凹陷包括相對(duì)于所述半導(dǎo)體襯底的上表面 傾斜的一個(gè)或者多個(gè)側(cè)壁表面；以及形成在所述MOSFET的源區(qū)和漏區(qū)在所述凹陷的傾斜側(cè)壁表面 上的產(chǎn)生應(yīng)力的電介質(zhì)層。
13. 如權(quán)利要求12所述的方法，其中，所述半導(dǎo)體襯底的上表 面沿著第一組等效晶面中的一個(gè)取向，所述凹陷的所述側(cè)壁表面沿著 不同的第二組等效晶面取向。
14. 如權(quán)利要求13所述的方法，其中，所述半導(dǎo)體襯底包括單 晶硅，所述第一和第二組等效晶面是從硅的{100} 、 {110}和{111} 晶面中選出的。
15. 如權(quán)利要求12所述的方法，其中，每一個(gè)所述凹陷具有梯 形橫截面，具有平行于半導(dǎo)體襯底的上表面的底面。
16. 如權(quán)利要求12所述的方法，其中，每一個(gè)所述凹陷具有三 角形橫截面，沒有底面。
17. 如權(quán)利要求12所述的方法，還包括在形成所述產(chǎn)生應(yīng)力 的電介質(zhì)層之前，在MOSFET的源漏區(qū)處的凹陷的傾斜側(cè)壁表面上 形成金屬硅化物層。
18. 如權(quán)利要求12所述的半導(dǎo)體器件，其中，所述半導(dǎo)體襯底 具有絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)，包括基礎(chǔ)半導(dǎo)體襯底層、絕緣埋 層和半導(dǎo)體器件層，其中，所述凹陷位于所述半導(dǎo)體器件層中。
19. 如權(quán)利要求12所述的半導(dǎo)體器件，其中，所述半導(dǎo)體襯底 包括體半導(dǎo)體結(jié)構(gòu)。
20. 如權(quán)利要求12所述的方法，其中，用濕法蝕刻步驟來執(zhí)行 所述晶格蝕刻，該濕法蝕刻步驟采用從下述物質(zhì)組成的組中選擇的蝕 刻劑氨、氫氧化四甲銨以及它們的組合。
全文摘要
本發(fā)明涉及半導(dǎo)體器件以及形成半導(dǎo)體器件的方法。具體地，涉及改進(jìn)的具有位于源漏(S/D)區(qū)的產(chǎn)生應(yīng)力的結(jié)構(gòu)的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。具體地，每一個(gè)MOSFET包括位于半導(dǎo)體襯底中的源區(qū)和漏區(qū)。這樣的源區(qū)和漏區(qū)包括具有相對(duì)于半導(dǎo)體襯底的上表面傾斜的一個(gè)或者多個(gè)側(cè)壁表面的凹陷。產(chǎn)生應(yīng)力的電介質(zhì)層在源區(qū)和漏區(qū)位于所述凹陷的傾斜的側(cè)壁表面上。這樣的MOSFET能夠通過對(duì)半導(dǎo)體襯底進(jìn)行晶格蝕刻形成具有傾斜的側(cè)壁表面的凹陷，繼而在上面淀積產(chǎn)生應(yīng)力的電介質(zhì)層而容易地形成。
文檔編號(hào)H01L21/336GK101097955SQ20071008933
公開日2008年1月2日 申請(qǐng)日期2007年3月23日 優(yōu)先權(quán)日2006年6月29日
發(fā)明者朱慧瓏, 紅 林 申請(qǐng)人:國際商業(yè)機(jī)器公司