專(zhuān)利名稱(chēng)：一種改善絕緣體上硅電路靜電放電防護(hù)性能的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種改善絕緣體上硅(SOI) 電路靜電放電(Electrostatic Discharge, ESD)防護(hù)性能的方法。
背景技術(shù)：
由于SOI電路的全介質(zhì)隔離以及薄的電流瀉放通道，SOI電路的ESD 防護(hù)問(wèn)題變得越來(lái)越重要。在體硅互補(bǔ)金屬氧化物半導(dǎo)體(complementary metal oxide semiconductor, CMOS)電路中，采用ESD注入可以獲得很好 的效果，其方法是在漏端接觸孔下進(jìn)行ESD注入，降低漏端擊穿電壓， 根據(jù)臺(tái)灣交通大學(xué)M.D. ker教授的《互補(bǔ)式金氧半集成電路之靜電放電 防護(hù)》教程，配合硅化物擋板(Salicide blocking, SAB)工藝，可以獲得 很好的效果。但是，由于SOI電路在漏端幾乎完全注入N+ (NMOS， N溝道金屬 氧化物半導(dǎo)體)或P十(PMOS， P溝道金屬氧化物半導(dǎo)體)，這種注入方 法將不再適用。特別是在厚膜技術(shù)中，雖然在漏端可能出現(xiàn)與體區(qū)一致的 雜質(zhì)，如圖7所示的在厚膜器件的漏端contact附近進(jìn)行ESD注入后的結(jié) 構(gòu)，但是通過(guò)實(shí)驗(yàn)發(fā)現(xiàn)SOI存在這樣一個(gè)問(wèn)題如圖8所示的一種 N+^^N^N+結(jié)構(gòu)，其中溝道中的P區(qū)在柵條N型POLY的作用下反型成 高阻區(qū)。實(shí)驗(yàn)時(shí)將柵電極及源電極加0電平，體電極浮接，通過(guò)給漏電極加電 壓發(fā)現(xiàn)圖9效果。當(dāng)漏端加負(fù)電壓時(shí)，源端為高電平，柵極為高電平，相 當(dāng)于一個(gè)導(dǎo)通的金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor, MOS) 管，不同的是源/漏電極實(shí)際上變成了漏/源電極。當(dāng)漏端加正電壓時(shí)，源 端為低電平，柵極為低電平，相當(dāng)于一個(gè)溝道區(qū)關(guān)斷的MOS管。這時(shí)問(wèn) 題出來(lái)了，如果體區(qū)足夠厚，背柵部分的N區(qū)將被保留，仍然存在 N+一N—N+通道。方塊電阻變化應(yīng)該不是很大，但實(shí)驗(yàn)結(jié)果表明電阻急劇增加，說(shuō)明背柵部分的N區(qū)在漏端電壓增加時(shí)一直在被耗盡，方塊電阻很 大。由此推斷，在漏端下方的P區(qū)在漏端加高電平電壓時(shí)會(huì)形成電阻很大 的耗盡區(qū)，即使在接觸孔下產(chǎn)生局部擊穿，其電流也難于導(dǎo)出到體區(qū)提升雙極結(jié)型晶體管(Bipolar Junction Transistor, B汀)瀉放電流，性能不是 很理想。發(fā)明內(nèi)容(一) 要解決的技術(shù)問(wèn)題有鑒于此，本發(fā)明的主要目的在于提供一種改善SOI電路ESD防護(hù) 性能的方法，以解決在SOI電路中使用常規(guī)在接觸孔下注入方法所帶來(lái)注 入雜質(zhì)被漏端雜質(zhì)包住或被漏/漏端下方的襯底形成的耗盡區(qū)包住的問(wèn)題， 降低擊穿電壓，改善器件及整個(gè)電路的抗ESD能力。(二) 技術(shù)方案為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的-.一種改善絕緣體上硅電路靜電放電防護(hù)性能的方法，該方法采用在絕 緣體上硅SOI電路的體區(qū)進(jìn)行靜電放電ESD注入，改變SOI電路的ESD擊穿 電壓，并促進(jìn)ESD放電管之間以及ESD放電管內(nèi)部各柵條之間在ESD電壓 到來(lái)時(shí)同時(shí)開(kāi)啟，同時(shí)通過(guò)擊穿時(shí)產(chǎn)生的電流抬升體區(qū)電位，促進(jìn)寄生在 金屬氧化物半導(dǎo)體MOS管里的雙極結(jié)型晶體管BJT瀉放電流。上述方案中，對(duì)于N溝道金屬氧化物半導(dǎo)體NMOS管，所述在SOI 電路的體區(qū)進(jìn)行ESD注入是在SOI電路的體區(qū)，特別是靠近漏端的部分， 進(jìn)行ESD注入，使擊穿位置在體區(qū)與漏端交界的部分，具體包括在做 調(diào)柵注入時(shí)，修改背柵注入劑量及注入能量為1.0e"/cn^和65keV，將擊 穿電壓由正常器件的12V調(diào)節(jié)到6至8V;為了降低ESD注入對(duì)內(nèi)部電路 的影響，通常情況下采用兩次柵注入，第一次注入對(duì)閾值電壓要求高的內(nèi) 部電路進(jìn)行注入，然后進(jìn)行去膠、清洗、預(yù)烤六甲基二硅胺烷HMDS、涂 膠、光刻、顯影和檢驗(yàn)，并在硬烤之后對(duì)用于ESD保護(hù)的管子進(jìn)行第二 次注入，注入劑量及注入能量為1.0e14/cm2、 65keV。上述方案中，所述光刻采用新增加的一塊獨(dú)立的ESD注入光刻版，該ESD注入光刻版將用于ESD保護(hù)的管子體區(qū)設(shè)計(jì)為透光，其它管子的 區(qū)域設(shè)計(jì)為不透光；所述注入采用硼離子作為注入雜質(zhì)。上述方案中，對(duì)于NMOS管，所述在SOI電路的體區(qū)進(jìn)行ESD注入 是在SOI電路的漏端與體區(qū)交界的地方進(jìn)行ESD注入，保留溝道區(qū)有較 低的濃度，有利于保留較高的BJT增益，具體包括對(duì)于第一種結(jié)構(gòu)，在 制作柵條與制作側(cè)墻sidewall spacer兩個(gè)工藝步驟之間進(jìn)行注入，注入劑 量及注入能量為1.0e14/cm4B 65keV;對(duì)于第二種結(jié)構(gòu)，在制作側(cè)墻sidewall spacer與制作硅化物兩個(gè)工藝步驟之間進(jìn)行注入，注入劑量及注入能量為 1.5e"/cr^和65keV，利用注入時(shí)雜質(zhì)散射效應(yīng)產(chǎn)生一個(gè)高雜質(zhì)濃度區(qū)，降 低漏體擊穿電壓。上述方案中，對(duì)于所述第一種結(jié)構(gòu)，如果對(duì)閾值電壓要求不是很高， 直接采用源、漏注入光刻版；如果對(duì)閾值電壓要求較高，則采用專(zhuān)門(mén)的 ESD注入光刻版，其做法是只對(duì)用于ESD防護(hù)的柵極接地的管子的源、 漏注入?yún)^(qū)域設(shè)計(jì)成透光區(qū)，其他部分為不透光區(qū)；對(duì)于所述第二種結(jié)構(gòu)， 如果有硅化物擋板工藝，則在制作側(cè)墻sidewall spacer與制作硅化物擋板 兩個(gè)工藝步驟之間進(jìn)行注入；所述第一種結(jié)構(gòu)與所述第二種結(jié)構(gòu)采用的版 圖一致。上述方案中，對(duì)于NMOS管，所述在SOI電路的體區(qū)進(jìn)行ESD注入 是在做場(chǎng)氧field oxide的位置進(jìn)行ESD注入，直接采用修改場(chǎng)注入劑量及 能量為1.5e"/cn^和65keV，降低SOI電路的擊穿電壓。上述方案中，所述在做場(chǎng)注入時(shí)直接將場(chǎng)注入field implant濃度提高， 達(dá)到ESD注入的目的。該方法進(jìn)一步在源/漏部分面積進(jìn)行ESD注入。該方法進(jìn)一步改變光刻版，只對(duì)靠漏端的部分進(jìn)行ESD注入的方式。 該方法在制作ESD注入光刻版時(shí)，以各多晶硅柵條的中間線為分界， 將靠漏端部分的版圖保留，靠源端部分的版圖設(shè)計(jì)成不透光區(qū)。該方法進(jìn)一步與硅化物擋板SAB技術(shù)結(jié)合提升ESD注入的效果，在 實(shí)現(xiàn)上獲得ESD注入結(jié)構(gòu)后，在源/漏注入與形成硅化物兩個(gè)工藝步驟之 間加一道硅化物擋板SAB工藝，在漏端接觸孔到輕攙雜的漏LDD結(jié)構(gòu)之間形成一段沒(méi)有硅化物的N+區(qū)，達(dá)到在漏端接觸孔到LDD之間串接一個(gè)小電阻的效果，使得器件工作時(shí)最大電場(chǎng)向漏端接觸孔方向偏移。上述方案中，所述SAB工藝具體包括A、 在側(cè)墻sidewall spacer工藝完成后，用熱分解的方法在硅片上生 長(zhǎng)一層2000埃的氧化層；B、 HMDS預(yù)烤、涂膠、光亥ij，即在ESD防護(hù)器件的漏端接觸孔contact 至多晶硅柵條POLY之間形成一段光阻，其它部分都顯開(kāi)；C、 顯影、檢驗(yàn)、硬烤后蝕刻，蝕刻時(shí)采用兩步蝕刻法，即在氧化層 厚度還比較厚時(shí)用較快的蝕刻速率，在較薄時(shí)用腐蝕速率低、氧化層蝕刻 速率硅蝕刻速率比值高的工藝進(jìn)行蝕刻，確保硅的損傷最小，不至于影 響器件性能；D、 去光刻膠，SAB結(jié)構(gòu)制作完成。上述方案中，所述在SOI電路的體區(qū)進(jìn)行ESD注入時(shí)采用大角度注 入方法，具體包括將硅片傾斜45度，由于射程變遠(yuǎn)，將注入劑量及能 量相應(yīng)調(diào)整至原來(lái)的1.4倍；由于傾斜方向的限制，要求被注入的器件漏 端要在一個(gè)方向上，器件的高濃度體區(qū)在溝道方向?qū)⒃黾右粋€(gè)硅膜厚度的 距離，在自對(duì)準(zhǔn)工藝下獲得更大的ESD注入面積，并保留源端體區(qū)的濃 度，獲得較高的增益。上述方案中，對(duì)于P溝道金屬氧化物半導(dǎo)體PMOS管，ESD注入方 法與NMOS管的制作方法類(lèi)似，注入位置在前述NMOS管各ESD注入方 法采用的體區(qū)、源、漏、場(chǎng)注入對(duì)應(yīng)于PMOS管的體區(qū)、源、漏、場(chǎng)位置 處；所述在SOI電路的體區(qū)進(jìn)行ESD注入采用磷離子作為注入雜質(zhì)，注 入能量為NMOS管各ESD注入方法的2.7倍，注入劑量為NMOS管各ESD 注入方法的0.7倍。(三)有益效果 從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果 1、利用本發(fā)明，通過(guò)在體區(qū)進(jìn)行ESD注入，改變ESD擊穿電壓，促 進(jìn)ESD放電管之間，以及ESD放電管內(nèi)部各柵條之間能在ESD電壓到來(lái) 的時(shí)候同時(shí)開(kāi)啟，同時(shí)通過(guò)擊穿時(shí)產(chǎn)生的電流抬升體區(qū)電位，促進(jìn)寄生在MOS管里的BJT瀉放電流。為了克服SOI硅膜薄帶來(lái)的問(wèn)題，本發(fā)明解 決了在SOI電路中使用常規(guī)在接觸孔下注入方法所帶來(lái)注入雜質(zhì)被漏端 雜質(zhì)包住或被漏/漏端下方的襯底形成的耗盡區(qū)包住的問(wèn)題；本發(fā)明將注入 移到體區(qū)， 一方面可以很好地降低擊穿電壓，另一方面電流能很好地導(dǎo)入 到體區(qū)，改善器件及整個(gè)電路的抗ESD能力。2、 利用本發(fā)明，將此ESD注入器件作為輸入、輸出管的ESD防護(hù)器 件，克服了柵極耦合技術(shù)(如圖14 (a))帶來(lái)的如圖14 (b)所示的在0/1 變換的時(shí)候出現(xiàn)的百納秒級(jí)漏電的風(fēng)險(xiǎn)，在柵極動(dòng)態(tài)耦合技術(shù)中這種風(fēng)險(xiǎn) 雖然可以通過(guò)調(diào)節(jié)耦合結(jié)構(gòu)使電壓減小到閾值電壓附近，但是由于閾值電 壓附近的耦合電壓會(huì)劇烈地影響NMOS的擊穿電壓，可調(diào)范圍很小，如 圖15所示(其閾值電壓為1V)。另外有些NMOS寄生的BJT，在柵極有 略大于閾值電壓的電壓時(shí)，BJT開(kāi)啟電壓比較低(可能小于5V)，產(chǎn)生BJT 的誤觸發(fā)，帶來(lái)了更大的漏電風(fēng)險(xiǎn)(如圖16)。而本器件由于柵極接死， 不存在電壓耦合問(wèn)題，同時(shí)ESD注入后還可將ESD擊穿后的維持電壓(即 圖16所示的BJT開(kāi)啟電壓)適當(dāng)提高(能達(dá)到5.5V-6.8V)，也就不存在 這些漏電風(fēng)險(xiǎn)問(wèn)題。3、 利用本發(fā)明，在一些小電路中可以直接利用柵極注入或場(chǎng)注入的 便利進(jìn)行ESD注入，節(jié)約了單獨(dú)制作一片ESD注入光刻版的成本。4、 利用本發(fā)明，在SOI技術(shù)上開(kāi)發(fā)的SAB技術(shù)與本技術(shù)結(jié)合，性能 進(jìn)一步獲得了提高。


圖1為本發(fā)明提供的進(jìn)行ESD注入位置的示意圖；圖2 (a)為本發(fā)明提供的在柵電極刻成后進(jìn)行ESD注入的結(jié)構(gòu)示意圖；圖2 (b)為本發(fā)明提供的在sidewall spacer刻成后進(jìn)行ESD注入的結(jié) 構(gòu)示意圖；圖3為本發(fā)明提供的在場(chǎng)注入位置進(jìn)行ESD注入的示意圖；圖4為本發(fā)明提供的進(jìn)行大角度ESD注入的示意圖；圖5為本發(fā)明提供的利用改變版圖的方法只對(duì)體區(qū)靠漏端部分進(jìn)行注入的示意圖；圖6為本發(fā)明提供的使用ESD注入的ESD全局防護(hù)結(jié)構(gòu)示意圖； 圖7為本發(fā)明提供的在厚膜器件的漏端contact附近進(jìn)行ESD注入后 的結(jié)構(gòu)示意圖；圖8為本發(fā)明提供的一種N+—N^^N+結(jié)構(gòu)的示意圖；圖9為本發(fā)明提供的N+—N—N+結(jié)構(gòu)的Vds-體區(qū)方塊電阻圖；圖IO為本發(fā)明提供的改變場(chǎng)注入方式用于ESD注入的示意圖；圖11為圖2所示結(jié)構(gòu)的ESD注入光刻版結(jié)構(gòu)的示意圖；圖12為本發(fā)明提供的用于與ESD注入配合使用的SAB結(jié)構(gòu)的示意圖；圖13為本發(fā)明提供的S0I模擬結(jié)構(gòu)的示意圖；圖14 (a)為有漏電風(fēng)險(xiǎn)的柵極動(dòng)態(tài)耦合結(jié)構(gòu)示意圖；圖14 (b)為圖14 (a)結(jié)構(gòu)在漏端與源端之間加7V脈沖電壓時(shí)柵極耦合電壓的示意圖；圖15為沒(méi)有采用ESD注入技術(shù)的SOI NMOS管在不同柵極電壓下?lián)舸╇妷旱氖疽鈭D；圖16為沒(méi)有采用ESD注入技術(shù)的SOI NMOS管在柵極電壓為1.1V 時(shí)漏電流的示意圖。
具體實(shí)施方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí) 施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。首先介紹本發(fā)明的實(shí)現(xiàn)原理在SOI工藝中，出現(xiàn)了漏端幾乎全部為N+ (NMOS)、 P+ (PMOS)雜質(zhì)的情況，如圖13的模擬效果。即使在厚 膜技術(shù)中，在漏端襯低下面保留了一部分體區(qū)雜質(zhì)的情況下，如圖7所示， 我們也可以根據(jù)圖9所示的實(shí)驗(yàn)結(jié)果可以看出，在漏端加正電壓后其下方 的載流子會(huì)被耗盡，電阻很高，在產(chǎn)生擊穿時(shí)，不利于擊穿電流導(dǎo)出到體 區(qū)，雖然可以適當(dāng)改善同時(shí)開(kāi)啟的問(wèn)題(促進(jìn)同時(shí)開(kāi)啟需要的體電流比較小)，但對(duì)促進(jìn)寄生Brr的作用將大打折扣。本發(fā)明直接將擊穿部位放在體區(qū)與漏交界的地方，解決了這一問(wèn)題。本發(fā)明采用在SOI電路的體區(qū)進(jìn)行ESD注入，改變SOI電路的ESD 擊穿電壓，并促進(jìn)ESD放電管之間以及ESD放電管內(nèi)部各柵條之間在ESD 電壓到來(lái)時(shí)同時(shí)開(kāi)啟，同時(shí)通過(guò)擊穿時(shí)產(chǎn)生的電流抬升體區(qū)電位，促進(jìn)寄 生在MOS管里的BJT瀉放電流。具體說(shuō)來(lái)，本發(fā)明在用于ESD防護(hù)的SOI器件體區(qū)形成一個(gè)相對(duì)于 內(nèi)部電路體區(qū)濃度較高的區(qū)域、或者在內(nèi)部電路對(duì)擊穿電壓要求不是很?chē)?yán) 格時(shí)直接將整個(gè)電路的各器件體區(qū)局部濃度都相應(yīng)提高，降低ESD防護(hù) 器件的漏/體擊穿電壓，使得防護(hù)器件能在電學(xué)擊穿后的維持電壓(hold) 點(diǎn)附近全部被擊穿，達(dá)到各防護(hù)器件以及防護(hù)器件內(nèi)部各柵條之間能夠同 時(shí)開(kāi)啟，并且在大的擊穿電流作用下， 一方面漏體擊穿電流(二極管反偏 擊穿電流)可以瀉放一部分電流，另一方面這個(gè)電流可以抬升體區(qū)電位， 促進(jìn)MOS管寄生BJT更有效地瀉放電流。在具體實(shí)施上分為以下兩類(lèi)實(shí) 現(xiàn)方式 一類(lèi)是NMOS管體區(qū)ESD注入方法的實(shí)現(xiàn)，另一類(lèi)是PMOS管 體區(qū)ESD注入方法的實(shí)現(xiàn)。對(duì)于NMOS管體區(qū)ESD注入方法的實(shí)現(xiàn)，有以下幾種方式方式一如圖1所示結(jié)構(gòu)，所述在SOI電路的體區(qū)進(jìn)行ESD注入是 在SOI電路的體區(qū)(特別是靠近漏端的部分)進(jìn)行ESD注入，使擊穿位 置在體區(qū)與漏端交界的部分，具體包括在做調(diào)柵注入時(shí)，直接修改背柵 注入劑量及注入能量為1.0e14/cm2、 65keV (注入硼離子，以下NMOS的 ESD注入雜質(zhì)都為硼離子)，將擊穿電壓由正常器件的12V調(diào)節(jié)到6-8V。 為了降低ESD注入對(duì)內(nèi)部電路的影響，通常情況下采用兩次柵注入，第 一次將內(nèi)部電路等對(duì)閾值電壓要求高的管子先注入，去膠后清洗，HMDS (預(yù)烤)，涂膠，光刻(光刻時(shí)采用新增加的ESD注入光刻版，此版的特 點(diǎn)是將用于ESD保護(hù)的管子相應(yīng)部分設(shè)計(jì)為透光，其他部分均為不透光)， 顯影、檢驗(yàn)、硬烤之后進(jìn)行注入，注入劑量及注入能量為1.0e14/cm2、 65keV。方式二、如圖2所示結(jié)構(gòu)，所述在SOI電路的體區(qū)進(jìn)行ESD注入是 在SOI電路的漏端與體區(qū)交界的地方進(jìn)行ESD注入，保留溝道區(qū)有較低 的濃度，有利于保留較高的BJT增益。在對(duì)準(zhǔn)精度很高(對(duì)準(zhǔn)偏差可以忽略的情況下)，可以采用類(lèi)似方式 一中兩次柵注入的方式，不同的是修改光刻版成圖11的樣子，即源漏為透光區(qū)，柵條區(qū)域?yàn)椴煌腹鈪^(qū)，而源漏靠近體區(qū)部分則由圖2所示的ESD注入位置畫(huà)成透光即可。圖2 (a)所示結(jié)構(gòu)注入劑量及注入能量為 l,0e14/cm2、 65keV，圖2 (b)結(jié)構(gòu)為1.5e"/cm2、 65keV。如果對(duì)準(zhǔn)精度比較差，可以采用自對(duì)準(zhǔn)的方式，其中圖2 (a)所示結(jié) 構(gòu)在制作柵條與制作sidewall spacer兩個(gè)工藝步驟之間做，注入劑量及注 入能量仍然為1.0e"/cm2、 65keV。圖2 (b)所示結(jié)構(gòu)在制作sidewall spacer 與制作硅化物(如果有硅化物擋板工藝的話則為制作硅化物擋板)兩個(gè)工 藝步驟之間做，注入劑量及注入能量為1.5e14/cm2、 65keV。圖2 (a)結(jié)構(gòu) 如果對(duì)閾值電壓要求不是很高，可以直接采用源、漏注入光刻版，如果要 求比較高，則可以采用專(zhuān)門(mén)的ESD注入光刻版，其做法是只對(duì)用于ESD 保護(hù)的管子的源、漏注入?yún)^(qū)域設(shè)計(jì)成透光區(qū)，其他部分為不透光區(qū)。圖2 (b)結(jié)構(gòu)采用的版圖與圖2 (a) —致。方式三、如圖(3)所示結(jié)構(gòu)，由于其擊穿面積有限，主要用在厚膜 小電路上， 一方面可以形成圖3 (a)結(jié)構(gòu)，另一方面因?yàn)殡娐沸?，漏電?對(duì)較小，可以直接采用修改場(chǎng)注入劑量及能量為1.5e14/cm2、 65keV達(dá)到整 體降低擊穿電壓的目的，在節(jié)省增加一塊ESD光刻版的同時(shí)達(dá)到ESD防 護(hù)的效果。方式四、在實(shí)現(xiàn)方式一、二、三中制作ESD注入光刻版時(shí)，以各多 晶硅柵條的中間線為分界，顯開(kāi)區(qū)靠漏端的部分保留前述設(shè)計(jì)圖形，靠源 端的部分全部設(shè)計(jì)成不透光區(qū)，工藝上與實(shí)現(xiàn)方式一、二、三一致即可。方式五、修改ESD注入版圖如圖IO所示，即用于ESD保護(hù)的管子， 如圖1、圖2顯示的要進(jìn)行ESD注入的地方在場(chǎng)注入光刻版中也畫(huà)成透光 區(qū)(若尺寸小于關(guān)鍵尺寸可以將該管子的源/漏部分面積畫(huà)成透光區(qū)，增大 透光區(qū)線條尺寸)。圖1和圖2 (a)結(jié)構(gòu)的場(chǎng)注入劑量及能量為1.2e14/cm2、 65keV，圖2 (b)結(jié)構(gòu)的場(chǎng)注入劑量及能量為1.6e14/cm2、 65keV (圖2 (b) 結(jié)構(gòu)在這個(gè)方式中對(duì)光刻機(jī)要求比較高)。方式六、可以根據(jù)需要在相應(yīng)位置制作一片ESD注入版，將源/漏端 的一部分加上圖1、圖2所顯示的ESD注入?yún)^(qū)域設(shè)計(jì)成透光區(qū)(要求最小 尺寸不小于生產(chǎn)工藝的關(guān)鍵尺寸)，其它部分為不透光區(qū)，或根據(jù)圖5方 式只考慮漏端部分的結(jié)構(gòu)，之后用比內(nèi)部電路需求工藝高2代以上的工藝(如1.2um SOI工藝用0.35um或更高級(jí)的CMOS工藝)，可選擇在在制作 硅化物工藝步驟之前(如果有硅化物擋板工藝則在制作硅化物擋板工藝步 驟之前)流片的各個(gè)階段進(jìn)行本發(fā)明的ESD注入結(jié)構(gòu)的生產(chǎn)。由于只對(duì) 用于ESD防護(hù)的器件進(jìn)行注入，這種器件在電路正常工作時(shí)是處于關(guān)斷 狀態(tài)的，對(duì)工藝要求比較低，并且考慮到BJT誤觸發(fā)的問(wèn)題，通常其關(guān)鍵 尺寸比內(nèi)部工作電路還要低1~2代，故產(chǎn)生的對(duì)準(zhǔn)誤差可以不作考慮。注 入能量及劑量用工藝模擬軟件結(jié)合實(shí)測(cè)數(shù)據(jù)獲得6 8V (工作電壓為5V 時(shí))左右的擊穿電壓即可。方式七、與SAB技術(shù)結(jié)合將進(jìn)一步提升ESD注入的效果。在實(shí)現(xiàn)上 采用方式一 至方式六的一種獲得ESD注入結(jié)構(gòu)，在源/漏注入與形成硅 化物兩個(gè)工藝步驟之間加一道SAB工藝，其目的是在漏端接觸孔到輕攙 雜的漏(LDD)結(jié)構(gòu)之間形成一段沒(méi)有硅化物的N+區(qū)，達(dá)到在漏端接觸 孔到LDD之間串接一個(gè)小電阻的效果，使得器件工作時(shí)最大電場(chǎng)向漏端 接觸孔方向偏移。所述SAB工藝具體包括-步驟一、在sidewall spacer工藝完成后，用熱分解的方法在硅片上生 長(zhǎng)一層2000埃左右的氧化層。步驟二、 HMDS預(yù)烤、涂膠、光刻，光刻版結(jié)構(gòu)如圖12，即在ESD 防護(hù)器件的漏端(源端通常也會(huì)做一小段)接觸孔(contact)至多晶硅柵 條(POLY)之間形成一段光阻，其它部分都顯開(kāi)。步驟三、顯影、檢驗(yàn)、硬烤后蝕刻，蝕刻時(shí)采用兩步蝕刻法，即在氧 化層厚度還比較厚時(shí)用較快的蝕刻速率，在較薄時(shí)用腐蝕速率低、氧化層 蝕刻速率硅蝕刻速率比值高的工藝進(jìn)行蝕刻，確保硅的損傷最小，不至 于影響器件性能。步驟四、去光刻膠，SAB結(jié)構(gòu)制作完成。方式八、采用大角度注入對(duì)圖2 (a)及圖2 (b)所示的結(jié)構(gòu)在相應(yīng) 需求下的應(yīng)用中都會(huì)有所改善。生產(chǎn)中將硅片傾斜45度左右的角度，由 于射程變遠(yuǎn)，將注入劑量及能量相應(yīng)調(diào)整1.4倍。由于傾斜方向的限制， 要求被注入的器件漏端要在一個(gè)方向上，否則要進(jìn)行多次注入，增加生產(chǎn) 成本。按這種做法，器件的高濃度體區(qū)在溝道方向?qū)⒃黾右粋€(gè)硅膜厚度的 距離，在自對(duì)準(zhǔn)工藝下獲得了更多的ESD注入面積，并保留了源端體區(qū)的濃度，即保留了較高的增益。通過(guò)在一個(gè)2um的厚膜SOI工藝的一個(gè)1.5mmX 1.5mm的實(shí)際電路上的使用，獲得實(shí)驗(yàn)數(shù)據(jù)如下表工藝注入劑量注入能量擊穿電壓抗人體放電模型 (HBM)靜電放電電壓不做ESD注入0012V小于1500VESD注入一3e'Vcm265keV10V小于2000VESD注入二le"/cm265keV7.8V大于2500V表l、實(shí)驗(yàn)電路ESD防護(hù)效果在另外一個(gè)薄膜實(shí)驗(yàn)中，我們采用SAB技術(shù)，將擊穿電壓降低到6V， 不采用SAB技術(shù)的只能獲得小于I500V的HBM防護(hù)能力，而采用SAB 技術(shù)的可以獲得大于3250V的HBM防護(hù)能力，可見(jiàn)本發(fā)明與SAB技術(shù) 配合使用的獨(dú)特效果。對(duì)于PMOS管體區(qū)ESD注入方法的實(shí)現(xiàn)所述在SOI電路的體區(qū)進(jìn) 行ESD注入采用磷離子作為注入雜質(zhì)，PMOS管體區(qū)ESD注入的實(shí)現(xiàn)， 除注入雜質(zhì)、劑量及能量外，與NMOS管體區(qū)ESD注入的實(shí)現(xiàn)方式一致。 PMOS管體區(qū)ESD注入的雜質(zhì)為磷離子，注入能量為2.7倍前述相應(yīng) NMOS管體區(qū)ESD注入方式的注入能量，注入劑量為0.7倍前述相應(yīng) NMOS管體區(qū)ESD注入方式的注入劑量。以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行 了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而 已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修 改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。1權(quán)利要求
1. 一種改善絕緣體上硅電路靜電放電防護(hù)性能的方法，其特征在于，該方法采用在絕緣體上硅SOI電路的體區(qū)進(jìn)行靜電放電ESD注入，改變SOI電路的ESD擊穿電壓，并促進(jìn)ESD放電管之間以及ESD放電管內(nèi)部各柵條之間在ESD電壓到來(lái)時(shí)同時(shí)開(kāi)啟，同時(shí)通過(guò)擊穿時(shí)產(chǎn)生的電流抬升體區(qū)電位，促進(jìn)寄生在金屬氧化物半導(dǎo)體MOS管里的雙極結(jié)型晶體管BJT瀉放電流。
2、 根據(jù)權(quán)利要求l所述的改善SOI電路ESD防護(hù)性能的方法，其特 征在于，對(duì)于N溝道金屬氧化物半導(dǎo)體NMOS管，所述在SOI電路的體 區(qū)進(jìn)行ESD注入是在SOI電路的體區(qū)，特別是靠近漏端的部分，進(jìn)行ESD 注入，使擊穿位置在體區(qū)與漏端交界的部分，具體包括在做調(diào)柵注入時(shí)，修改背柵注入劑量及注入能量為1.0e"/cn^和 65keV，將擊穿電壓由正常器件的12V調(diào)節(jié)到6至8V;為了降低ESD注 入對(duì)內(nèi)部電路的影響，通常情況下采用兩次柵注入，第一次注入對(duì)閾值電 壓要求高的內(nèi)部電路進(jìn)行注入，然后進(jìn)行去膠、清洗、預(yù)烤六甲基二硅胺 烷HMDS、涂膠、光刻、'顯影和檢驗(yàn)，并在硬烤之后對(duì)用于ESD保護(hù)的管 子進(jìn)行第二次注入，注入劑量及注入能量為1.0e"/cm2、 65keV。
3、 根據(jù)權(quán)利要求2所述的改善S0I電路ESD防護(hù)性能的方法，其特 征在于，所述光刻采用新增加的一塊獨(dú)立的ESD注入光刻版，該ESD注入光 刻版將用于ESD保護(hù)的管子體區(qū)設(shè)計(jì)為透光，其它管子的區(qū)域設(shè)計(jì)為不 透光；所述注入采用硼離子作為注入雜質(zhì)。
4、 根據(jù)權(quán)利要求l所述的改善SOI電路ESD防護(hù)性能的方法，其特 征在于，對(duì)于NMOS管，所述在SOI電路的體區(qū)進(jìn)行ESD注入是在SOI 電路的漏端與體區(qū)交界的地方進(jìn)行ESD注入，保留溝道區(qū)有較低的濃度， 有利于保留較高的BJT增益，具體包括對(duì)于第一種結(jié)構(gòu)，在制作柵條與制作側(cè)墻sidewall spacer兩個(gè)工藝步 驟之間進(jìn)行注入，注入劑量及注入能量為1.0e"/cn^和65keV;對(duì)于第二種結(jié)構(gòu)，在制作側(cè)墻sidewall spacer與制作硅化物兩個(gè)工藝步驟之間進(jìn)行 注入，注入劑量及注入能量為1.5e"/cn^和65keV，利用注入時(shí)雜質(zhì)散射 效應(yīng)產(chǎn)生一個(gè)高雜質(zhì)濃度區(qū)，降低漏體擊穿電壓。
5、 根據(jù)權(quán)利要求4所述的改善SOI電路ESD防護(hù)性能的方法，其特 征在于，對(duì)于所述第一種結(jié)構(gòu)，如果對(duì)閾值電壓要求不是很高，直接采用源、 漏注入光刻版；如果對(duì)閾值電壓要求較高，則采用專(zhuān)門(mén)的ESD注入光刻 版，其做法是只對(duì)用于ESD防護(hù)的柵極接地的管子的源、漏注入?yún)^(qū)域設(shè) 計(jì)成透光區(qū)，其他部分為不透光區(qū)；對(duì)于所述第二種結(jié)構(gòu)，如果有硅化物擋板工藝，則在制作側(cè)墻sidewall spacer與制作硅化物擋板兩個(gè)工藝步驟之間進(jìn)行注入；所述第一種結(jié)構(gòu)與所述第二種結(jié)構(gòu)采用的版圖一致。
6、 根據(jù)權(quán)利要求l所述的改善SOI電路ESD防護(hù)性能的方法，其特 征在于，對(duì)于NMOS管，所述在SOI電路的體區(qū)進(jìn)行ESD注入是在做場(chǎng) 氧field oxide的位置進(jìn)行ESD注入，直接采用修改場(chǎng)注入劑量及能量為 1.5e"/cm2和65keV，降低SOI電路的擊穿電壓。
7、 根據(jù)權(quán)利要求6所述的改善SOI電路ESD防護(hù)性能的方法，其特 征在于，所述在做場(chǎng)注入時(shí)直接將場(chǎng)注入field implant濃度提高，達(dá)到ESD 注入的目的。
8、 根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的改善SOI電路ESD防護(hù)性能 的方法，其特征在于，該方法進(jìn)一步在源/漏部分面積進(jìn)行ESD注入。
9、 根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的改善SOI電路ESD防護(hù)性能 的方法，其特征在于，該方法進(jìn)一步改變光刻版，只對(duì)靠漏端的部分進(jìn)行 ESD注入的方式。
10、 根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的改善SOI電路ESD防護(hù)性 能的方法，其特征在于，該方法在制作ESD注入光刻版時(shí)，以各多晶硅 柵條的中間線為分界，將靠漏端部分的版圖保留，靠源端部分的版圖設(shè)計(jì) 成不透光區(qū)。
11、 根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的改善SOI電路ESD防護(hù)性 能的方法，其特征在于，該方法進(jìn)一步與硅化物擋板SAB技術(shù)結(jié)合提升ESD注入的效果，在實(shí)現(xiàn)上獲得ESD注入結(jié)構(gòu)后，在源/漏注入與形成硅 化物兩個(gè)工藝步驟之間加一道硅化物擋板SAB工藝，在漏端接觸孔到輕 攙雜的漏LDD結(jié)構(gòu)之間形成一段沒(méi)有硅化物的N+區(qū)，達(dá)到在漏端接觸孔 到LDD之間串接一個(gè)小電阻的效果，使得器件工作時(shí)最大電場(chǎng)向漏端接 觸孔方向偏移。
12、 根據(jù)權(quán)利要求11所述的改善SOI電路ESD防護(hù)性能的方法，其 特征在于，所述SAB工藝具體包括A、 在側(cè)墻sidewall spacer工藝完成后，用熱分解的方法在硅片上生 長(zhǎng)一層2000埃的氧化層；B、 HMDS預(yù)烤、涂膠、光亥lj，即在ESD防護(hù)器件的漏端接觸孔contact 至多晶硅柵條POLY之間形成一段光阻，其它部分都顯開(kāi)；C、 顯影、檢驗(yàn)、硬烤后蝕刻，蝕刻時(shí)采用兩步蝕刻法，即在氧化層 厚度還比較厚時(shí)用較快的蝕刻速率，在較薄時(shí)用腐蝕速率低、氧化層蝕刻 速率硅蝕刻速率比值高的工藝進(jìn)行蝕刻，確保硅的損傷最小，不至于影 響器件性能；D、 去光刻膠，SAB結(jié)構(gòu)制作完成。
13、 根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的改善SOI電路ESD防護(hù)性 能的方法，其特征在于，所述在SOI電路的體區(qū)進(jìn)行ESD注入時(shí)采用大 角度注入方法，具體包括將硅片傾斜45度，由于射程變遠(yuǎn)，將注入劑量及能量相應(yīng)調(diào)整至原 來(lái)的1.4倍；由于傾斜方向的限制，要求被注入的器件漏端要在一個(gè)方向 上，器件的高濃度體區(qū)在溝道方向?qū)⒃黾右粋€(gè)硅膜厚度的距離，在自對(duì)準(zhǔn) 工藝下獲得更大的ESD注入面積，并保留源端體區(qū)的濃度，獲得較高的 增益。
14、 根據(jù)權(quán)利要求1所述的改善SOI電路ESD防護(hù)性能的方法，其 特征在于，對(duì)于P溝道金屬氧化物半導(dǎo)體PMOS管，ESD注入方法與 NMOS管的制作方法類(lèi)似，注入位置在前述NMOS管各ESD注入方法采 用的體區(qū)、源、漏、場(chǎng)注入對(duì)應(yīng)于PMOS管的體區(qū)、源、漏、場(chǎng)位置處； 所述在SOI電路的體區(qū)進(jìn)行ESD注入采用磷離子作為注入雜質(zhì)，注入能 量為NMOS管各ESD注入方法的2.7倍，注入劑量為NMOS管各ESD注入方法的0.7倍。
全文摘要
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，公開(kāi)了一種改善SOI電路ESD防護(hù)性能的方法，該方法采用在SOI電路的體區(qū)進(jìn)行ESD注入，改變SOI電路的ESD擊穿電壓，并促進(jìn)ESD放電管之間以及ESD放電管內(nèi)部各柵條之間在ESD電壓到來(lái)時(shí)同時(shí)開(kāi)啟，同時(shí)通過(guò)擊穿時(shí)產(chǎn)生的電流抬升體區(qū)電位，促進(jìn)寄生在MOS管里的BJT瀉放電流。利用本發(fā)明，解決了在SOI電路中使用常規(guī)在接觸孔下注入方法所帶來(lái)的注入雜質(zhì)被漏端雜質(zhì)包住或被漏/漏端下方的襯底形成的耗盡區(qū)包住的問(wèn)題。本發(fā)明將注入移到體區(qū)，一方面可以很好地降低擊穿電壓，另一方面電流能很好地導(dǎo)入到體區(qū)，改善器件及整個(gè)電路的抗ESD能力。
文檔編號(hào)H01L21/84GK101276788SQ200710064870
公開(kāi)日2008年10月1日 申請(qǐng)日期2007年3月28日 優(yōu)先權(quán)日2007年3月28日
發(fā)明者曾傳濱, 晶 李, 李多力, 海潮和, 韓鄭生 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所