專利名稱：用于制造半導(dǎo)體器件結(jié)構(gòu)的方法和由此方法形成的器件結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及用于制造半導(dǎo)體結(jié)構(gòu)的方法和半導(dǎo)體器件結(jié)構(gòu)，更具體地說，涉及制造對(duì)閉鎖的敏感性減小的體互補(bǔ)金屬氧化物半導(dǎo)體器件結(jié)構(gòu)的方法和由此方法形成的體互補(bǔ)金屬氧化物半導(dǎo)體器件結(jié)構(gòu)。
背景技術(shù)：
互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)集成P和N溝道場(chǎng)效應(yīng)晶體管(FET)以在單個(gè)半導(dǎo)體襯底上形成集成電路。體CMOS技術(shù)的顯著問題是閉鎖，其由在體CMOS器件中固有存在的寄生雙極晶體管的有害晶體管作用產(chǎn)生。具有不同觸發(fā)機(jī)制的有害寄生晶體管作用，會(huì)導(dǎo)致體CMOS器件損壞。對(duì)于基于太空的應(yīng)用，閉鎖可能由高能離子射線或粒子(例如，宇宙射線，中子，質(zhì)子，α粒子)撞擊引起。因?yàn)樵谔诊w行系統(tǒng)中集成電路不容易重置，芯片損壞可能導(dǎo)致災(zāi)難。因此，設(shè)計(jì)對(duì)閉鎖具有高耐受性的體CMOS器件是在天然太空射線環(huán)境以及軍事系統(tǒng)和高可靠性商業(yè)應(yīng)用中的電路操作的重要考慮因素。
可以調(diào)整體CMOS器件設(shè)計(jì)以提高閉鎖免疫性。例如，通過在外延襯底(例如，在高摻雜p型襯底晶片上的p型外延層)上制造體CMOS器件可以提高0.25微米器件技術(shù)中的閉鎖免疫性。高摻雜襯底晶片為如果不減弱可能引起閉鎖的電流提供極好的電流損耗。然而，制造外延襯底很昂貴并且可能增加如靜電釋放(ESD)保護(hù)器件的幾種重要電路的設(shè)計(jì)復(fù)雜性。
護(hù)環(huán)擴(kuò)散代表用于抑制閉鎖的另一種常規(guī)方法。然而，因?yàn)樗鼈冋加么罅坑行Ч杳娣e，所以護(hù)環(huán)擴(kuò)散成本很高。另外，雖然護(hù)環(huán)擴(kuò)散匯集了襯底中的大部分少數(shù)載流子，但是通過在下面移動(dòng)大部分會(huì)逃離匯集并且繞開護(hù)環(huán)擴(kuò)散。
半導(dǎo)體學(xué)會(huì)認(rèn)為絕緣體上半導(dǎo)體(SOI)襯底一般無閉鎖。然而，與體襯底比較，在SOI襯底上制造CMOS器件很昂貴。另外，除了閉鎖以外，SOI襯底經(jīng)受各種輻射引起的其它損壞機(jī)制。另一個(gè)缺點(diǎn)是SOI器件一般不能使用能夠促使低成本設(shè)計(jì)的簡單組裝的一組ASIC庫。
常規(guī)CMOS器件易受閉鎖影響的一般原因是N溝道和P溝道場(chǎng)效應(yīng)晶體管的距離較近。例如，在p型襯底上制造的典型CMOS器件包括僅由短距離分開并且經(jīng)過阱結(jié)鄰近的相反導(dǎo)電性的N型和P型阱。在N阱中制造P溝道晶體管并且類似地，在P阱中制造N溝道晶體管。此緊密封裝的體CMOS結(jié)構(gòu)固有地形成傾向于有害寄生晶體管作用的寄生橫向雙極(PNP)結(jié)構(gòu)和寄生垂直雙極(NPN)結(jié)構(gòu)。因?yàn)檫@些PNP和NPN結(jié)構(gòu)之間的再生反饋會(huì)發(fā)生閉鎖。
參考圖1，部分標(biāo)準(zhǔn)三阱體CMOS結(jié)構(gòu)30(即，CMOS反相器)包括在襯底11的N阱12中形成的P溝道晶體管10，在襯底11的P阱16中形成的位于掩埋N帶18上的N溝道晶體管14，和將P阱16和N阱12分開的淺溝槽隔離(STI)區(qū)域20。其它STI區(qū)域21經(jīng)過襯底11分布。N溝道晶體管14包括代表源極24和漏極25的n型擴(kuò)散。P溝道晶體管10具有代表源極27和漏極28的p型擴(kuò)散。N阱12通過接觸19與標(biāo)準(zhǔn)電源電壓(Vdd)電連接并且P阱16通過接觸17與襯底接地電勢(shì)電連接。CMOS結(jié)構(gòu)30的輸入與P溝道晶體管10的柵極13和N溝道晶體管14的柵極15連接。CMOS結(jié)構(gòu)30的輸出與P溝道晶體管10的漏極28和N溝道晶體管14的漏極25連接。P溝道晶體管10的源極27與Vdd連接并且N溝道晶體管14的源極24接地。護(hù)環(huán)擴(kuò)散34，36環(huán)繞CMOS結(jié)構(gòu)30。
構(gòu)成N溝道晶體管14的源極24和漏極25的n型擴(kuò)散，隔離P阱16和下面的N帶18分別構(gòu)成垂直寄生NPN結(jié)構(gòu)22的發(fā)射極，基極和集電極。構(gòu)成P溝道晶體管10的源極27和漏極28的P型擴(kuò)散，N阱12和隔離P阱16分別構(gòu)成橫向寄生PNP結(jié)構(gòu)26的發(fā)射極，基極和集電極。因?yàn)闃?gòu)成NPN結(jié)構(gòu)22的集電極的N帶18和構(gòu)成PNP結(jié)構(gòu)26的基極的N阱12是共有的，并且P阱16構(gòu)成NPN結(jié)構(gòu)22的基極還有PNP結(jié)構(gòu)26的集電極，所以寄生NPN和PNP結(jié)構(gòu)22，26線連接以導(dǎo)致正反饋構(gòu)造。
如電離輻射撞擊的干擾，P溝道晶體管10的源極27上的電壓過沖，或N溝道晶體管14的源極24上的電壓下沖，導(dǎo)致再生作用的開始。這導(dǎo)致負(fù)微分電阻行為并且最終導(dǎo)致體CMOS結(jié)構(gòu)30的閉鎖。閉鎖時(shí)，在垂直寄生NPN結(jié)構(gòu)22和橫向寄生PNP結(jié)構(gòu)26的發(fā)射極之間形成超低阻抗通路，作為雙極基極載流子雪崩的結(jié)果。低阻抗?fàn)顟B(tài)可以導(dǎo)致集成電路相關(guān)部分的災(zāi)難性損壞。僅能通過除去或急劇降低電源電壓到低于保持電壓以退出閉鎖狀態(tài)。不幸的是，幾乎在干擾開始的瞬間就會(huì)發(fā)生集成電路的不可逆損壞，如此以致任何退出閉鎖狀態(tài)的反應(yīng)都來不及。
因此，需要的是抑制閉鎖的半導(dǎo)體結(jié)構(gòu)和用于修改標(biāo)準(zhǔn)體CMOS器件設(shè)計(jì)的制造方法，同時(shí)可以有效地集成到工藝流程中，這克服了常規(guī)體CMOS半導(dǎo)體結(jié)構(gòu)和制造這樣的體CMOS半導(dǎo)體結(jié)構(gòu)的方法的缺點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明一般旨在標(biāo)準(zhǔn)體CMOS器件設(shè)計(jì)中提高閉鎖免疫性或抑制的半導(dǎo)體結(jié)構(gòu)和方法，同時(shí)保持用于集成到形成體CMOS器件的P溝道和N溝道場(chǎng)效應(yīng)晶體管特性的工藝流程中的成本有效性。根據(jù)本發(fā)明的一個(gè)方面，提供了一種用于在半導(dǎo)體材料的襯底中制造半導(dǎo)體結(jié)構(gòu)的方法。該方法包括在襯底的半導(dǎo)體材料中形成具有第一側(cè)壁的溝槽，所述第一側(cè)壁在溝槽的底部和襯底的頂表面之間延伸，并且在溝槽的第一側(cè)壁上形成隔離物。該方法還包括蝕刻襯底的半導(dǎo)體材料在隔離物之間暴露的部分，以通過限定具有第二側(cè)壁的垂直溝槽延伸加深溝槽，所述第二側(cè)壁從底部延伸到襯底中并相對(duì)于第一側(cè)壁變窄。利用隔離物蝕刻垂直溝槽延伸消除了對(duì)通過常規(guī)光刻工藝形成的構(gòu)圖抗蝕劑的需要并且還可以自對(duì)準(zhǔn)第二側(cè)壁垂直溝槽延伸與溝槽的第一側(cè)壁。
根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體材料的襯底中制造半導(dǎo)體結(jié)構(gòu)的方法。該方法包括在襯底的半導(dǎo)體材料中形成具有第一側(cè)壁的第一溝槽，第一側(cè)壁在第一底部和襯底的頂表面之間延伸。該方法還包括在襯底的半導(dǎo)體材料中形成具有第二側(cè)壁的第二溝槽，第二側(cè)壁在第二底部和襯底的頂表面之間延伸。在第一溝槽中形成由間隙分開的介質(zhì)材料的隔離物，以便部分暴露第一底部。形成隔離物的同時(shí)，由介質(zhì)材料填充第二溝槽以完全覆蓋第二底部。用介質(zhì)材料填充第二溝槽消除了在隨后的工藝期間對(duì)第二溝槽的掩蔽的需要，其可以通過保護(hù)第二底部修改第一溝槽的第一底部。
根據(jù)本發(fā)明的另一方面，一種半導(dǎo)體結(jié)構(gòu)包括具有頂表面的半導(dǎo)體材料襯底和包括底部的溝槽。該溝槽限定在襯底的半導(dǎo)體材料中，具有從底部延伸到頂表面的側(cè)壁。介質(zhì)材料的隔離物位于溝槽側(cè)壁上并且由間隙互相分開以部分暴露底部。垂直溝槽延伸具有從溝槽的底部延伸離開頂表面到襯底的半導(dǎo)體材料中的側(cè)壁。垂直溝槽的側(cè)壁基本上與分開隔離物的間隙對(duì)準(zhǔn)。


結(jié)合并構(gòu)成此說明書的一部分的附圖示出了本發(fā)明的實(shí)施例，并且與上面給出的本發(fā)明的一般描述和下面給出的實(shí)施例的詳細(xì)描述一起用于解釋本發(fā)明的原理。
圖1是具有根據(jù)現(xiàn)有技術(shù)制造的體CMOS器件的部分襯底的簡圖。
圖2A是處在根據(jù)本發(fā)明的實(shí)施例的工藝方法的初始制造階段的部分襯底的頂視圖。
圖2B是一般沿圖2A的線2B-2B截取的截面圖。
圖3A是處在圖2A后的制造階段的襯底部分的頂視圖。
圖3B是一般沿圖3A的線3B-3B截取的截面圖。
圖4A是處在圖3A后的制造階段的襯底部分的頂視圖。
圖4B是一般沿圖4A的線4B-4B截取的截面圖。
圖5A是處在圖4A后的制造階段的襯底部分的頂視圖。
圖5B是一般沿圖5A的線5B-5B截取的截面圖。
圖6A是處在圖5A后的制造階段的襯底部分的頂視圖。
圖6B是一般沿圖6A的線6B-6B截取的截面圖。
具體實(shí)施例方式
本發(fā)明提供隔離區(qū)域，該隔離區(qū)域限制在三阱體CMOS器件中造成閉鎖的垂直寄生NPN結(jié)構(gòu)和橫向寄生PNP結(jié)構(gòu)的效應(yīng)。本發(fā)明有利于在體COMS器件設(shè)計(jì)中執(zhí)行，其中分別在P阱和N阱中相互鄰近形成幾對(duì)N溝槽和P溝槽場(chǎng)效應(yīng)晶體管，并且通過淺溝槽隔離(STI)區(qū)域隔離P阱和N阱。具體地，通過利用窄介質(zhì)填充垂直延伸區(qū)域或尾線(pigtail)修改阱結(jié)處的STI區(qū)域的幾何形狀提高標(biāo)準(zhǔn)體CMOS結(jié)構(gòu)的閉鎖免疫性。完成由尾線提供的幾何形狀修改不需要由常規(guī)光刻工藝形成的構(gòu)圖抗蝕劑掩模的輔助并且相對(duì)于更寬和更窄的STI區(qū)域自對(duì)準(zhǔn)?，F(xiàn)在通過參考伴隨本應(yīng)用的附圖更詳細(xì)地描述本發(fā)明。
參考圖2A，B，從如商業(yè)襯底供應(yīng)商獲得單晶體半導(dǎo)體材料的體襯底40。襯底40可以包括用于器件制造的低缺陷外延層，通過如利用硅源氣體(例如，硅烷)的化學(xué)氣相沉積(CVD)的外延生長工藝在更厚的單晶體或單晶晶片上生長該層。襯底40可以是包含相對(duì)較輕濃度的提供p型導(dǎo)電性的摻雜劑的單晶硅晶片。例如，襯底40可以通過在形成外延層的CVD生長工藝期間的原位摻雜用5×1015cm-3到1×1017cm-3的硼輕微摻雜。
在襯底40的頂表面41上形成包括通過較薄第二襯墊層46與襯底40分開的第一襯墊層44的襯墊結(jié)構(gòu)42。第二襯墊層46可以用作緩沖層以防止第一襯墊層44的構(gòu)成材料中的任何應(yīng)力在襯底40的單晶半導(dǎo)體材料中引起位錯(cuò)。形成襯墊層44，46的材料優(yōu)選對(duì)襯底40的構(gòu)成半導(dǎo)體材料具有選擇性地(即相比具有非常大的蝕刻速率)蝕刻。第一襯墊層44可以是通過如低壓化學(xué)氣相沉積(LPCVD)或等離子體輔助CVD工藝的熱CVD工藝形成的氮化物(Si3N4)保形層。第二襯墊層46可以是通過將襯底40暴露于干氧環(huán)境或在加熱環(huán)境中的蒸汽生長的或者可選地通過熱CVD工藝沉積的氧化硅(SiO2)。襯墊結(jié)構(gòu)42還包括第一襯墊層44的頂表面上的例如氧化物的可選第三襯墊層(未示出)，其在垂直溝槽延伸70(圖4A，B)形成期間有利。
在襯墊層44上施加抗蝕劑層48并且隨后暴露于輻射圖形，以在抗蝕劑層48的構(gòu)成材料中有效形成潛在淺溝槽圖形。隨后顯影抗蝕劑層48的曝光抗蝕劑以將潛在淺溝槽圖形轉(zhuǎn)化為多個(gè)相對(duì)窄的開口50和多個(gè)相對(duì)寬的開口，其中在圖2中的抗蝕劑層48中示出了單個(gè)寬開口52。如同樣在圖2中示出的，開口50，52可以互連并且連續(xù)。
然后使用如反應(yīng)離子蝕刻(RIE)或等離子體蝕刻的各向異性干蝕刻工藝將淺溝槽圖形從構(gòu)圖抗蝕劑層48轉(zhuǎn)化到襯墊層44，46中。在單個(gè)蝕刻步驟或多個(gè)蝕刻步驟中用不同的蝕刻化學(xué)試劑進(jìn)行的蝕刻工藝，除去通過構(gòu)圖抗蝕劑層48中的開口50，52曝光的部分襯墊結(jié)構(gòu)42并且垂直在襯底40上停止。在進(jìn)行蝕刻后，通過例如等離子體灰化或暴露于化學(xué)剝離器從襯墊結(jié)構(gòu)42剝離抗蝕劑層48。
參考圖3A，B，其中類似的標(biāo)號(hào)表示圖2A，B中類似的特征，并且在隨后的制造階段中，通過各向異性干蝕刻工藝在襯底40的半導(dǎo)體材料中限定多個(gè)相對(duì)窄的淺溝槽54和寬淺溝槽56。淺溝槽54與襯墊結(jié)構(gòu)42中的淺溝槽圖形的相對(duì)窄的開口50(圖2A，B)的位置一致，并且淺溝槽56與襯墊結(jié)構(gòu)42中的淺溝槽圖形的相對(duì)寬的開口52(圖2A，B)的位置一致。各向異性干蝕刻工藝包括例如RIE，離子束蝕刻，或使用蝕刻化學(xué)試劑(例如，標(biāo)準(zhǔn)硅RIE工藝)的等離子體蝕刻，這些工藝對(duì)襯墊層44，46的構(gòu)成材料有選擇性地除去襯底40的構(gòu)成半導(dǎo)體材料。通過形成淺溝槽56的各向異性干蝕刻工藝在襯底40的半導(dǎo)體材料中限定另外的寬淺溝槽(未示出)，每一個(gè)都類似于寬淺溝槽56。
淺溝槽56的相對(duì)側(cè)壁58，60基本互相平行并且基本垂直于襯底40的頂表面41定向。側(cè)壁58，60垂直延伸到襯底40的半導(dǎo)體材料中直到底表面或底部62。每個(gè)淺溝槽54還包括基本互相平行并且基本垂直于襯底40的頂表面41定向的相對(duì)側(cè)壁57，59。側(cè)壁57，59垂直延伸到襯底40的半導(dǎo)體材料中并且底表面或底部61連接側(cè)壁57，59。在工藝方法的此制造階段中，底部61和底部62的深度基本相等。
參考圖4A，B，其中類似的標(biāo)號(hào)表示圖3A，B中類似的特征，并且在隨后的制造階段中，在從襯底40的頂表面41延伸到底部62的淺溝槽56的側(cè)壁58，60上分別形成隔離物64，66。隔離物64，66這樣形成，通過沉積介質(zhì)材料例如通過CVD工藝沉積的氧化硅的保形層(未示出)，并且使用RIE或等離子體蝕刻工藝進(jìn)行各向異性蝕刻以對(duì)襯底40的構(gòu)成半導(dǎo)體材料有選擇性地從水平表面除去初始介質(zhì)材料。
隔離物64，66變窄但是沒有完全堵塞淺溝槽56，以使淺溝槽56的部分底部62暴露在隔離物64，66之間。普通技術(shù)人員將意識(shí)到，類似于淺溝槽56，在襯底40中限定的另外的淺溝槽(未示出)包括類似于隔離物64，66的隔離物(未示出)。在溝槽56中形成隔離物64，66的保形層的介質(zhì)材料還用蝕刻掩模塞栓68基本上填充每個(gè)溝槽54。
使用各向異性蝕刻工藝加深淺溝槽56，并且其它類似于溝槽56的淺溝槽以限定尾線或垂直溝槽延伸70，也稱為深溝槽。各向異性蝕刻工藝經(jīng)過暴露在襯墊64，66之間的部分底部62除去襯底40的構(gòu)成半導(dǎo)體材料。垂直蝕刻延伸70具有底表面或底部72并且位于底部72和淺溝槽56的底部62之間的側(cè)壁74，76。隔離物64通過底部62附近的間隙與隔離物66分開，間隙約等于垂直溝槽延伸70的垂直側(cè)壁74，76之間的寬度。襯墊結(jié)構(gòu)42和隔離物64，66經(jīng)過襯底40的頂表面41用作覆蓋區(qū)域中的半導(dǎo)體材料的蝕刻掩模。蝕刻淺溝槽56和垂直溝槽延伸70的絕對(duì)深度可以根據(jù)具體的器件設(shè)計(jì)改變。普通技術(shù)人員將意識(shí)到，類似于淺溝槽56，在襯底40的半導(dǎo)體材料中限定的另外的淺溝槽(未示出)包括類似于垂直溝槽延伸70的垂直溝槽延伸。每個(gè)淺溝槽54都由一個(gè)對(duì)應(yīng)的蝕刻掩模塞栓68掩蔽，并且因此不受形成垂直溝槽延伸70的各向異性蝕刻影響。由此可知，在形成垂直溝槽延伸70時(shí)沒有加深淺溝槽54。
隔離物64具有的寬度，在底部62附近的水平面中測(cè)量為與底部62最近的側(cè)壁58和隔離物64的遠(yuǎn)邊或拐角之間的距離。隔離物66具有的寬度，在底部62附近的水平面中測(cè)量為與底部62最近的側(cè)壁60和隔離物66的遠(yuǎn)邊或拐角之間的距離。隔離物64和隔離物66具有基本相等的寬度。相反，沒有要求溝槽54的寬度一致。最寬溝槽54的寬度，在側(cè)壁57，59(圖3B)之間水平測(cè)量，小于隔離物64的寬度的兩倍或隔離物66的寬度的兩倍。溝槽56的寬度，在側(cè)壁58，60之間水平測(cè)量，是隔離物64(或隔離物66)的寬度的兩倍加上測(cè)量為側(cè)壁74，76之間的水平距離的垂直溝槽延伸70的寬度。
參考圖5A，B，其中類似的標(biāo)號(hào)表示圖4A，B中類似的特征，并且在隨后的制造階段中，用絕緣或介質(zhì)材料，優(yōu)選與構(gòu)成隔離物64，66相同的材料，填充淺溝槽56和垂直溝槽延伸的連續(xù)開口空間。介質(zhì)材料可以是CVD氧化物，高密度等離子體(HDP)氧化物，或原硅酸四乙酯(TEOS)。通過利用例如化學(xué)機(jī)械拋光(CMP)工藝平整化到襯墊結(jié)構(gòu)42的頂表面，除去任何過填充的介質(zhì)材料?？梢允褂酶邷毓に嚥襟E硬化TEOS填充。然后，通過使用合適的工藝除去襯墊結(jié)構(gòu)42暴露襯底40的頂表面41并且隨后進(jìn)行另外的CMP以平整化頂表面41。
在平整化后，在每個(gè)淺溝槽54中的每個(gè)掩模塞栓68(圖4A，B)的剩余材料限定多個(gè)淺溝槽隔離(STI)區(qū)域80的一個(gè)。在淺溝槽56和垂直溝槽延伸70以及隔離物64，66中的介質(zhì)材料，如果由相同的介質(zhì)材料形成就融合在一起，如圖5A，B中所示，共同構(gòu)成STI區(qū)域82。STI區(qū)域82的垂直延伸部分85位于垂直溝槽延伸70中，并且相對(duì)于頂表面41垂直位于大于底部62的深度并且在底部62和72的垂直深度之間的深度。延伸部分85延伸到大于任何其它STI區(qū)域80的深度，STI區(qū)域的每一個(gè)都具有約與底部62相同深度的底部。在一個(gè)實(shí)施例中，底部62的深度約為0.4μm并且底部72的深度約1μm。在填充工藝期間可以用介質(zhì)材料僅部分填充垂直溝槽延伸70。因此，延伸部分85可以包括空氣或氣體填充的空隙。
優(yōu)選，不使用不同的構(gòu)圖抗蝕劑和附加光刻形成STI區(qū)域82的垂直延伸部分85。而是，隔離物64，66有利地限定蝕刻掩模用于以與淺溝槽56自對(duì)準(zhǔn)的方式形成垂直溝槽延伸70。構(gòu)成隔離物64，66的材料還填充其它淺溝槽54以使溝槽54的深度沒有因?yàn)樾纬纱怪睖喜垩由?0的工藝而增加。
隨后選擇摻雜襯底40以形成包括N阱84和P阱86的雙阱結(jié)構(gòu)。通過用技術(shù)上公知的技術(shù)構(gòu)圖施加在頂表面41上的阻擋層(未示出)并且向襯底40的沒有掩蔽的區(qū)域注入合適的n導(dǎo)電類型雜質(zhì)，形成N阱84，以及分散在襯底40上的其它N阱(未示出)。通過構(gòu)圖施加在頂表面41上的另一阻擋層(未示出)并且向襯底40的該組沒有掩蔽的區(qū)域注入合適的p導(dǎo)電類型雜質(zhì)，形成P阱86，以及分散在襯底40上的其它P阱(未示出)。通常，在N阱84中的摻雜劑濃度范圍從約5.0×1017cm-3到約7.0×1018cm-3并且在P阱86中的摻雜劑濃度范圍從約5.0×1017cm-3到約7.0×1018cm-3。需要熱退火以電激活用作p型或n型摻雜劑的注入雜質(zhì)。
本發(fā)明容許用于形成N和P阱84，86的掩蔽和注入工藝的不精確。具體地，STI區(qū)域82的延伸部分85位于N阱84和P阱86之間的結(jié)處。垂直溝槽延伸70的側(cè)壁74，76位于N阱84和P阱86之間，并且底部72延伸到襯底40的半導(dǎo)體材料中的比襯底40的半導(dǎo)體材料中的N阱84和P阱86的最大摻雜深度更深的深度。相對(duì)于淺溝槽56的側(cè)壁58，60基本在中心(即，自對(duì)準(zhǔn))形成垂直延伸70，因?yàn)楦綦x物64，66優(yōu)選提供蝕刻掩模。如果使用常規(guī)光刻掩模形成垂直延伸70，那么覆蓋掩模的未對(duì)準(zhǔn)會(huì)影響垂直延伸70的位置。優(yōu)選，在器件設(shè)計(jì)中可以最小化延伸部分85的寬度。
優(yōu)選在還包括在襯底40中為P阱86提供電隔離的深掩埋N阱或N帶(未示出)的三阱結(jié)構(gòu)中實(shí)現(xiàn)本發(fā)明。P阱86安排在N帶18(圖1)和襯底40的頂表面41之間。通過構(gòu)圖施加在頂表面41上的如光致抗蝕劑的阻擋層(未示出)并且向襯底40的該組沒有掩蔽的區(qū)域注入合適的n導(dǎo)電類型雜質(zhì)，形成N帶18，以及分散在襯底40上的其它N帶(未示出)。一般地，在N帶中的摻雜劑濃度范圍從約5.0×1017cm-3到約7.0×1018cm-3。在此情況下，垂直延伸70的底部72限制在不能完全延伸穿過N帶18的側(cè)壁74，76的深度，其保持N阱84和N帶18之間的連續(xù)。
參考圖6A，B，其中類似的標(biāo)號(hào)表示圖5A，B中類似的特征，并且在隨后的制造階段中，在雙阱結(jié)構(gòu)的形成后接著進(jìn)行標(biāo)準(zhǔn)體CMOS工藝。為了限定體CMOS器件，使用P阱86形成N溝道晶體管88并且使用N阱84形成P溝道晶體管90。N溝道晶體管88包括在襯底40的半導(dǎo)體材料中的N型擴(kuò)散，表示在襯底40的半導(dǎo)體材料中的溝道區(qū)域的相對(duì)側(cè)兩側(cè)的源極區(qū)域92和漏極區(qū)域94，在溝道區(qū)域上的柵極電極96，以及電隔離襯底40與柵極電極96的柵極介質(zhì)98。類似地，P溝道晶體管90包括在襯底40的半導(dǎo)體材料中的P型擴(kuò)散，表示在襯底40的半導(dǎo)體材料中的溝道區(qū)域的相對(duì)側(cè)兩側(cè)的源極區(qū)域100和漏極區(qū)域102，在溝道區(qū)域上的柵極電極104，以及電隔離襯底40與柵極電極104的柵極介質(zhì)106。如側(cè)壁隔離物(未示出)的其它結(jié)構(gòu)，可以包括在N溝道晶體管88和P溝道晶體管90的結(jié)構(gòu)中。
可以通過離子注入具有適合的導(dǎo)電類型的合適的摻雜劑核素在襯底40的半導(dǎo)體材料中形成源極和漏極區(qū)域92，94以及源極和漏極區(qū)域100，102。用于形成柵極電極96，104的導(dǎo)體可以是例如，多晶硅，硅化物，金屬或通過CVD工藝等沉積的任何其它合適的材料。柵極介質(zhì)98，106可以包括如二氧化硅，氧氮化硅，高K介質(zhì)或這些介質(zhì)的組合的任何合適的介質(zhì)或絕緣材料。構(gòu)成介質(zhì)98，106的介質(zhì)材料可以在約1nm和約10nm厚之間，并且可以通過襯底40的半導(dǎo)體材料與反應(yīng)物，CVD工藝，物理氣相沉積(PVD)技術(shù)或其組合的熱反應(yīng)形成。
繼續(xù)完成半導(dǎo)體結(jié)構(gòu)的工藝，包括但不僅限于形成到柵極電極96，104，源極區(qū)域92，漏極區(qū)域94，源極區(qū)域100，和漏極區(qū)域102的電接觸(未示出)?？梢允褂萌魏魏线m的技術(shù)形成接觸，例如鑲嵌工藝，其中沉積絕緣體并且構(gòu)圖以打開過孔，并且隨后用合適的導(dǎo)體材料填充過孔，如本領(lǐng)域的普通技術(shù)人員所理解的。使用接觸將N溝道和P溝道晶體管88，90與襯底40上的其它器件和具有包括導(dǎo)體布線和級(jí)間介質(zhì)(未示出)的多級(jí)互聯(lián)結(jié)構(gòu)的邊緣器件連接。N阱84與標(biāo)準(zhǔn)電源電壓(Vdd)電連接并且P阱86與襯底接地電勢(shì)電連接。
根據(jù)本發(fā)明的原理，STI區(qū)域82的延伸部分85起提高N溝道和P溝道晶體管88，90的保持電壓的作用，用于增加體CMOS器件閉鎖的阻力。因?yàn)榇怪睖喜垩由?0的底部62比N阱84的最深邊界深，從P溝道晶體管88的源極區(qū)域92發(fā)射的空穴直接到延伸部分85兩側(cè)的襯底40的半導(dǎo)體材料中。在襯底40中空穴與電子快速復(fù)合，這減少或者避免橫向寄生PNP結(jié)構(gòu)26(圖1)的增益，因?yàn)榭珊雎缘目昭娏魍ㄟ^P阱86收集并且因此防止閉鎖。
以無掩模方式在襯底40的半導(dǎo)體材料中限定垂直溝槽延伸70，沒有進(jìn)行光刻掩模(或標(biāo)板)以及光刻工藝以提供構(gòu)圖抗蝕劑層作為用于限定垂直溝槽延伸70的各向異性蝕刻工藝的前步驟。如這里所使用的，掩?；驑?biāo)板是任何器件，如光掩模，具有允許選擇輻射襯底表面上的抗蝕劑層的透明和不透明區(qū)域的圖形。不使用構(gòu)圖抗蝕劑層，優(yōu)選使用隔離物64，66作為蝕刻掩模用于形成垂直溝槽延伸70。
這里參考的術(shù)語如“垂直”“水平”等是為了實(shí)例目的，而不是限制目的，以建立參考框架。如這里使用的術(shù)語“水平”定義為平行于襯底40的頂表面41的平面，而不管其實(shí)際的空間方向。如這里使用的術(shù)語“垂直”指垂直于如剛才限定的水平的方向。術(shù)語，如“上”，“之上”，“下”。“側(cè)”(如“側(cè)壁”)“更高”，“更低”，“上面”，“下面”和“底下”都定義為相對(duì)于水平面。應(yīng)該明白，可以使用參考各種其它框架用于在不脫離本發(fā)明的精神和范圍內(nèi)描述本發(fā)明。
這里已經(jīng)通過制造階段和步驟的具體順序描述了半導(dǎo)體結(jié)構(gòu)的制造。然而，應(yīng)該明白，順序可以不同于描述的順序。例如，兩個(gè)或多個(gè)制造步驟的順序可以相對(duì)于示出的順序轉(zhuǎn)換。此外，兩個(gè)或多個(gè)制造步驟可以同時(shí)或部分同時(shí)進(jìn)行。另外，可以省略各種制造步驟并且可以增加其它制造步驟。應(yīng)該明白，所有這樣的變化都在本發(fā)明的范圍內(nèi)。還應(yīng)該明白，在附圖中本發(fā)明的特征沒必要按比例。
雖然通過各種實(shí)施例的描述示出了本發(fā)明并且雖然相當(dāng)詳細(xì)的描述了這些實(shí)施例，但約束或以任何方式限制所附權(quán)利要求的范圍到這樣的細(xì)節(jié)并不是本申請(qǐng)的目的。本領(lǐng)域的技術(shù)人員將容易地明白另外的優(yōu)點(diǎn)和修改。因此，本發(fā)明在其廣義方面沒有限制到示出和描述的具體細(xì)節(jié)，典型的裝置和方法，以及示例性實(shí)例。因此，在不脫離本申請(qǐng)的一般發(fā)明概念的精神和范圍下可以脫離這樣的細(xì)節(jié)。
權(quán)利要求
1.一種在半導(dǎo)體材料的襯底中制造半導(dǎo)體結(jié)構(gòu)的方法，包括在所述襯底的所述半導(dǎo)體材料中形成具有第一側(cè)壁的溝槽，所述第一側(cè)壁在所述溝槽的底部和所述襯底的頂表面之間延伸；以及無掩模蝕刻所述襯底的所述半導(dǎo)體材料以通過限定具有第二側(cè)壁的垂直溝槽延伸加深所述溝槽，所述第二側(cè)壁從所述底部延伸到所述襯底中并相對(duì)于所述第一側(cè)壁變窄。
2.根據(jù)權(quán)利要求1的方法，還包括在所述襯底的所述半導(dǎo)體材料中形成第一摻雜阱；以及在所述襯底的所述半導(dǎo)體材料中鄰近所述第一摻雜阱形成第二摻雜阱，以使所述溝槽的所述第二側(cè)壁位于所述第一和第二摻雜阱之間。
3.根據(jù)權(quán)利要求2的方法，還包括在所述第一摻雜阱中形成第一導(dǎo)電類型的第一和第二擴(kuò)散區(qū)，以限定第一晶體管的源極和漏極區(qū)域；以及在所述第二摻雜阱中形成第二導(dǎo)電類型的第一和第二擴(kuò)散區(qū)，以限定第二晶體管的源極和漏極區(qū)域。
4.根據(jù)權(quán)利要求1的方法，其中在所述溝槽的所述第一側(cè)壁上的隔離物相對(duì)于所述溝槽的所述第一側(cè)壁自對(duì)準(zhǔn)所述垂直溝槽延伸的所述第二側(cè)壁。
5.根據(jù)權(quán)利要求1的方法，其中形成隔離物的步驟包括在所述溝槽的所述側(cè)壁和底部上沉積介質(zhì)材料的保形層；以及各向異性蝕刻所述保形層的所述介質(zhì)材料以限定所述隔離物。
6.根據(jù)權(quán)利要求1的方法，其中形成隔離物的步驟包括通過化學(xué)氣相沉積工藝在所述溝槽的所述側(cè)壁和底部上沉積氧化硅的保形層；以及各向異性蝕刻所述保形層的所述氧化硅以限定所述隔離物。
7.根據(jù)權(quán)利要求6的方法，還包括用氧化硅填充所述垂直溝槽延伸和所述溝槽。
8.根據(jù)權(quán)利要求1的方法，還包括用介質(zhì)材料填充所述垂直溝槽延伸和所述溝槽。
9.一種在半導(dǎo)體材料的襯底中制造半導(dǎo)體結(jié)構(gòu)的方法，包括在所述襯底的所述半導(dǎo)體材料中形成具有第一側(cè)壁的第一溝槽，所述第一側(cè)壁在所述第一溝槽的第一底部和所述襯底的頂表面之間延伸；在所述襯底的所述半導(dǎo)體材料中形成具有第二側(cè)壁的第二溝槽，所述第二側(cè)壁在所述第二溝槽的第二底部和所述襯底的頂表面之間延伸；在所述第一溝槽中形成介質(zhì)材料的隔離物，所述隔離物由間隙分開以部分暴露所述第一底部；以及在形成所述隔離物的同時(shí)用所述介質(zhì)材料填充所述第二溝槽以完全覆蓋所述第二底部。
10.根據(jù)權(quán)利要求9的方法，還包括各向異性蝕刻在所述隔離物之間的所述半導(dǎo)體材料以延伸所述第一溝槽的深度到所述襯底中。
11.根據(jù)權(quán)利要求10的方法，還包括在所述襯底的所述半導(dǎo)體材料中形成第一摻雜阱；以及在所述襯底的所述半導(dǎo)體材料中鄰近所述第一摻雜阱形成第二摻雜阱，以使所述溝槽的所述第二側(cè)壁位于所述第一和第二摻雜阱之間。
12.根據(jù)權(quán)利要求11的方法，還包括在所述第一摻雜阱中形成第一導(dǎo)電類型的第一和第二擴(kuò)散區(qū)，以限定第一晶體管的源極和漏極區(qū)域；以及在所述第二摻雜阱中形成第二導(dǎo)電類型的第一和第二擴(kuò)散區(qū)，以限定第二晶體管的源極和漏極區(qū)域。
13.根據(jù)權(quán)利要求9的方法，其中形成所述隔離物的步驟還包括在所述溝槽的所述側(cè)壁和底部上沉積介質(zhì)材料的保形層；以及各向異性蝕刻所述保形層的所述介質(zhì)材料以限定所述隔離物。
14.根據(jù)權(quán)利要求9的方法，其中形成所述隔離物的步驟還包括通過化學(xué)氣相沉積工藝在所述溝槽的所述側(cè)壁和底部上沉積氧化硅的保形層；以及各向異性蝕刻所述保形層的所述氧化硅以限定所述隔離物。
15.根據(jù)權(quán)利要求14的方法，還包括用氧化硅填充所述加深的溝槽。
16.根據(jù)權(quán)利要求9的方法，還包括用介質(zhì)材料填充所述加深的溝槽。
17.一種在半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體材料的襯底，具有頂表面；第一溝槽，限定在所述襯底的所述半導(dǎo)體材料中，所述第一溝槽包括底部和從所述底部延伸到所述頂表面的側(cè)壁；介質(zhì)材料的隔離物，位于所述第一溝槽的所述第一側(cè)壁上并且由間隙互相分開以部分暴露所述第一溝槽的所述底部；以及垂直溝槽延伸，具有從所述第一溝槽的所述底部延伸離開所述頂表面到所述襯底的所述半導(dǎo)體材料中的側(cè)壁，所述垂直溝槽的所述側(cè)壁基本上與分開所述隔離物的所述間隙對(duì)準(zhǔn)。
18.根據(jù)權(quán)利要求17的方法，還包括第一摻雜阱，在所述襯底的所述半導(dǎo)體材料中形成；以及第二摻雜阱，在所述襯底的所述半導(dǎo)體材料中形成，并且與所述第一摻雜阱鄰近設(shè)置，所述第一溝槽的所述側(cè)壁位于所述第一和第二摻雜阱之間。
19.根據(jù)權(quán)利要求18的半導(dǎo)體結(jié)構(gòu)，還包括第一導(dǎo)電類型的第一和第二擴(kuò)散區(qū)，在所述第一摻雜阱中，以限定第一晶體管的源極和漏極區(qū)域；以及第二導(dǎo)電類型的第一和第二擴(kuò)散區(qū)，在所述第二摻雜阱中，以限定第二晶體管的源極和漏極區(qū)域。
20.根據(jù)權(quán)利要求19的半導(dǎo)體結(jié)構(gòu)，還包括第一柵極電極，與所述襯底電隔離并且位于所述第一導(dǎo)電類型的所述第一和第二擴(kuò)散區(qū)之間；以及第二柵極電極，與所述襯底電隔離并且位于所述第二導(dǎo)電類型的所述第一和第二擴(kuò)散區(qū)之間。
21.根據(jù)權(quán)利要求17的半導(dǎo)體結(jié)構(gòu)，還包括一定量的所述介質(zhì)材料，填充所述垂直溝槽延伸和所述隔離物之間的所述間隙。
22.根據(jù)權(quán)利要求17的半導(dǎo)體結(jié)構(gòu)，還包括第二溝槽，限定在所述襯底的所述半導(dǎo)體材料中，所述第二溝槽包括底部和從所述第二溝槽的所述底部向所述頂表面延伸的側(cè)壁。
23.根據(jù)權(quán)利要求22的半導(dǎo)體結(jié)構(gòu)，其中所述第一溝槽具有在所述第一溝槽的所述側(cè)壁之間測(cè)量的第一溝槽寬度，每個(gè)所述隔離物具有從對(duì)應(yīng)的一個(gè)所述第一側(cè)壁測(cè)量的隔離物寬度，并且所述第二溝槽具有在所述第二溝槽的所述側(cè)壁之間測(cè)量的小于所述隔離物寬度的兩倍的第二溝槽寬度。
全文摘要
本發(fā)明提供了用于抑制體CMOS器件中的閉鎖的半導(dǎo)體方法和器件結(jié)構(gòu)。該方法包括在襯底的半導(dǎo)體材料中形成溝槽，該溝槽具有設(shè)置在也在襯底的半導(dǎo)體材料中限定的一對(duì)摻雜阱之間的第一側(cè)壁。該方法還包括在溝槽中形成蝕刻掩模以部分掩蔽溝槽的底部，接著除去穿過部分掩蔽的底部暴露的襯底的半導(dǎo)體材料，以限定加深溝槽的變窄的第二側(cè)壁。用介質(zhì)材料填充加深溝槽以限定在摻雜阱中形成的器件的溝槽隔離區(qū)域。填充加深的溝槽延伸的介質(zhì)材料增強(qiáng)了閉鎖抑制。
文檔編號(hào)H01L27/085GK101026124SQ20071000558
公開日2007年8月29日 申請(qǐng)日期2007年2月13日 優(yōu)先權(quán)日2006年2月23日
發(fā)明者J·A·曼德爾曼, W·R·通蒂, D·V·霍拉克, E·H·坎農(nóng), 古川俊治, C·W·科布格爾三世, M·C·哈基, J·K·孔托斯 申請(qǐng)人:國際商業(yè)機(jī)器公司