專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，特別涉及一種驅(qū)動(dòng)等離子顯示器等電容性負(fù)載的多溝道半導(dǎo)體集成電路的平面布置。
技術(shù)背景
已知 一般情況下，用于多溝道半導(dǎo)體集成電路的輸出電路有 MOS輸出電路、IGBT輸出電路、無(wú)高側(cè)晶體管的MOS輸出電路 或者無(wú)高側(cè)晶體管的IGBT輸出電路。以這些輸出電路的單元作標(biāo) 準(zhǔn)單元的具有多溝道的半導(dǎo)體集成電路的平面布置例如是這樣的 (參考例如專利文獻(xiàn)1)，在半導(dǎo)體芯片的中央部布置利用輸入控制 電路等進(jìn)行輸出時(shí)刻控制的低耐壓控制部，夾著低耐壓控制部相互 相向地布置由沿著半導(dǎo)體芯片的芯片邊形成的多個(gè)標(biāo)準(zhǔn)單元構(gòu)成的 標(biāo)準(zhǔn)單元組，還在標(biāo)準(zhǔn)單元組上布置上基準(zhǔn)電位用布線和高壓電位 用布線，該基準(zhǔn)電位用布線與布置在該標(biāo)準(zhǔn)單元組的兩端的基準(zhǔn)電 位的墊相連接且具有一定的布線寬度；該高壓電位用布線與布置在 該標(biāo)準(zhǔn)單元組的兩端的高壓電源的墊相連接且具有一定的布線寬 度?！秾＠墨I(xiàn)1》日本公開特許公報(bào)特開昭60 — 46041號(hào)公報(bào) 發(fā)明內(nèi)容發(fā)明要解決的技術(shù)問題
但存在以下問題，根據(jù)現(xiàn)有的多溝道半導(dǎo)體集成電路的平面布 置，因?yàn)榛鶞?zhǔn)電位用布線和高壓電位用布線的布線寬度一定不變， 所以布置在半導(dǎo)體芯片的中央的輸出與布置在半導(dǎo)體芯片的端部的 輸出之間的布線電阻不同。結(jié)果是，各個(gè)輸出之間會(huì)由于壓降輸出 時(shí)而在通態(tài)電阻特性和ESD耐量上出現(xiàn)偏差。
本發(fā)明正是為解決該問題而研究開發(fā)出來(lái)的，其目的在于提供一種具有能夠?qū)崿F(xiàn)各個(gè)輸出電路間的特性均一化的平面布置的半 導(dǎo)體集成電路。用以解決技術(shù)問題的技術(shù)方案
具體而言，本發(fā)明第一側(cè)面所涉及的半導(dǎo)體集成電路是這樣的， 在半導(dǎo)體芯片上具有多個(gè)電路單元，該多個(gè)電路單元沿著半導(dǎo)體芯 片的第一芯片邊形成，每一個(gè)電路單元都具有墊。包括多條形成在 多個(gè)電路單元上的高壓電位用布線，高壓電位用布線具有布線寬度 在長(zhǎng)度方向上從中央部朝著端部增寬的形狀。
在本發(fā)明第一側(cè)面所涉及的半導(dǎo)體集成電路中，電路單元具有 包括高耐壓驅(qū)動(dòng)器、驅(qū)動(dòng)高耐壓驅(qū)動(dòng)器的預(yù)驅(qū)動(dòng)器以及墊的結(jié)構(gòu)。
在本發(fā)明的第一側(cè)面所涉及的半導(dǎo)體集成電路的第一形態(tài)(例 如相當(dāng)于含有MOS驅(qū)動(dòng)器的輸出電路的情況)中，高耐壓驅(qū)動(dòng)器 包括高側(cè)晶體管和低側(cè)晶體管。預(yù)驅(qū)動(dòng)器包括驅(qū)動(dòng)高側(cè)晶體管的電 平位移電路。
最好是，在該第一側(cè)面的第一形態(tài)中，預(yù)驅(qū)動(dòng)器、墊、高側(cè)晶 體管、電平位移電路以及低側(cè)晶體管布置在一直線上。至少高側(cè)晶 體管與低側(cè)晶體管夾著墊相向地布置著。
在該第一側(cè)面的第一形態(tài)中，進(jìn)一步包括控制部，該控制部布置在半導(dǎo)體芯片的中央部，以及第二電路單元列，該第二電路單元列沿著半導(dǎo)體芯片的與第一芯片邊相向的第二芯片邊布置著，該 第二電路單元列夾著控制部與由多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)電路單元構(gòu)成。
在該第一側(cè)面的笫一形態(tài)中，進(jìn)一步包括高壓電位用第一電 源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第 一 電源墊與基準(zhǔn)電 位用第二電源墊布置在第一電路單元列及第二電路單元列每一列的 兩端，以及第一基準(zhǔn)電位用布線，該第一基準(zhǔn)電位用布線布置在第 一電路單元列及第二電路單元列各列中的低側(cè)晶體管上，且與第二 電源墊電連接；高壓電位用布線布置在第一電路單元列及第二電路 單元列各列中的高側(cè)晶體管上，且與第 一 電源墊電連接。
在該第一側(cè)面的第一形態(tài)中，進(jìn)一步包括為包圍布置在半導(dǎo)體芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
在該第一側(cè)面的第一形態(tài)中，對(duì)電平位移電路及預(yù)驅(qū)動(dòng)器所做 的設(shè)計(jì)保證將電平位移電路及預(yù)驅(qū)動(dòng)器收納在低側(cè)晶體管的單元寬 度內(nèi)。
在本發(fā)明的第一側(cè)面所涉及的半導(dǎo)體集成電路的第二形態(tài)(例 如相當(dāng)于包括IGBT輸出電路的輸出電路的情況)中，高耐壓驅(qū)動(dòng) 器包括高側(cè)晶體管、高側(cè)再生二極管、低側(cè)晶體管以及低側(cè)再生二 極管。
最好是，在該第一側(cè)面的第二形態(tài)中，預(yù)驅(qū)動(dòng)器、墊、高側(cè)晶 體管、電平位移電路、高側(cè)再生二極管、低側(cè)晶體管以及低側(cè)再生 二極管布置在一直線上。至少高側(cè)再生二極管與低側(cè)再生二極管夾 著墊相向地布置著。
在該第一側(cè)面的第二形態(tài)中，進(jìn)一步包括控制部，該控制部布置在半導(dǎo)體芯片的中央部，以及第二電路單元列，該第二電路單元列沿著半導(dǎo)體芯片的與第一芯片邊相向的第二芯片邊布置著，該 第二電路單元列夾著控制部與由多個(gè)電路單元構(gòu)成的第一電路單元歹ij相向且由多個(gè)電路單元構(gòu)成。
在該第一側(cè)面的第二形態(tài)中，進(jìn)一步包括高壓電位用第一電 源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第 一 電源墊與基準(zhǔn)電 位用第二電源墊布置在第一電路單元列及第二電路單元列每一列的兩端，以及第一基準(zhǔn)電位用布線，該第一基準(zhǔn)電位用布線布置在第 一電路單元列及第二電路單元列各列中的低側(cè)晶體管上，且與第二 電源墊電連接；高壓電位用布線布置在第一電路單元列及第二電路 單元列各列中的高側(cè)再生二極管上，且與第 一 電源墊電連接。
在該第一側(cè)面的第二形態(tài)中，進(jìn)一步包括為包圍布置在半導(dǎo)體 芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
在該第一側(cè)面的第二形態(tài)中，對(duì)電平位移電路及預(yù)驅(qū)動(dòng)器所做 的設(shè)計(jì)保證將電平位移電路及預(yù)驅(qū)動(dòng)器收納在低側(cè)晶體管的單元寬 度內(nèi)。
在本發(fā)明的第一側(cè)面所涉及的半導(dǎo)體集成電路的第三形態(tài)(例如相當(dāng)于包括無(wú)高側(cè)晶體管的MOS驅(qū)動(dòng)器的輸出電路的情況)中， 高耐壓驅(qū)動(dòng)器包括靜電放電保護(hù)元件和低側(cè)晶體管。
最好是，在該第一側(cè)面的第三形態(tài)中，預(yù)驅(qū)動(dòng)器、墊、靜電放 電保護(hù)元件以及低側(cè)晶體管布置在一直線上。至少靜電放電保護(hù)元 件與低側(cè)晶體管夾著墊相向地布置著。
在該第一側(cè)面的第三形態(tài)中，進(jìn)一步包括控制部，該控制部 布置在半導(dǎo)體芯片的中央部，以及第二電路單元列，該第二電路單 元列沿著半導(dǎo)體芯片的與第一芯片邊相向的第二芯片邊布置著，該 第二電路單元列夾著控制部與由多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)電路單元構(gòu)成。
在該第一側(cè)面的第三形態(tài)中，進(jìn)一步包括高壓電位用第一電 源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第一電源墊與基準(zhǔn)電 位用第二電源墊布置在第一電路單元列及第二電路單元列每一列的 兩端，以及第一基準(zhǔn)電位用布線，該第一基準(zhǔn)電位用布線布置在第 一電路單元列及第二電路單元列各列中的低側(cè)晶體管上，且與第二 電源墊電連接；高壓電位用布線布置在第一電路單元列及第二電路 單元列各列中的靜電放電保護(hù)元件上，且與第一電源墊電連接。
在該第一側(cè)面的第三形態(tài)中，進(jìn)一步包括為包圍布置在半導(dǎo)體 芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
在該第一側(cè)面的第三形態(tài)中，對(duì)預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將預(yù) 驅(qū)動(dòng)器收納在低側(cè)晶體管的單元寬度內(nèi)。
本發(fā)明的第一側(cè)面所涉及的半導(dǎo)體集成電路的第四形態(tài)(例如 相當(dāng)于包括無(wú)高側(cè)晶體管的IGBT輸出電路的輸出電路的情況)中， 高耐壓驅(qū)動(dòng)器包括靜電放電保護(hù)元件、低側(cè)再生二極管以及低側(cè)晶 體管。
最好是，在該第一側(cè)面的第四形態(tài)中，預(yù)驅(qū)動(dòng)器、墊、靜電放 電保護(hù)元件、低側(cè)再生二極管以及低側(cè)晶體管布置在一直線上。至 少靜電放電保護(hù)元件與低側(cè)再生二極管夾著墊相向地布置著。
在該第一側(cè)面的第四形態(tài)中，進(jìn)一步包括控制部，該控制部 布置在半導(dǎo)體芯片的中央部，以及第二電路單元列，該第二電路單元列沿著半導(dǎo)體芯片的與第一芯片邊相向的第二芯片邊布置著，該 第二電路單元列夾著控制部與由多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)電路單元構(gòu)成。
在該第一側(cè)面的第四形態(tài)中，進(jìn)一步包括高壓電位用第一電 源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第 一 電源墊與基準(zhǔn)電 位用第二電源墊布置在第一電路單元列及第二電路單元列每一列的 兩端，以及第一基準(zhǔn)電位用布線，該第一基準(zhǔn)電位用布線布置在第 一電路單元列及第二電路單元列各列中的低側(cè)晶體管上，且與第二 電源墊電連接；高壓電位用布線布置在第一電路單元列及第二電路 單元列各列中的靜電放電保護(hù)元件上，且與第 一 電源墊電連接。
在該第一側(cè)面的第四形態(tài)中，進(jìn)一步包括為包圍布置在半導(dǎo)體 芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
在該第一側(cè)面的第四形態(tài)中，對(duì)預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將預(yù) 驅(qū)動(dòng)器收納在低側(cè)晶體管的單元寬度內(nèi)。
本發(fā)明的第二側(cè)面所涉及的半導(dǎo)體集成電路是這樣的，在半導(dǎo) 體芯片上具有多個(gè)電路單元，該多個(gè)電路單元沿著半導(dǎo)體芯片的第 一芯片邊形成，每一個(gè)電路單元都具有墊。該半導(dǎo)體集成電路包括 形成在多個(gè)電路單元上的第一基準(zhǔn)電位用布線；第一基準(zhǔn)電位用布 線具有布線寬度在長(zhǎng)度方向上自中央部朝著端部增寬的形狀。
在本發(fā)明的第二側(cè)面所涉及的半導(dǎo)體集成電路中，電路單元具 有包括高耐壓驅(qū)動(dòng)器、驅(qū)動(dòng)高耐壓驅(qū)動(dòng)器的預(yù)驅(qū)動(dòng)器以及墊的結(jié)構(gòu)。
本發(fā)明的第二側(cè)面所涉及的半導(dǎo)體集成電路的第一形態(tài)(例如 相當(dāng)于包括MOS驅(qū)動(dòng)器的輸出電路的情況)中，高耐壓驅(qū)動(dòng)器包 括高側(cè)晶體管和低側(cè)晶體管；預(yù)驅(qū)動(dòng)器包括驅(qū)動(dòng)高側(cè)晶體管的電平 4立移電路。
最好是，在該第二側(cè)面的第一形態(tài)中，預(yù)驅(qū)動(dòng)器、墊、高側(cè)晶 體管、電平位移電路以及低側(cè)晶體管布置在一直線上。至少高側(cè)晶 體管與低側(cè)晶體管夾著墊相向地布置著。
在該第二側(cè)面的第一形態(tài)中，進(jìn)一步包括控制部，該控制部 布置在半導(dǎo)體芯片的中央部，以及第二電路單元列，該第二電路單元列沿著半導(dǎo)體芯片的與第 一 芯片邊相向的第二芯片邊布置著，該 第二電路單元列夾著控制部與由多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)電路單元構(gòu)成。
在該第二側(cè)面的第一形態(tài)中，進(jìn)一步包括高壓電位用第一電 源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第 一 電源墊與基準(zhǔn)電 位用第二電源墊布置在第一電路單元列及第二電路單元列每一列的 兩端，以及高壓電位用布線，該高壓電位用布線布置在第一電路單 元列及第二電路單元列各列中的高側(cè)晶體管上，且與第一 電源墊電 連接；第一基準(zhǔn)電位用布線布置在第一電路單元列及第二電路單元 列各列中的低側(cè)晶體管上，且與第二電源墊電連接。
在該第二側(cè)面的第一形態(tài)中，進(jìn)一步包括為包圍布置在半導(dǎo)體 芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
在該第二側(cè)面的第一形態(tài)中，對(duì)電平位移電路及預(yù)驅(qū)動(dòng)器所做 的設(shè)計(jì)保證將電平位移電路及預(yù)驅(qū)動(dòng)器收納在低側(cè)晶體管的單元寬 度內(nèi)。
最好是，在該第二側(cè)面的第二形態(tài)中，預(yù)驅(qū)動(dòng)器、墊、高側(cè)晶 體管、電平位移電路、高側(cè)再生二極管、低側(cè)晶體管以及低側(cè)再生 二極管布置在一直線上。至少高側(cè)再生二極管與低側(cè)再生二極管夾 著墊相向地布置著。
在該第二側(cè)面的第二形態(tài)中，進(jìn)一步包括控制部，該控制部 布置在半導(dǎo)體芯片的中央部，以及第二電路單元列，該第二電路單 元列沿著半導(dǎo)體芯片的與第一芯片邊相向的第二芯片邊布置著，該 第二電路單元列夾著控制部與由多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)電路單元構(gòu)成。
在該第二側(cè)面的第二形態(tài)中，進(jìn)一步包括高壓電位用第一電 源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第 一 電源墊與基準(zhǔn)電位用第二電源墊布置在第一電路單元列及第二電路單元列每一列的 兩端，以及高壓電位用布線，該高壓電位用布線布置在第一電路單 元列及第二電路單元列各列中的高側(cè)再生二極管上，且與第 一 電源墊電連接；第一基準(zhǔn)電位用布線布置在第一電路單元列及第二電路單元列各列中的低側(cè)晶體管上，且與第二電源墊電連接。
在該第二側(cè)面的第二形態(tài)中，進(jìn)一步包括為包圍布置在半導(dǎo)體芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
在該第二側(cè)面的第二形態(tài)中，對(duì)電平位移電路及預(yù)驅(qū)動(dòng)器所偶二的設(shè)計(jì)保證將電平位移電路及預(yù)驅(qū)動(dòng)器收納在低側(cè)晶體管的單元寬度內(nèi)。
最好是，在該第二側(cè)面的第三形態(tài)中，預(yù)驅(qū)動(dòng)器、墊、靜電放 電保護(hù)元件以及低側(cè)晶體管布置在一直線上。至少靜電放電保護(hù)元 件與低側(cè)晶體管夾著墊相向地布置著。
在該第二側(cè)面的第三形態(tài)中，進(jìn)一步包括控制部，該控制部布置在半導(dǎo)體芯片的中央部，以及第二電路單元列，該第二電路單元列沿著半導(dǎo)體芯片的與第一芯片邊相向的第二芯片邊布置著，該 第二電路單元列夾著控制部與由多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)電路單元構(gòu)成。
在該第二側(cè)面的第三形態(tài)中，進(jìn)一步包括高壓電位用第一電 源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第 一 電源墊與基準(zhǔn)電 位用第二電源墊布置在第一電路單元列及第二電路單元列每一列的 兩端，以及高壓電位用布線，該高壓電位用布線布置在第一電路單 元列及第二電路單元列各列中的靜電放電保護(hù)元件上，且與第一電 源墊電連接；第一基準(zhǔn)電位用布線布置在第一電路單元列及第二電 路單元列各列中的低側(cè)晶體管上，且與第二電源墊電連接。
在該第二側(cè)面的第三形態(tài)中，進(jìn)一步包括為包圍布置在半導(dǎo)體 芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
在該第二側(cè)面的第三形態(tài)中，對(duì)預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將預(yù)驅(qū)動(dòng)器收納在低側(cè)晶體管的單元寬度內(nèi)。
本發(fā)明的第二側(cè)面所涉及的半導(dǎo)體集成電路的第四形態(tài)(例如相當(dāng)于包括無(wú)高側(cè)晶體管的IGBT輸出電路的輸出電路的情況)中，高耐壓驅(qū)動(dòng)器包括靜電放電保護(hù)元件、低側(cè)再生二極管以及低側(cè)晶體管。
最好是，在該第二側(cè)面的第四形態(tài)中，預(yù)驅(qū)動(dòng)器、墊、靜電放 電保護(hù)元件、低側(cè)再生二極管以及低側(cè)晶體管布置在一直線上。至 少靜電放電保護(hù)元件與低側(cè)再生二極管夾著墊相向地布置著。
在該第二側(cè)面的第四形態(tài)中，進(jìn)一步包括控制部，該控制部布置在半導(dǎo)體芯片的中央部，以及第二電路單元列，該第二電路單元列沿著半導(dǎo)體芯片的與第一芯片邊相向的第二芯片邊布置著，該 第二電路單元列夾著控制部與由多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)電路單元構(gòu)成。
在該第二側(cè)面的第四形態(tài)中，進(jìn)一步包括高壓電位用第一電 源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第 一 電源墊與基準(zhǔn)電 位用第二電源墊布置在第一電路單元列及第二電路單元列每一列的 兩端，以及高壓電位用布線，該高壓電位用布線布置在第一電路單 元列及第二電路單元列各列中的靜電放電保護(hù)元件上，且與第一電源墊電連接；第一基準(zhǔn)電位用布線布置在第一電路單元列及第二電路單元列各列中的低側(cè)晶體管上，且與第二電源墊電連接。
在該第二側(cè)面的第四形態(tài)中，進(jìn)一步包括為包圍布置在半導(dǎo)體芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
在該第二側(cè)面的第四形態(tài)中，對(duì)預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將預(yù)驅(qū)動(dòng)器收納在低側(cè)晶體管的單元寬度內(nèi)。發(fā)明的效果
根據(jù)本發(fā)明，在多溝道半導(dǎo)體集成電路中，因?yàn)槟軌蚴箯碾妷?電源的墊或者基準(zhǔn)電位的墊到各個(gè)電路單元內(nèi)的布線阻抗的不均一 減少，所以能夠抑制通態(tài)電阻特性以及ESD耐量的偏差。結(jié)果是， 能夠使各個(gè)標(biāo)準(zhǔn)單元間的特性均一 。附圖的筒單說(shuō)明
[圖l]是顯示本發(fā)明第一實(shí)施形態(tài)中的包括具有墊的MOS驅(qū)動(dòng) 器的輸出電路的電路結(jié)構(gòu)例的圖。[圖2]是顯示本發(fā)明第二實(shí)施形態(tài)中的包括具有墊的IGBT驅(qū) 動(dòng)器的輸出電路的電路結(jié)構(gòu)例的圖。[圖3]是顯示本發(fā)明第三實(shí)施形態(tài)中的包括具有墊的無(wú)高側(cè)晶 體管的MOS驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例的圖。[圖4]是顯示本發(fā)明第四實(shí)施形態(tài)中的包括具有墊的無(wú)高側(cè)晶 體管的IGB T驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例的圖。[圖5]是顯示本發(fā)明第一實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 平面布置的平面圖。[圖6(a)和圖6(b)]是本發(fā)明第一實(shí)施形態(tài)中的輸出電路單元的 平面放大圖。[圖7]是顯示本發(fā)明第一實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 變形例中的平面布置的平面圖。[圖8]是顯示本發(fā)明第二實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 平面布置的平面圖。[圖9(a)和圖9(b)]是本發(fā)明第二實(shí)施形態(tài)中的輸出電路單元的 平面方i:大圖。[圖IO]是顯示本發(fā)明第二實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 變形例中的平面布置的平面圖。[圖ll]是顯示本發(fā)明第三實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 平面布置的平面圖。[

圖12(a)和圖12(b)]是本發(fā)明第三實(shí)施形態(tài)中的輸出電路單元 的平面放大圖。[圖13]是顯示本發(fā)明第三實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 變形例中的平面布置的平面圖。[圖14]是顯示本發(fā)明第四實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 平面布置的平面圖。[圖15(a)和圖15(b)]是本發(fā)明第四實(shí)施形態(tài)中的輸出電路單元的平面》i:大圖。[圖16]是顯示本發(fā)明第四實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 變形例中的平面布置的平面圖。 符號(hào)的說(shuō)明
1 半導(dǎo)體芯片2、 2a 高壓電位用布線3a、 3aA、 3aB、 3aC、 3aD、 3b 基準(zhǔn)電位用布線4 高壓電源的墊5 基準(zhǔn)電位的墊6 低耐壓控制部7 總線布線8 墊9 輸入控制墊10 高側(cè)晶體管11 低側(cè)晶體管12 電平位移電路13 預(yù)驅(qū)動(dòng)器14 雙層布線15 單層布線 16A 16D 輸出電路單元19 高側(cè)晶體管的漏極區(qū)域20 高側(cè)晶體管的源極區(qū)域21 通孔22 低側(cè)晶體管的漏極區(qū)域 2 3 低側(cè)晶體管的源極區(qū)域 24 輸入端25a 25d 輸出電路26 背面柵極 一 漏極間寄生二極管27 背面柵極 一 漏極間寄生二極管28 高側(cè)晶體管29 低側(cè)晶體管30 高側(cè)再生二極管31 低側(cè)再生二極管32 柵極^呆護(hù)用二極管33 柵極切斷用電阻34 柵極保護(hù)電路35 高側(cè)晶體管的發(fā)射區(qū)域36 高側(cè)晶體管的集電區(qū)域37 低側(cè)晶體管的發(fā)射區(qū)域38 低側(cè)晶體管的集電區(qū)域39 二極管的陰極區(qū)域40 二極管的陽(yáng)極區(qū)域41 接觸43 靜電放電保護(hù)元件44 預(yù)驅(qū)動(dòng)器45 MOS驅(qū)動(dòng)器46 IGBT驅(qū)動(dòng)器47 無(wú)高側(cè)晶體管的MOS驅(qū)動(dòng)器48 無(wú)低側(cè)晶體管的IGBT驅(qū)動(dòng)器具體實(shí)施方式
下面，在說(shuō)明本發(fā)明的各實(shí)施形態(tài)以前對(duì)包4舌各實(shí)施形態(tài)在內(nèi)的本發(fā)明的技術(shù)思想進(jìn)行說(shuō)明。
也就是說(shuō)，本發(fā)明的半導(dǎo)體集成電路是這樣的，在半導(dǎo)體芯片上具有多個(gè)電路單元，該多個(gè)電路單元沿著半導(dǎo)體芯片的第一芯片邊形成，每一個(gè)電路單元都具有墊。該半導(dǎo)體集成電路包括形成在 多個(gè)電路單元上的高壓電位用布線；高壓電位用布線具有布線寬度 在長(zhǎng)度方向上自中央部朝著端部增寬的形狀。
這樣一來(lái)，本發(fā)明的多溝道半導(dǎo)體集成電路，因?yàn)槟軌蚴箯碾?壓電源的墊或者基準(zhǔn)電位的墊到各個(gè)電路單元內(nèi)的布線阻抗的不均 一減少，所以能夠抑制通態(tài)電阻特性以及ESD耐量的偏差。結(jié)果是，能夠使各個(gè)標(biāo)準(zhǔn)單元間的特性均一。
本發(fā)明的半導(dǎo)體集成電路中的電路單元包括高耐壓驅(qū)動(dòng)器、驅(qū) 動(dòng)該高耐壓驅(qū)動(dòng)器的預(yù)驅(qū)動(dòng)器以及墊。詳細(xì)情況在各個(gè)實(shí)施形態(tài)沖 進(jìn)行說(shuō)明，所列舉的是以下幾個(gè)例子。即，圖l所示的包括MOS 驅(qū)動(dòng)器45的輸出電路25a、圖2所示的包括IGBt輸出電路46的 輸出電路25b、圖3所示的包括無(wú)高側(cè)晶體管的MOS驅(qū)動(dòng)器47 的輸出電路25c以及圖4所示的無(wú)高側(cè)晶體管的IGBT輸出電路48 的輸出電路25d。
這里，先對(duì)圖l到圖4所示的輸出電路25a 25d的基本電路結(jié) 構(gòu)例進(jìn)行說(shuō)明。
首先，圖l所示的輸出電路25a包括MOS驅(qū)動(dòng)器45、電平 位移電路12和預(yù)驅(qū)動(dòng)器13。這里，MOS驅(qū)動(dòng)器45，由高側(cè)晶體 管10、該高側(cè)晶體管10的寄生元件即背面柵極一漏極間寄生二極 管26、低側(cè)晶體管11、該低側(cè)晶體管11的寄生元件即背面柵極一 漏極間寄生二極管27以及墊8構(gòu)成。而且，高壓電源的墊4連接 在高側(cè)晶體管io上，基準(zhǔn)電位的墊5連接在低側(cè)晶體管11上，輸 入端24連接在預(yù)驅(qū)動(dòng)器13上。補(bǔ)充說(shuō)明一下，高側(cè)晶體管10用 于輸出高電平，低側(cè)晶體管11用于輸出低電平。
圖2所示的輸出電路25b包括IGBT驅(qū)動(dòng)器46、電平位移電 路12和預(yù)驅(qū)動(dòng)器13。這里，IGBT驅(qū)動(dòng)器46，由高側(cè)晶體管28、 由柵極切斷電阻33與柵極保護(hù)用二極管32構(gòu)成的柵極保護(hù)電路 34、高側(cè)再生二極管30、低側(cè)晶體管29、低側(cè)再生二極管31以及 墊8構(gòu)成。而且，高壓電源的墊4連接在高側(cè)晶體管28上，基準(zhǔn) 電位的墊5連接在低側(cè)晶體管29上，輸入端24連接在預(yù)驅(qū)動(dòng)器 13上。
圖3所示的輸出電路25c包括無(wú)高側(cè)晶體管的MOS驅(qū)動(dòng)器 47和預(yù)驅(qū)動(dòng)器44。這里，無(wú)高側(cè)晶體管的MOS驅(qū)動(dòng)器47，由低 側(cè)晶體管11、該低側(cè)晶體管11的寄生元件即背面柵極一漏極間寄 生二極管27、靜電放電保護(hù)元件43以及墊8構(gòu)成。而且，高壓電 源的墊4連接在低側(cè)晶體管11的一端，基準(zhǔn)電位的墊5連接在低側(cè)晶體管11的另一端，輸入端24連接在預(yù)驅(qū)動(dòng)器44上。
圖4所示的輸出電路25d包括無(wú)高側(cè)晶體管的IGBT驅(qū)動(dòng)器 48和預(yù)驅(qū)動(dòng)器44。無(wú)高側(cè)晶體管的IGBT驅(qū)動(dòng)器48，由低側(cè)晶體 管29、低側(cè)再生二極管31、靜電放電保護(hù)元件43、墊8、高壓電 源的墊4以及基準(zhǔn)電位的墊5構(gòu)成。而且，高壓電源的墊4連接在 低側(cè)晶體管29的一端，基準(zhǔn)電位的墊5連接在低側(cè)晶體管29的另 一端，輸入端24連接在預(yù)驅(qū)動(dòng)器44上。
下面，參考附圖以上述圖1到圖4所示的輸出電路為例對(duì)本發(fā) 明的各個(gè)實(shí)施形態(tài)進(jìn)行說(shuō)明。
(第一實(shí)施形態(tài))圖5是顯示本發(fā)明第一實(shí)施形態(tài)中的多溝道半導(dǎo)體集成電路的 平面布置的平面圖。具體而言，以包括上述的具有圖l所示的MOS 驅(qū)動(dòng)器45的輸出電路25a的多溝道半導(dǎo)體集成電路為例進(jìn)行說(shuō)明。
如圖5所示，在半導(dǎo)體芯片1上的中央部布置有利用輸入控制 電路等對(duì)輸出時(shí)刻進(jìn)行控制的低耐壓控制部6,同時(shí)分別構(gòu)成圖1 所示的輸出電路25a的多個(gè)輸出電路單元16A夾著該低耐壓控制部 6相互相向地沿著芯片邊布置著。低耐壓控制部6與各個(gè)輸出電路 單元16A由總線布線7連接起來(lái)。在多個(gè)輸出電路單元16A的兩 端布置有高壓電源的墊4與基準(zhǔn)電位的墊5。
輸出電路單元16A由被布置在一直線上的墊8、高側(cè)晶體管10、 低側(cè)晶體管11、電平位移電路12以及預(yù)驅(qū)動(dòng)器13構(gòu)成。以墊8 為中心朝著低耐壓控制部6—側(cè)依序布置有低側(cè)晶體管11、電平位 移電路12以及預(yù)驅(qū)動(dòng)器13;而在相反一側(cè)布置有高側(cè)晶體管10。 補(bǔ)充說(shuō)明一下，來(lái)自低耐壓控制部6的時(shí)刻控制信號(hào)通過(guò)總線布線 7傳送給預(yù)驅(qū)動(dòng)器13。而且，如圖6 (a)及圖6 (b)所示，輸出 電路單元16A內(nèi)的各個(gè)構(gòu)成要素由雙層布線14或者單層布線15 連接在一起。補(bǔ)充說(shuō)明一下，圖6 (b)中，19是高側(cè)晶體管10的 漏極區(qū)域，20是高側(cè)晶體管IO的源極區(qū)域，22是低側(cè)晶體管11 的漏極區(qū)域，23是低側(cè)晶體管11的源極區(qū)域。
就這樣，考慮到ESD耐量的提高問題，夾著墊8來(lái)布置構(gòu)成兼作ESD保護(hù)元件用的背面柵極—漏極間寄生二極管26的高側(cè)晶 體管IO與構(gòu)成背面柵極一漏極間寄生二極管27的低側(cè)晶體管11， 便能夠使對(duì)ESD的保護(hù)效果提高。而且，通過(guò)進(jìn)行將電平位移電 路12與預(yù)驅(qū)動(dòng)器13收納在單元寬度最大的低側(cè)晶體管11的單元 寬度以內(nèi)的設(shè)計(jì)，便能夠?qū)崿F(xiàn)高集成化。
多個(gè)輸出電路單元16A的每一個(gè)輸出電路單元16A朝著從半 導(dǎo)體芯片1的芯片邊的中央部開始越靠近端部離該芯片邊越遠(yuǎn)的方 向呈階梯狀地錯(cuò)開布置著。也就是說(shuō)，通過(guò)進(jìn)行將各個(gè)墊8和未示 的內(nèi)引線連接起來(lái)的焊線(未示)能夠相互不接觸的平面布置，便 能夠?qū)崿F(xiàn)安裝可靠性的提高，同時(shí)還能夠?qū)崿F(xiàn)半導(dǎo)體集成電路的集 成度的提高。補(bǔ)充說(shuō)明一下，多個(gè)輸出電路單元16A的平面布置并 不限于此，只要是能夠布置具有成為下面要說(shuō)明的該實(shí)施形態(tài)的特 征的形狀的高壓電位用布線2 (及基準(zhǔn)電位用布線3)的平面布置 皆可，例如，僅在例如半導(dǎo)體芯片l的芯片邊的端部附近(半導(dǎo)體 芯片l的角部)呈上述階梯狀地錯(cuò)開布置輸出電路單元；或者是完 全不階梯狀地錯(cuò)開，只是平行于半導(dǎo)體芯片l的芯片邊地布置好輸 出電路單元。
在輸出電路單元16A內(nèi)的低側(cè)晶體管11上形成有基準(zhǔn)電位用 布線3a，該布線3a連接在被布置在多個(gè)輸出電路單元16A兩側(cè)的 基準(zhǔn)電位的墊5上。
而且，在輸出電路單元16A內(nèi)的高側(cè)晶體管10上形成有高壓 電位用布線2，該高壓電位用布線2連接在被布置在多個(gè)輸出電路 單元16A兩側(cè)的高壓電源的墊4上。這里，如上所述，因?yàn)槎鄠€(gè)輸 出電路單元16A朝著從半導(dǎo)體芯片1的芯片邊的中央部開始越靠近 端部離該芯片邊越遠(yuǎn)的方向呈階梯狀地錯(cuò)開布置著，所以利用該平 面布置使該高壓電位用布錢2的寬度從該布線2的中央部開始越靠 近端部變得越寬，以使來(lái)自墊8的負(fù)載電流更加集中的部分變粗。 因此，能夠?qū)牟季€2的中央部到高壓電源的墊4為止的布線電阻 均一化。結(jié)果是，抑制了 ESD耐量的偏差，同時(shí)減少了由于壓降 之差導(dǎo)致的輸出間的通態(tài)電阻的偏差，從而能夠?qū)崿F(xiàn)輸出特性的均一化。
因?yàn)槔镁€焊從封裝體線焊到布置在半導(dǎo)體芯片1內(nèi)的多個(gè)輸 出電路單元16 A兩側(cè)的基準(zhǔn)電位的墊5及高壓電源的墊4 ，所以基 準(zhǔn)電位的墊5及高壓電源的墊4的電位很穩(wěn)定。因此，能夠使基準(zhǔn) 電位用布線3a與高壓電位用布線2的布線阻抗減小，在各個(gè)溝道 的輸出成為大電流的情況下，各個(gè)輸出電路單元16A的基準(zhǔn)電位與 高壓電位也穩(wěn)定，從而能夠獲得均一的輸出特性和ESD抗破壞耐 量。
另一方面，在低耐壓控制部6的長(zhǎng)度方向上的一端布置有輸入控 制墊9，同時(shí)在另一端布置有基準(zhǔn)電位的墊5。而且，在低耐壓控 制部6上形成有將除輸入控制墊9 一側(cè)以外的三個(gè)方向包圍起來(lái)的 基準(zhǔn)電位用布線3b?；鶞?zhǔn)電位用布線3b具有屏蔽的作用，防止從 墊8進(jìn)入的外部噪音經(jīng)由輸出電路單元16A傳送給低耐壓控制部 6。因此，從低耐壓控制部6輸入預(yù)驅(qū)動(dòng)器13的信號(hào)被穩(wěn)定化，輸 出特性均一化。補(bǔ)充說(shuō)明一下，補(bǔ)充說(shuō)明一下，輸出電路單元16A 朝著從半導(dǎo)體芯片1的芯片邊的中央部開始越靠近端部離該芯片邊 越遠(yuǎn)的方向呈階梯狀地錯(cuò)開布置，伴隨于此，低耐壓控制部6也同 樣朝著從芯片邊的中央部開始越靠近端部越遠(yuǎn)離芯片邊的方向傾斜 地錯(cuò)開。
借助輸出電路單元16A的平面布置，基本上防止了半導(dǎo)體芯片 1在左右方向上的芯片面積的增大，所以能夠利用布線長(zhǎng)度相等的 總線布線7將來(lái)自低耐壓控制部6的控制信號(hào)傳送給預(yù)驅(qū)動(dòng)器13。 因此，在該實(shí)施形態(tài)中，使連接預(yù)驅(qū)動(dòng)器13與低耐壓控制部6的 總線布線7的長(zhǎng)度基本相等。結(jié)果是，能夠使延遲時(shí)間均一，從而 能夠避免輸出特性因發(fā)生在各個(gè)輸出溝道間的延遲時(shí)間的不同而不 均一。
—變形例一圖7是顯示本發(fā)明第一實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的變 形例中的平面布置的平面圖。
如圖7所示，該實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的變形例的特征在于形成在輸出電路單元16A內(nèi)的低側(cè)晶體管11上的基準(zhǔn) 電位用布線3aA的形狀。具體而言，與高壓電位用布線2—樣，基 準(zhǔn)電位用布線3aA的寬度從該布線3aA的中央部開始越靠近端部 越寬，使得來(lái)自墊8的負(fù)載電流更加集中的部分變粗。因此，能夠 將從布線3aA的中央部到基準(zhǔn)電位的墊5為止的布線電阻均一化。 結(jié)果是，抑制了 ESD耐量的偏差，同時(shí)減少了由于壓降之差導(dǎo)致 的輸出間的通態(tài)電阻的偏差，從而能夠?qū)崿F(xiàn)輸出特性的均一化。
補(bǔ)充說(shuō)明一下，圖7中說(shuō)明的是除了高壓電位用布線2以外， 基準(zhǔn)電位用布線3aA的寬度也是從中央部開始越靠近端部越寬的 形態(tài)，但也可以是高壓電位用布線2的布線寬度一定不變，僅使基 準(zhǔn)電位用布線3aA的寬度成為上述形狀的形態(tài)。
(第二實(shí)施形態(tài))圖8是顯示本發(fā)明第二實(shí)施形態(tài)中的多溝道半導(dǎo)體集成電路的 平面布置的平面圖。具體而言，以包括上述的具有圖2所示的IGBT 驅(qū)動(dòng)器46的輸出電路25b的多溝道半導(dǎo)體集成電路為例進(jìn)行說(shuō)明。
如圖8所示，在半導(dǎo)體芯片1上的中央部布置有利用輸入控制 電路等對(duì)輸出時(shí)刻進(jìn)行控制的低耐壓控制部6，同時(shí)分別構(gòu)成圖2 所示的輸出電路25b的多個(gè)輸出電路單元16B夾著該低耐壓控制部 6相互相向地沿著芯片邊布置著。低耐壓控制部6與各個(gè)輸出電路 單元16B由總線布線7連接起來(lái)。在多個(gè)輸出電路單元16B的兩 端布置有高壓電源的墊4與基準(zhǔn)電位的墊5。
輸出電路單元16B由被布置在一直線上的墊8、高側(cè)晶體管28、 低側(cè)晶體管29、高側(cè)再生二極管30、低側(cè)再生二極管31、電平位 移電路12以及預(yù)驅(qū)動(dòng)器13構(gòu)成。以墊8為中心朝著低耐壓控制部 6 —側(cè)依序布置有低側(cè)再生二極管31、低側(cè)晶體管29、高側(cè)晶體 管28與柵極保護(hù)電路34、電平位移電路12以及預(yù)驅(qū)動(dòng)器13;而 在相反一側(cè)布置有高側(cè)再生二極管30。補(bǔ)充說(shuō)明一下，來(lái)自低耐壓 控制部6的時(shí)刻控制信號(hào)通過(guò)總線布線7傳送給預(yù)驅(qū)動(dòng)器13。而且， 輸出電路單元16B內(nèi)的具體結(jié)構(gòu)如上述圖9 (a)及圖9 (b)所示， 由雙層布線14或者單層布線15連接在一起。補(bǔ)充說(shuō)明一下，圖9(b)中，21是通孔，41是接觸，35是高側(cè)晶體管28的發(fā)射區(qū)域， 36是高側(cè)晶體管28的集電區(qū)域，37是低側(cè)晶體管29的發(fā)射區(qū)域， 38是低側(cè)晶體管29的集電區(qū)域，39是低側(cè)再生二極管31與高側(cè) 再生二極管30的陰極區(qū)域，40是低側(cè)再生二極管31與高側(cè)再生 二極管30的陽(yáng)極區(qū)域。
就這樣，考慮到ESD耐量的提高問題，夾著墊8來(lái)布置兼作 ESD保護(hù)元件用的高側(cè)再生二極管30與低側(cè)再生二極管31，便能 夠使對(duì)ESD的保護(hù)效果提高。而且，通過(guò)進(jìn)行將電平位移電路12 與預(yù)驅(qū)動(dòng)器13收納在單元寬度最大的低側(cè)晶體管29的單元寬度以 內(nèi)的設(shè)計(jì)，便能夠?qū)崿F(xiàn)高集成化。
多個(gè)輸出電路單元16B中的每一個(gè)輸出電路單元16B都是朝 著從半導(dǎo)體芯片1的芯片邊的中央部開始越靠近端部離該芯片邊越 遠(yuǎn)的方向呈階梯狀地錯(cuò)開布置。也就是說(shuō)，通過(guò)進(jìn)行將各個(gè)墊8和 未示的內(nèi)引線連接起來(lái)的焊線(未示)能夠相互不接觸的平面布置， 便能夠?qū)崿F(xiàn)安裝可靠性的提高，同時(shí)還能夠?qū)崿F(xiàn)半導(dǎo)體集成電路的 集成度的提高。補(bǔ)充說(shuō)明一下，多個(gè)輸出電路單元16B的平面布置 并不限于此，只要是能夠布置具有成為下面要說(shuō)明的該實(shí)施形態(tài)的 特征的形狀的高壓電位用布線2b (及基準(zhǔn)電位用布線3)的平面布 置皆可，例如，僅在例如半導(dǎo)體芯片l的芯片邊的端部附近(半導(dǎo) 體芯片l的角部)呈上述階梯狀地錯(cuò)開布置輸出電路單元；或者是 完全不階梯狀地錯(cuò)開，只是平行于半導(dǎo)體芯片l的芯片邊地布置好 輸出電路單元。
在輸出電路單元16B內(nèi)的低側(cè)晶體管29與低側(cè)再生二極管31 上形成有基準(zhǔn)電位用布線3a,該布線3a連接在被布置在多個(gè)輸出 電路單元16B兩側(cè)的基準(zhǔn)電位的墊5上。
同樣，在輸出電路單元16B內(nèi)的高側(cè)晶體管28與高側(cè)再生二 極管30上形成有高壓電位用布線2b，該高壓電位用布線2b連接 在被布置在多個(gè)輸出電路單元16B兩側(cè)的高壓電源的墊4上。這里， 如上所述，多個(gè)輸出電路單元16B朝著從半導(dǎo)體芯片1的芯片邊的 中央部開始越靠近端部離該芯片邊越遠(yuǎn)的方向呈階梯狀地錯(cuò)開布置，所以利用該平面布置使高壓電位用布線2b的寬度從該布線2b 的中央部開始越靠近端部越寬，使得來(lái)自墊8的負(fù)載電流更加集中 的部分變粗。因此，能夠?qū)牟季€2b的中央部到高壓電源的墊4 為止的布線電阻均一化。結(jié)果是，抑制了 ESD耐量的偏差，同時(shí) 減少了由于壓降之差導(dǎo)致的輸出間的通態(tài)電阻的偏差，從而能夠?qū)?現(xiàn)輸出特性的均一化。
因?yàn)槔镁€焊從封裝體線焊到布置在半導(dǎo)體芯片1內(nèi)的多個(gè)輸 出電路單元16B兩側(cè)的基準(zhǔn)電位的墊5及高壓電源的墊4，所以基 準(zhǔn)電位的墊5及高壓電源的墊4的電位很穩(wěn)定。因此，能夠使基準(zhǔn) 電位用布線3a與高壓電位用布線2b的布線阻抗減小，在各個(gè)溝道 的輸出成為大電流的情況下，各個(gè)輸出電路單元16B的基準(zhǔn)電位和 高壓電位也穩(wěn)定，從而能夠獲得均一的輸出特性和ESD抗破壞耐 量。
另一方面，在低耐壓控制部6的長(zhǎng)度方向上的一端布置有輸入控 制墊9，同時(shí)在另一端布置有基準(zhǔn)電位的墊5。而且，在4氐耐壓控 制部6上形成有將除輸入控制墊9 一側(cè)以外的三個(gè)方向包圍起來(lái)的 基準(zhǔn)電位用布線3b來(lái)?；鶞?zhǔn)電位用布線3b具有屏蔽的作用，防止 從墊8進(jìn)入的外部噪音經(jīng)由輸出電路單元16B傳送給低耐壓控制部 6。因此，從低耐壓控制部6輸入預(yù)驅(qū)動(dòng)器13的信號(hào)被穩(wěn)定化，輸 出特性均一化。補(bǔ)充說(shuō)明一下，輸出電路單元16B朝著從半導(dǎo)體芯 片1的芯片邊的中央部開始越靠近端部離該芯片邊越遠(yuǎn)的方向呈階 梯狀地錯(cuò)開布置，伴隨于此，低耐壓控制部6也同樣朝著從芯片邊 的中央部開始越靠近端部越遠(yuǎn)離芯片邊的方向傾斜地錯(cuò)開。
借助輸出電路單元16B的平面布置，基本上防止了半導(dǎo)體芯片 1在左右方向上的芯片面積的增大，所以能夠利用布線長(zhǎng)度相等的 總線布線7將來(lái)自低耐壓控制部6的控制信號(hào)傳送給預(yù)驅(qū)動(dòng)器13。 因此，在該實(shí)施形態(tài)中，使連接預(yù)驅(qū)動(dòng)器13與低耐壓控制部6的 總線布線7的長(zhǎng)度基本相等。結(jié)果是，能夠使延遲時(shí)間均一，從而 能夠避免輸出特性因發(fā)生在各個(gè)輸出溝道間的延遲時(shí)間的不同而不 均一。
—變形例_圖10是顯示本發(fā)明第二實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 變形例中的平面布置的平面圖。
如圖10所示，該實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的變形例 的特征在于形成在輸出電路單元16B內(nèi)的低側(cè)晶體管29與低側(cè) 再生二極管31上的基準(zhǔn)電位用布線3aB的形狀。具體而言，與基 準(zhǔn)電位用布線2b —樣，基準(zhǔn)電位用布線3aB的寬度從該布線3aB 的中央部開始越靠近端部越寬，使得來(lái)自墊8的負(fù)載電流更加集中 的部分變粗。這樣一來(lái)，便能夠?qū)牟季€3aB的中央部到基準(zhǔn)電位 的墊5為止的布線電阻均一化。結(jié)果是，抑制了 ESD耐量的偏差， 同時(shí)減少了由于壓降之差導(dǎo)致的輸出間的通態(tài)電阻的偏差，從而能 夠?qū)崿F(xiàn)輸出特性的均一化。
補(bǔ)充說(shuō)明一下，圖10中說(shuō)明的是除了高壓電位用布線2b以外， 基準(zhǔn)電位用布線3aB的寬度也是從中央部開始越靠近端部越寬的 形態(tài)，但也可以是高壓電位用布線2b的布線寬度一定不變，僅使 基準(zhǔn)電位用布線3aB的布線寬度成為上述形狀的形態(tài)。
(第三實(shí)施形態(tài))圖11是顯示本發(fā)明第三實(shí)施形態(tài)中的多溝道半導(dǎo)體集成電路 的平面布置的平面圖。具體而言，以包括上述的具有圖3所示的無(wú) 高側(cè)晶體管的MOS驅(qū)動(dòng)器47的輸出電路25c的多溝道半導(dǎo)體集成 電路為例進(jìn)行說(shuō)明。
如圖11所示，在半導(dǎo)體芯片1上的中央部布置有利用輸入控 制電路等對(duì)輸出時(shí)刻進(jìn)行控制的低耐壓控制部6，同時(shí)以?shī)A著該低 耐壓控制部6相互對(duì)置的方式沿著芯片邊布置有分別構(gòu)成圖3所示 的輸出電路25c的多個(gè)輸出電路單元16C。低耐壓控制部6與各個(gè) 輸出電路單元16C由總線布線7連接起來(lái)。在多個(gè)輸出電路單元 16C的兩端布置有高壓電源的墊4與基準(zhǔn)電位的墊5。
輸出電路單元16C由被布置在一直線上的墊8、低側(cè)晶體管11、 預(yù)驅(qū)動(dòng)器44以及ESD保護(hù)元件43構(gòu)成。以墊8為中心朝著低耐 壓控制部6 —側(cè)依序布置有低側(cè)晶體管11與預(yù)驅(qū)動(dòng)器44;而在相反一側(cè)布置有ESD保護(hù)元件43。補(bǔ)充說(shuō)明一下，來(lái)自低耐壓控制 部6的時(shí)刻控制信號(hào)通過(guò)總線布線7傳送給預(yù)驅(qū)動(dòng)器44。而且，輸 出電路單元16C的具體結(jié)構(gòu)如上述圖12 (a)及圖12 (b)所示， 輸出電路單元16C內(nèi)的各個(gè)構(gòu)成要素由雙層布線14連接起來(lái)。補(bǔ) 充說(shuō)明一下，圖12 (b)中，21是通孔，22是低側(cè)晶體管11的漏 極區(qū)域，23是低側(cè)晶體管ll的源極區(qū)域。39是ESD保護(hù)元件43 的陰極區(qū)域，40是ESD保護(hù)元件43的陽(yáng)極區(qū)域。
就這樣，夾著墊8來(lái)布置ESD保護(hù)元件43與低側(cè)晶體管11， 該低側(cè)晶體管11構(gòu)成考慮到ESD耐量提高的問題兼作ESD保護(hù) 元件用的背面柵極一漏極間寄生二極管27,這樣便能夠使對(duì)ESD 的保護(hù)效果提高。而且，通過(guò)進(jìn)行將預(yù)驅(qū)動(dòng)器44收納在單元寬度 最大的低側(cè)晶體管11的單元寬度以內(nèi)的設(shè)計(jì)，便能夠?qū)崿F(xiàn)高集成 化。
多個(gè)輸出電路單元16C中的每一個(gè)輸出電路單元16C都是朝 著從半導(dǎo)體芯片l的芯片邊的中央部開始越靠近端部離該芯片邊越遠(yuǎn)的方向呈階梯狀地錯(cuò)開布置著。也就是說(shuō)，通過(guò)進(jìn)行將各個(gè)墊8 和未示的內(nèi)引線連接起來(lái)的焊線(未示)能夠相互不接觸的平面布 置，便能夠?qū)崿F(xiàn)安裝可靠性的提高，同時(shí)還能夠?qū)崿F(xiàn)半導(dǎo)體集成電 路的集成度的提高。補(bǔ)充說(shuō)明一下，多個(gè)輸出電路單元16C的平面 布置并不限于此，只要是能夠布置具有成為下面要說(shuō)明的該實(shí)施形 態(tài)的特征的形狀的高壓電位用布線2 (及基準(zhǔn)電位用布線3)的平 面布置皆可，例如，僅在例如半導(dǎo)體芯片1的芯片邊的端部附近(半 導(dǎo)體芯片l的角部)呈上述階梯狀地錯(cuò)開布置輸出電路單元；或者 是完全不階梯狀地錯(cuò)開，只是平行于半導(dǎo)體芯片l的芯片邊地布置 好輸出電路單元。
在輸出電路單元16C內(nèi)的低側(cè)晶體管11上形成有基準(zhǔn)電位用 布線3a，該布線3a連接在被布置在多個(gè)輸出電路單元16C兩側(cè)的 基準(zhǔn)電位的墊5上。
而且，在輸出電路單元16C內(nèi)的ESD保護(hù)元件43上形成有高 壓電位用布線2，該高壓電位用布線2連接在被布置在多個(gè)輸出電路單元16C兩側(cè)的高壓電源的墊4上。這里，如上所述，因?yàn)槎鄠€(gè) 輸出電路單元16C朝著從半導(dǎo)體芯片l的芯片邊的中央部開始越靠 近端部離該芯片邊越遠(yuǎn)的方向呈階梯狀地錯(cuò)開布置，所以利用該平 面布置使高壓電位用布線2的寬度從該布線2的中央部開始越靠近 端部越寬，便使得來(lái)自墊8的負(fù)載電流更加集中的部分變粗。因此， 能夠?qū)牟季€2的中央部到高壓電源的墊4為止的布線電阻均一 化。結(jié)果是，抑制了 ESD耐量的偏差，同時(shí)減少了由于壓降之差 導(dǎo)致的輸出間的通態(tài)電阻的偏差，從而能夠?qū)崿F(xiàn)輸出特性的均一化。
因?yàn)槔镁€焊從封裝體線焊到布置在半導(dǎo)體芯片1內(nèi)的多個(gè)輸 出電路單元16C兩側(cè)的基準(zhǔn)電位的墊5及高壓電源的墊4，所以基 準(zhǔn)電位的墊5及高壓電源的墊4的電位很穩(wěn)定。因此，能夠使基準(zhǔn) 電位用布線3a與高壓電位用布線2的布線阻抗減小，在各個(gè)溝道 的輸出成為大電流的情況下，各個(gè)輸出電路單元16C的基準(zhǔn)電位和 高壓電位也穩(wěn)定，從而能夠獲得均一的輸出特性和ESD抗破壞耐 量。
另一方面，在低耐壓控制部6的長(zhǎng)度方向上的一端布置有輸入控 制墊9，同時(shí)在另一端布置有基準(zhǔn)電位的墊5。而且，在低耐壓控 制部6上形成有將除輸入控制墊9 一側(cè)以外的三個(gè)方向包圍起來(lái)的 基準(zhǔn)電位用布線3b來(lái)。基準(zhǔn)電位用布線3b具有屏蔽的作用，防止 從墊8進(jìn)入的外部噪音經(jīng)由輸出電路單元16C傳送給低耐壓控制部 6。因此，從低耐壓控制部6輸入預(yù)驅(qū)動(dòng)器44的信號(hào)被穩(wěn)定化，輸 出特性均一化。補(bǔ)充說(shuō)明一下，輸出電路單元16C朝著從半導(dǎo)體芯 片1的芯片邊的中央部開始越靠近端部離該芯片邊越遠(yuǎn)的方向呈階 梯狀地錯(cuò)開布置，伴隨于此，低耐壓控制部6也同樣朝著從芯片邊 的中央部開始越靠近端部越遠(yuǎn)離芯片邊的方向傾斜地錯(cuò)開。
借助輸出電路單元16C的平面布置，基本上防止了半導(dǎo)體芯片 1在左右方向上的芯片面積的增大，所以能夠利用布線長(zhǎng)度相等的 總線布線7將來(lái)自低耐壓控制部6的控制信號(hào)傳送給預(yù)驅(qū)動(dòng)器13。 因此，在該實(shí)施形態(tài)中，使連接預(yù)驅(qū)動(dòng)器13與低耐壓控制部6的 總線布線7的長(zhǎng)度基本相等。結(jié)果是，能夠使延遲時(shí)間均一，從而能夠避免輸出特性因發(fā)生在各個(gè)輸出溝道間的延遲時(shí)間的不同而不 均一。
—變形例—圖13是顯示本發(fā)明第三實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 變形例中的平面布置的平面圖。
如圖13所示，該實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的變形例 的特征在于形成在輸出電路單元16C內(nèi)的低側(cè)晶體管11上的基 準(zhǔn)電位用布線3aC的形狀。具體而言，與高壓電位用布線2—樣， 基準(zhǔn)電位用布線3aC的寬度從該布線3aC的中央部開始越靠近端 部越寬，便使得來(lái)自墊8的負(fù)載電流更加集中的部分變粗。因此， 能夠?qū)牟季€3aC的中央部到基準(zhǔn)電位的墊5為止的布線電阻均一 化。結(jié)果是，抑制了 ESD耐量的偏差，同時(shí)減少了由于壓降之差 導(dǎo)致的輸出間的通態(tài)電阻的偏差，從而能夠?qū)崿F(xiàn)輸出特性的均一化。
補(bǔ)充說(shuō)明一下，圖13中說(shuō)明的是除了高壓電位用布線2以外， 基準(zhǔn)電位用布線3aC的寬度也是從中央部開始越靠近端部越寬的 形態(tài)，但也可以是高壓電位用布線2的布線寬度一定不變，僅使基 準(zhǔn)電位用布線3aC的布線寬度成為上述形狀的形態(tài)。
(第四實(shí)施形態(tài))圖14是顯示本發(fā)明第四實(shí)施形態(tài)中的多溝道半導(dǎo)體集成電路 的平面布置的平面圖。具體而言，以包括上述的具有圖4所示的無(wú) 高側(cè)晶體管的IGBT驅(qū)動(dòng)器48的輸出電路25d的多溝道半導(dǎo)體集 成電路為例進(jìn)行說(shuō)明。
如圖14所示，在半導(dǎo)體芯片1上的中央部布置有利用輸入控 制電路等對(duì)輸出時(shí)刻進(jìn)行控制的低耐壓控制部6，同時(shí)，以?shī)A著該 低耐壓控制部6相亙對(duì)置的方式沿著芯片邊布置有分別構(gòu)成圖4所 示的輸出電路25d的多個(gè)輸出電路單元16D。低耐壓控制部6與各 個(gè)輸出電路單元16D由總線布線7連接起來(lái)。在多個(gè)輸出電路單元 16D的兩端布置有高壓電源的墊4與基準(zhǔn)電位的墊5。
輸出電路單元16D由被布置在一直線上的墊8、低側(cè)晶體管29、 低側(cè)再生二極管31、預(yù)驅(qū)動(dòng)器44以及ESD保護(hù)元件43構(gòu)成。以墊8為中心朝著低耐壓控制部6 —側(cè)依序布置有低側(cè)再生二極管 31、低側(cè)晶體管29以及預(yù)驅(qū)動(dòng)器44;而在相反一側(cè)布置有ESD 保護(hù)元件43。補(bǔ)充說(shuō)明一下，來(lái)自低耐壓控制部6的時(shí)刻控制信號(hào) 通過(guò)總線布線7傳送給預(yù)驅(qū)動(dòng)器44。而且，如圖15 (a)及圖15 (b)所示，輸出電路單元16D內(nèi)的各個(gè)構(gòu)成要素由雙層布線14 或者單層布線15連接起來(lái)。補(bǔ)充說(shuō)明一下，圖15 (b)中，21是 通孔，41是接觸，37是低側(cè)晶體管29的發(fā)射區(qū)域，38是低側(cè)晶 體管29的集電區(qū)域，39是低側(cè)再生二極管31與ESD保護(hù)元件43 的陰極區(qū)域，40是低側(cè)再生二極管31與ESD保護(hù)元件43的陽(yáng)極 區(qū)域。
就這樣，夾著墊8來(lái)布置ESD保護(hù)元件43與考慮到ESD耐 量的提高問題兼作ESD保護(hù)元件用的低側(cè)再生二極管31，便能夠 使對(duì)ESD的保護(hù)效果提高。而且，通過(guò)進(jìn)行將預(yù)驅(qū)動(dòng)器44收納在 單元寬度最大的低側(cè)晶體管29的單元寬度以內(nèi)的設(shè)計(jì)，便能夠?qū)?現(xiàn)高集成化。
多個(gè)輸出電路單元16D中的每一個(gè)輸出電路單元16D都是朝 著從半導(dǎo)體芯片1的芯片邊的中央部開始越靠近端部離該芯片邊越 遠(yuǎn)的方向呈階梯狀地錯(cuò)開布置。也就是說(shuō)，通過(guò)進(jìn)行將各個(gè)墊8和 未示的內(nèi)引線連接起來(lái)的焊線(未示)能夠相亙不接觸的平面布置， 便能夠?qū)崿F(xiàn)安裝可靠性的提高，同時(shí)還能夠?qū)崿F(xiàn)半導(dǎo)體集成電路的 集成度的提高。補(bǔ)充說(shuō)明一下，多個(gè)輸出電路單元16A的平面布置 并不限于此，只要是能夠布置具有成為下面要說(shuō)明的該實(shí)施形態(tài)的 特征的形狀的高壓電位用布線2 (及基準(zhǔn)電位用布線3)的平面布 置皆可，例如，僅在例如半導(dǎo)體芯片l的芯片邊的端部附近(半導(dǎo) 體芯片l的角部)呈上述階梯狀地錯(cuò)開布置輸出電路單元；或者是 完全不階梯狀地錯(cuò)開，只是平行于半導(dǎo)體芯片l的芯片邊地布置好 輸出電路單元。
在輸出電路單元16D內(nèi)的低側(cè)晶體管29上形成有基準(zhǔn)電位用 布線3a，該布線3a連接在被布置在多個(gè)輸出電路單元16D兩側(cè)的 基準(zhǔn)電位的墊5上。
同樣，在輸出電路單元16D內(nèi)的ESD保護(hù)元件43上形成有高 壓電位用布線2,該高壓電位用布線2連接在被布置在多個(gè)輸出電 路單元16D兩側(cè)的高壓電源的墊4上。這里，如上所述，因?yàn)檩敵?電路單元16D朝著從半導(dǎo)體芯片1的芯片邊的中央部開始越靠近端 部離該芯片邊越遠(yuǎn)的方向呈階梯狀地錯(cuò)開布置，所以利用該平面布 置使布線2的寬度從該布線2的中央部開始越靠近端部越寬，便使 得來(lái)自墊8的負(fù)載電流更加集中的部分變粗。因此，能夠使從布線 2的中央部到高壓電源的墊4為止的布線電阻減小。結(jié)果是，抑制 了 ESD耐量的偏差，同時(shí)減少了由于壓降之差導(dǎo)致的輸出間的通 態(tài)電阻的偏差，從而能夠?qū)崿F(xiàn)輸出特性的均一化。
因?yàn)槔镁€焊從封裝體線焊到布置在半導(dǎo)體芯片1內(nèi)的多個(gè)輸 出電路單元16D兩側(cè)的基準(zhǔn)電位的墊5及高壓電源的墊4，所以基 準(zhǔn)電位的墊5及高壓電源的墊4的電位很穩(wěn)定。因此，能夠使基準(zhǔn) 電位用布線3a與高壓電位用布線2的布線阻抗減小，在各個(gè)溝道 的輸出成為大電流的情況下，各個(gè)輸出電路單元16D的基準(zhǔn)電位和 高壓電位也穩(wěn)定，從而能夠獲得均一的輸出特性和ESD抗破壞耐 量。
另一方面，在低耐壓控制部6的長(zhǎng)度方向上的一端布置有輸入 控制墊9，同時(shí)在另一端布置有基準(zhǔn)電位的墊5。而且，在低耐壓 控制部6上形成有將除輸入控制墊9 一側(cè)以外的三個(gè)方向包圍起來(lái) 的基準(zhǔn)電位用布線3b來(lái)。基準(zhǔn)電位用布線3b具有屏蔽的作用，防 止從墊8進(jìn)入的外部噪音經(jīng)由輸出電路單元16D傳送給低耐壓控制 部6。因此，從低耐壓控制部6輸入預(yù)驅(qū)動(dòng)器44的信號(hào)被穩(wěn)定化， 輸出特性均一化。補(bǔ)充說(shuō)明一下，輸出電路單元16D朝著從半導(dǎo)體 芯片1的芯片邊的中央部開始越靠近端部離該芯片邊越遠(yuǎn)的方向呈 階梯狀地錯(cuò)開布置，伴隨于此，低耐壓控制部6也同樣朝著從芯片 邊的中央部開始越靠近端部越遠(yuǎn)離芯片邊的方向傾斜地錯(cuò)開。
借助輸出電路單元16A的平面布置，基本上防止了半導(dǎo)體芯片 1在左右方向上的芯片面積的增大，所以能夠利用布線長(zhǎng)度相等的 總線布線7將來(lái)自低耐壓控制部6的控制信號(hào)傳送給預(yù)驅(qū)動(dòng)器13。因此，在該實(shí)施形態(tài)中，使連接預(yù)驅(qū)動(dòng)器13與低耐壓控制部6的 總線布線7的長(zhǎng)度基本相等。結(jié)果是，能夠使延遲時(shí)間均一，從而 能夠避免輸出特性因發(fā)生在各個(gè)輸出溝道間的延遲時(shí)間的不同而不 均一。
—變形例一圖16是顯示本發(fā)明第四實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的 變形例中的平面布置的平面圖。
如圖16所示，該實(shí)施形態(tài)所涉及的半導(dǎo)體集成電路的變形例 的特征在于形成在輸出電路單元16D內(nèi)的低側(cè)晶體管29上的基 準(zhǔn)電位用布線3aD的形狀。具體而言，與高壓電位用布線2—樣， 基準(zhǔn)電位用布線3aD的寬度從該布線3aD的中央部開始越靠近端 部越寬，便使得來(lái)自墊8的負(fù)載電流更加集中的部分變粗。因此， 能夠?qū)牟季€3aD的中央部到基準(zhǔn)電位的墊5為止的布線電阻均一 化。結(jié)果是，抑制了 ESD耐量的偏差，同時(shí)減少了由于壓降之差 導(dǎo)致的輸出間的通態(tài)電阻的偏差，從而能夠?qū)崿F(xiàn)輸出特性的均一化。
補(bǔ)充說(shuō)明一下，圖16中說(shuō)明的是除了高壓電位用布線2以外， 基準(zhǔn)電位用布線3aD的寬度也是從中央部開始越靠近端部越寬的 形態(tài)，但也可以是高壓電位用布線2的布線寬度一定不變，僅使基 準(zhǔn)電位用布線3aD的布線寬度成為上述形狀的形態(tài)。
補(bǔ)充說(shuō)明一下，在上述各實(shí)施形態(tài)中，使用"基準(zhǔn)電位"這一 說(shuō)法進(jìn)行了說(shuō)明，包括是接地電位以外的電位的情況，是一個(gè)連接 在半導(dǎo)體芯片的襯底上的電位，通常情況下意味著接地電位。 工業(yè)實(shí)用性
本發(fā)明對(duì)驅(qū)動(dòng)PDP等電容性負(fù)載的多溝道半導(dǎo)體集成電路很 有用。
權(quán)利要求
1. 一種半導(dǎo)體集成電路，該半導(dǎo)體集成電路在半導(dǎo)體芯片上具有多個(gè)電路單元，該多個(gè)電路單元沿著所述半導(dǎo)體芯片的第一芯片邊形成，每一個(gè)電路單元都具有墊，其特征在于該半導(dǎo)體集成電路包括形成在所述多個(gè)電路單元上的高壓電位用布線；所述高壓電位用布線具有布線寬度在長(zhǎng)度方向上自中央部朝著端部增寬的形狀。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體集成電路，其特征在于所述電路單元包括高耐壓驅(qū)動(dòng)器、驅(qū)動(dòng)所述高耐壓驅(qū)動(dòng)器的預(yù)驅(qū)動(dòng)器 以及所述墊。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于 所述高耐壓驅(qū)動(dòng)器包括高側(cè)晶體管和低側(cè)晶體管； 所述預(yù)驅(qū)動(dòng)器包括驅(qū)動(dòng)所述高側(cè)晶體管的電平位移電路。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于 所述預(yù)驅(qū)動(dòng)器、所迷墊、所述高側(cè)晶體管、所述電平位移電路以及所述低側(cè)晶體管布置在一直線上。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于至少所述高側(cè)晶體管與所述低側(cè)晶體管夾著所述墊相向地布置著。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括控制部，該控制部布置在所述半導(dǎo)體芯片的中央部，以及 第二電路單元列，該第二電路單元列沿著所述半導(dǎo)體芯片的與所述第 一芯片邊相向的第二芯片邊布置著，該第二電路單元列夾著所述控制部與 由所述多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)所述電路單元構(gòu) 成。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括高壓電位用第一電源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第一 電源墊與基準(zhǔn)電位用第二電源墊布置在所述第一電路單元列及所述笫二電 路單元列每一列的兩端，以及第一基準(zhǔn)電位用布線，該第一基準(zhǔn)電位用布線布置在所述第一電路單 元列及所述第二電路單元列各列中的所述低側(cè)晶體管上，且與所述第二電源墊電連接；所述高壓電位用布線布置在所述第一電路單元列及所述第二電路單元 列各列中的所述高側(cè)晶體管上，且與所述第一電源墊電連接。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括為包圍布置在所述半導(dǎo)體芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
9. 根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于對(duì)所述電平位移電路及所述預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將所述電平位移 電路及所述預(yù)驅(qū)動(dòng)器收納在所述低側(cè)晶體管的單元寬度內(nèi)。
10. 根據(jù)權(quán)利要求2所迷的半導(dǎo)體集成電路，其特征在于 所述高耐壓驅(qū)動(dòng)器包括高側(cè)晶體管、高側(cè)再生二極管、低側(cè)晶體管以及低側(cè)再生二極管。
11. 根據(jù)權(quán)利要求IO所述的半導(dǎo)體集成電路，其特征在于 所述預(yù)驅(qū)動(dòng)器、所述墊、所述高側(cè)晶體管、所述電平位移電路、所述高側(cè)再生二極管、所述低側(cè)晶體管以及所述低側(cè)再生二極管布置在一直線 上。
12. 根據(jù)權(quán)利要求ll所述的半導(dǎo)體集成電路，其特征在于 至少所述高側(cè)再生二極管與所述低側(cè)再生二極管夾著所述墊相向地布置著。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括控制部，該控制部布置在所述半導(dǎo)體芯片的中央部，以及 第二電路單元列，該第二電路單元列沿著所述半導(dǎo)體芯片的與所述第一芯片邊相向的第二芯片邊布置著，該第二電路單元列夾著所述控制部與 由所述多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)所述電路單元構(gòu)成。
14. 根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括高壓電位用第一電源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第一 電源墊與基準(zhǔn)電位用第二電源墊布置在所述第一電路單元列及所述第二電 路單元列每一列的兩端，以及第一基準(zhǔn)電位用布線，該第一基準(zhǔn)電位用布線布置在所述第一電路單 元列及所述第二電路單元列各列中的所述低側(cè)晶體管上，且與所述第二電 源墊電連接；所述高壓電位用布線布置在所述第一電路單元列及所述第二電路單元 列各列中的所述高側(cè)再生二極管上，且與所述第一電源墊電連接。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括為包圍布置在所述半導(dǎo)體芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
16. 根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其特征在于 對(duì)所迷電平位移電路及所述預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將所述電平位移電路及所述預(yù)驅(qū)動(dòng)器收納在所述低側(cè)晶體管的單元寬度內(nèi)。
17. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于 所述高耐壓驅(qū)動(dòng)器包括靜電放電保護(hù)元件和低側(cè)晶體管。
18. 根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路，其特征在于 所述預(yù)驅(qū)動(dòng)器、所述墊、所述靜電放電保護(hù)元件以及所述低側(cè)晶體管布置在一直線上。
19. 根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于至少所述靜電放電保護(hù)元件與所述低側(cè)晶體管夾著所述墊相向地布置著。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括控制部，該控制部布置在所述半導(dǎo)體芯片的中央部，以及 第二電路單元列，該第二電路單元列沿著所述半導(dǎo)體芯片的與所述第一芯片邊相向的第二芯片邊布置著，該第二電路單元列夾著所迷控制部與由所述多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)所述電路單元構(gòu)成o
21. 根據(jù)權(quán)利要求20所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括高壓電位用第一電源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第一 電源墊與基準(zhǔn)電位用第二電源墊布置在所述第一電路單元列及所述第二電 路單元列每一列的兩端，以及第一基準(zhǔn)電位用布線，該第一基準(zhǔn)電位用布線布置在所述第一電路單 元列及所迷第二電路單元列各列中的所述低側(cè)晶體管上，且與所述第二電 源墊電連接；所述高壓電位用布線布置在所述第一電路單元列及所述第二電路單元 列各列中的所述靜電放電保護(hù)元件上，且與所述第一電源墊電連接。
22. 根據(jù)權(quán)利要求21所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括為包圍布置在所迷半導(dǎo)體芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
23. 根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路，其特征在于 對(duì)所述預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將所述預(yù)驅(qū)動(dòng)器收納在所述低側(cè)晶體管的單元寬度內(nèi)。
24. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于所述高耐壓驅(qū)動(dòng)器包括靜電放電保護(hù)元件、低側(cè)再生二極管以及低側(cè) 晶體管。
25. 根據(jù)權(quán)利要求24所述的半導(dǎo)體集成電路，其特征在于 所述預(yù)驅(qū)動(dòng)器、所述墊、所述靜電放電保護(hù)元件、所述低側(cè)再生二極管以及所迷低側(cè)晶體管布置在一直線上。
26. 根據(jù)權(quán)利要求25所述的半導(dǎo)體集成電路，其特征在于 至少所述靜電放電保護(hù)元件與所述低側(cè)再生二極管夾著所述墊相向地布置著。
27. 根據(jù)權(quán)利要求26所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括控制部，該控制部布置在所述半導(dǎo)體芯片的中央部，以及第二電路單元列，該第二電路單元列沿著所述半導(dǎo)體芯片的與所述第 一芯片邊相向的第二芯片邊布置著，該第二電路單元列夾著所述控制部與 由所述多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)所述電路單元構(gòu) 成。
28. 根據(jù)權(quán)利要求27所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括高壓電位用第一電源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第一 電源墊與基準(zhǔn)電位用第二電源墊布置在所述第一電路單元列及所述第二電 路單元列每一列的兩端，以及第一基準(zhǔn)電位用布線，該第一基準(zhǔn)電位用布線布置在所述第一電路單 元列及所迷第二電路單元列各列中的所迷低側(cè)晶體管上，且與所述第二電 源墊電連接；所述高壓電位用布線布置在所述第一電路單元列及所述第二電路單元 列各列中的所述靜電放電保護(hù)元件上，且與所述第一電源墊電連接。
29. 根據(jù)權(quán)利要求28所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括為包圍布置在所述半導(dǎo)體芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
30. 根據(jù)權(quán)利要求24所述的半導(dǎo)體集成電路，其特征在于 對(duì)所述預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將所述預(yù)驅(qū)動(dòng)器收納在所述低側(cè)晶體管的單元寬度內(nèi)。
31. —種半導(dǎo)體集成電路，該半導(dǎo)體集成電路在半導(dǎo)體芯片上具有多 個(gè)電路單元，該多個(gè)電路單元沿著所述半導(dǎo)體芯片的第一芯片邊形成，每 一個(gè)電路單元都具有墊，其特征在于該半導(dǎo)體集成電路包括形成在所述多個(gè)電路單元上的第一基準(zhǔn)電位用 布線；所述第一基準(zhǔn)電位用布線具有布線寬度在長(zhǎng)度方向上自中央部朝著端 部增寬的形狀。
32. 根據(jù)權(quán)利要求31所述的半導(dǎo)體集成電路，其特征在于 所述電路單元包括高耐壓驅(qū)動(dòng)器、驅(qū)動(dòng)所述高耐壓驅(qū)動(dòng)器的預(yù)驅(qū)動(dòng)器以及所迷墊。
33. 根據(jù)權(quán)利要求32所述的半導(dǎo)體集成電路，其特征在于 所述高耐壓驅(qū)動(dòng)器包括高側(cè)晶體管和低側(cè)晶體管； 所述預(yù)驅(qū)動(dòng)器包括驅(qū)動(dòng)所述高側(cè)晶體管的電平位移電路。
34. 根據(jù)權(quán)利要求33所述的半導(dǎo)體集成電路，其特征在于 所述預(yù)驅(qū)動(dòng)器、所述墊、所述高側(cè)晶體管、所述電平位移電路以及所述低側(cè)晶體管布置在一直線上。
35. 根據(jù)權(quán)利要求34所述的半導(dǎo)體集成電路，其特征在于至少所述高側(cè)晶體管與所述低側(cè)晶體管夾著所述墊相向地布置著。
36. 根據(jù)權(quán)利要求35所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括控制部，該控制部布置在所迷半導(dǎo)體芯片的中央部，以及 第二電路單元列，該第二電路單元列沿著所述半導(dǎo)體芯片的與所迷第一芯片邊相向的第二芯片邊布置著，該第二電路單元列夾著所述控制部與 由所述多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)所迷電路單元構(gòu) 成。
37. 根據(jù)權(quán)利要求36所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括高壓電位用第一電源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第一 電源墊與基準(zhǔn)電位用第二電源墊布置在所述第一電路單元列及所迷第二電 路單元列每一列的兩端，以及高壓電位用布線，該高壓電位用布線布置在所述第一電路單元列及所 述第二電路單元列各列中的所述高側(cè)晶體管上，且與所述第一電源墊電連 接；所述第一基準(zhǔn)電位用布線布置在所述第一電路單元列及所述第二電路 單元列各列中的所述低側(cè)晶體管上，且與所述第二電源墊電連接。
38. 根據(jù)權(quán)利要求37所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括為包圍布置在所述半導(dǎo)體芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
39. 根據(jù)權(quán)利要求33所述的半導(dǎo)體集成電路，其特征在于對(duì)所述電平位移電路及所述預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將所述電平位移電路及所述預(yù)驅(qū)動(dòng)器收納在所述低側(cè)晶體管的單元寬度內(nèi)。
40. 根據(jù)權(quán)利要求32所述的半導(dǎo)體集成電路，其特征在于所述高耐壓驅(qū)動(dòng)器包括高側(cè)晶體管、驅(qū)動(dòng)所述高側(cè)晶體管的電平位移 電路、高側(cè)再生二極管、低側(cè)晶體管以及低側(cè)再生二極管。
41. 根據(jù)權(quán)利要求40所述的半導(dǎo)體集成電路，其特征在于 所述預(yù)驅(qū)動(dòng)器、所述墊、所述高側(cè)晶體管、所述電平位移電路、所述高側(cè)再生二極管、所述低側(cè)晶體管以及所迷低側(cè)再生二極管布置在一直線 上。
42. 根據(jù)權(quán)利要求41所述的半導(dǎo)體集成電路，其特征在于至少所述高側(cè)再生二極管與所述低側(cè)再生二極管夾著所述墊相向地布 置著。
43. 根據(jù)權(quán)利要求42所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括控制部，該控制部布置在所述半導(dǎo)體芯片的中央部，以及 第二電路單元列，該第二電路單元列沿著所述半導(dǎo)體芯片的與所述第一芯片邊相向的第二芯片邊布置著，該第二電路單元列夾著所述控制部與 由所述多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)所述電路單元構(gòu) 成。
44. 根據(jù)權(quán)利要求43所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括高壓電位用第一電源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第一 電源墊與基準(zhǔn)電位用第二電源墊布置在所述第一電路單元列及所述第二電 路單元列每一列的兩端，以及高壓電位用布線，該高壓電位用布線布置在所述第一電路單元列及所 述第二電路單元列各列中的所述高側(cè)再生二極管上，且與所述第一電源墊 電連接；所述第一基準(zhǔn)電位用布線布置在所述第一電路單元列及所述第二電路 單元列各列中的所述低側(cè)晶體管上，且與所述第二電源塾電連接。
45. 根據(jù)權(quán)利要求44所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括為包圍布置在所述半導(dǎo)體芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
46. 根據(jù)權(quán)利要求40所述的半導(dǎo)體集成電路，其特征在于 對(duì)所述電平位移電路及所述預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將所述電平位移電路及所述預(yù)驅(qū)動(dòng)器收納在所述低側(cè)晶體管的單元寬度內(nèi)。
47. 根據(jù)權(quán)利要求32所述的半導(dǎo)體集成電路，其特征在于 所述高耐壓驅(qū)動(dòng)器包括靜電放電保護(hù)元件和低側(cè)晶體管。
48. 根據(jù)權(quán)利要求47所述的半導(dǎo)體集成電路，其特征在于 所述預(yù)驅(qū)動(dòng)器、所述墊、所述靜電放電保護(hù)元件以及所述低側(cè)晶體管布置在一直線上。
49. 根據(jù)權(quán)利要求48所述的半導(dǎo)體集成電路，其特征在于至少所述靜電放電保護(hù)元件與所述低側(cè)晶體管夾著所述墊相向地布置著。
50. 根據(jù)權(quán)利要求49所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括控制部，該控制部布置在所述半導(dǎo)體芯片的中央部，以及 第二電路單元列，該第二電路單元列沿著所述半導(dǎo)體芯片的與所述第一芯片邊相向的第二芯片邊布置著，該第二電路單元列夾著所述控制部與 由所述多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)所述電路單元構(gòu) 成。
51. 根據(jù)權(quán)利要求50所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括高壓電位用第一電源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第一 電源墊與基準(zhǔn)電位用第二電源墊布置在所述第一電路單元列及所述第二電 路單元列每一列的兩端，以及高壓電位用布線，該高壓電位用布線布置在所述第一電路單元列及所 述第二電路單元列各列中的所述靜電放電保護(hù)元件上，且與所述第一電源 墊電連接；所述第一基準(zhǔn)電位用布線布置在所述第一電路單元列及所述第二電路 單元列各列中的所述低側(cè)晶體管上，且與所述第二電源墊電連接。
52. 根據(jù)權(quán)利要求51所述的半導(dǎo)體集成電路，其特征在于進(jìn)一步包括為包圍布置在所述半導(dǎo)體芯片的中央部的控制部區(qū)域而布 置的第二基準(zhǔn)電位用布線。
53. 根據(jù)權(quán)利要求47所述的半導(dǎo)體集成電路，其特征在于 對(duì)所述預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將所述預(yù)驅(qū)動(dòng)器收納在所述低側(cè)晶體管的單元寬度內(nèi)。
54. 根據(jù)權(quán)利要求32所述的半導(dǎo)體集成電路，其特征在于 所述高耐壓驅(qū)動(dòng)器包括靜電放電保護(hù)元件、低側(cè)再生二極管以及低側(cè)晶體管。
55. 根據(jù)權(quán)利要求54所述的半導(dǎo)體集成電路，其特征在于 所述預(yù)驅(qū)動(dòng)器、所述墊、所述靜電放電保護(hù)元件、所述低側(cè)再生二極管以及所述低側(cè)晶體管布置在一直線上。
56. 根據(jù)權(quán)利要求55所述的半導(dǎo)體集成電路，其特征在于 至少所述靜電放電^f呆護(hù)元件與所述低側(cè)再生二極管夾著所述墊相向地布置著。
57. 根據(jù)權(quán)利要求56所迷的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括控制部，該控制部布置在所述半導(dǎo)體芯片的中央部，以及 第二電路單元列，該第二電路單元列沿著所述半導(dǎo)體芯片的與所述第一芯片邊相向的第二芯片邊布置著，該第二電路單元列夾著所述控制部與 由所述多個(gè)電路單元構(gòu)成的第一電路單元列相向且由多個(gè)所述電路單元構(gòu) 成。
58. 根據(jù)權(quán)利要求57所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括高壓電位用第一電源墊與基準(zhǔn)電位用第二電源墊，該高壓電位用第一 電源墊與基準(zhǔn)電位用第二電源墊布置在所述第一電路單元列及所述第二電 路單元列每一列的兩端，以及高壓電位用布線，該高壓電位用布線布置在所述第一電路單元列及所 述第二電路單元列各列中的所述靜電放電保護(hù)元件上，且與所述第一電源 墊電連接；所述第一基準(zhǔn)電位用布線布置在所述第一電路單元列及所述第二電路單元列各列中的所述低側(cè)晶體管上，且與所述第二電源墊電連接。
59. 根據(jù)權(quán)利要求58所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括為包圍布置在所述半導(dǎo)體芯片的中央部的控制部區(qū)域而布置的第二基準(zhǔn)電位用布線。
60. 根據(jù)權(quán)利要求54所述的半導(dǎo)體集成電路，其特征在于 對(duì)所述預(yù)驅(qū)動(dòng)器所做的設(shè)計(jì)保證將所述預(yù)驅(qū)動(dòng)器收納在所述低側(cè)晶體管的單元寬度內(nèi)。
全文摘要
本發(fā)明公開了一種半導(dǎo)體集成電路。在半導(dǎo)體芯片上包括多個(gè)電路單元，該多個(gè)電路單元沿著半導(dǎo)體芯片的第一芯片邊形成，多個(gè)電路單元中的每一個(gè)電路單元都具有墊。該半導(dǎo)體集成電路包括形成在所述多個(gè)電路單元上的高壓電位用布線。所述高壓電位用布線具有布線寬度在長(zhǎng)度方向上自中央部朝著端部增寬的形狀。
文檔編號(hào)H01L21/70GK101278388SQ20068003597
公開日2008年10月1日 申請(qǐng)日期2006年11月7日 優(yōu)先權(quán)日2006年3月2日
發(fā)明者前島明廣, 安藤仁, 松永弘樹, 菱川直毅, 金田甚作 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社