專利名稱：制造半導(dǎo)體器件的方法以及用該方法獲得的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造具有襯底和硅半導(dǎo)體本體的半導(dǎo)體器件的方 法，硅半導(dǎo)體本體中設(shè)置至少一個(gè)半導(dǎo)體元件，其中在半導(dǎo)體本體中形
成包括硅和另一 IV族元素的混合晶體的材料的半導(dǎo)體區(qū)域，通過沉積
硅層來掩埋半導(dǎo)體區(qū)域。本發(fā)明還涉及用該方法獲得的半導(dǎo)體器件。
所述方法非常適合制造MOSFET (即金屬氧化物半導(dǎo)體場效應(yīng)晶體 管)器件之類的半導(dǎo)體器件或包括這類晶體管的IC (即集成電路)。然 而，其他器件也可用這種方法獲得。
背景技術(shù)：
在開始段落中提及的方法可從2004年6月IEEE Electron Device Letters第25巻第6期公開的、Kyoung Hwan Yeo等人的標(biāo)題為"A Partially Insulated Field-Effect Transistor (PiFET)"的公開文件中獲知。在 該公開文件中，SiGe層外延沉積在半導(dǎo)體襯底上，并且硅層沉積在所述 層上。在硅層上設(shè)置具有開口的掩模。在開口中通過蝕刻去除硅層和 SiGe層。接著，在去除掩模后，在硅和SiGe層中的蝕刻開口處設(shè)置另 一硅層。由此，獲得了被硅層掩埋的SiGe區(qū)域。然后，該SiGe區(qū)域通 過選擇性蝕刻去除并被絕緣材料例如二氧化硅代替。然后，在其中SiGe 已經(jīng)被二氧化硅代替、且被硅區(qū)域分離的兩個(gè)這種區(qū)域上形成晶體管。 由此可獲得部分絕緣的FET，并且因此該方法成為其他SOI (絕緣體上 硅)方法和器件的具有吸引力的替代選擇。
這種方法的缺點(diǎn)在于所獲得的器件常常包含缺陷。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是避免上述缺點(diǎn)并提供一種導(dǎo)致更少數(shù)量的缺
陷的器件和更容易應(yīng)用的方法。
為了實(shí)現(xiàn)這個(gè)目的，在開始段落中描述的那一類方法的特征在于以 下步驟在半導(dǎo)體本體的表面上設(shè)置包括開口的掩模；在開口中選擇性 沉積包括硅和另一 IV族元素的混合晶體的材料的半導(dǎo)體區(qū)域；至少部 分去除所述掩模；接著在所述半導(dǎo)體本體表面上均勻地沉積硅層。本發(fā) 明是基于以下認(rèn)識所述缺陷是由在蝕刻的結(jié)構(gòu)中外延硅層產(chǎn)生的。蝕 刻該結(jié)構(gòu)導(dǎo)致表面的不規(guī)則性和表面的粗糙，并導(dǎo)致在所述表面上的隨 后外延生長期間產(chǎn)生缺陷。通過使用具有開口的例如二氧化硅組成的掩 模，以及通過在開口中選擇性沉積硅，可以避免蝕刻半導(dǎo)體本體，所述 掩模沉積在半導(dǎo)體本體的表面上。該掩模例如通過蝕刻可很容易去除， 這可容易地、對半導(dǎo)體本體選擇性地實(shí)現(xiàn)。因此在該蝕刻的步驟中顯著 地避免產(chǎn)生表面的不規(guī)則性和表面的粗糙。在去除掩模之后，通過均勻 沉積硅層，例如通過外延，使得該硅層均勻覆蓋該半導(dǎo)體區(qū)域。因?yàn)檫@ 種沉積在很平滑的無缺陷的表面上，所以不會導(dǎo)致缺陷的產(chǎn)生。進(jìn)一步， 可容易地實(shí)現(xiàn)去除作為犧牲層的半導(dǎo)體區(qū)域并由例如二氧化硅代替。
優(yōu)選地，包括由硅層掩埋的半導(dǎo)體區(qū)域的所獲得的結(jié)構(gòu)被平面化。 由此，更容易實(shí)現(xiàn)對該結(jié)構(gòu)的常規(guī)的進(jìn)一步處理。如果該半導(dǎo)體區(qū)域的 厚度較大，則平面化步驟的優(yōu)點(diǎn)更大。
在優(yōu)選的修改中，在選擇性沉積半導(dǎo)體區(qū)域后，在掩模的開口中選 擇性沉積硅區(qū)域。由此，在隨后處理期間由硅區(qū)域保護(hù)該半導(dǎo)體區(qū)域。 另外，這種硅層有利于在掩模的開口中隨后選擇性地沉積另一個(gè)半導(dǎo)體
區(qū)域，所述另一個(gè)半導(dǎo)體區(qū)域包括例如SiGe。
在根據(jù)后面修改的方法的優(yōu)選的實(shí)施例中，在比所述半導(dǎo)體區(qū)域更 高的層面，并按照與已形成的半導(dǎo)體區(qū)域類似的方法，形成由硅掩埋的
包括硅和另一 IV族元素的混合晶體的材料的另一個(gè)半導(dǎo)體區(qū)域。由此， 根據(jù)本發(fā)明的方法允許實(shí)現(xiàn)3-d結(jié)構(gòu)，其中位于上面的半導(dǎo)體區(qū)域在制 作3-d結(jié)構(gòu)的器件時(shí)可被用作犧牲的區(qū)域。
可按照兩種不同的方法，實(shí)現(xiàn)按照與所述半導(dǎo)體區(qū)域類似的方式制 作另一個(gè)半導(dǎo)體區(qū)域。首先，優(yōu)選地，在單個(gè)沉積步驟中，在掩模的開 口中沉積所有另外的一個(gè)半導(dǎo)體區(qū)域(或多個(gè)半導(dǎo)體區(qū)域)，優(yōu)先地，另
外的半導(dǎo)體區(qū)域由硅層彼此隔開。因此，在所述情況下，所有半導(dǎo)體區(qū)
域沿投影方向看彼此重合(coincide)。然而，在另一優(yōu)選的修改中，在 獨(dú)立的沉積過程/步驟中形成所述另外的一個(gè)半導(dǎo)體區(qū)域(或多個(gè)半導(dǎo)體 區(qū)域)。這具有的重要的優(yōu)點(diǎn)沿投影方向看所述半導(dǎo)體區(qū)域不需重合，
而是可能位于很不同的位置。優(yōu)選地，所述半導(dǎo)體區(qū)域的位置使得它們
至多彼此部分重疊。由此容易獲得很多不同的3-d器件結(jié)構(gòu)。
在生長這種半導(dǎo)體區(qū)域的疊層時(shí)，優(yōu)選地在生長每個(gè)半導(dǎo)體區(qū)域后 接著生長硅層，該硅層掩埋所討論的半導(dǎo)體區(qū)域?？梢栽诿拷M包括沉積 半導(dǎo)體區(qū)域和沉積掩埋硅層的沉積之后實(shí)現(xiàn)所述平面化步驟，然而，優(yōu) 選地，在所有生長/沉積過程的最后進(jìn)行僅一次所述平面化步驟。所述另 一個(gè)半導(dǎo)體區(qū)域有利地也是SiGe區(qū)域。
在有利的實(shí)施例中，在半導(dǎo)體本體的表面中形成孔延伸至所述半導(dǎo) 體區(qū)域，并且通過選擇性蝕刻去除包括硅和另一 IV族元素的混合晶體 的材料，從而在所述半導(dǎo)體區(qū)域的位置產(chǎn)生空腔。犧牲使用例如SiGe 組成的掩埋半導(dǎo)體區(qū)域?yàn)槠骷Y(jié)構(gòu)化提供了感興趣的可能性。
在第一修改中，采用電絕緣材料填充所述孔和空腔。這允許數(shù)個(gè)器 件結(jié)構(gòu)。
在第一結(jié)構(gòu)中，在由已填充的孔包圍、并位于已填充的空腔上的半 導(dǎo)體本體的硅部分中形成半導(dǎo)體元件。由此，半導(dǎo)體元件與半導(dǎo)體本體
的剩余部分完全電隔離。在這種結(jié)構(gòu)中的優(yōu)選半導(dǎo)體元件是高壓場效應(yīng) 晶體管，對于高壓場效應(yīng)晶體管，這種隔離結(jié)構(gòu)是非常有益的。
其他結(jié)構(gòu)是其中一個(gè)或更多已填充的空腔位于場效應(yīng)晶體管的柵極 下面的結(jié)構(gòu)。由此，可獲得部分或完全耗盡的SOI-CMOS器件。
在一個(gè)或更多半導(dǎo)體元件的3-d疊層中，使用已填充絕緣材料的空 腔也是很有用處的，例如將疊層中的半導(dǎo)體元件或其部分彼此隔離。
在第二修改中，采用導(dǎo)電材料填充所述空腔。這再次提供了感興趣 的器件可能性，如使用這種空腔作為場效應(yīng)晶體管中或位于彼此頂部的 場效應(yīng)晶體管的疊層中的柵電極。按此方式，單個(gè)場效應(yīng)晶體管也可以 有利地配置有兩個(gè)柵電極。
從上述內(nèi)容可以清楚結(jié)合使用由絕緣材料填充的空腔和使用由導(dǎo) 電材料填充的空腔是可能的。這些可能性源于以下事實(shí)在所述半導(dǎo)體
本體的表面中分別制造的孔可延伸至例如SiGe組成的所有半導(dǎo)體區(qū)域， 因此在獨(dú)立的蝕刻步驟中可去除例如SiGe材料，并且在獨(dú)立的沉積步驟 中填充所獲得的空腔。
在另一個(gè)具吸引力的實(shí)施例中，例如SiGe區(qū)域不用作犧牲層而用作 所述器件結(jié)構(gòu)的一部分，尤其是用作所述半導(dǎo)體元件的一部分。在這種 器件中，優(yōu)選地按照耦合的量子阱的形式制作SiGe區(qū)域。由此，可獲得 包括耦合的量子阱的紅外線探測器，通過半導(dǎo)體本體表面中下凹的半導(dǎo) 體區(qū)域分別接觸量子阱。
從上述內(nèi)容可以清楚優(yōu)選地，通過外延形成一個(gè)硅層(或多個(gè)硅 層)以及包括硅和另一 IV族元素的混合晶體的材料的一個(gè)半導(dǎo)體區(qū)域 (或多個(gè)半導(dǎo)體區(qū)域)。雖然優(yōu)選的另一IV族元素是鍺，但是其他元素 也是可行的。例如SiC可用作一個(gè)或多個(gè)半導(dǎo)體區(qū)域(或另外的半導(dǎo)體 區(qū)域)的材料。
在一個(gè)SiGe區(qū)域(或多個(gè)SiGe區(qū)域)的情況下，優(yōu)選地選擇一個(gè) 半導(dǎo)體區(qū)域(或多個(gè)半導(dǎo)體區(qū)域)的厚度在5至50納米之間，并且優(yōu)選 地選擇其鍺含量在20at.G/。至40at.G/Q之間。由此， 一方面最容易實(shí)現(xiàn)選擇 性蝕刻，并且另一方面仍可能避免由晶格錯(cuò)配導(dǎo)致的應(yīng)變產(chǎn)生缺陷。
所述掩模優(yōu)選的材料是二氧化硅。由此，更容易實(shí)現(xiàn)選擇性沉積的 步驟。在形成SiGe區(qū)域和在其頂部保護(hù)性硅層之后保留部分掩模，以便
例如通過選擇性蝕刻這一剩余掩模部分，提供位于半導(dǎo)體本體表面中并 朝著半導(dǎo)體區(qū)域的孔的可能性。然而，優(yōu)選地，完全去除掩模。
為了得到最優(yōu)質(zhì)量的外延層，優(yōu)選在去除掩模之后和在沉積硅層之 前，該器件在氫氣氛中優(yōu)選在850'C以上的溫度經(jīng)受熱處理。由此，盡 可能良好地避免氧原子出現(xiàn)在生長界面上。
最后，應(yīng)當(dāng)注意本發(fā)明也包括通過根據(jù)本發(fā)明的方法獲得的半導(dǎo) 體器件。


從將結(jié)合附圖閱讀的下文所述的實(shí)施例中，本發(fā)明的這些和其它方
面將顯而易見，并將參考這些實(shí)施例來闡述本發(fā)明的這些和其它方面， 其中
圖1A至IOC是通過按照本發(fā)明的方法的第一實(shí)施例，在制造中的 各個(gè)階段第一半導(dǎo)體器件的視圖，其中圖A是頂視圖，圖B是沿圖A 中線B-B的剖面圖，以及圖C是沿圖A中線C-C的剖面圖IIA至16B是通過按照本發(fā)明的方法的第二實(shí)施例，在制造中的 各個(gè)階段第二半導(dǎo)體器件的剖面圖，其中圖A是頂視圖，圖B是沿圖A 中線B-B的剖面圖，
圖17至25是通過按照本發(fā)明的方法的第三實(shí)施例，在制造中的各 個(gè)階段第三半導(dǎo)體器件的剖面圖，
圖26至30是通過按照本發(fā)明的方法的第四實(shí)施例，在制造中的各 個(gè)階段第四半導(dǎo)體器件的剖面圖，以及
圖31A至33B是通過按照本發(fā)明的方法的第五實(shí)施例，在制造中的 各個(gè)階段第五半導(dǎo)體器件的視圖，圖31A-H和圖33A-B為剖面圖以及圖 32為3-d頂視圖。
具體實(shí)施例方式
附圖是示意圖，并沒有按比例繪制，為了更清楚而特別夸大厚度方 向上的尺寸。在不同附圖中對相應(yīng)的部分通常給出相同的參考符號和相 同的剖面線。圖1A至IOC是通過按照本發(fā)明的方法的第一實(shí)施例，在 制造中的各個(gè)階段第一半導(dǎo)體器件的視圖，其中圖A是頂視圖，圖B是 沿圖A中線B-B的剖面圖，以及圖C是沿圖A中線C-C的剖面圖。在
這個(gè)示例中制造的半導(dǎo)體器件是具有雙柵結(jié)構(gòu)的場效應(yīng)晶體管。
在制造器件10的第一步驟中(參見圖1A、 1B和1C)，對此處為硅 的襯底11提供含有開口 4的掩模3。這個(gè)示例中的掩模3由二氧化硅構(gòu) 成，并通過利用CVD (即化學(xué)氣相沉積)沉積均勻?qū)佣纬?，隨后采用 光刻和蝕刻圖案化。
接下來(參見圖2A、 2B和2C)，通過選擇性外延形成半導(dǎo)體區(qū)域 1，在這個(gè)示例中該區(qū)域1由厚度為20納米、鍺含量為20 a"/。的SiGe 構(gòu)成。按相同的方式，形成例如厚度為10納米的硅區(qū)域5，并且在該區(qū)
域5頂部形成另一 SiGe半導(dǎo)體區(qū)域6，優(yōu)選地，另一 SiGe半導(dǎo)體區(qū)域6 具有與半導(dǎo)體區(qū)域1相同的性質(zhì)。
隨后(參見圖3A、 3B和3C)，通過例如在稀釋的HF溶液中選擇 性蝕刻而去除掩模3。然后，器件10在氫氣氛中例如在90(TC經(jīng)受熱處理。
然后(參見圖4A、 4B和4C)，在選擇性生長結(jié)構(gòu)上沉積均勻的硅 層2，接下來是例如使用CMP (化學(xué)機(jī)械拋光)的平面化步驟。在這個(gè) 示例中進(jìn)行平面化步驟以便另一 SiGe區(qū)域6在硅層2中下凹。
接下來(參見圖5A、 5B和5C)，例如在器件10上沉積熱氧化物的 襯墊氧化物層(pad oxide layer) 13和氮化硅層14，沉積氮化硅層14采 用CVD，厚度分別為IO納米和115納米。其中，通過光刻和蝕刻形成 圖案，以便形成溝槽區(qū)域15，該溝槽區(qū)域15的蝕刻對SiGe有選擇性， 但是將同時(shí)橫向包圍下層的SiGe區(qū)域1和上層的SiGe區(qū)域6以及中間 的硅區(qū)域5。
然后例如采用二氧化硅絕緣材料填充所述溝槽區(qū)域15，通過CVD 均勻沉積該絕緣材料并接下來進(jìn)行平面化步驟，并且由此形成STI (淺 溝槽隔離)區(qū)域15。
隨后(參見圖6A、 6B和6C)，通過光刻和蝕刻在所述器件中形成 接觸開口 16。接觸開口 16延伸直至SiGe/Si/SiGe的疊層1、 5、 6的下 層SiGe區(qū)域l。
在下文中(參見圖7A、 7B和7C)，通過使用包括CF4和02的蝕刻 劑進(jìn)行選擇性各向同性蝕刻去除SiGe區(qū)域1、 6的SiGe。這就在半導(dǎo)體 區(qū)域l、 6的位置上形成兩個(gè)空腔8、 9。
接下來(參見圖8A、 8B和8C),對空腔8、 9的壁提供通過在氧氣 環(huán)境中的熱氧化形成的柵氧化層8A、 9A。同樣，通過諸如原子層CVD (ALCVD)的充分保形技術(shù)，可沉積另一絕緣材料(例如高k)。
在下文中(參見圖9)，采用導(dǎo)電材料填充空腔8、 9，在這個(gè)示例中 是通過CVD形成的多晶硅。在所述器件10的表面上通過光刻和蝕刻形 成多晶硅接觸區(qū)域17。
然后(參見圖IOA、 IOB和IOC)，去除包括層13、 14的硬掩模并
且通過注入形成源和漏區(qū)域20、 21。由此，獲得作為器件10中的半導(dǎo) 體元件的FET (即場效應(yīng)晶體管)，該FET具有公共電連接的雙柵極結(jié) 構(gòu)8B、 9B，柵極8B、 9B通過柵氧化物8A、 9A與溝道區(qū)域22隔開。 在形成源和漏區(qū)域20、21時(shí)，可以避免溝道區(qū)域22被所需的注入污染， 因?yàn)橥ㄟ^蝕刻去除了半導(dǎo)體本體12位于源和漏區(qū)域20、 21處的表面部 分。然而這未在附圖中示出。
圖IIA至16B是通過按照本發(fā)明的方法的第二實(shí)施例，在制造中的 各個(gè)階段第二半導(dǎo)體器件的剖面圖，其中圖A是頂視圖，圖B是沿圖A 中線B-B的剖面圖。在這個(gè)示例中制造的半導(dǎo)體器件是三個(gè)場效應(yīng)晶體 管的疊層。
在制造器件10的第一組步驟(參見圖HA和11B)中，半導(dǎo)體本 體12配置有6個(gè)SiGe區(qū)域31、 32、 33、 34、 35和36，這些區(qū)域中的 每個(gè)區(qū)域在厚度和成分方面都與在前述示例中的SiGe區(qū)域1、 6相當(dāng)。 使用如前述的示例中那樣的配置有開口的二氧化硅掩模，在獨(dú)立的生長 步驟中形成這些區(qū)域31-36中的每一個(gè)，在開口中沉積所討論的SiGe區(qū) 域。每次在同樣的步驟中在所討論的SiGe區(qū)域頂部形成硅覆蓋區(qū)域時(shí)， 該所討論的SiGe區(qū)域與在前述示例中的硅區(qū)域5相當(dāng)。準(zhǔn)確地說，在 SiGe區(qū)域34的頂部沉積的硅區(qū)域應(yīng)該比在SiGe區(qū)域31的頂部沉積的 硅區(qū)域更厚(大約兩倍)。其原因是為了確保在對稍后形成的區(qū)域35中 的空腔氧化期間，由氧化物完全代替例如SiGe區(qū)域31和35之間的薄硅 區(qū)域，同時(shí)例如在SiGe區(qū)域34和31之間的硅區(qū)域足夠厚，以便在對區(qū) 域34的空腔氧化之后有足夠的硅層留下以形成晶體管溝道。選擇用于形 成所述SiGe區(qū)域31-36的掩模，以便形成柵區(qū)域31、 32、 33和隔離平 面區(qū)域34、 35、 36，每一個(gè)沿投影方向看都彼此重疊。所述隔離平面區(qū) 域34-36主要位于所述柵區(qū)域31-33的外部，后者具有安置在不同位置 的接觸區(qū)域3A、 32A、 33A。在每個(gè)生長步驟之后去除使用過的掩模， 并為接下來的生長步驟形成和圖案化新掩模。在這個(gè)示例中，在每個(gè)生 長步驟之后形成掩埋硅層2，然而在最后柵區(qū)域33形成之后可能生長一 個(gè)掩埋硅層2，并且更容易，隨后進(jìn)行一個(gè)平面化步驟。
接下來(參見圖12A和12B)，蝕刻孔40穿過所述隔離平面區(qū)域34-36，隨后如在前述示例中那樣，通過選擇性各向同性蝕刻去除對應(yīng)的 SiGe區(qū)域。
隨后(參見圖13A和13B)，在這個(gè)示例中通過使用含氧環(huán)境中的 熱氧化，用絕緣材料41填充所述隔離平面區(qū)域34-36。
接下來(參見圖14A和14B)，在柵區(qū)域31-33的接觸區(qū)域31A-33A 中形成接觸孔31B、 32B、 33B，隨后(參見圖15A和15B)進(jìn)行選擇性 各向同性SiGe蝕刻，由此在柵區(qū)域31-33位置上形成空腔。在這個(gè)示例 中，對這些空腔的壁提供如前述的示例那樣由薄熱氧化物形成的柵極電 介質(zhì)，然后采用如前述的示例那樣包括多晶硅的導(dǎo)電材料填充。
最后(參見圖16A禾口 16B)，示出了例如可以通過注入形成的單個(gè) 晶體管的源和漏區(qū)域20、 21。應(yīng)當(dāng)注意在制造的更早階段就已經(jīng)形成 這些區(qū)域20、 21，也就是通過在每個(gè)層31、 32、 33生長之后進(jìn)行注入。 在替代的有利方法中，通過生長步驟制作這些重?fù)诫s區(qū)域，例如在生長 區(qū)域31之后，采用P++或N++重?fù)诫s隨后的過度生長的(薄)硅區(qū)域， 然后通過平面化步驟去除區(qū)域31上方的部分。
圖17至25是通過按照本發(fā)明的方法的第三實(shí)施例，在制造中的各 個(gè)階段第三半導(dǎo)體器件的剖面圖。在這個(gè)示例中制造的半導(dǎo)體器件是具 有完整的電介質(zhì)隔離的高壓場效應(yīng)晶體管。
在制造器件10的第一步驟(參見圖17)中，這里為硅的襯底11配 置具有開口4的掩模3。在這個(gè)示例中，掩模3由二氧化硅組成，并通 過CVD沉積均勻的層形成，隨后使用光刻和蝕刻而圖案化該掩模3。
接下來(參見圖18)，通過選擇性外延形成半導(dǎo)體區(qū)域1，在這個(gè)示 例中該區(qū)域1由厚度為20納米以及鍺含量為20 at.%的SiGe組成。
隨后(參見圖19)，例如在稀釋的HF溶液中通過選擇性蝕刻去除 所述掩模3。然后使器件10例如在90(TC的氫氣氛中經(jīng)受熱處理。
然后(參見圖20)，在選擇性生長的結(jié)構(gòu)上沉積均勻的硅層2，隨后 進(jìn)行例如使用CMP的平面化步驟。
接下來(參見圖21)，在器件10上沉積熱氧化物的襯墊氧化物層13 和氮化硅層14，后者使用CVD，并且例如厚度分別為IO納米和115納 米。其中，通過光刻和蝕刻形成圖案，以便形成溝槽區(qū)域15，通過相對
于SiGe選擇性蝕刻硅，例如使用包括HBr的蝕刻劑，形成該溝槽區(qū)域 15。所述溝槽區(qū)域15與附圖的平面完全垂直地延伸。
然后(參見圖22)，使用與前述示例中相同的選擇性和各向同性蝕 刻劑，通過選擇性蝕刻去除所述SiGe區(qū)域1，并在所述SiGe區(qū)域1的 位置處產(chǎn)生空腔1A。
隨后(參見圖23)，例如通過如前述示例中那樣的熱氧化，采用二 氧化硅之類的絕緣材料填充所述空腔1A。在這個(gè)階段，類似于所述溝槽 15，蝕刻其他溝槽，但現(xiàn)在平行于附圖的平面延伸。
然后(參見圖24),采用絕緣材料填充最后提到的溝槽(圖中未示 出)和溝槽15，例如采用通過CVD均勻沉積的二氧化硅，隨后進(jìn)行平 面化步驟，由此形成包圍掩埋絕緣區(qū)域1A頂部上的島狀的硅層2的STI (即淺溝槽隔離)區(qū)15A。
最后(參見圖25)，去除包括層13、 14的硬掩模，并且在硅島狀物 2中的一個(gè)或多個(gè)中形成半導(dǎo)體元件(圖中未示出)，在該示例中包括高 壓FET。此處制造半導(dǎo)體元件僅僅包括傳統(tǒng)的步驟，因此沒有進(jìn)一步說 明。通過注入形成源和漏區(qū)域20、 21。由此，獲得了具有高壓FET的 器件10，所述器件與相鄰的半導(dǎo)體本體12以及半導(dǎo)體本體12的下鄰部 分(subjacentparts)之間電隔離。
圖26至30是通過根據(jù)本發(fā)明的第四實(shí)施例，在其制造的不同階段 第四半導(dǎo)體器件的截面圖。該示例的器件IO包括作為半導(dǎo)體元件的完全 耗盡的MOSFET。
在此處討論的制造第一階段(參見圖26)，器件10己經(jīng)包括如同前 述的示例中那樣的SiGe區(qū)域1，并且SiGe區(qū)域1例如如同前述示例中 借助于圖17-21討論的那樣形成。此處使用了與前述示例相同的參考符 號。
接下來(參見圖27)，通過在半導(dǎo)體本體12中形成孔，隨后選擇性 蝕刻SiGe區(qū)域1來形成空腔1A。
隨后(參見圖28)，通過熱氧化由氧化層填充空腔1A，隨后(參見 圖29)，采用二氧化硅填充溝槽15，形成STI區(qū)域15A，隨后進(jìn)行平面 化并去除氮化物層14。最后(參見圖30)，采用其常用的步驟形成場效應(yīng)晶體管F。在STI 區(qū)域15A和掩埋的隔離區(qū)域1A之間的硅區(qū)域中形成深源和漏區(qū)域20、 21。
圖31A至33B是通過根據(jù)本發(fā)明的第五實(shí)施例，在其制造的不同階 段第五半導(dǎo)體器件的視圖，圖32是3-d頂視圖，圖31A-H、 33A和33B 是截面圖。此處，器件包括紅外線探測器二極管，包括多個(gè)耦合的SiGe
量子阱。
在第一步驟(參見圖31A-D)中，在硅半導(dǎo)體本體中形成SiGe第 一掩埋半導(dǎo)體區(qū)域l。在該器件中，硅被>^型摻雜為大約5^0(:1^3，而 SiGe被P+型摻雜為lel8cm-3， Ge含量為大約20X,厚度為大約10納 米。硅層的厚度在5-10納米之間，如前述示例那樣使用具有開口4的掩 模3。接下來(參見圖31D-G)，使用具有開口44的掩模33，按照類似 的方式形成另外的SiGe區(qū)域111。最后(參見圖31H)，按照傳統(tǒng)的方 式形成下凹的p型慘雜區(qū)域50、 51，接觸兩個(gè)重疊的SiGe區(qū)域l、 111。
在采用四個(gè)SiGe量子阱1、 111、 l'、 lll'的修改(參見圖32)中， 形成四個(gè)接觸區(qū)域50、 51、 52、 53作為下凹的p型區(qū)域50-53。在圖33A 和圖33B中分別示出了沿線AA和線BB的該修改的截面圖。示出了 4 個(gè)量子阱l、 111、 1，、 111，和它們的接觸區(qū)域50、 51、 52、 53。
顯然，本發(fā)明不限于本文描述的示例，并且，在本發(fā)明的范圍內(nèi)本 領(lǐng)域的技術(shù)人員可能進(jìn)行許多變更和修改。
例如，應(yīng)當(dāng)注意如第一示例中那樣的MOSFET的雙柵電極也可以
提供有獨(dú)立的電連接，同樣在該情形中仍然同時(shí)形成電連接，在處理中 進(jìn)行了小修改。
進(jìn)一步應(yīng)當(dāng)注意對于絕緣柵電介質(zhì)，可以使用通過原子層CVD 沉積的高k層?？梢圆捎猛瑯油ㄟ^原子層CVD等沉積的金屬代替導(dǎo)電 的多晶硅。
第四實(shí)施例中的掩埋電介質(zhì)可以是氧化物之外的電介質(zhì)，例如氮化 物，并且也可以是薄氧化物和半絕緣材料的組合，如SIPOS，以便在硅 溝道中的上方等產(chǎn)生額外的應(yīng)力。
并且，應(yīng)當(dāng)注意，在采用導(dǎo)電材料填充半導(dǎo)體區(qū)域的位置處形成的
空腔的情形下，導(dǎo)電的化合物尤其是金屬構(gòu)成了有吸引力的選擇。在采 用電絕緣材料填充空腔的情形下，也可以有利地選擇高k材料。
權(quán)利要求
1.一種制造具有襯底(11)和硅半導(dǎo)體本體(12)的半導(dǎo)體器件(10)的方法，該硅半導(dǎo)體本體(12)中設(shè)置有至少一個(gè)半導(dǎo)體元件，其中在半導(dǎo)體本體(12)中形成包括硅和另一IV族元素的混合晶體的材料的半導(dǎo)體區(qū)域(1)，該半導(dǎo)體區(qū)域(1)被硅層(2)掩埋，該方法的特征在于以下步驟在半導(dǎo)體本體(12)的表面上提供包括開口(4)的掩模(3)，通過在開口(4)中選擇性沉積，形成包括硅和另一IV族元素的混合晶體的材料的半導(dǎo)體區(qū)域(1)，至少部分去除掩模(3)，以及在半導(dǎo)體本體(12)表面上沉積硅層(2)。
2. 根據(jù)權(quán)利要求1的方法，特征在于所獲得的結(jié)構(gòu)被平面化。
3. 根據(jù)權(quán)利要求1的方法，特征在于在半導(dǎo)體區(qū)域(1)的選擇性 沉積之后，在掩模(3)的開口 (4)中選擇性沉積硅區(qū)域(5)。
4. 根據(jù)權(quán)利要求1的方法，特征在于在半導(dǎo)體本體(12)中，在半 導(dǎo)體區(qū)域(1)上方形成由硅掩埋的、包括硅和另一IV族元素的混合晶 體的材料的另一個(gè)半導(dǎo)體區(qū)域(6)。
5. 根據(jù)權(quán)利要求4的方法，特征在于沿著投影方向看，所述半導(dǎo)體 區(qū)域和所述另一個(gè)半導(dǎo)體區(qū)域至多彼此部分重疊。
6. 根據(jù)權(quán)利要求1的方法，特征在于在半導(dǎo)體本體的表面中形成一 個(gè)延伸至半導(dǎo)體區(qū)域的孔，并且，通過選擇性蝕刻去除包括硅和另一IV 族元素的混合晶體的材料，從而在該半導(dǎo)體區(qū)域的位置產(chǎn)生空腔。
7. 根據(jù)權(quán)利要求6的方法，特征在于采用電絕緣材料填充所述孔和 空腔。
8. 根據(jù)權(quán)利要求7的方法，特征在于在半導(dǎo)體本體中由已填充的孔 包圍并且位于已填充的空腔上方的硅部分中形成半導(dǎo)體元件。
9. 根據(jù)權(quán)利要求6的方法，特征在于采用導(dǎo)電材料填充所述空腔。
10. 根據(jù)權(quán)利要求9的方法，其中半導(dǎo)體元件是場效應(yīng)晶體管，特征在于己填充的空腔形成場效應(yīng)晶體管的柵電極。
11. 根據(jù)權(quán)利要求10的方法，特征在于場效應(yīng)晶體管設(shè)置有在比所 述柵電極更高層面處形成、并按照與所述柵電極相同的方式形成的另一 個(gè)柵電極。
12. 根據(jù)權(quán)利要求6的方法，特征在于通過半導(dǎo)體區(qū)域和其它半導(dǎo)體區(qū)域的疊層形成場效應(yīng)晶體管的疊層，其中交替地一個(gè)半導(dǎo)體區(qū)被絕 緣材料代替并且另一個(gè)半導(dǎo)體區(qū)被導(dǎo)電材料代替。
13. 根據(jù)權(quán)利要求4或5的方法，特征在于所述半導(dǎo)體區(qū)域和所述 其它半導(dǎo)體區(qū)域按照耦合的量子阱的形式形成。
14. 根據(jù)權(quán)利要求13的方法，特征在于該半導(dǎo)體元件形成為包括耦 合的量子阱的紅外線探測器，所述量子阱通過在半導(dǎo)體本體表面中下凹 的半導(dǎo)體區(qū)域獨(dú)立地接觸。
15. 根據(jù)權(quán)利要求7的方法，其中所述半導(dǎo)體元件是場效應(yīng)晶體管， 特征在于已填充的空腔形成絕緣區(qū)域，該絕緣區(qū)域?qū)⒕w管的溝道區(qū)域 與襯底分開。
16. 根據(jù)權(quán)利要求1的方法，特征在于通過外延形成硅層和包括硅 和另一 IV族元素的混合晶體的材料的半導(dǎo)體區(qū)域。
17. 根據(jù)權(quán)利要求l的方法，特征在于選擇鍺作為另一IV族元素。
18. 根據(jù)權(quán)利要求16的方法，特征在于選擇半導(dǎo)體區(qū)域的厚度在5 至50納米之間，并選擇其鍺含量在20 a"/。至40at.。/。之間。
19. 根據(jù)權(quán)利要求1的方法，特征在于掩模由二氧化硅形成。
20. 根據(jù)權(quán)利要求1的方法，特征在于完全去除掩模。
21. 根據(jù)權(quán)利要求1的方法，特征在于在去除掩模之后和在沉積硅 層之前，所述器件在氫氣氛中優(yōu)選在850'C以上的溫度經(jīng)受熱處理。
22. 通過根據(jù)前面任何一項(xiàng)權(quán)利要求所述的方法獲得的半導(dǎo)體器件。
全文摘要
制作半導(dǎo)體器件的方法以及用該方法獲得的半導(dǎo)體器件。本發(fā)明涉及一種制造具有襯底(11)和硅半導(dǎo)體本體(12)的半導(dǎo)體器件(10)的方法，硅半導(dǎo)體本體(12)中設(shè)置有至少一個(gè)半導(dǎo)體元件，其中在半導(dǎo)體本體(12)中形成包括硅和另一IV族元素的混合晶體的材料的半導(dǎo)體區(qū)域(1)，由硅層(2)掩埋半導(dǎo)體區(qū)域(1，111)。根據(jù)本發(fā)明，在半導(dǎo)體本體(12)的表面設(shè)置包括開口(4)的掩模(3)，在開口(4，44)中選擇性地沉積包括硅和另一IV族元素的混合晶體的材料的半導(dǎo)體區(qū)域(1，111)，至少部分去除掩模(3，33)，接著將硅層(2)均勻地沉積在半導(dǎo)體本體(12)的表面上。由此能獲得各種高質(zhì)量的器件。半導(dǎo)體區(qū)域(1，111)優(yōu)選地包括SiGe，并且可以形成器件(10)的一部分或者為了在器件(10)中形成絕緣區(qū)或?qū)щ妳^(qū)而犧牲。
文檔編號H01L29/786GK101208804SQ200680023185
公開日2008年6月25日 申請日期2006年6月21日 優(yōu)先權(quán)日2005年6月27日
發(fā)明者簡·雄斯基, 羅布·范達(dá)倫, 菲利浦·默尼耶-貝拉德, 馬尼克斯·B·威廉森 申請人:Nxp股份有限公司