專利名稱：自對準(zhǔn)堆疊柵極及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非揮發(fā)性存儲體的制造方法，尤指一種應(yīng)用于非揮發(fā)性 存儲體中自對準(zhǔn)堆疊柵極的制造方法。
背景技術(shù)：
在現(xiàn)今工業(yè)界中各式存儲體產(chǎn)品中，由于可編程的非揮發(fā)性存儲體
(erasable programmable read-only memory, EPROM)具有可進(jìn)4亍多次凌史據(jù)的 寫入、讀取及擦除等動作，且存入的數(shù)據(jù)在斷電后也不會消失的優(yōu)點(diǎn)，因此 已成為個人計(jì)算機(jī)和電子設(shè)備所廣泛采用的一種存儲體元件。
典型的可編程非揮發(fā)性存儲體以摻雜的多晶硅(polysilicon)制作浮動?xùn)?極(floating gate, FG)與控制柵極(control gate, CG)。而且浮動?xùn)艠O與控制柵極 間再以 一柵極介電層相隔，而浮動?xùn)艠O與襯底間以隧穿介電層(tunnel dielectric layer)相隔。當(dāng)對此存儲體進(jìn)行寫入/4察除(write/erase)數(shù)據(jù)動作時， 通過于控制柵極與源極/漏極區(qū)施加偏壓，以使電荷注入浮動?xùn)艠O或使電荷從 浮動?xùn)艠O移出。而在讀取存儲體中的數(shù)據(jù)時，則于控制柵極上施加一工作電 壓，此時浮動?xùn)艠O的啟始電壓(threshold voltage)已因先前的寫入/擦除而改 變，故可由此啟始電壓的差異判讀數(shù)據(jù)值。
然而在實(shí)際應(yīng)用時，由于浮動?xùn)艠O為一層連續(xù)的半導(dǎo)體層(多晶硅層)， 因此注入浮動?xùn)艠O的電荷會均勻分布于整個浮動?xùn)艠O之中。對于此類的存儲 體而言， 一個存儲單元便只能儲存一位的數(shù)據(jù)，所以如何有效定義并縮短相 鄰的多晶硅柵極的間距，以達(dá)到縮小芯片尺寸的目的遂成為一重要課題。而 在半導(dǎo)體工藝中，自對準(zhǔn)接觸(self-aligned contact, SAC)工藝即可以有效地定 義并縮短相鄰的多晶硅柵極的間距，以達(dá)到縮小芯片尺寸的目的。
圖1(A)—圖l(I)揭示一現(xiàn)有技術(shù)快閃存儲單元的堆疊柵極制造流程示意 圖。該制造流程揭示于美國專利案號USP6,171，909號專利。如圖l(A)所示， 首先提供一具有阱、源極/漏極(未揭示)的襯底100，該技藝為一熟知技藝， 在此不再詳述。而在該襯底100上方進(jìn)一步具有一第一介電層102、 一導(dǎo)電層104與一氮化硅層106依序堆疊生成于其上。爾后，再形成一具定義圖案 的光致抗蝕劑層IIO于該氮化硅層106上。其中該第一介電層102可通過氧 化基層而形成厚度約60至120埃(angstroms)的氧化層。而該導(dǎo)電層104則可 由摻雜多晶硅層而成；該氮化硅層106則可以沉積方式生成。
在圖l(B)中，透過該光致抗蝕劑層110以其為屏蔽對該氮化硅層106、 該導(dǎo)電層104、該第一介電層102與該村底IOO進(jìn)行一非等向性蝕刻，直至 該村底100上形成一溝渠112。而該光致抗蝕劑層110則于非等向性蝕刻完 成后移除。
圖l(C)中，于該溝渠112、第一介電層102與該導(dǎo)電層104的表面形成 一襯墊氧化層(liner oxide layer)114,其中該襯墊氧化層114可通過熱氧化的 方法形成。在熱氧化的工藝中，該溝渠112與該導(dǎo)電層104的表面被氧化形 成薄氧化層，同時向外延伸并覆蓋住該第一介電層102的側(cè)壁。其間該氮化 硅層并無襯墊氧化層的形成。
在圖l(D)中，于該襯底IOO上方再形成一氧化層116,其中該氧化層116 的厚度足以覆蓋住該氮化硅層106。
圖l(E)中，以該氮化硅106作為基準(zhǔn)終點(diǎn)，對該氧化層116進(jìn)行一化學(xué) 機(jī)械拋光(chemical-mechanical polishing, CMP)工藝以達(dá)平坦化的目的。而殘 留下的氧化層116與前述的襯墊氧化層114則構(gòu)成一絕緣層118。
在圖1(F)中，蝕刻該絕緣層118直至暴露出該導(dǎo)電層104的上部。而該 蝕刻可以干式蝕刻或濕式蝕刻進(jìn)行。該絕緣層118由氧化硅所構(gòu)成，以作為 淺溝渠隔離(shallow trench isolation, STI)單元。
圖l(G)中，于該襯底100上再形成一導(dǎo)電材料層120，其中該導(dǎo)電材料 層120可通過摻雜多晶硅制得。
圖l(H)中，非等向蝕刻該導(dǎo)電材料層120直至暴露出該氮化硅層106與 該絕緣層118。于是在該蝕刻步驟后， 一導(dǎo)電側(cè)壁層(conductive spacer)120a 形成于該導(dǎo)電層104與該氮化硅層106的側(cè)壁，而該導(dǎo)電側(cè)壁層120a與該 導(dǎo)電層104則作為第一柵極導(dǎo)電層122。該氮化硅層106于形成該第一柵極 導(dǎo)電層122后即為移除。
圖l(I)中， 一第二介電層124與一第二柵極導(dǎo)電層126則依序生成于該 村底100之上。其中該第二介電層124為一氧氮氧(oxide/nitride/oxide， ONO) 層；而該第二柵極導(dǎo)電層126則為一摻雜多晶硅層。藉此，即得以制得一快
閃存儲單元的堆疊4冊才及。
另一方面，美國專利案號USP6，200,856號專利，亦揭示另一快閃存儲 單元的堆疊柵極制造流程。如圖2(A)-圖2(K),其揭示另一現(xiàn)有快閃存儲單 元的堆疊4冊極制造流程示意圖。首先如圖2(A)所示，于一硅襯底201上形成 一座墊氧化層203。接著如圖2(B)所示，再于該座墊氧化層203上形成一屏 蔽層205，其中該屏蔽層205可由一沉積氮化硅所構(gòu)成。
在圖2(C)中，在定義該屏蔽層205的圖案后，以非等向性蝕刻該屏蔽層 205、該座墊氧化層203及該硅襯底201。 藉此，形成一具有開口 207與底 部區(qū)域211的溝渠。
圖2(D)中，再沉積一介電層213以覆蓋該溝渠與該屏蔽層205,并填滿 該開口 207。隨后再以一平坦化工藝移除部份該介電層213以獲致一絕緣區(qū) 223,如圖2(E)所示。移除該屏蔽層205則可得如圖2(F)所示的結(jié)構(gòu)。再移 除該座墊氧化層203并形成一柵極氧化層231。同時，于該柵極氧化層231 與該絕緣區(qū)223上形成一多晶硅層(poly-l)233,如圖2(G)所示。再以化學(xué)機(jī) 械拋光處理即可得圖2(H)所示的結(jié)構(gòu)。
在圖2(I)中，部份蝕刻該絕緣區(qū)223,并暴露出部份該多晶硅層233的 側(cè)壁。此時，再沉積一側(cè)壁層(spacerlayer)241即可得圖標(biāo)結(jié)構(gòu)。而以一蝕刻 工藝即可得側(cè)壁243，如圖2(J)所示。最后，一 ONO層245與一柵極導(dǎo)電 (poly-3)層247依序生成前述結(jié)構(gòu)之上。則可得一快閃存儲單元的堆疊柵極， 如圖2(K)所示。
然而前述的該等現(xiàn)有技藝在處理閃存堆疊柵極時，雖都引入了自對準(zhǔn)的 堆疊柵極產(chǎn)制流程，所得的堆疊柵極可增加耦合比(couplingratio),以降低操 作電壓。但在實(shí)際應(yīng)用時，該等現(xiàn)有技藝所揭示的自對準(zhǔn)堆疊柵極結(jié)構(gòu)雖都 能達(dá)到高耦合比的目的，但如圖l(I)與圖2(K)所示的堆疊柵極單元，其側(cè)壁 (Spacer)結(jié)構(gòu)均跨座于STI淺溝渠隔離結(jié)構(gòu)上。如此，現(xiàn)有工藝將不利于存 儲單元的尺寸縮小，尤其是針對STI淺溝渠隔離結(jié)構(gòu)的縮小是最不利的。有 鑒于此，本案發(fā)明人，爰精心研究，并以其從事該項(xiàng)研究領(lǐng)域的多年經(jīng)驗(yàn)， 遂提出本案的一種應(yīng)用于非揮發(fā)性存儲體中自對準(zhǔn)堆疊柵極的制造方法。除 了可提供高耦合比(couplingratio)的堆疊柵極結(jié)構(gòu)，進(jìn)而降低操作電壓外，更 有助于芯片尺寸微小化的發(fā)展，實(shí)為一不可多得的發(fā)明。

發(fā)明內(nèi)容
本段摘述本案的某些特征，其它特征將敘述于后續(xù)的段落。本案通過附 加的權(quán)利要求定義，其合并于此段落作為參考。
本案的主要目的為提供一種應(yīng)用于非揮發(fā)性存儲體中自對準(zhǔn)堆疊柵極的制造方法。通過簡單工藝的組合引入，除了可制得高耦合比(couplingratio) 的堆疊柵極結(jié)構(gòu)，以降低操作電壓外，更有助于芯片尺寸微小化的發(fā)展，實(shí) 為一不可多得的發(fā)明。
為達(dá)前述目的，本案提供一種自對準(zhǔn)堆疊柵極的制造方法，包含下列步 驟a)提供一襯底；b)于該襯底上依序形成一第一介電層、 一第一導(dǎo)電層 以及一屏蔽層；c)部份蝕刻該屏蔽層、該第一導(dǎo)電層、該第一介電層以及該 襯底，以形成一淺溝渠；d)以一第二介電層填滿該淺溝渠以形成一淺溝渠 隔離(shallow trench isolation, STI)單元，并移除該屏蔽層；e)全面形成一第 二導(dǎo)電層；f)部份蝕刻該第二導(dǎo)電層以于該第一導(dǎo)電層上形成一側(cè)壁；g)部 份移除該淺溝渠隔離單元以暴露部份的該第二導(dǎo)電層與該第一導(dǎo)電層的側(cè) 壁；h)依序沉積一第三介電層與一第三導(dǎo)電層；以及i)部份蝕刻該第三導(dǎo) 電層，即可得該自對準(zhǔn)堆疊柵極。
根據(jù)本案構(gòu)想，其中該襯底為一硅襯底。
根據(jù)本案構(gòu)想，其中該村底進(jìn)一步具有一源極/漏極有源區(qū)。
根據(jù)本案構(gòu)想，其中該第一介電層為一柵極氧化層。
根據(jù)本案構(gòu)想，其中該第一導(dǎo)電層為一浮動?xùn)艠O單元多晶硅層。
根據(jù)本案構(gòu)想，其中該屏蔽層為一氮化硅層。
根據(jù)本案構(gòu)想，其中該步驟b)進(jìn)一步包含步驟bl)將該襯底熱氧化，以形成該第一介電層；b2)于該第一介電層上沉積該第一導(dǎo)電層；以及b3)于該第一導(dǎo)電層上再沉積該屏蔽層。
根據(jù)本案構(gòu)想，其中該步驟c)為一非等向性蝕刻。
根據(jù)本案構(gòu)想，其中該第二介電層為一沉積隔離氧化層。
根據(jù)本案構(gòu)想，其中該步驟d)進(jìn)一步包含步驟dl)全面沉積一第二介電層，以填滿該淺溝渠，并覆蓋該屏蔽層；d2)平坦化該第二介電層，直至暴露出該屏蔽層的表面；以及d3)移除該屏蔽層。
根據(jù)本案構(gòu)想，其中該步驟d2)為一化學(xué)機(jī)械拋光或一蝕刻工藝。
根據(jù)本案構(gòu)想，其中該第二導(dǎo)電層為一浮動?xùn)艠O單元側(cè)壁多晶硅層。
根據(jù)本案構(gòu)想，其中該第三介電層為一氧氮氧(oxide/nitride/oxide， ONO)層。
根據(jù)本案構(gòu)想，其中該第三導(dǎo)電層為 一控制柵極多晶硅層。
本案再一目的為提供一種應(yīng)用于非揮發(fā)性存儲體中的自對準(zhǔn)堆疊柵極。通過將側(cè)壁單元設(shè)置于導(dǎo)電柵極之上，以獲致一具高耦合比(coupling ratio)的堆疊柵極結(jié)構(gòu)，以降低操作電壓外，更有助于芯片尺寸微小化的發(fā)展，實(shí) 為一不可多得的發(fā)明。
為達(dá)前述目的，本案提供一自對準(zhǔn)堆疊柵極，包含一半導(dǎo)體襯底； 一第 一介電層，設(shè)于該半導(dǎo)體襯底上； 一第一導(dǎo)電柵極，設(shè)于該第一介電層區(qū)域 上； 一側(cè)壁單元，設(shè)置于該第一導(dǎo)電柵極上方的兩側(cè)，并覆蓋于該第一導(dǎo)電 柵極上，以形成一浮動?xùn)艠O單元； 一 淺溝渠隔離(shallow trench isolation, STI) 單元設(shè)置于浮動?xùn)艠O單元的兩側(cè)； 一氧化介電層，覆蓋于淺溝渠隔離單元與 該浮動?xùn)艠O單元的表面，并與該側(cè)壁單元與部份第一導(dǎo)電柵極的側(cè)壁接觸； 以及一控制柵極，形成于該氧化介電層之上，以形成該自對準(zhǔn)堆疊柵極。 根據(jù)本案構(gòu)想，其中該半導(dǎo)體襯底為一硅襯底。 根據(jù)本案構(gòu)想，其中該半導(dǎo)體襯底進(jìn)一步具有一源極/漏極有源區(qū)。 根據(jù)本案構(gòu)想，其中該第一介電層為一柵極氧化層。 根據(jù)本案構(gòu)想，其中該第一導(dǎo)電柵極由一多晶硅構(gòu)成。 根據(jù)本案構(gòu)想，其中該側(cè)壁單元由一多晶硅構(gòu)成。 根據(jù)本案構(gòu)想，其中該淺溝渠隔離單元由 一沉積氧化層構(gòu)成。 根據(jù)本案構(gòu)想，其中該氧化介電層由一氧氮氧(oxide/nitride/oxide, ONO) 層所構(gòu)成。
根據(jù)本案構(gòu)想，其中該控制柵極由一多晶硅構(gòu)成。 根據(jù)本案構(gòu)想，其中該側(cè)壁單元包含于該第一導(dǎo)電柵極的投影面積內(nèi)。 本發(fā)明并不受限于以上所述的特征。本發(fā)明的其它特征敘述于下。本發(fā) 明以附加的權(quán)利要求來定義。


圖l(A)至圖1(1):其揭示一現(xiàn)有技術(shù)快閃存儲單元的堆疊柵極制造流程 示意圖2(A)至圖2(K):其揭示另一現(xiàn)有快閃存儲單元的堆疊柵極制造流程示意圖3(A)至圖3(J):其揭示本案一優(yōu)選實(shí)施例的自對準(zhǔn)堆疊柵極制造方法 流程示意圖4(A)及圖4(B)，其揭示本案優(yōu)選實(shí)施例的自對準(zhǔn)堆疊柵極。 附圖標(biāo)記說明
100襯底102第一介電層
104導(dǎo)電層賜氮化硅層
110光致抗蝕劑層112溝渠
114襯墊氧化層116氧化層
118絕緣層120導(dǎo)電材料層
120a導(dǎo)電側(cè)壁層122第一柵極導(dǎo)電層
124第二介電層126第二柵極導(dǎo)電層
201硅襯底203墊氧化層
205屏蔽層207開口
211底部區(qū)域213介電層
223絕緣區(qū)231柵極氧化層
233多晶珪層241側(cè)壁層
243側(cè)壁245ONO層
301/302源極/漏極有源區(qū)31襯底
311淺溝渠312淺溝渠隔離單元
32第一介電層33第一導(dǎo)電層
331浮動?xùn)艠O單元34屏蔽層
35第二介電層36第二導(dǎo)電層
361側(cè)壁37第三介電層
38第三導(dǎo)電層39介電保護(hù)層
40導(dǎo)電接觸層
具體實(shí)施例方式
本段落所敘述的實(shí)施例用于解釋本發(fā)明，但不限制本發(fā)明。本發(fā)明不限 定于特殊材料、處理步驟或尺寸。本發(fā)明由附加的權(quán)利要求書定義。
請參閱圖3(A)至圖3(J)，其揭示本案一優(yōu)選實(shí)施例的自對準(zhǔn)堆疊柵極制造方法流程示意圖。首先，如圖3(A)所示，提供一村底31,并于該襯底上 依序形成一第一介電層32、 一第一導(dǎo)電層33以及一屏蔽層34。其中該第一 介電層32于本實(shí)施例中為一4冊;f及氧化層，其可通過一熱氧化工藝高溫氧化 該襯底31而形成所需厚度的氧化層。而該第一導(dǎo)電層33在本實(shí)施例作為浮 動;敗極單元之用，可為一固有的多晶硅層。其可通過保形沉積工藝(conformal deposition process)(例如低壓化學(xué)氣相沉積法"LPCVD")形成于結(jié)構(gòu)上。當(dāng) 然，該第一導(dǎo)電層33亦可通過非保形沉積工藝(non-conformal deposition processes)生成，不論是已知的或是即將發(fā)明的，均可利用。至于該屏蔽層 34于本實(shí)施例中可為一氮化硅層、氮氧化硅(silicon oxynitride, SiON)或其它 材質(zhì)所構(gòu)成；可以如化學(xué)氣相沉積法(CVD)或其它工藝沉積于多晶硅層至所 需厚度，以抵擋其后的氧化蝕刻。
如圖3(B)所示，以定義屏蔽圖形，部份蝕刻該屏蔽層34、該第一導(dǎo)電 層33、該第一介電層32以及該襯底31，以形成一淺溝渠311,該工藝可以 半導(dǎo)體制造的淺溝渠隔離單元("STI")技術(shù)形成。合適的STI工藝已見于由 Tuan等人發(fā)表并于2002年3月12日核準(zhǔn)的美國第6,355,524號專利，Yi Ding 于2002年10月1日提出的美國專利申請案號10/262,785 —案及C. Hsiao于 2002年10月7日提出的美國專利申請案號10/266,378 —案，在此均并入?yún)?考。其它STI或非STI工藝亦具可行性。在本案實(shí)施例中，以一第二介電層 35填滿該淺溝渠以形成一淺溝渠隔離(shallow trench isolation, STI)單元312。 其細(xì)部流程如圖3(C)所示，全面沉積一第二介電層35,以填滿該淺溝渠311， 并覆蓋該屏蔽層34后；再以一蝕刻工藝或化學(xué)機(jī)械拋光(CMP)平坦化該第二 介電層35,直至暴露出該屏蔽層34的表面即可得圖3(D)所示的結(jié)構(gòu)。其中 該第二介電層35為一氧化層，有時也被稱為"STI氧化層(STI oxide)",因?yàn)?其于某些實(shí)施例中為一二氧化硅層。而本發(fā)明并不受限于此類實(shí)施例或硅晶 集成電路。
完成前述步驟流程后，移除該屏蔽層34即可得圖3(E)中所示的結(jié)構(gòu)。
接著，全面形成一第二導(dǎo)電層36,如圖3(F)所示，其中該第二導(dǎo)電層 36用以提供后續(xù)浮動?xùn)艠O單元側(cè)壁的多晶硅層。只要再以一非等向性蝕刻工 藝向下部份蝕刻該第二導(dǎo)電層36，即可于該第一導(dǎo)電層33上形成一側(cè)壁361 如圖3(G)所示。
通過氧化物蝕刻工藝部份移除該淺溝渠隔離單元312以暴露部份的該第二導(dǎo)電層36與該第一導(dǎo)電層33的側(cè)壁以得到一浮動?xùn)艠O單元331,如圖3(H) 所示。最后，再依序沉積一第三介電層37(如圖3(1)所示)與一第三導(dǎo)電層38; 并部份定義蝕刻該第三導(dǎo)電層38即可得本案的自對準(zhǔn)堆疊柵極，如圖3(J) 所示。在本案實(shí)施例中，該第三介電層37為一氧氮氧(oxide/nitride/oxide， ONO)層；而該第三導(dǎo)電層38則為一提供控制柵極的多晶硅層。
根據(jù)前述揭示的方法，本案更提供一種應(yīng)用于非揮發(fā)性存儲體中的自對 準(zhǔn)堆疊柵極。請參閱圖4(A)及圖4(B),其揭示本案優(yōu)選實(shí)施例的自對準(zhǔn)堆疊 柵極。其中圖4(A)揭示該自對準(zhǔn)堆疊柵極的俯視投影示意圖。而圖4(B)則揭 示圖4(A)中的AA，間截面結(jié)構(gòu)示意圖。另外于圖4(A)中的BB，間截面結(jié)構(gòu)示 意圖則如圖3(J)所示。如圖所示，本案自對準(zhǔn)堆疊柵極，包含有一半導(dǎo)體襯 底31; —第一介電層32,設(shè)于該半導(dǎo)體襯底31上； 一第一導(dǎo)電柵極33，設(shè) 于該第一介電層32區(qū)域上； 一側(cè)壁單元361，設(shè)置于該第一導(dǎo)電柵極33上 方的兩側(cè)，并覆蓋于該第一導(dǎo)電柵極33上，以形成一浮動4冊極單元331; — 淺溝渠隔離(shallow trench isolation, STI)單元312設(shè)置于浮動?xùn)艠O單元331 的兩側(cè)； 一氧化介電層37,覆蓋于淺溝渠隔離單元312與該浮動?xùn)艠O單元 331的表面，并與該側(cè)壁單元361與部份第一導(dǎo)電柵極33的側(cè)壁接觸；以及 一控制柵極38,形成于該氧化介電層37之上，以形成該自對準(zhǔn)堆疊柵極。
在實(shí)際應(yīng)用時，其中該半導(dǎo)體襯底31為一硅襯底，其上進(jìn)一步具有一 源極/漏極有源區(qū)301/302，對應(yīng)設(shè)置于該自對準(zhǔn)堆疊柵極的下方。另外，該 第一介電層32為一柵極氧化層；而該第一導(dǎo)電柵極33、該側(cè)壁單元361與 該控制柵極38均可由多晶硅材質(zhì)所構(gòu)成。該淺溝渠隔離單元312則由一沉 積氧化層構(gòu)成；該氧化介電層37由一氧氮氧(oxide/nitride/oxide, ONO)層所 構(gòu)成。而該自對準(zhǔn)堆疊柵極可通過先前本案所揭示的方法制得，所得結(jié)構(gòu)的 特色分別如圖3(J)、圖4(A)與圖4(B)所示。除了依前述方法制得的自對準(zhǔn)堆 疊柵極外，其后續(xù)進(jìn)一步包含其它半導(dǎo)體制造流程。在完成該控制柵極38 結(jié)構(gòu)，其上更包覆有一介電保護(hù)層39;而一導(dǎo)電接觸層40更由頂部穿透至 該源極/漏極有源區(qū)301/302而與之接觸，其相對位置如圖所示，在此便不再 詳述。由于本案浮動?xùn)艠O單元331所包含的側(cè)壁單元361位于該第一導(dǎo)電柵 極33之上，故由圖3(J)與圖4(A)中可清楚查知，該側(cè)壁單元361包含于該 第一導(dǎo)電柵極33的投影面積內(nèi)。相較于現(xiàn)有技藝，本案的浮動?xùn)艠O單元所 形成的投影面并非如現(xiàn)有技藝為導(dǎo)電柵極加上側(cè)壁者。雖然現(xiàn)有技藝，如圖l(I)與圖2(K)所示的導(dǎo)電柵極等，與本案的浮動?xùn)艠O同樣可通過側(cè)壁(Spacer) 結(jié)構(gòu)的引用而提高其耦合比(coupling ratio)。但由于現(xiàn)有技藝的浮動?xùn)艠O所引 用側(cè)壁結(jié)構(gòu)均跨座于STI淺溝渠隔離結(jié)構(gòu)上，故當(dāng)欲以縮小STI淺溝渠隔離 結(jié)構(gòu)達(dá)到芯片線路尺寸微小化的目的時，現(xiàn)有技藝將因STI淺溝渠隔離結(jié)構(gòu) 為側(cè)壁結(jié)構(gòu)所占，故因而在尺寸縮小時必須受限于側(cè)壁結(jié)構(gòu)的投影面，而無 法有效達(dá)到縮小尺寸的目的。反觀本案所揭示的自對準(zhǔn)堆疊柵極結(jié)構(gòu)，除了 圖1而僅為導(dǎo)電柵極者，可提高耦合比(couplingratio),以降低操作電壓外。 由于本案所引用的側(cè)壁結(jié)構(gòu)座落于浮動?xùn)艠O之上，故本案可以縮小STI淺溝 渠隔離結(jié)構(gòu)達(dá)到芯片線路尺寸微小化的目的。
綜上所述，本案提供一種應(yīng)用于非揮發(fā)性存儲體中自對準(zhǔn)堆疊柵極的制 造方法。通過簡單工藝的組合引入，可獲致一利于進(jìn)行芯片線路微小化發(fā)展 的柵極。而所獲致的自對準(zhǔn)堆疊柵極結(jié)構(gòu)，除了可提高耦合比(couplingratio), 進(jìn)而降低操作電壓外，更有助于芯片尺寸微小化的發(fā)展，此為現(xiàn)有技藝無法 達(dá)成。本案技術(shù)具有實(shí)用性、新穎性與進(jìn)步性，爰依法提出申請。
縱使本發(fā)明已由上述的實(shí)施例詳細(xì)敘述而可由本領(lǐng)域內(nèi)的技術(shù)人員任 施匠思而為諸般修飾，然皆不脫如附加權(quán)利要求所欲保護(hù)者。
權(quán)利要求
1.一種自對準(zhǔn)堆疊柵極的制造方法，包含下列步驟a)提供一襯底；b)于該襯底上依序形成一第一介電層、一第一導(dǎo)電層以及一屏蔽層；c)部份蝕刻該屏蔽層、該第一導(dǎo)電層、該第一介電層以及該襯底，以形成一淺溝渠；d)以一第二介電層填滿該淺溝渠以形成一淺溝渠隔離單元，并移除該屏蔽層；e)全面形成一第二導(dǎo)電層；f)部份蝕刻該第二導(dǎo)電層以于該第一導(dǎo)電層上形成一側(cè)壁；g)部份移除該淺溝渠隔離單元以暴露部份的該第二導(dǎo)電層與該第一導(dǎo)電層的側(cè)壁；h)依序沉積一第三介電層與一第三導(dǎo)電層；以及i)部份蝕刻該第三導(dǎo)電層，即可得該自對準(zhǔn)堆疊柵極。
2. 如權(quán)利要求1所述的制造方法，其中該襯底為一硅襯底。
3. 如權(quán)利要求1所述的制造方法，其中該襯底進(jìn)一步具有一源極/漏極有源區(qū)。
4. 如權(quán)利要求1所述的制造方法，其中該第一介電層為一柵極氧化層。
5. 如權(quán)利要求1所述的制造方法，其中該第一導(dǎo)電層為一浮動?xùn)艠O單元多晶硅層。
6. 如權(quán)利要求1所述的制造方法，其中該屏蔽層為一氮化硅層。
7. 如權(quán)利要求1所述的制造方法，其中該步驟b)進(jìn)一步包含步驟 bl)將該襯底熱氧化，以形成該第一介電層；b2)于該第一介電層上沉積該第一導(dǎo)電層；以及 b3)于該第一導(dǎo)電層上再沉積該屏蔽層。
8. 如權(quán)利要求1所述的制造方法，其中該步驟c)為一非等向性蝕刻。
9. 如權(quán)利要求1所述的制造方法，其中該第二介電層為一沉積隔離氧化層。
10. 如權(quán)利要求1所述的制造方法，其中該步驟d)進(jìn)一步包含步驟 dl)全面沉積一第二介電層，以填滿該淺溝渠，并覆蓋該屏蔽層；d2)平坦化該第二介電層，直至暴露出該屏蔽層的表面；以及 d3)移除該屏蔽層。
11. 如權(quán)利要求10所述的制造方法，其中該步驟d2)為一化學(xué)機(jī)械拋 光或一蝕刻工藝。
12. 如權(quán)利要求1所述的制造方法，其中該第二導(dǎo)電層為一浮動?xùn)艠O 單元側(cè)壁多晶硅層。
13. 如權(quán)利要求1所述的制造方法，其中該第三介電層為一氧氮氧層。
14. 如權(quán)利要求1所述的制造方法，其中該第三導(dǎo)電層為一控制柵極 多晶硅層。
15. —種自對準(zhǔn)堆疊棚極，包含 一半導(dǎo)體襯底；一第一介電層，設(shè)于該半導(dǎo)體襯底上； 一第一導(dǎo)電柵極，設(shè)于該第一介電層區(qū)域上； 一側(cè)壁單元，設(shè)置于該第一導(dǎo)電柵-極上方的兩側(cè)，并覆蓋于該第一導(dǎo) 電柵極上，以形成一浮動?xùn)艠O單元；一淺溝渠隔離單元設(shè)置于浮動?xùn)艠O單元的兩側(cè)；一氧化介電層，覆蓋于淺溝渠隔離單元與該浮動?xùn)艠O單元的表面，并與 該側(cè)壁單元與部份第一導(dǎo)電柵極的側(cè)壁接觸；以及一控制柵極，形成于該氧化介電層之上，以形成該自對準(zhǔn)堆疊柵極。
16. 如權(quán)利要求15所述的自對準(zhǔn)堆疊柵極，其中該半導(dǎo)體襯底為一硅襯底。
17. 如權(quán)利要求15所述的自對準(zhǔn)堆疊柵極，其中該半導(dǎo)體襯底進(jìn)一步 具有一源極/漏極有源區(qū)。
18. 如權(quán)利要求15所述的自對準(zhǔn)堆疊柵極，其中該第一介電層為一柵極氧化層。
19. 如權(quán)利要求15所述的自對準(zhǔn)堆疊柵極，其中該第一導(dǎo)電柵極由一多晶硅構(gòu)成。
20. 如權(quán)利要求15所述的自對準(zhǔn)堆疊柵極，其中該側(cè)壁單元由一多晶硅構(gòu)成。
21. 如權(quán)利要求15所述的自對準(zhǔn)堆疊柵極，其中該淺溝渠隔離單元由一沉積氧化層構(gòu)成。
22. 如權(quán)利要求15所述的自對準(zhǔn)堆疊柵極，其中該氧化介電層由一氧 氮氧層所構(gòu)成。
23. 如權(quán)利要求15所述的自對準(zhǔn)堆疊柵極，其中該控制柵極由一多晶硅構(gòu)成。
24. 如權(quán)利要求15所述的自對準(zhǔn)堆疊柵極，其中該側(cè)壁單元包含于該 第 一導(dǎo)電柵極的投影面積內(nèi)。
全文摘要
于一非揮發(fā)性存儲體中，提供一種自對準(zhǔn)堆疊柵極的制造方法，包含下列步驟a)提供一襯底；b)于襯底上依序形成一第一介電層、一第一導(dǎo)電層以及一屏蔽層；c)部份蝕刻屏蔽層、第一導(dǎo)電層、第一介電層以及襯底，以形成一淺溝渠；d)以一第二介電層填滿淺溝渠以形成一淺溝渠隔離(shallowtrench isolation，STI)單元，并移除屏蔽層；e)全面形成一第二導(dǎo)電層；f)部份蝕刻第二導(dǎo)電層以于第一導(dǎo)電層上形成一側(cè)壁；g)部份移除淺溝渠隔離單元以暴露部份的第二導(dǎo)電層與第一導(dǎo)電層的側(cè)壁；h)依序沉積一第三介電層與一第三導(dǎo)電層；以及i)部份蝕刻第三導(dǎo)電層，即可獲得具高耦合比(coupling ratio)的自對準(zhǔn)堆疊柵極。
文檔編號H01L21/02GK101174560SQ20061013660
公開日2008年5月7日 申請日期2006年10月31日 優(yōu)先權(quán)日2006年10月31日
發(fā)明者張格滎, 張?bào)X遠(yuǎn) 申請人:力晶半導(dǎo)體股份有限公司