專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種內(nèi)置有非易失性存儲(chǔ)器單元(unit)及可編程邏輯器件單元的半導(dǎo)體集成電路器件。
背景技術(shù)：
現(xiàn)在，正在普及制造在由NAND型快閃存儲(chǔ)器等構(gòu)成的非易失性存儲(chǔ)器單元四周裝載有系統(tǒng)LSI單元的半導(dǎo)體芯片的商業(yè)活動(dòng)。但是，系統(tǒng)LSI單元因顧客等導(dǎo)致規(guī)格不同，必須按照規(guī)格改變接口等。為此，就會(huì)存在制造時(shí)必須對每一產(chǎn)品制作模板而導(dǎo)致開發(fā)成本高且不具備通用性這樣的問題。
此外，在日本專利文獻(xiàn)1中公開了一種將快閃存儲(chǔ)器單元與FPGA單元、CPU、RAM等一起集成在一個(gè)半導(dǎo)體芯片上并將用于編程FPGA單元的數(shù)據(jù)存儲(chǔ)在SRAM的靜態(tài)鎖存器、防熔絲、非易失性存儲(chǔ)單元(cell)等中的這種器件。
特開2003-218212號公報(bào)發(fā)明內(nèi)容考慮到上述這些情況而實(shí)施了本發(fā)明，本發(fā)明的目的在于，提供一種在制造半導(dǎo)體芯片之后，還能夠容易地構(gòu)成具有除了非易失性存儲(chǔ)器單元之外的各種功能的電路，并且開發(fā)成本低、且具有高通用性的半導(dǎo)體集成電路裝置。
本發(fā)明的一種形式的半導(dǎo)體集成電路器件包括在半導(dǎo)體芯片上集成的可編程邏輯器件單元；在上述半導(dǎo)體芯片上集成的、將用于對上述可編程邏輯器件單元進(jìn)行編程的數(shù)據(jù)保存在數(shù)據(jù)存儲(chǔ)區(qū)的一部分區(qū)域中的非易失性存儲(chǔ)器單元；以及控制上述非易失性存儲(chǔ)器單元，當(dāng)接通電源時(shí)讀出在上述數(shù)據(jù)存儲(chǔ)區(qū)的上述一部分區(qū)域內(nèi)保存的數(shù)據(jù)并供給到上述可編程邏輯器件單元的控制電路。
根據(jù)本發(fā)明，能夠提供一種在制造半導(dǎo)體芯片之后，還能夠容易地構(gòu)成具有除了非易失性存儲(chǔ)器單元之外的各種功能的電路，并且開發(fā)成本低、且具有高通用性的半導(dǎo)體集成電路器件。


圖1是根據(jù)本發(fā)明的第一實(shí)施方式的半導(dǎo)體集成電路器件的半導(dǎo)體芯片的平面圖。
圖2是圖1中的快閃存儲(chǔ)器單元的地址空間的示意圖。
圖3是表示從圖1中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)讀出數(shù)據(jù)時(shí)的電路結(jié)構(gòu)的一個(gè)例子的電路圖。
圖4是將程序數(shù)據(jù)寫入圖1中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)中時(shí)的電路結(jié)構(gòu)的一個(gè)例子的示意圖。
圖5是將程序數(shù)據(jù)寫入圖1中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)中時(shí)的電路結(jié)構(gòu)的另一個(gè)例子的示意圖。
圖6是圖1中的快閃存儲(chǔ)器單元的地址空間的另一個(gè)例子的示意圖。
圖7是改變圖1中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)的尺寸時(shí)的電路結(jié)構(gòu)的一個(gè)例子的示意圖。
圖8是改變圖1中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)的尺寸時(shí)的一個(gè)例子的示意圖。
圖9是改變圖1中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)的尺寸時(shí)的另一個(gè)例子的示意圖。
圖10是改變圖1中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)的尺寸時(shí)的另一個(gè)例子的示意圖。
圖11是改變圖1中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)的尺寸時(shí)的另一個(gè)例子的示意圖。
圖12是改變圖1中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)的尺寸時(shí)的另一個(gè)例子的示意圖。
圖13是表示作為圖1中的可編程邏輯器件單元的一個(gè)例子的FPGA單元的具體構(gòu)成例的方框圖。
圖14是表示作為圖1中的可編程邏輯器件單元的一個(gè)例子的CPLD單元的具體構(gòu)成例的方框圖。
圖15是表示圖1中的快閃存儲(chǔ)器單元內(nèi)的存儲(chǔ)單元(cell)陣列的一部分的結(jié)構(gòu)的電路圖。
圖16是表示圖1中的快閃存儲(chǔ)器單元內(nèi)的存儲(chǔ)單元陣列的另一結(jié)構(gòu)的電路圖。
圖17是表示圖1中的快閃存儲(chǔ)器單元和FPGA單元的各種配置狀態(tài)的平面圖。
圖18是本發(fā)明的第二實(shí)施方式的半導(dǎo)體集成電路器件的半導(dǎo)體芯片的平面圖。
圖19是表示從圖18中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)讀出數(shù)據(jù)時(shí)的電路結(jié)構(gòu)的一個(gè)例子的電路圖。
圖20是將程序數(shù)據(jù)寫入圖18中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)中時(shí)的電路結(jié)構(gòu)的一個(gè)例子的示意圖。
圖21是將程序數(shù)據(jù)寫入圖18中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)中時(shí)的電路結(jié)構(gòu)的另一個(gè)例子的示意圖。
圖22是本發(fā)明的第三實(shí)施方式的半導(dǎo)體集成電路器件的半導(dǎo)體芯片的平面圖。
圖23是表示從圖22中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)讀出數(shù)據(jù)時(shí)的電路結(jié)構(gòu)的一個(gè)例子的電路圖。
圖24是將程序數(shù)據(jù)寫入圖22中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)中時(shí)的電路結(jié)構(gòu)的一個(gè)例子的示意圖。
圖25是將程序數(shù)據(jù)寫入圖22中的快閃存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)區(qū)中時(shí)的電路結(jié)構(gòu)的另一個(gè)例子的示意圖。
圖26是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖27是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖28是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖29是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖30是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖31是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖32是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖33是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖34是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖35是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖36是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖37是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖38是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖39是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖40是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖41是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖42是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖43是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖44是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖45是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖46是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖47是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖48是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖49是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖50是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖51是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖52是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖53是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖54是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖55是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
圖56是表示使用圖1中、圖8中、圖22中的FPGA單元所實(shí)現(xiàn)的電路的具體例子的方框圖。
符號說明10...半導(dǎo)體芯片，11...非易失性存儲(chǔ)器單元，12...可編程邏輯器件單元，13...外部端子，14...控制電路，15...接口，16...地址區(qū)域設(shè)定電路，17...糾錯(cuò)電路，18...多路復(fù)用器。
具體實(shí)施例方式
下面，將參照附圖并利用實(shí)施方式來進(jìn)行說明。
圖1是根據(jù)本發(fā)明的第一實(shí)施方式的半導(dǎo)體集成電路器件的半導(dǎo)體芯片的平面圖。在半導(dǎo)體芯片10之上，集成有具有由多個(gè)非易失性可編程元件構(gòu)成的存儲(chǔ)單元(cell)陣列及外圍電路的非易失性存儲(chǔ)器單元11和可編程邏輯器件單元12。
在半導(dǎo)體芯片10的周邊部分形成有用于此半導(dǎo)體芯片10和外部裝置之間進(jìn)行各種數(shù)據(jù)交換和供給電源電壓的多個(gè)外部端子13。
并且，在半導(dǎo)體芯片10之上，形成有控制非易失性存儲(chǔ)器單元11的控制電路(未圖示)。在接通電源時(shí)，此控制電路讀出存儲(chǔ)在非易失性存儲(chǔ)器單元11的一部分?jǐn)?shù)據(jù)存儲(chǔ)區(qū)中的數(shù)據(jù)，并供給到可編程邏輯器件單元12。
在本實(shí)施方式的半導(dǎo)體集成電路器件中，作為非易失性存儲(chǔ)器單元11的一個(gè)例子，形成有NAND型快閃存儲(chǔ)器單元11，作為可編程邏輯器件單元12，形成有具有FPGA(場可編程門陣列，F(xiàn)ield Programmable Gate Array)結(jié)構(gòu)的FPGA單元。但是，作為非易失性存儲(chǔ)器單元11，除了NAND型快閃存儲(chǔ)器單元之外，也可以形成NOR型及AND型的任意一種快閃存儲(chǔ)器單元、具有MRAM單元(cell)的MRAM單元(unit)、具有FeRAM單元(cell)的FeRAM單元(unit)中的至少一種，并且，作為可編程邏輯器件單元12，除了FPGA單元之外，也可以形成具有CPLD(復(fù)合可編程邏輯元件，ComplexProgrammable Logic Device)結(jié)構(gòu)的CPLD單元，DFA(D Fabric Array)(TM)及其它PLD結(jié)構(gòu)的單元。
在本實(shí)施方式的半導(dǎo)體集成電路器件中，以包圍快閃存儲(chǔ)器單元11的方式來形成FPGA單元12。
圖2表示圖1中的快閃存儲(chǔ)器單元11的地址空間。在快閃存儲(chǔ)器單元11中設(shè)定有兩個(gè)數(shù)據(jù)存儲(chǔ)區(qū)A及B。在地址空間的上級地址側(cè)的數(shù)據(jù)存儲(chǔ)區(qū)A中保存常規(guī)數(shù)據(jù)。在下級地址側(cè)的數(shù)據(jù)存儲(chǔ)區(qū)B中保存用于對FPGA單元12進(jìn)行編程的數(shù)據(jù)(程序)。
在上述這種結(jié)構(gòu)的半導(dǎo)體集成電路器件中，在快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中，預(yù)先保存用于對FPGA單元12進(jìn)行編程的程序數(shù)據(jù)。從數(shù)據(jù)存儲(chǔ)區(qū)B讀出數(shù)據(jù)按如下方式進(jìn)行例如，如圖3所示，接通電源時(shí)，通過控制電路14控制快閃存儲(chǔ)器單元11的動(dòng)作，從快閃存儲(chǔ)器單元11讀出數(shù)據(jù)存儲(chǔ)區(qū)B中保存的程序數(shù)據(jù)，并供給到FPGA單元12。在FPGA單元12中執(zhí)行稱為配置(Configuration)的操作，形成具有響應(yīng)程序數(shù)據(jù)的功能的電路。在此，使用FPGA單元12實(shí)現(xiàn)的電路是快閃存儲(chǔ)器單元11的各種接口電路和各種控制電路、時(shí)鐘發(fā)生器和運(yùn)算電路等。
在現(xiàn)在的FPGA內(nèi)，作為保存程序數(shù)據(jù)的裝置，通常可使用SRAM。由于SRAM使用易失性可編程元件構(gòu)成，電源切斷時(shí)，SRAM內(nèi)的存儲(chǔ)數(shù)據(jù)就會(huì)消失，再次開啟電源時(shí)，必須再次對FPGA供給程序數(shù)據(jù)，以再次形成電路。
相對于此，本實(shí)施方式的半導(dǎo)體集成電路器件中，由于將用于對FPGA單元12進(jìn)行編程的數(shù)據(jù)保存在快閃存儲(chǔ)器單元11中，即使切斷電源也能保持?jǐn)?shù)據(jù)，再次開啟電源時(shí)，讀出存儲(chǔ)在快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中的程序數(shù)據(jù)，并供給到FPGA單元12。即，當(dāng)每次電源處于開啟狀態(tài)下，使用FPGA單元12能夠?qū)崿F(xiàn)具有與以前相同功能的電路。
此外，本實(shí)施方式的半導(dǎo)體集成電路器件中，通過改變在快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中保存的程序數(shù)據(jù)，能夠在半導(dǎo)體芯片的制造之后，使用FPGA單元12容易地實(shí)現(xiàn)具有各種功能的電路。其結(jié)果，能夠?qū)崿F(xiàn)具有高通用性的半導(dǎo)體集成電路器件。而且，由于不需要像以往那樣對每一產(chǎn)品制作掩模，所以能夠使開發(fā)成本低廉。
設(shè)置在快閃存儲(chǔ)器單元11內(nèi)的編程元件是非易失性編程元件，能夠?qū)懭霐?shù)據(jù)。接著，說明將程序數(shù)據(jù)寫入快閃存儲(chǔ)器單元11時(shí)的電路結(jié)構(gòu)的例子。
圖4是表示將程序數(shù)據(jù)寫入快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中時(shí)的電路結(jié)構(gòu)的一個(gè)例子。
此情況下，可使用設(shè)置在半導(dǎo)體芯片上的1個(gè)外部端子13。從此外部端子13串行輸入程序數(shù)據(jù)，通過設(shè)置在快閃存儲(chǔ)器單元11內(nèi)的接口(I/F)15，供給到快閃存儲(chǔ)器單元11，由此將程序數(shù)據(jù)順序?qū)懭氲綌?shù)據(jù)存儲(chǔ)區(qū)B。
圖5是表示將程序數(shù)據(jù)寫入快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中時(shí)的電路結(jié)構(gòu)的另一個(gè)例子。
此情況下，可使用在半導(dǎo)體芯片上設(shè)置的多個(gè)外部端子13。從該多個(gè)外部端子13并行輸入程序數(shù)據(jù)，通過設(shè)置在快閃存儲(chǔ)器單元11內(nèi)的接口(I/F)15，供給到快閃存儲(chǔ)器單元11，由此將程序數(shù)據(jù)寫入到數(shù)據(jù)存儲(chǔ)區(qū)B。再有，接口15和快閃存儲(chǔ)器單元11之間的數(shù)據(jù)通路既可以是并行的，也可以是串行的。此時(shí)，可以根據(jù)從外部端子供給的數(shù)據(jù)來設(shè)定數(shù)據(jù)存儲(chǔ)區(qū)B的位置。
如圖2所示，保存用于對FPGA單元12進(jìn)行編程的程序數(shù)據(jù)的數(shù)據(jù)存儲(chǔ)區(qū)B并不限定于快閃存儲(chǔ)器單元11的地址空間的下級地址側(cè)。也可如圖6(a)所示，將數(shù)據(jù)存儲(chǔ)區(qū)B設(shè)置在地址空間的中間地址部分，而且，還可如圖6(b)所示，將其設(shè)置在地址空間的上級地址側(cè)。
此外，也可以按照規(guī)格將快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸固定為一定的尺寸。如果根據(jù)使用FPGA單元12能夠?qū)崿F(xiàn)的電路規(guī)模的最大值來固定數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸，就不會(huì)使數(shù)據(jù)存儲(chǔ)區(qū)不充足。多數(shù)情況下使用此方法。
根據(jù)使用FPGA單元12所實(shí)現(xiàn)的電路規(guī)模來增減在快閃存儲(chǔ)器單元11中保存的程序數(shù)據(jù)量。在程序數(shù)據(jù)量少的情況下，如果將數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸設(shè)定得大，就會(huì)在數(shù)據(jù)存儲(chǔ)區(qū)B中產(chǎn)生不保存數(shù)據(jù)的無用區(qū)域。因此，為了盡可能有效地靈活使用快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)，也可以改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸。
接著，說明用于改變快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸的電路結(jié)構(gòu)。
圖7表示改變快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸時(shí)的電路結(jié)構(gòu)的一個(gè)例子。
此情況下，可使用設(shè)置在半導(dǎo)體芯片上的1個(gè)外部端子13。從此外部端子13輸入用于設(shè)定數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸的數(shù)據(jù)，通過接口(I/F)15，供給到地址區(qū)域設(shè)定電路16。地址區(qū)域設(shè)定電路16根據(jù)尺寸設(shè)定用數(shù)據(jù)在快閃存儲(chǔ)器單元11中設(shè)定數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸。再有，接口15和快閃存儲(chǔ)器單元11之間的數(shù)據(jù)通路既可以是并行也可以是串行的。
此情況下，也可使用設(shè)置在半導(dǎo)體芯片上的多個(gè)外部端子13。從此多個(gè)外部端子13串行輸入用于設(shè)定數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸的數(shù)據(jù)，通過接口(I/F)15供給到地址區(qū)域設(shè)定電路16。
在圖7的電路中，將通過地址區(qū)域設(shè)定電路16來改變尺寸的數(shù)據(jù)存儲(chǔ)區(qū)B的地址存儲(chǔ)在前面的控制電路14中。而且，從數(shù)據(jù)存儲(chǔ)區(qū)B讀出數(shù)據(jù)時(shí)，讀出在此地址保存的數(shù)據(jù)，供給到FPGA單元12。
此外，改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸時(shí)，能夠按照用途進(jìn)行各種變更。
圖8(a)～(c)表示在改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸時(shí)、將數(shù)據(jù)存儲(chǔ)區(qū)B的最下級地址固定在地址空間的最下級地址、改變上級地址側(cè)、由此改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸的情況。
圖9(a)～(c)表示在改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸時(shí)、將數(shù)據(jù)存儲(chǔ)區(qū)B的最上級地址固定在地址空間的最上級地址、改變下級地址側(cè)、由此改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸的情況。
圖10(a)～(c)表示在改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸時(shí)、將數(shù)據(jù)存儲(chǔ)區(qū)B的最上級地址固定在地址空間的某一中間地址、改變下級地址側(cè)、由此改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸的情況。
圖11(a)～(c)表示在改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸時(shí)、將數(shù)據(jù)存儲(chǔ)區(qū)B的最下級地址固定在地址空間的某一中間地址、改變上級地址側(cè)、由此改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸的情況。
圖12(a)～(c)表示在改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸時(shí)、將數(shù)據(jù)存儲(chǔ)區(qū)B的最上級地址及最下級地址分別設(shè)定在快閃存儲(chǔ)器單元11的地址空間的某一中間地址、一起改變上級地址側(cè)及下級地址側(cè)、由此改變數(shù)據(jù)存儲(chǔ)區(qū)B的尺寸的情況。
圖13表示圖1中的FPGA單元12的具體構(gòu)成例子。此FPGA單元由多個(gè)邏輯塊21和在縱橫方向上延伸的布線區(qū)域22構(gòu)成。
這種結(jié)構(gòu)的FPGA單元中，通過被供給保存在快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中的程序數(shù)據(jù)，使用布線區(qū)域22形成將多個(gè)邏輯塊21相互之間連接的布線，構(gòu)成具有響應(yīng)程序數(shù)據(jù)的功能的電路。
圖14表示可作為圖1中的可編程邏輯器件單元12使用的CPLD單元的一個(gè)例子。此CPLD由多個(gè)PLD塊31、用于連接它們的一塊布線區(qū)域32構(gòu)成。并且，上述各PLD塊31由稱為宏單元(cell)的AND-OR門、D型觸發(fā)器電路等構(gòu)成。
這種結(jié)構(gòu)的CPLD單元中，通過被供給在快閃存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中保存的程序數(shù)據(jù)，使用布線區(qū)域32形成將PLD塊31相互之間連接的布線，構(gòu)成具有響應(yīng)程序數(shù)據(jù)功能的電路。
圖15及圖16分別表示圖1中的非易失性存儲(chǔ)器單元11內(nèi)的存儲(chǔ)單元陣列的一部分的結(jié)構(gòu)。
圖15(a)是作為非易失性存儲(chǔ)器單元11使用NAND型快閃存儲(chǔ)器單元的情況。具有由控制柵電極及浮柵電極形成的2層?xùn)烹姌O結(jié)構(gòu)的非易失性晶體管作為單元單位41，多個(gè)單元單位41串聯(lián)連接，從而構(gòu)成NAND列42。各單元單位41的控制柵電極分別連接到多條字線WL。每個(gè)NAND列42的一端通過第一選擇晶體管43連接到位線BL，其另一端通過第二選擇晶體管44連接到源線SL。
圖15(b)是作為非易失性存儲(chǔ)器單元11使用NOR型快閃存儲(chǔ)器單元的情況。具有由控制柵電極及浮置柵電極形成的2層?xùn)烹姌O結(jié)構(gòu)的非易失性晶體管作為單元單位41，多個(gè)單元單位41連接在位線BL和源線SL之間。各單元單位41的控制柵電極分別連接到多條字線WL。
圖16(a)是作為非易失性存儲(chǔ)器單元11使用具有MRAM單元的MRAM單元的情況。多個(gè)MRAM單元44并聯(lián)連接在位線BL和接地電位的節(jié)點(diǎn)之間。各MRAM單元44由一個(gè)MTJ(磁隧道結(jié)，Magnetic Tunnel Junction)元件45和讀出選擇開關(guān)(晶體管)46構(gòu)成。按照與各MTJ元件45平行的方式設(shè)置有用于進(jìn)行寫入的字線WWL，用于進(jìn)行讀出的字線RWL與讀出選擇開關(guān)46的柵電極連接。MTJ元件45具有在自由層和釘扎層(pin層)之間插入隧道絕緣膜的結(jié)構(gòu)，按照自由層的隧道絕緣膜側(cè)的強(qiáng)磁性層的磁化方向與釘扎層的磁化方向的關(guān)系來存儲(chǔ)數(shù)據(jù)。
圖16(b)是作為非易失性存儲(chǔ)器單元11使用具有FeRAM(鐵電隨機(jī)存取存儲(chǔ)器，F(xiàn)erroelectric Random Access Memory)單元的FeRAM單元的情況。塊選擇開關(guān)(晶體管)BST和多個(gè)FeRAM單元47串聯(lián)連接在位線BL和板極線PL之間。在塊選擇開關(guān)BST的柵電極上連接有塊選擇線BS。多個(gè)各FeRAM單元47由存儲(chǔ)單元晶體管48和在存儲(chǔ)晶體管48的源、漏之間并聯(lián)連接的強(qiáng)電介質(zhì)電容器49構(gòu)成。存儲(chǔ)單元晶體管48的柵電極連接到字線WL。
以上說明了在上述實(shí)施方式的半導(dǎo)體集成電路器件中以包圍快閃存儲(chǔ)器單元11的方式形成FPGA單元12的情況。但是，快閃存儲(chǔ)器單元11及FPGA單元12的配置狀態(tài)不限于上述實(shí)施方式，可以按照其用途進(jìn)行各種變形。
圖17(a)表示以包圍快閃存儲(chǔ)器單元11的三個(gè)邊的方式形成FPGA單元12的情況的配置狀態(tài)。
圖17(b)表示將FPGA單元12分為兩個(gè)部分、以用此兩個(gè)部分FPGA單元12從兩側(cè)夾持快閃存儲(chǔ)器單元11的方式而形成的情況的配置狀態(tài)。
圖17(c)表示以僅1邊連接快閃存儲(chǔ)器單元11和FPGA單元12的方式并列設(shè)置它們兩個(gè)來形成的情況的配置狀態(tài)。
圖18是本發(fā)明的第二實(shí)施方式的半導(dǎo)體集成電路器件的半導(dǎo)體芯片的平面圖。本實(shí)施方式的半導(dǎo)體芯片10與圖1所示的第一實(shí)施方式的半導(dǎo)體芯片10的不同點(diǎn)在于，除了非易失性存儲(chǔ)器單元11、可編程邏輯器件單元12之外，還集成有糾錯(cuò)電路(錯(cuò)誤檢測與校正，Error Checking and Correcting；ECC)17和多路復(fù)用器(MUX)18。
即使在第二實(shí)施方式的半導(dǎo)體集成電路器件中，作為非易失性存儲(chǔ)器單元11的一個(gè)例子，除了NAND型快閃存儲(chǔ)器單元之外，也可形成NOR型及AND型之中的任意一種快閃存儲(chǔ)器單元、具有MRAM單元的MRAM單元、具有FeRAM單元的FeRAM單元中的至少一種，并且，作為可編程邏輯器件單元12，也可形成FPGA單元、具有CPLD結(jié)構(gòu)的CPLD單元、DFA及其它PLD結(jié)構(gòu)的單元。
在上述這種結(jié)構(gòu)的半導(dǎo)體集成電路器件中，在非易失性存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中，預(yù)先保存用于對FPGA單元12進(jìn)行編程的程序數(shù)據(jù)。從數(shù)據(jù)存儲(chǔ)區(qū)B讀出數(shù)據(jù)按如下方式執(zhí)行例如，如圖19所示，當(dāng)接通電源時(shí)，通過控制電路14控制非易失性存儲(chǔ)器單元11的操作，從快閃存儲(chǔ)器單元11中讀出在數(shù)據(jù)存儲(chǔ)區(qū)B中保存的程序數(shù)據(jù)。通過糾錯(cuò)電路17對從非易失性存儲(chǔ)器單元11讀出的程序數(shù)據(jù)進(jìn)行糾錯(cuò)之后，供給到FPGA單元12。在FPGA單元12中執(zhí)行稱為配置的操作，形成具有響應(yīng)程序數(shù)據(jù)的功能的電路。使用FPGA單元12所實(shí)現(xiàn)的電路是非易失存儲(chǔ)器單元11的各種接口電路和各種控制電路、時(shí)鐘發(fā)生器和運(yùn)算電路等。
另一方面，在非易失性存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)A中存儲(chǔ)的常規(guī)數(shù)據(jù)與在數(shù)據(jù)存儲(chǔ)區(qū)B中存儲(chǔ)的數(shù)據(jù)同樣地，由糾錯(cuò)電路17進(jìn)行糾錯(cuò)后，既可以通過多路復(fù)用器18供給到FPGA單元12，或者也可以不進(jìn)行糾錯(cuò)，通過多路復(fù)用器18供給到FPGA單元12。
第二實(shí)施方式的半導(dǎo)體集成電路中，由于也將用于對FPGA單元12進(jìn)行編程的數(shù)據(jù)保存在非易失性存儲(chǔ)器單元11中，所以即使切斷電源也可保持?jǐn)?shù)據(jù)，當(dāng)再次接通電源時(shí)，讀出在非易失性存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中保存的程序數(shù)據(jù)，并供給到FPGA單元12。即，在電源每次接通狀態(tài)下，都可以使用FPGA單元12來實(shí)現(xiàn)具有與前面相同功能的電路。
在第二實(shí)施方式的半導(dǎo)體集成電路器件中，通過改變在非易失性存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中保存的程序數(shù)據(jù)，能夠在半導(dǎo)體芯片制造之后，使用FPGA單元12容易地實(shí)現(xiàn)具有各種功能的電路。其結(jié)果，能夠?qū)崿F(xiàn)具有通用性高的半導(dǎo)體集成電路器件。而且，由于不需要像以往那樣對每一種產(chǎn)品制作掩模，所以能夠使開發(fā)成本低廉。
在非易失性存儲(chǔ)器單元11內(nèi)設(shè)置的編程元件是非易失性編程元件，能夠?qū)懭霐?shù)據(jù)。接著，說明在非易失性存儲(chǔ)器單元11中寫入程序數(shù)據(jù)的情況下的電路結(jié)構(gòu)的例子。
圖20表示在圖18的半導(dǎo)體集成電路器件中在非易失性存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中進(jìn)行程序數(shù)據(jù)寫入時(shí)的電路結(jié)構(gòu)的一個(gè)例子。
此情況下，使用設(shè)置在半導(dǎo)體芯片的一個(gè)外部端子13。從此外部端子13串行輸入程序數(shù)據(jù)，通過在非易失性存儲(chǔ)器單元11內(nèi)設(shè)置的接口(I/F)15及糾錯(cuò)電路17，供給到快閃存儲(chǔ)器單元11，由此將附加了用于校正錯(cuò)誤數(shù)據(jù)的符號的程序數(shù)據(jù)順序?qū)懭氲綌?shù)據(jù)存儲(chǔ)區(qū)B中。
當(dāng)從非易失性存儲(chǔ)器單元11讀出數(shù)據(jù)時(shí)，如前面所說明的，通過糾錯(cuò)電路17對保存在非易失性存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中的數(shù)據(jù)執(zhí)行糾錯(cuò)后，供給到FPGA單元12。保存在數(shù)據(jù)存儲(chǔ)區(qū)A中的數(shù)據(jù)由糾錯(cuò)電路17執(zhí)行糾錯(cuò)后或不執(zhí)行糾錯(cuò)，被供給到FPGA單元12。
圖21表示在圖18中的半導(dǎo)體集成電路器件中在非易失性存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中進(jìn)行程序數(shù)據(jù)的寫入時(shí)的電路結(jié)構(gòu)的另一個(gè)例子。
此情況下，可使用設(shè)置在半導(dǎo)體芯片上的多個(gè)外部端子13。從此多個(gè)外部端子13并行輸入程序數(shù)據(jù)，通過設(shè)置在非易失性存儲(chǔ)器單元11內(nèi)的接口(I/F)15及糾錯(cuò)電路17，供給到快閃存儲(chǔ)器單元11，由此將程序數(shù)據(jù)寫入數(shù)據(jù)存儲(chǔ)區(qū)B。再有，接口15和快閃存儲(chǔ)器單元11之間的數(shù)據(jù)通路既可以是并行也可以是串行。此時(shí)，可以根據(jù)從外部端子供給的數(shù)據(jù)來設(shè)定數(shù)據(jù)存儲(chǔ)區(qū)B的位置。保存在數(shù)據(jù)存儲(chǔ)區(qū)A中的數(shù)據(jù)用糾錯(cuò)電路17進(jìn)行糾錯(cuò)后或不進(jìn)行校正就被供給到FPGA單元12。圖22是本發(fā)明的第三實(shí)施方式的半導(dǎo)體集成電路器件的半導(dǎo)體芯片的平面圖。本實(shí)施方式的半導(dǎo)體芯片10與圖18所示的第二實(shí)施方式半導(dǎo)體芯片10不同點(diǎn)在于，省略了多路復(fù)用器18，在半導(dǎo)體芯片10之上，除了集成有非易失性存儲(chǔ)器單元11、FPGA單元12外，還集成有糾錯(cuò)電路17。
在第三實(shí)施方式的半導(dǎo)體集成電路器件中，作為非易失性存儲(chǔ)器單元11的一個(gè)例子，除了NAND型快閃存儲(chǔ)器單元之外，還可以形成NOR型及AND型的任意一種快閃存儲(chǔ)器單元、具有MRAM單元的MRAM單元、具有FeRAM單元的FeRAM單元，并且，作為可編程邏輯器件單元12，還可以形成FPGA單元、具有CPLD結(jié)構(gòu)的CPLD單元、DFA及其它PLD結(jié)構(gòu)的單元。
在第三實(shí)施方式的半導(dǎo)體集成電路器件中，由于將用于對FPGA單元12進(jìn)行編程的數(shù)據(jù)保存在非易失性存儲(chǔ)器單元11中，所以即使切斷電源也能夠保持?jǐn)?shù)據(jù)，再一次接通電源時(shí)，讀出保存在非易失性存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中的程序數(shù)據(jù)，供給到FPGA單元12。即，在電源每次接通的狀態(tài)下，使用FPGA單元12就能實(shí)現(xiàn)具有與前面相同功能的電路。
如圖23所示，在上述這種結(jié)構(gòu)的半導(dǎo)體集成電路器件中，從非易失性存儲(chǔ)器單元11讀出數(shù)據(jù)時(shí)，通過糾錯(cuò)電路17執(zhí)行糾錯(cuò)之后，供給到FPGA單元12。
圖24表示在圖22中的半導(dǎo)體集成電路器件中在非易失性存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中進(jìn)行程序數(shù)據(jù)的寫入時(shí)的電路結(jié)構(gòu)的一個(gè)例子。
此情況下，可使用設(shè)置在半導(dǎo)體芯片上的1個(gè)外部端子13。從此外部端子13串行輸入程序數(shù)據(jù)，通過設(shè)置在非易失性存儲(chǔ)器單元11內(nèi)的接口(I/F)15及糾錯(cuò)電路17，供給到快閃存儲(chǔ)器單元11，由此將附加了用于校正錯(cuò)誤數(shù)據(jù)的符號的程序數(shù)據(jù)順序?qū)懭霐?shù)據(jù)存儲(chǔ)區(qū)B。
當(dāng)從非易失性存儲(chǔ)器單元11讀出數(shù)據(jù)時(shí)，如前面所說明的，通過各糾錯(cuò)電路17對保存在非易失性存儲(chǔ)器單元11的數(shù)據(jù)區(qū)域A、B中的數(shù)據(jù)執(zhí)行糾錯(cuò)后，供給到FPGA單元12。
圖25表示在圖22中的半導(dǎo)體集成電路器件中在非易失性存儲(chǔ)器單元11的數(shù)據(jù)存儲(chǔ)區(qū)B中進(jìn)行程序數(shù)據(jù)的寫入時(shí)的電路結(jié)構(gòu)的另一個(gè)例子。
此情況下，可使用設(shè)置在半導(dǎo)體芯片上的多個(gè)外部端子13。從此多個(gè)外部端子13并行輸入程序數(shù)據(jù)，通過在非易失性存儲(chǔ)器單元11內(nèi)設(shè)置的接口(I/F)15及糾錯(cuò)電路17，供給到快閃存儲(chǔ)器單元11，由此將程序數(shù)據(jù)順序?qū)懭霐?shù)據(jù)存儲(chǔ)區(qū)B。再有，接口15和快閃存儲(chǔ)器單元11之間的數(shù)據(jù)通路既可以是并行的也可以是串行的。此時(shí)，可以根據(jù)從外部端子供給的數(shù)據(jù)來設(shè)定數(shù)據(jù)存儲(chǔ)區(qū)B的位置。
圖26至圖49是使用圖1中、圖18中、或圖22中的FPGA單元12所實(shí)現(xiàn)的各種電路的具體結(jié)構(gòu)的例子。特別地，圖26至30表示使用圖1中、圖18中、或圖22中的FPGA單元12并且作為非易失性存儲(chǔ)器單元11、使用NAND型快閃存儲(chǔ)器單元從而實(shí)現(xiàn)用于將NAND型快閃存儲(chǔ)器單元作為快閃存儲(chǔ)器單元來工作所使用的各種電路時(shí)的具體結(jié)構(gòu)的例子。
圖26是使用FPGA單元12以實(shí)現(xiàn)具有快閃存儲(chǔ)器單元(NAND型快閃存儲(chǔ)器單元)11和主機(jī)50之間的接口電路(NAND接口)(NAND I/F)59的I/F60的例子。此情況下，通過使用FPGA，能夠根據(jù)主機(jī)(host)側(cè)的芯片結(jié)構(gòu)自由地設(shè)定NAND I/F59中的數(shù)據(jù)的傳送方法、總線寬度、時(shí)鐘等。
再有，在圖26中，由于實(shí)現(xiàn)了用AND接口、NOR接口來替代NAND型接口，所以盡管使用NAND型快閃存儲(chǔ)器單元，半導(dǎo)體芯片也能夠?qū)嵸|(zhì)上構(gòu)成裝載有AND型快閃存儲(chǔ)器單元、NOR型快閃存儲(chǔ)器單元的結(jié)構(gòu)。
此外，可以使用NOR型快閃存儲(chǔ)器單元來作為非易失性存儲(chǔ)器單元以替代NAND型快閃存儲(chǔ)器單元，使用FPGA單元12來實(shí)現(xiàn)NOR接口，而且，由于實(shí)現(xiàn)NAND接口、AND接口來替代NOR接口，所以盡管使用NOR型快閃存儲(chǔ)器單元，半導(dǎo)體芯片也能夠?qū)嵸|(zhì)上構(gòu)成裝載有AND型快閃存儲(chǔ)器單元、NAND型快閃存儲(chǔ)器單元的結(jié)構(gòu)。
此外還有，可以使用AND型快閃存儲(chǔ)器單元來作為非易失性存儲(chǔ)器單元以替代NAND型快閃存儲(chǔ)器單元，使用FPGA單元12來實(shí)現(xiàn)AND接口，并且，由于實(shí)現(xiàn)NAND接口、NOR接口來替代AND接口，所以盡管使用AND型快閃存儲(chǔ)器單元，半導(dǎo)體芯片也能夠?qū)嵸|(zhì)上構(gòu)成裝載有NAND型快閃存儲(chǔ)器單元、NOR型快閃存儲(chǔ)器單元的結(jié)構(gòu)。
再有，在上述說明中，雖然只說明了非易失性存儲(chǔ)器單元11是NAND型快閃存儲(chǔ)器單元、NOR型快閃存儲(chǔ)器單元、AND型快閃存儲(chǔ)器單元中的任意一種的情況，但是，也可以設(shè)置任意2種非易失性存儲(chǔ)器單元、或3種以上的非易失性存儲(chǔ)器單元，也可以根據(jù)它們適當(dāng)?shù)貙?shí)現(xiàn)接口電路(I/F)60。
在下文的說明中，作為非易失性存儲(chǔ)器單元11，以使用NAND型快閃存儲(chǔ)器單元為例子進(jìn)行說明，作為使用圖26所說明的那樣，非易失性存儲(chǔ)器單元11，可以使用各種存儲(chǔ)器單元中的至少一種存儲(chǔ)器單元。
圖27是使用FPGA單元12來實(shí)現(xiàn)具有NAND型I/F59及糾錯(cuò)電路(ECC)61的I/F60的例子。
圖28是使用FPGA單元12來實(shí)現(xiàn)具有NAND型I/F59、糾錯(cuò)電路(ECC)61和不良塊管理(Bad Block Management)電路(BBM)62的I/F60的例子。所謂BBM是用于檢測、校正、管理快閃存儲(chǔ)器單元11內(nèi)的存儲(chǔ)單元陣列的不良區(qū)域的電路。
圖29是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、ECC61和損耗水準(zhǔn)測量處理(Wear Leveling Treatment)電路(WLT)63的I/F60的例子。所謂WLT是用于實(shí)現(xiàn)快閃存儲(chǔ)器單元11內(nèi)的存儲(chǔ)單元的長壽命化的電路。
圖30是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、ECC61、BBM62和WLT63的I/F60的例子。
再有，圖26至圖30所示的各電路中，作為非易失性存儲(chǔ)器單元11，除了NAND型快閃存儲(chǔ)器單元之外，還可以形成NOR型、AND型快閃存儲(chǔ)器單元、MRAM單元、FeRAM單元，并且，作為可編程邏輯器件單元12，除了FPGA單元之外，還可以形成具有CPLD結(jié)構(gòu)的CPLD單元、DFA單元及具有其它CPLD結(jié)構(gòu)的單元。
圖31至圖35表示使用圖1中的FPGA單元12并且作為非易失性存儲(chǔ)器單元11使用NAND型快閃存儲(chǔ)器單元、從而實(shí)現(xiàn)用于將NAND型快閃存儲(chǔ)器單元用作寄存器來工作所使用的各種電路時(shí)的具體結(jié)構(gòu)的例子。
圖31是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59和數(shù)據(jù)緩沖器(寄存器)64的I/F60的例子。
圖32是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器64和ECC61的I/F60的例子。
圖33是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F 59、數(shù)據(jù)緩沖器64、ECC61及BBM62的I/F60的例子。
圖34是使用FPGA單元12來實(shí)現(xiàn)NAND I/F59、數(shù)據(jù)緩沖器64、ECC61及WLT63的例子。
圖35是使用FPGA單元12來實(shí)現(xiàn)NAND I/F59、數(shù)據(jù)緩沖器64、ECC61、BBM62及WLT63的例子。
再有，圖31至圖35所示的各電路中，作為非易失性存儲(chǔ)器單元11，除了NAND型快閃存儲(chǔ)器單元之外，還可以形成NOR型、AND型快閃存儲(chǔ)器單元，MRAM單元，F(xiàn)eRAM單元，并且，作為可編程邏輯器件單元12，除FPGA單元之外，還可以形成具有CPLD結(jié)構(gòu)的CPLD單元，DFA單元，及具有其它CPLD結(jié)構(gòu)的單元。
圖36至圖40表示，使用圖1中、圖18中、或圖22中的FPGA單元12，并且作為非易失性存儲(chǔ)器單元11使用NAND型快閃存儲(chǔ)器單元，實(shí)現(xiàn)用于將NAND型快閃存儲(chǔ)器單元用作快閃存儲(chǔ)器(NOR型或AND型)、SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)、SDRAM(同步DRAM)中任意一種來工作所使用的各種電路時(shí)的具體的構(gòu)成例子。
圖36是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59和數(shù)據(jù)緩沖器RAM65的I/F60的例子。再有，數(shù)據(jù)緩沖器RAM65實(shí)質(zhì)上是SRAM。
圖37是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器RAM65和ECC61的I/F60的例子。
圖38是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器RAM65、ECC61及BBM62的I/F60的例子。
圖39是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器RAM65、ECC61及WLT63的I/F60的例子。
圖40是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器RAM65、ECC61、BBM62及WLT63的I/F60的例子。
在圖36至圖40的各電路中，通過改變數(shù)據(jù)緩沖器RAM65的I/F的結(jié)構(gòu)，就能作為快閃存儲(chǔ)器(NOR型或AND型)、SRAM及SDRAM中任意一種進(jìn)行工作。
再有，圖36至圖40所示的各電路中，作為非易失性存儲(chǔ)器單元11，除NAND型快閃存儲(chǔ)器單元之外，還可以形成NOR型、AND型快閃存儲(chǔ)器單元，MRAM單元，F(xiàn)eRAM單元，并且，作為可編程邏輯器件單元12，除FPGA單元之外，還可以形成具有CPLD結(jié)構(gòu)的CPLD單元，DFA單元，及具有其它CPLD結(jié)構(gòu)的單元。
圖41至圖44表示，使用圖1中、圖18中、或圖22中的FPGA單元12，并且作為非易失性存儲(chǔ)器單元11使用NAND型快閃存儲(chǔ)器單元，實(shí)現(xiàn)用于將NAND型快閃存儲(chǔ)器單元用作寄存器及快閃存儲(chǔ)器這2個(gè)電路來工作所使用的各種電路時(shí)的具體的構(gòu)成例子。
圖41是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器64和ECC61的I/F60的例子。
圖42是使用FPGA單元12來實(shí)現(xiàn)NAND I/F59、數(shù)據(jù)緩沖器64、ECC61及BBM62的例子。
圖43是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器64、ECC61及WLT63的I/F60的例子。
圖44是使用FPGA單元12來實(shí)現(xiàn)NAND I/F59、數(shù)據(jù)緩沖器64、ECC61、BBM62及WLT63的例子。
再有，圖41至圖44所示的各電路中，作為非易失性存儲(chǔ)器單元11，除NAND型快閃存儲(chǔ)器單元之外，還可以形成NOR型、AND型快閃存儲(chǔ)器單元、MRAM單元、FeRAM單元，并且，作為可編程邏輯器件單元12，除了FPGA單元之外，還可以形成具有CPLD結(jié)構(gòu)的CPLD單元、DFA單元及具有其它CPLD結(jié)構(gòu)的單元。
此外，在圖41至圖44所示的各電路中，雖然示出了在主機(jī)(host)50和I/F60之間存在2條數(shù)據(jù)通路的情況，但其也可以構(gòu)成為僅形成一條數(shù)據(jù)通路、利用2個(gè)電路來以時(shí)間分割的方式使用數(shù)據(jù)通路。
圖45至圖48表示使用圖1中、圖18中、或圖22中的FPGA單元12并且作為非易失性存儲(chǔ)器單元11使用NAND型快閃存儲(chǔ)器單元、從而實(shí)現(xiàn)用于將NAMD型快閃存儲(chǔ)器單元用作快閃存儲(chǔ)器(NOR型或AND型)、SRAM及SDRAM之中的任意一種及快閃存儲(chǔ)器(NAND型)的2個(gè)電路來進(jìn)行工作所使用的各種電路時(shí)的具體結(jié)構(gòu)的例子。
圖45是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器RAM65和ECC61的I/F60的例子。
圖46是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器RAM65、ECC61及BBM62的I/F60的例子。
圖47是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器RAM65、ECC61及WLT63的I/F60的例子。
圖48是使用FPGA單元12來實(shí)現(xiàn)具有NAND I/F59、數(shù)據(jù)緩沖器RAM65、ECC61、BBM62及WLT63的I/F60的例子。
在圖45至圖48的各個(gè)電路中，通過改變數(shù)據(jù)緩沖器RAM65的I/F的結(jié)構(gòu)，就可以作為SRAM及SDRAM中的任意一種來進(jìn)行工作。
再有，圖45至圖48所示的各電路中，作為非易失性存儲(chǔ)器單元11，除了NAND型快閃存儲(chǔ)器單元之外，還可以形成NOR型、AND型快閃存儲(chǔ)器單元、MRAM單元、FeRAM單元，并且，作為可編程邏輯器件單元12，除了FPGA單元之外，還可以形成具有CPLD結(jié)構(gòu)的CPLD單元、DFA單元及具有其它CPLD結(jié)構(gòu)的單元。
此外，在圖45至圖48所示的各個(gè)電路中，示出了在主機(jī)50和I/F60之間存在2條數(shù)據(jù)通路的情況，但其也可以構(gòu)成為僅形成一條數(shù)據(jù)通路、利用2個(gè)電路以時(shí)間分割的方式使用數(shù)據(jù)通路。
在上述說明中，說明了使用非易失性存儲(chǔ)器單元11及FPGA單元12來構(gòu)成具有一種或2種功能的半導(dǎo)體集成電路器件的情況。但，其也可以構(gòu)成具有3種以上功能的半導(dǎo)體集成電路器件。并且，此時(shí)，也可以構(gòu)成為僅形成1個(gè)數(shù)據(jù)通路、利用時(shí)間分割來進(jìn)行數(shù)據(jù)傳送。
圖49表示使用圖1中、圖18中或圖22中的FPGA單元12并且作為非易失性存儲(chǔ)器單元11使用NAND型快閃存儲(chǔ)器單元、從而實(shí)現(xiàn)為了開始時(shí)使NAND型快閃存儲(chǔ)器單元作為自舉ROM工作、結(jié)束向基帶寫入數(shù)據(jù)之后使NAND型快閃存儲(chǔ)器單元作為快閃存儲(chǔ)器和SRAM等來工作所使用的各種電路時(shí)的具體結(jié)構(gòu)的例子。
如圖中所示，使用FPGA單元12，就實(shí)現(xiàn)了具有NAND I/F59、標(biāo)志寄存器(REG)66、轉(zhuǎn)換電路(MUX)67和電路68的I/F60，電路68包含先前已說明的ECC61、BBM62、WLT63、數(shù)據(jù)緩沖器64、數(shù)據(jù)緩沖器RAM65中的至少一種。
在這種結(jié)構(gòu)中，開始通過轉(zhuǎn)換電路67，選擇NAND型快閃存儲(chǔ)器單元的自舉區(qū)域，由此使NAND型快閃存儲(chǔ)器單元作為自舉ROM工作。
結(jié)束向基帶寫入數(shù)據(jù)之后，將來自主機(jī)50的標(biāo)志設(shè)置在標(biāo)志寄存器66中，根據(jù)此時(shí)的標(biāo)志寄存器66的輸出，利用轉(zhuǎn)換電路67選擇來自電路68的輸出。此時(shí)，按照電路68的結(jié)構(gòu)，作為快閃存儲(chǔ)器和SRAM等進(jìn)行工作。此情況下，也可以使用NAND型快閃存儲(chǔ)器單元及FPGA單元12構(gòu)成具有2種或2種以上功能的半導(dǎo)體集成電路器件。并且，此時(shí)，也可以構(gòu)成僅形成1個(gè)數(shù)據(jù)通路，利用2個(gè)或2個(gè)以上的電路，以時(shí)間分割的方式使用數(shù)據(jù)通路。
再有，使用FPGA單元12，除上述各電路之外，還可以實(shí)現(xiàn)非易失性存儲(chǔ)器單元的各種接口電路、各種控制電路、例如時(shí)鐘發(fā)生器和運(yùn)算電路等。此外，能夠按照用途，實(shí)現(xiàn)處理器(DSP、CPU等)。
再有，在圖26中，說明了使用FPGA單元12來實(shí)現(xiàn)具有快閃存儲(chǔ)器單元(NAND型快閃存儲(chǔ)器單元)11和主機(jī)50之間的接口電路(NAND接口)(NAND I/F)59的I/F60的情況，但其也可如圖50所示，使用FPGA單元12來實(shí)現(xiàn)具有NAND接口(NAND I/F)59和NOR I/F69的I/F60，使NAND型快閃存儲(chǔ)器單元作為NAND型快閃存儲(chǔ)器和NOR型快閃存儲(chǔ)器來進(jìn)行工作。
并且，如圖51所示，也可以使用FPGA單元12來實(shí)現(xiàn)具有NAND接口(NAND I/F)59和SRAM I/F70的I/F 60，使NAND型快閃存儲(chǔ)器單元作為NAND型快閃存儲(chǔ)器和SRAM來進(jìn)行工作。
此外，如圖52所示，也可以使用FPGA單元12來實(shí)現(xiàn)具有NAND接口(NAND I/F)59和數(shù)據(jù)緩沖器64的I/F60。
圖53表示作為非易失性存儲(chǔ)器單元11使用MRAM單元，使用圖1中、圖18中或圖22中的FPGA單元12，從而實(shí)現(xiàn)用于將MRAM單元作為NAND型快閃存儲(chǔ)器單元使用的NAND接口69情況下的結(jié)構(gòu)的例子。
再有，在圖53中，使用FPGA單元12來實(shí)現(xiàn)NOR接口、AND接口以替代NAND接口69，能夠?qū)RAM單元作為NOR型快閃存儲(chǔ)器單元、AND型快閃存儲(chǔ)器單元來進(jìn)行使用，并且，使用FPGA單元12，實(shí)現(xiàn)MRAM接口，能夠?qū)RAM單元作為MRAM單元來使用。
圖54表示作為非易失性存儲(chǔ)器單元11使用FeRAM單元、使用圖1中、圖18中或圖22中的FPGA單元12，從而實(shí)現(xiàn)用于將FeRAM單元作為NAND型快閃存儲(chǔ)器單元使用的NAND接口70情況下的結(jié)構(gòu)的例子。
此外，在圖54中，使用FPGA單元12，實(shí)現(xiàn)NOR接口、AND接口以替代NAND接口70，能夠?qū)eRAM單元作為NOR型快閃存儲(chǔ)器單元、AND型快閃存儲(chǔ)器單元來進(jìn)行使用，并且，使用FPGA單元12，實(shí)現(xiàn)MRAM接口，能夠?qū)eRAM單元作為MRAM單元來進(jìn)行使用。
在如上所述的半導(dǎo)體芯片上形成的非易失性存儲(chǔ)器單元11不限于如NAND型快閃存儲(chǔ)器單元等那樣的一個(gè)存儲(chǔ)器單元。例如，如圖55所示，作為非易失性存儲(chǔ)器單元11，也可以形成NAND型快閃存儲(chǔ)器單元11a和MRAM單元11b兩個(gè)存儲(chǔ)器單元。在圖55的電路中，使用FPGA單元12，能夠?qū)崿F(xiàn)NAND I/F59和MRAM I/F71。并且，如圖56所示，作為非易失性存儲(chǔ)器單元11，還可以形成NAND型快閃存儲(chǔ)器單元11a、MRAM單元11b和FeRAM單元11c三個(gè)存儲(chǔ)器單元。在圖56的電路中，使用FPGA單元12，能夠?qū)崿F(xiàn)NANDI/F59、MRAM I/F71和FeRAM I/F72。作為非易失性存儲(chǔ)器單元11，還可以形成三個(gè)或更多的非易失性存儲(chǔ)器單元。
再有，在圖55及圖56中說明了相對于NAND型快閃存儲(chǔ)器單元11a連接NAND I/F 59、相對于MRAM單元11b連接MRAM I/F71、以及相對于FeRAM單元11c連接FeRAM I/F72的情況，但也可以對于非易失性存儲(chǔ)器單元連接不同種類的I/F，例如對于NAND型快閃存儲(chǔ)器11a連接MRAM I/F71或FeRAMI/F72，而且，也可以對于MRAM單元11b連接NAND I/F59或FeRAM I/F72，并且還可以對于FeRAM I/F72連接NAND I/F59或MRAM I/F71。
此外，在非易失性存儲(chǔ)器單元為2個(gè)或更多的存儲(chǔ)器單元的情況下，也可以將用于對FPGA單元12進(jìn)行編程的數(shù)據(jù)僅存儲(chǔ)在一個(gè)存儲(chǔ)器單元中，或還可以在2個(gè)或更多的存儲(chǔ)器單元中分別存儲(chǔ)用于對FPGA單元12進(jìn)行編程的數(shù)據(jù)。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，包括在半導(dǎo)體芯片上集成的可編程邏輯器件單元；在上述半導(dǎo)體芯片上集成、將用于對上述可編程邏輯器件單元進(jìn)行編程的數(shù)據(jù)保存到數(shù)據(jù)存儲(chǔ)區(qū)的一部分區(qū)域中的非易失性存儲(chǔ)器單元；以及控制上述非易失性存儲(chǔ)器單元，當(dāng)接通電源時(shí)讀出存儲(chǔ)在上述數(shù)據(jù)存儲(chǔ)區(qū)的上述一部分區(qū)域中的數(shù)據(jù)，并供給到上述可編程邏輯器件單元的控制電路。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中，使用上述可編程邏輯器件單元，形成用來使上述非易失性存儲(chǔ)器單元至少作為寄存器、快閃存儲(chǔ)器、隨機(jī)存取存儲(chǔ)器、只讀存儲(chǔ)器中的任意一種來進(jìn)行工作的第一接口電路。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中，上述非易失性存儲(chǔ)器單元是NAND型、NOR型及AND型中的任意一種快閃存儲(chǔ)器單元、具有MRAM單元的MRAM單元、具有FeRAM單元的FeRAM單元中的至少任意一種。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中，上述可編程邏輯器件單元具有FPGA結(jié)構(gòu)或CPLD結(jié)構(gòu)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中，通過設(shè)置在上述半導(dǎo)體芯片上的至少一個(gè)外部端子，將用于對上述可編程邏輯器件單元進(jìn)行編程的上述數(shù)據(jù)輸入到上述非易失性存儲(chǔ)器單元。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，還包括通過利用上述可編程邏輯器件單元形成的上述第一接口電路、與上述非易失性存儲(chǔ)器單元之間進(jìn)行數(shù)據(jù)交換的主機(jī)，上述主機(jī)包含第二接口電路，按照上述主機(jī)的規(guī)格改變上述第一接口電路的結(jié)構(gòu)，或按照上述第一接口電路的規(guī)格改變上述第二接口電路的結(jié)構(gòu)。
7.一種半導(dǎo)體集成電路器件，包括在半導(dǎo)體芯片上集成的可編程邏輯器件單元；在上述半導(dǎo)體芯片上集成、將用于對上述可編程邏輯器件單元進(jìn)行編程的數(shù)據(jù)保存到數(shù)據(jù)存儲(chǔ)區(qū)的一部分區(qū)域內(nèi)的非易失性存儲(chǔ)器單元；在上述半導(dǎo)體芯片上集成、且與上述可編程邏輯器件單元連接、對用于對上述可編程邏輯器件單元進(jìn)行編程的數(shù)據(jù)進(jìn)行糾錯(cuò)的糾錯(cuò)電路；以及控制上述非易失性存儲(chǔ)器單元，當(dāng)接通電源時(shí)讀出存儲(chǔ)在上述數(shù)據(jù)存儲(chǔ)區(qū)的上述一部分區(qū)域中的數(shù)據(jù)，并供給到上述可編程邏輯器件單元的控制電路。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中，上述糾錯(cuò)電路對從上述非易失性存儲(chǔ)器單元的上述數(shù)據(jù)存儲(chǔ)區(qū)的上述一部分區(qū)域中讀出的上述數(shù)據(jù)進(jìn)行糾錯(cuò)，并供給到上述可編程邏輯器件單元。
9.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中，利用上述可編程邏輯器件單元，形成用來使上述非易失性存儲(chǔ)器單元至少作為寄存器、快閃存儲(chǔ)器、隨機(jī)存取存儲(chǔ)器、只讀存儲(chǔ)器中的任意一種來進(jìn)行工作的第一接口電路。
10.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路，其中，上述非易失性存儲(chǔ)器單元是NAND型、NOR型及AND型中的任意一種快閃存儲(chǔ)器單元、具有MRAM單元的MRAM單元、具有FeRAM單元的FeRAM單元中的至少任意一種。
11.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中，上述可編程邏輯器件單元具有FPGA結(jié)構(gòu)或CPLD結(jié)構(gòu)。
12.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中，通過設(shè)置在上述半導(dǎo)體芯片上的至少一個(gè)外部端子，將用于對上述可編程邏輯器件單元進(jìn)行編程的上述數(shù)據(jù)輸入到上述非易失性存儲(chǔ)器單元。
13.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，還包括通過利用上述可編程邏輯器件單元形成的上述第一接口電路，與上述非易失性存儲(chǔ)器單元之間進(jìn)行數(shù)據(jù)交換的主機(jī)，上述主機(jī)包含第二接口電路，按照上述主機(jī)的規(guī)格改變上述第一接口電路的結(jié)構(gòu)，或按照上述第一接口電路的規(guī)格改變上述第二接口電路的結(jié)構(gòu)。
14.一種半導(dǎo)體集成電路器件，包括在半導(dǎo)體芯片上集成的可編程邏輯器件單元；在上述半導(dǎo)體芯片上集成、將用于對上述可編程邏輯器件單元進(jìn)行編程的數(shù)據(jù)存儲(chǔ)到數(shù)據(jù)存儲(chǔ)區(qū)的一部分區(qū)域內(nèi)的非易失性存儲(chǔ)器單元；在上述半導(dǎo)體芯片上集成、且與上述可編程邏輯器件單元連接、并對用于對上述可編程邏輯器件單元進(jìn)行編程的數(shù)據(jù)進(jìn)行糾錯(cuò)的糾錯(cuò)電路；控制上述非易失性存儲(chǔ)器單元，當(dāng)接通電源時(shí)讀出存儲(chǔ)在上述數(shù)據(jù)存儲(chǔ)區(qū)的上述一部分區(qū)域中的數(shù)據(jù)，并供給到上述可編程邏輯器件單元的控制電路；以及在上述半導(dǎo)體芯片上集成、且與上述可編程邏輯器件單元、上述非易失性存儲(chǔ)器單元及上述糾錯(cuò)電路連接，被供給從上述非易失性存儲(chǔ)器單元的上述數(shù)據(jù)存儲(chǔ)區(qū)的與上述一部分區(qū)域不同的區(qū)域中讀出的數(shù)據(jù)、及從上述非易失性存儲(chǔ)器單元的上述數(shù)據(jù)存儲(chǔ)區(qū)的與上述一部分區(qū)域不同的區(qū)域中讀出并由上述糾錯(cuò)電路進(jìn)行糾錯(cuò)后的數(shù)據(jù)，并將上述兩種數(shù)據(jù)的任意一種供給到上述可編程邏輯器件單元的多路復(fù)用器。
15.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路器件，其中，使用上述可編程邏輯器件單元，形成用于使上述非易失性存儲(chǔ)器單元至少作為寄存器、快閃存儲(chǔ)器、隨機(jī)存取存儲(chǔ)器、只讀存儲(chǔ)器中的任意一種來進(jìn)行工作的第一接口電路。
16.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路，其中，上述非易失性存儲(chǔ)器單元是NAND型、NOR型及AND型中任意一種快閃存儲(chǔ)器單元、具有MRAM單元的MRAM單元、具有FeRAM單元的FeRAM單元中的至少任意一種。
17.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路器件，其中，上述可編程邏輯器件單元具有FPGA結(jié)構(gòu)或CPLD結(jié)構(gòu)。
18.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路器件，其中，通過設(shè)置在上述半導(dǎo)體芯片上的至少一個(gè)外部端子，將用于對上述可編程邏輯器件單元進(jìn)行編程的上述數(shù)據(jù)輸入到上述非易失性存儲(chǔ)器單元。
19.根據(jù)權(quán)利要求15的半導(dǎo)體集成電路器件，還包括通過利用上述可編程邏輯器件單元形成的上述第一接口電路，與上述非易失性存儲(chǔ)器單元之間進(jìn)行數(shù)據(jù)交換的主機(jī)，上述主機(jī)包含第二接口電路，按照上述主機(jī)的規(guī)格改變上述第一接口電路的結(jié)構(gòu)，或按照上述第一接口電路的規(guī)格改變上述第二接口電路的結(jié)構(gòu)。
全文摘要
本發(fā)明最主要的特征在于，在制造半導(dǎo)體芯片之后，容易構(gòu)成具有非易失性存儲(chǔ)器單元(unit)的功能以及各種功能的電路。本發(fā)明的半導(dǎo)體集成電路器件，其特征在于，包括在半導(dǎo)體芯片(10)上集成的可編程邏輯器件單元(12)；在半導(dǎo)體芯片上集成的、將用于對可編程邏輯器件單元(12)進(jìn)行編程的數(shù)據(jù)保存在數(shù)據(jù)存儲(chǔ)區(qū)的一部分?jǐn)?shù)據(jù)存儲(chǔ)區(qū)之中的非易失性存儲(chǔ)器單元(11)；以及控制非易失性存儲(chǔ)單單元(11)，并在接通電源時(shí)讀出在一部分?jǐn)?shù)據(jù)存儲(chǔ)區(qū)中保存的數(shù)據(jù)，供給到可編程邏輯器件單元(12)的控制電路。
文檔編號H01L21/70GK1881471SQ20061009988
公開日2006年12月20日 申請日期2006年6月2日 優(yōu)先權(quán)日2005年6月2日
發(fā)明者瀨田涉二, 吉本健 申請人:株式會(huì)社東芝