專利名稱：半導(dǎo)體集成電路器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路器件及其制造方法，更具體而言，本申請(qǐng)涉及一種具有改善的工作特性的半導(dǎo)體集成電路器件及其制造方法。
背景技術(shù)：
諸如芯片上系統(tǒng)(SOC)、微控制器單元(MCU)和顯示驅(qū)動(dòng)器IC(DDI)的半導(dǎo)體集成電路器件包括多個(gè)外圍器件和許多接口電路，外圍器件比如是處理器、存儲(chǔ)器、邏輯電路、視頻和圖像處理電路。于是，半導(dǎo)體集成電路器件包括具有多種驅(qū)動(dòng)電壓的晶體管。舉例來說，在半導(dǎo)體集成電路器件中可以包括高壓(15-30V)驅(qū)動(dòng)晶體管、中壓(4-6V)驅(qū)動(dòng)晶體管和低壓(1-3V)驅(qū)動(dòng)晶體管。
具體而言，為了使高壓驅(qū)動(dòng)晶體管即使在施加了高壓時(shí)也能夠正常工作，高壓驅(qū)動(dòng)晶體管的漏極區(qū)和半導(dǎo)體襯底之間的擊穿電壓應(yīng)當(dāng)充分高。于是，漏極區(qū)的重?fù)诫s區(qū)和柵電極隔開充分距離以提高擊穿電壓，而減小漏極區(qū)的輕摻雜區(qū)和半導(dǎo)體襯底的摻雜濃度以擴(kuò)大耗盡區(qū)。因此，高壓驅(qū)動(dòng)晶體管的柵極絕緣層厚度大于低壓驅(qū)動(dòng)晶體管的柵極絕緣層厚度。
在制造高壓驅(qū)動(dòng)晶體管之后，執(zhí)行形成多層互連線和多層絕緣層的后工藝。隨后的工藝通常是諸如導(dǎo)電層蝕刻或光致抗蝕劑層灰化的等離子體工藝。在等離子體工藝期間產(chǎn)生真空紫外(VUV)線照射到半導(dǎo)體襯底，于是在柵極絕緣層和/或器件隔離層上沉積了正電荷(或負(fù)電荷)。由于漏極區(qū)的輕摻雜區(qū)和半導(dǎo)體襯底的摻雜濃度低，所以由真空紫外線導(dǎo)致的電荷的小變化導(dǎo)致高壓驅(qū)動(dòng)晶體管特性的顯著變化。
舉例來說，對(duì)于NMOS高壓驅(qū)動(dòng)晶體管的情況，沉積在柵極絕緣層上的正電荷在柵極絕緣層下方形成溝道，由此增大了漏極關(guān)閉電流(Idoff)。此外，沉積在器件隔離層上的正電荷在器件隔離層和P阱界面上形成反型層，并在漏極區(qū)和相鄰的PMOS高壓驅(qū)動(dòng)晶體管的N阱之間產(chǎn)生隔離電流(Isol)，由此減弱隔離效果。

發(fā)明內(nèi)容
本發(fā)明提供了一種具有改善的工作特性的半導(dǎo)體集成電路器件。
本發(fā)明還提供了一種制造具有改善的工作特性的半導(dǎo)體集成電路器件的方法。
在看到以下描述之后本領(lǐng)域的技術(shù)人員將明白本發(fā)明的上述目的以及其他目的、特點(diǎn)和優(yōu)點(diǎn)。
根據(jù)本發(fā)明的一方面，提供了一種半導(dǎo)體集成電路器件，其包括包括第一摻雜劑的半導(dǎo)體襯底；形成于所述半導(dǎo)體襯底上的第一導(dǎo)電層圖案；形成于所述第一導(dǎo)電層圖案上的層間介質(zhì)層；形成于所述層間介質(zhì)層上的第二導(dǎo)電層圖案；以及形成于所述第二導(dǎo)電層圖案和所述層間介質(zhì)層上的第一真空紫外線(VUV)阻擋層以阻擋照射到所述半導(dǎo)體襯底的真空紫外線。
在另一個(gè)實(shí)施例中，半導(dǎo)體集成電路器件可以還包括第一真空紫外線阻擋層下方的第一氧化物層。
在另一個(gè)實(shí)施例中，所述第一真空紫外線阻擋層由帶隙小于氧化硅的材料形成。
在另一個(gè)實(shí)施例中，所述第一真空紫外線阻擋層包括氮化物。
在另一個(gè)實(shí)施例中，所述第一真空紫外線阻擋層為SiN層或SiON層。
在另一個(gè)實(shí)施例中，所述第一導(dǎo)電層圖案為高壓驅(qū)動(dòng)晶體管的柵電極。
在另一個(gè)實(shí)施例中，所述高壓驅(qū)動(dòng)晶體管包括源極/漏極區(qū)，所述源極/漏極區(qū)由重?fù)诫s區(qū)和包括第二摻雜劑的輕摻雜區(qū)構(gòu)成，所述輕摻雜區(qū)設(shè)置于所述柵電極處，形成于所述半導(dǎo)體襯底中并與所述半導(dǎo)體襯底具有不同的導(dǎo)電類型，且所述重?fù)诫s區(qū)與所述柵電極隔開預(yù)定間距，形成得淺于所述輕摻雜區(qū)并與所述半導(dǎo)體襯底具有不同的導(dǎo)電類型。
在另一個(gè)實(shí)施例中，所述第一摻雜劑的摻雜劑濃度在1×1015-1×1017atoms/cm3的范圍內(nèi)。
在另一個(gè)實(shí)施例中，所述第二摻雜劑的摻雜劑濃度在1×1014-1×1016atoms/cm3的范圍內(nèi)。
在另一個(gè)實(shí)施例中，半導(dǎo)體集成電路器件還可以包括通過等離子體淀積形成于所述第一真空紫外線阻擋層上的金屬間介質(zhì)層。
在另一個(gè)實(shí)施例中，所述金屬間介質(zhì)層包括依次形成的第一介質(zhì)層和第二介質(zhì)層，所述第一介質(zhì)層比所述第二介質(zhì)層具有更好的縫隙填充特性。
在另一個(gè)實(shí)施例中，所述半導(dǎo)體集成電路器件還可以包括形成于所述金屬間介質(zhì)層上的第三導(dǎo)電層圖案以及形成于所述第三導(dǎo)電層圖案和所述金屬間介質(zhì)層的整個(gè)表面上以阻擋照射到所述半導(dǎo)體襯底的真空紫外線的第二真空紫外線阻擋層。
在另一個(gè)實(shí)施例中，半導(dǎo)體集成電路器件可以還包括第二真空紫外線阻擋層下方的第二氧化物層。
在另一個(gè)實(shí)施例中，所述第二真空紫外線阻擋層由帶隙小于氧化硅的材料形成。
根據(jù)本發(fā)明的另一方面，提供了一種制造半導(dǎo)體集成電路器件的方法，所述方法包括在包括第一摻雜劑的半導(dǎo)體襯底上形成第一導(dǎo)電層圖案；在所述第一導(dǎo)電層圖案上形成層間介質(zhì)層；在所述層間介質(zhì)層上形成第二導(dǎo)電層圖案；以及在所述第二導(dǎo)電層圖案和所述層間介質(zhì)層的整個(gè)表面上形成第一真空紫外線(VUV)阻擋層以阻擋照射到所述半導(dǎo)體襯底的真空紫外線。
在另一個(gè)實(shí)施例中，制造半導(dǎo)體集成電路器件的方法可以還包括在第一真空紫外線阻擋層下方形成第一氧化物層。
在另一個(gè)實(shí)施例中，所述第一真空紫外線阻擋層由帶隙小于氧化硅的材料形成。
在另一個(gè)實(shí)施例中，所述第一真空紫外線阻擋層包括氮化物。
在另一個(gè)實(shí)施例中，所述第一真空紫外線阻擋層為SiN層或SiON層。
在另一個(gè)實(shí)施例中，所述第一導(dǎo)電層圖案為高壓驅(qū)動(dòng)晶體管的柵電極。
在另一個(gè)實(shí)施例中，所述高壓驅(qū)動(dòng)晶體管包括源極/漏極區(qū)，所述源極/漏極區(qū)由重?fù)诫s區(qū)和包括第二摻雜劑的輕摻雜區(qū)構(gòu)成，所述輕摻雜區(qū)設(shè)置于所述柵電極處，形成于所述半導(dǎo)體襯底中并與所述半導(dǎo)體襯底具有不同的導(dǎo)電類型，且所述重?fù)诫s區(qū)與所述柵電極隔開預(yù)定間距，形成得淺于所述輕摻雜區(qū)并與所述半導(dǎo)體襯底具有不同的導(dǎo)電類型。
在另一個(gè)實(shí)施例中，所述第一摻雜劑的摻雜劑濃度在1×1015-1×1017atoms/cm3的范圍內(nèi)。
在另一個(gè)實(shí)施例中，所述第二摻雜劑的摻雜劑濃度在1×1014-1×1016atoms/cm3的范圍內(nèi)。
在另一個(gè)實(shí)施例中，制造半導(dǎo)體集成電路器件的方法還可以包括通過等離子體淀積在所述第一真空紫外線阻擋層上形成金屬間介質(zhì)層。
在另一個(gè)實(shí)施例中，所述金屬間介質(zhì)層包括依次形成的第一介質(zhì)層和第二介質(zhì)層，所述第一介質(zhì)層比所述第二介質(zhì)層具有更好的縫隙填充特性。
在另一個(gè)實(shí)施例中，所述制造半導(dǎo)體集成電路器件的方法還可以包括在所述金屬間介質(zhì)層上形成第三導(dǎo)電層圖案以及在所述第三導(dǎo)電層圖案和所述金屬間介質(zhì)層的整個(gè)表面上形成第二真空紫外線阻擋層以阻擋照射到所述半導(dǎo)體襯底的真空紫外線。
在另一個(gè)實(shí)施例中，制造半導(dǎo)體集成電路器件的方法可以還包括在第二真空紫外線阻擋層下方形成第二氧化物層。
在另一個(gè)實(shí)施例中，所述第二真空紫外線阻擋層由帶隙小于氧化硅的材料形成。


通過參考附圖詳細(xì)描述其優(yōu)選實(shí)施例，本發(fā)明的以上和其他特征和益處將變得更加顯見，附圖中圖1為根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的布局；圖2為取自圖1中的線II-II’的截面圖；圖3A到6B為說明根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的效果的視圖；圖7為根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路器件的截面圖；圖8為根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路器件的截面圖；圖9A到9F為說明根據(jù)本發(fā)明制造半導(dǎo)體集成電路器件的方法的截面圖；以及圖10為在制造NMOS高壓驅(qū)動(dòng)晶體管和PMOS晶體管并在每個(gè)NMOS高壓驅(qū)動(dòng)晶體管和PMOS晶體管的第一互連線上形成SiON層之后測(cè)量漏極關(guān)閉電流的結(jié)果。
具體實(shí)施例方式
參考以下的對(duì)優(yōu)選實(shí)施例的詳細(xì)說明和附圖可以更容易地理解本發(fā)明的優(yōu)點(diǎn)和特征以及實(shí)現(xiàn)方法。
文中，高壓驅(qū)動(dòng)晶體管是施加15-30V驅(qū)動(dòng)電壓的晶體管，低壓驅(qū)動(dòng)晶體管是施加3V或更低驅(qū)動(dòng)電壓的晶體管。不過，顯然本領(lǐng)域的技術(shù)人員可以容易地改變驅(qū)動(dòng)電壓的特定值。
圖1為根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的布局。圖2為取自圖1中的線II-II’的截面圖。文中，半導(dǎo)體集成電路器件可以是，但不局限于顯示驅(qū)動(dòng)器IC(DDI)的逆變器(inverter)。
參考圖1和2，根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件1包括具有第一摻雜劑的半導(dǎo)體襯底100；NMOS高壓驅(qū)動(dòng)晶體管200；PMOS高壓驅(qū)動(dòng)晶體管300和上部分層結(jié)構(gòu)(upper-level layer structure)400。
半導(dǎo)體襯底100可以是硅襯底、SOI(絕緣體上硅)襯底、鎵砷襯底、硅鍺襯底、陶瓷襯底、石英襯底或用于顯示裝置的玻璃襯底。半導(dǎo)體襯底100通常為P型襯底，可以在半導(dǎo)體襯底100上生長(zhǎng)P型外延層。
形成于半導(dǎo)體襯底100上的器件隔離層110界定有源區(qū)。隔離層可以是通過局部氧化(LOCOS)工藝形成的淺溝槽隔離(STI)或場(chǎng)氧化物隔離(FOX)。
可以形成P阱120和N阱130以在半導(dǎo)體襯底100中獲得高壓驅(qū)動(dòng)晶體管。具體而言，用在高壓驅(qū)動(dòng)晶體管中的阱的摻雜劑濃度低于用在低壓驅(qū)動(dòng)晶體管中的阱的摻雜劑濃度。舉例來說，P阱120和/或N阱130的第一摻雜劑濃度可以在1×1015-1×1017atom/cm3的范圍中。
NMOS高壓驅(qū)動(dòng)晶體管200包括柵電極220、柵極絕緣層210、源極區(qū)230和漏極區(qū)240。
柵電極220是在半導(dǎo)體襯底100上沿特定方向延伸的導(dǎo)電層圖案并經(jīng)由柵極絕緣層210與半導(dǎo)體襯底100絕緣。柵極絕緣層210通常由氧化硅(SiOx)制成。具體而言，高壓驅(qū)動(dòng)晶體管的柵極絕緣層厚度大于低壓驅(qū)動(dòng)晶體管的柵極絕緣層厚度。舉例來說，NMOS高壓驅(qū)動(dòng)晶體管200的柵極絕緣層210可以具有200-400的厚度，低壓驅(qū)動(dòng)晶體管的柵極絕緣層可以具有30-150的厚度。亦即，低壓驅(qū)動(dòng)晶體管的柵極絕緣層薄，于是提高了半導(dǎo)體器件的驅(qū)動(dòng)速度，而NMOS高壓驅(qū)動(dòng)晶體管200的柵極絕緣層210厚，于是在15V或更高的高壓下具有充分高的耐應(yīng)力水平(proofstress level)。
源極區(qū)230和漏極區(qū)240設(shè)置于柵電極220的兩個(gè)側(cè)壁處。具體而言，NMOS高壓驅(qū)動(dòng)晶體管200的源極區(qū)230和漏極區(qū)240形成用于高壓驅(qū)動(dòng)的掩模隔離的(mask islanded)雙擴(kuò)散漏極(MIDDD)結(jié)構(gòu)。亦即，具有第二摻雜劑的輕摻雜區(qū)232和242設(shè)置于柵電極220處且于是形成于半導(dǎo)體襯底100中，而重?fù)诫s區(qū)234和244與柵電極220隔開預(yù)定間距且形成得比輕摻雜區(qū)232和242淺。當(dāng)施加高壓的重?fù)诫s區(qū)234和244與柵電極220隔開充分大間距時(shí)就能夠提高擊穿電壓。
具體而言，NMOS高壓驅(qū)動(dòng)晶體管200的輕摻雜區(qū)232和242的摻雜劑濃度低于低壓驅(qū)動(dòng)晶體管中所用的輕摻雜區(qū)的摻雜劑濃度。例如，輕摻雜區(qū)232和242中第一摻雜劑的濃度可以在1×1014-1×1016atom/cm3的范圍內(nèi)。照此，如果P阱120和輕摻雜區(qū)232和242是輕摻雜的，在P阱120和輕摻雜區(qū)232和242的邊界處的耗盡區(qū)寬度就增大。由于擊穿電壓得到了充分提高，因此即使向漏極區(qū)240施加高壓，穩(wěn)定工作也是可能的。
雖然在本發(fā)明第一實(shí)施例中源極區(qū)230和漏極區(qū)240形成MIDDD結(jié)構(gòu)，但是它們也可以具有輕擴(kuò)散漏極(LDD)結(jié)構(gòu)、掩模LDD(MLDD)結(jié)構(gòu)或橫向雙擴(kuò)散MOS(LDMOS)結(jié)構(gòu)，只要它們適于高壓驅(qū)動(dòng)。
PMOS高壓驅(qū)動(dòng)晶體管300包括柵電極320、柵極絕緣層310、源極區(qū)330和漏極區(qū)340。PMOS高壓驅(qū)動(dòng)晶體管300與NMOS高壓驅(qū)動(dòng)晶體管200互補(bǔ)，將不會(huì)給出其描述。
上部分層結(jié)構(gòu)400包括層間介質(zhì)層410、接觸423、第一互連線430、第一真空紫外線(VUV)阻擋層440、第一金屬間介質(zhì)層(intermetallic dielectriclayer)450、第一通路(via)463、第二互連線470、第二金屬間介質(zhì)層480、第二通路493、第三互連線495和鈍化層496。
層間介質(zhì)層410形成于NMOS高壓驅(qū)動(dòng)晶體管200、PMOS高壓驅(qū)動(dòng)晶體管300和半導(dǎo)體襯底100上。層間介質(zhì)層410由低介電常數(shù)的介質(zhì)材料形成。用于層間介質(zhì)層410的低介電常數(shù)的介質(zhì)材料可以是從例如由如下材料構(gòu)成的組中選擇的至少一種可流動(dòng)氧化物(FOX)層、Tonnen硅氮烷(TOSZ，Tonnen Silazane，由Tonnen公司制造的硅氮烷)層、未摻雜硅酸鹽玻璃(USG)層、硼硅酸鹽玻璃(BSG)層、磷硅酸鹽玻璃(PSG)層、硼磷硅酸鹽玻璃(BPSG)層、等離子體增強(qiáng)的原硅酸四乙酯(PE-TEOS)層、氟化物硅酸鹽(FSG)層、高密度等離子體(HDP)層、等離子體增強(qiáng)的氧化物(PEOX)層和這些層的堆疊層。半導(dǎo)體集成電路器件1的互連線的總體介電常數(shù)和電阻-電容(RC)延遲能夠得到減小。
在本發(fā)明的第一實(shí)施例中，層間介質(zhì)層410包括PEOX層411、BPSG層412和PE-TEOS層413。這里，PEOX層411用作緩沖層，而BPSG層412具有出色的縫隙填充特性，于是減小了由柵電極220和320導(dǎo)致的臺(tái)階。PE-TEOS層413提供出色的生產(chǎn)能力，于是能夠迅速將層間介質(zhì)層410形成到預(yù)定厚度。
接觸423形成于層間介質(zhì)層410的預(yù)定區(qū)域中，以電連接NMOS和PMOS高壓驅(qū)動(dòng)晶體管200和300的源極/漏極區(qū)230、240、330、340、柵電極220和320與第一互連線430。接觸423可以由比如銅、鈦或鎢的金屬材料形成。
此外，可以圍繞接觸423形成第一阻擋圖案422，以防止接觸423的材料擴(kuò)散到層間介質(zhì)層410。第一阻擋圖案422可以由Ti、TiN、Ti/TiN、Ta、TaN、Ta/TaN或Ta/TiN形成。
第一互連線430形成于層間介質(zhì)層410上并且為導(dǎo)電層圖案，其連接到NMOS和PMOS高壓驅(qū)動(dòng)晶體管200和300的源極/漏極區(qū)230、240、330、340、柵電極220和320。第一互連線430可以由鋁形成至約5000的厚度。雖然未示出，但是當(dāng)?shù)谝换ミB線430為鋁互連線時(shí)，可以在第一互連線430和接觸423之間進(jìn)一步由Ti/TiN形成粘結(jié)膜以改善第一互連線430和接觸423之間的粘附性，且可以在第一互連線430上進(jìn)一步由Ti、TiN或Ti/TiN形成抗反射涂層膜以防止光刻工藝期間鋁的漫反射。
在本發(fā)明的第一實(shí)施例中，第一互連線430用于將地電壓施加到NMOS高壓驅(qū)動(dòng)晶體管200的源極區(qū)230，將電源電壓施加到PMOS高壓驅(qū)動(dòng)晶體管300的源極區(qū)330，將預(yù)定的信號(hào)電壓施加到NMOS高壓驅(qū)動(dòng)晶體管200的漏極區(qū)240和PMOS高壓驅(qū)動(dòng)晶體管300的漏極區(qū)340。
第一VUV阻擋層440形成于第一互連線430和層間介質(zhì)層410的整個(gè)表面上并阻擋照射到半導(dǎo)體襯底100的真空紫外線。第一VUV阻擋層440由帶隙小于氧化硅(SiOx)的材料形成。柵極絕緣層210和310和/或器件隔離層110主要由氧化硅(SiOx)形成。于是，在照射能量大于氧化硅(SiOx)帶隙的真空紫外線時(shí)，就形成了電子-空穴對(duì)(EHP)且正電荷和/或負(fù)電荷積累在柵極絕緣層210和310和/或器件隔離層110上。所沉積的正電荷和/或負(fù)電荷提高了漏極關(guān)閉電流(Idoff)和隔離電流(Isol)。由于形成于柵極絕緣層210和310以及器件隔離層110上方的第一VUV阻擋層440由帶隙小于氧化硅(SiOx)的材料形成，因此在到達(dá)柵極絕緣層210和310以及器件隔離層110之前真空紫外線能夠被吸收。
帶隙小于氧化硅(SiOx)的材料可以是，但不限于，氮化物層或者具體而言是SiN層或SiON層。因?yàn)榫哂斜萐iON層更好的VUV吸收特性，所以SiN層可以形成到50或更大的厚度，而SiON層可以形成到500或更大的厚度。此外，隨著SiN層或SiON層厚度的增加VUV吸收得到提高，但是SiN層或SiON層的厚度可以根據(jù)半導(dǎo)體集成電路器件1的特性進(jìn)行調(diào)節(jié)。
此外，當(dāng)?shù)谝籚UV阻擋層440為氮化物層時(shí)，它能夠阻擋外部離子或水分進(jìn)入半導(dǎo)體襯底100。形成于第一VUV阻擋層440上的第一金屬間介質(zhì)層450和第二金屬間介質(zhì)層480由于制造工藝的原因可能包括外部離子或水分。外部離子或水分可能被擴(kuò)散并沉積在柵極絕緣層210和310和/或器件隔離層110上。沉積的外部離子或水分增大了漏極關(guān)閉電流(Idoff)和隔離電流(Isol)。由于第一VUV阻擋層440能夠在外部離子或水分到達(dá)柵極絕緣層210和310和/或器件隔離層110之前阻擋外部離子或水分，因此能夠減小漏極關(guān)閉電流(Idoff)和隔離電流(Isol)。
第一金屬間介質(zhì)層450形成于第一VUV阻擋層440上。第一金屬間介質(zhì)層450具有低介電常數(shù)的介質(zhì)材料，可以是從例如由如下材料構(gòu)成的組中選擇的至少一種材料可流動(dòng)氧化物(FOX)層、Tonnen硅氮烷(TOSZ)層、未摻雜硅酸鹽玻璃(USG)層、硼硅酸鹽玻璃(BSG)層、磷硅酸鹽玻璃(PSG)層、硼磷硅酸鹽玻璃(BPSG)層、等離子體增強(qiáng)的原硅酸四乙酯(PE-TEOS)層、氟化物硅酸鹽(FSG)層、高密度等離子體(HDP)層、等離子體增強(qiáng)的氧化物和這些層的堆疊層。半導(dǎo)體集成電路器件1的互連線的總體介電常數(shù)和電阻-電容(RC)延遲能夠得到減小。
在本發(fā)明的第一實(shí)施例中，HDP層451和PE-TEOS層452是依次淀積的。在一個(gè)實(shí)施例中，HDP層451和PE-TEOS層452是通過等離子體淀積形成的。等離子體淀積有利之處在于能夠以低溫進(jìn)行淀積。雖然在使用等離子體時(shí)可能發(fā)射真空紫外線，但是第一VUV阻擋層440吸收所發(fā)射的真空紫外線，因此防止半導(dǎo)體集成電路器件1被所照射的真空紫外線損傷。
此外，第一金屬間介質(zhì)層450可能包括外部離子或水分，但是第一VUV阻擋層440吸收外部離子或水分，由此防止半導(dǎo)體集成電路器件1被外部離子或水分損傷。
HDP層451具有出色的縫隙填充特性并減小由第一互連線430造成的臺(tái)階。PE-TEOS層452提供出色的生產(chǎn)能力，于是第一金屬間介質(zhì)層450能夠迅速形成到預(yù)定厚度。
第一通路463形成于第一金屬間介質(zhì)層450的預(yù)定區(qū)域中以電連接第一互連線430和第二互連線470。第一通路463可以由比如銅、鈦或鎢的金屬材料形成。第二阻擋圖案462圍繞第一通路463形成以防止第一通路463的材料擴(kuò)散到第一金屬間介質(zhì)層450。
第二互連線470形成于第一金屬間介質(zhì)層450上并電連接到第一互連線430。第二互連線470可以主要由鋁形成。第二金屬間介質(zhì)層480在第二互連線470上由低介電常數(shù)材料形成。第二通路493形成于第二金屬間介質(zhì)層480的預(yù)定區(qū)域中以電連接第二互連線470和第三互連線495。鈍化層496形成于第三互連線495上以保護(hù)半導(dǎo)體集成電路器件1。
圖3A到4B為說明根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的效果的視圖。這里，圖3A和4A表示半導(dǎo)體集成電路器件1不包括第一VUV阻擋層440的情況，而圖3B和4B表示半導(dǎo)體集成電路器件1包括第一VUV阻擋層440的情況。
參考圖3A和3B，如果將真空紫外線照射到半導(dǎo)體集成電路器件1，在NMOS高壓驅(qū)動(dòng)晶體管200的柵極絕緣層210上就會(huì)積累正電荷。一旦正電荷積累在柵極絕緣層210上，負(fù)電荷就積累在P阱120的表面上，由此形成反型層122。具體而言，可能容易形成反型層122，因?yàn)镹MOS高壓驅(qū)動(dòng)晶體管200的P阱120具有低的摻雜劑濃度。于是，可以不向柵電極220施加高于閾值電壓的電壓而生成漏極關(guān)閉電流Idoff。
另一方面，由于在圖3B和4B中所照射的真空紫外線被第一VUV阻擋層440吸收，所以在NMOS高壓驅(qū)動(dòng)晶體管200的柵極絕緣層210上不會(huì)積累正電荷。結(jié)果，不產(chǎn)生漏極關(guān)閉電流Idoff。
參考圖4A和4B，一旦將真空紫外線照射到圖4A的半導(dǎo)體集成電路器件1上，就在NMOS高壓驅(qū)動(dòng)晶體管和PMOS高壓驅(qū)動(dòng)晶體管(參見圖2的200和300)的器件隔離層110上積累正電荷。更具體地說，當(dāng)器件隔離層110是氧化硅(SiOx)層時(shí)，如果真空紫外線具有大于氧化硅層帶隙的能量，就形成電子空穴對(duì)且在鄰接P阱120和N阱130的器件隔離層110上積累正電荷。當(dāng)在器件隔離層110上積累正電荷時(shí)，就在鄰接器件隔離層110的P阱120和N阱130的表面上積累負(fù)電荷。于是，在P阱120中形成反型層122，并在N阱130中形成其中積累了正電荷的積累層132。由于P阱120和N阱130具有低的摻雜劑濃度，所以可以容易地形成反型層122和積累層132。于是，就可以通過NMOS高壓驅(qū)動(dòng)晶體管200的漏極區(qū)230和PMOS高壓驅(qū)動(dòng)晶體管300的N阱之間的反型層122形成隔離電流Isol。結(jié)果，劣化了NMOS高壓驅(qū)動(dòng)晶體管200和PMOS高壓驅(qū)動(dòng)晶體管300之間的隔離。
另一方面，由于照射的真空紫外線被圖4B中的第一VUV阻擋層440吸收，所以在電隔離NMOS高壓驅(qū)動(dòng)晶體管200和PMOS高壓驅(qū)動(dòng)晶體管300的器件隔離層110上未積累正電荷。結(jié)果，未產(chǎn)生隔離電流Isol。
雖然在圖3A到4B中僅僅描述了照射真空紫外線于是在柵極絕緣層210和器件隔離層110上積累正電荷的情形，對(duì)于本領(lǐng)域的技術(shù)人員很明顯的是，通過施加到半導(dǎo)體襯底的襯底偏壓也能夠積累負(fù)電荷。于是，同樣明顯的是，當(dāng)積累了負(fù)電荷時(shí)可以以類似方式生成漏極關(guān)閉電流Idoff和隔離電流Isol。
圖5A到6B為展示本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的效果的視圖，在其每個(gè)中，圖5A和6A示出了沒有第一VUV阻擋層440的半導(dǎo)體集成電路器件，而圖5B和6B示出了有VUV阻擋層440的半導(dǎo)體集成電路器件。
參考圖5A和5B，在圖5A的半導(dǎo)體集成電路器件1中，來自多個(gè)金屬間介質(zhì)層(圖2的450和480)的外部離子或水分被擴(kuò)散，于是在PMOS高壓驅(qū)動(dòng)晶體管300的柵極絕緣層310上可能積累負(fù)電荷。一旦負(fù)電荷在柵極絕緣層310上積累，正電荷同樣會(huì)積累，于是形成反型層134。具體而言，可能容易形成反型層134，因?yàn)镻MOS高壓驅(qū)動(dòng)晶體管300的N阱130具有低的摻雜劑濃度。于是，可以不向柵電極320施加高于閾值電壓的電壓而生成漏極關(guān)閉電流Idoff。
另一方面，由于外部離子或水分被圖5B中由氮化物形成的第一VUV阻擋層440所吸收，因此在PMOS高壓驅(qū)動(dòng)晶體管300的柵極絕緣層310上未積累負(fù)電荷。
參考圖6A，來自多個(gè)金屬間介質(zhì)層(參見圖2的450和480)的外部離子或水分被擴(kuò)散，于是可能在電隔離NMOS高壓驅(qū)動(dòng)晶體管和PMOS高壓驅(qū)動(dòng)晶體管(參見圖2的200和300)的器件隔離層110上積累負(fù)電荷。一旦在器件隔離層110上積累了負(fù)電荷，就在鄰接器件隔離層110的P阱120和N阱130的表面上積累正電荷。于是，在N阱130中形成反型層134，并在P阱120中形成其中積累了正電荷的積累層124。反型層134和積累層124能夠容易地形成，因?yàn)镹MOS高壓驅(qū)動(dòng)晶體管和PMOS高壓驅(qū)動(dòng)晶體管的P阱120和N阱130具有低的摻雜劑濃度。于是，就可以通過PMOS高壓驅(qū)動(dòng)晶體管300的漏極區(qū)340和NMOS高壓驅(qū)動(dòng)晶體管200的P阱120之間的反型層134形成隔離電流Isol。結(jié)果，劣化了NMOS高壓驅(qū)動(dòng)晶體管200和PMOS高壓驅(qū)動(dòng)晶體管300之間的隔離。
另一方面，在圖6B中，由于外部離子或水分被氮化物形成的第一VUV阻擋層440吸收，所以在電隔離NMOS高壓驅(qū)動(dòng)晶體管200和PMOS高壓驅(qū)動(dòng)晶體管300的器件隔離層110上未積累負(fù)電荷。結(jié)果，未產(chǎn)生隔離電流Isol。
雖然在圖5A到6B中僅僅描述了在柵極絕緣層310和器件隔離層110上積累負(fù)電荷的情形，對(duì)于本領(lǐng)域的技術(shù)人員很明顯的是，通過施加到半導(dǎo)體襯底的襯底偏壓也能夠積累正電荷。于是，同樣明顯的是，當(dāng)積累了正電荷時(shí)可以以類似方式生成漏極關(guān)閉電流Idoff和隔離電流Isol。
圖7為根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路器件的截面圖。與圖2所示的實(shí)施例具有相同功能的部件分別以相同的附圖標(biāo)記標(biāo)示，它們的重復(fù)描述將被省略。
參考圖7，根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路器件2與根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件1的區(qū)別在于，在第二互連線470和第一金屬間介質(zhì)層450的整個(gè)表面上進(jìn)一步形成了阻擋照射到半導(dǎo)體襯底100的真空紫外線的第二VUV阻擋層475。第二VUV阻擋層475阻擋照射到半導(dǎo)體襯底100的真空紫外線、外部離子和水分。第二VUV阻擋層475由帶隙小于氧化硅(SiOx)的材料形成。例如，第二VUV阻擋層475可以是，但不限于SiN層或SiON層。
由于在根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路器件2中形成有第一VUV阻擋層440和第二VUV阻擋層475，因此在阻擋真空紫外線和吸收外部離子和水分方面半導(dǎo)體集成電路器件2能夠優(yōu)于根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件1。
在一個(gè)實(shí)施例中，可以僅僅在第二互連線470和第一金屬間介質(zhì)層450的整個(gè)表面上形成VUV阻擋層。不過，可能會(huì)由于在制造第一金屬間介質(zhì)層450的工藝期間發(fā)射的真空紫外線或者由于第一金屬間介質(zhì)層450中包括的外部離子和水分導(dǎo)致?lián)p傷。
圖8為根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路器件的截面圖。
參考圖8，根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路器件3與根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件1不同之處在于，在第一互連線430和層間介質(zhì)層410以及第一VUV阻擋層440的整個(gè)表面之間進(jìn)一步包括第一氧化物層435。第一氧化物層435充當(dāng)著第一互連線430和層間介質(zhì)層410與第一VUV阻擋層440的整個(gè)表面之間的緩沖。
在一個(gè)實(shí)施例中，可以在第一金屬間介質(zhì)層和第二互連線的整個(gè)表面上依次形成第二氧化物層和第二VUV阻擋層。
圖9A到9F為說明根據(jù)本發(fā)明制造半導(dǎo)體集成電路器件的方法的截面圖。
參考圖9A，提供半導(dǎo)體襯底100。在半導(dǎo)體襯底100上形成器件隔離層110以界定有源區(qū)。在有源區(qū)上形成NMOS高壓驅(qū)動(dòng)晶體管200和PMOS高壓驅(qū)動(dòng)晶體管300。
接著，層間介質(zhì)層410形成于NMOS高壓驅(qū)動(dòng)晶體管200、PMOS高壓驅(qū)動(dòng)晶體管300和半導(dǎo)體襯底100上。層間介質(zhì)層410可以由低k材料形成。在本發(fā)明的該實(shí)施例中，依次形成PEOX層411、BPSG層412和PE-TEOS層413。
接著，通過在層間介質(zhì)層410上執(zhí)行典型的刻蝕工藝形成接觸孔421，其暴露NMOS高壓驅(qū)動(dòng)晶體管200的源極/漏極區(qū)230和240以及PMOS高壓驅(qū)動(dòng)晶體管300的源極/漏極區(qū)330和340。
參考圖9B，沿著接觸孔421的側(cè)面和底部以及層間介質(zhì)層410的頂部的輪廓保形地形成第一阻擋層。第一阻擋層可以使用化學(xué)氣相淀積(CVD)或?yàn)R射由Ti、TiN、Ti/TiN、Ta、TaN、Ta/TaN或Ta/TiN形成。
接著，通過淀積諸如Cu、Ti或W的導(dǎo)電材料以充分填充接觸孔421在第一阻擋層440上形成金屬層。這里，優(yōu)選使用CVD或?yàn)R射淀積Ti或W，因?yàn)镃u容易擴(kuò)散到層間介質(zhì)層410中。
接著，使用化學(xué)機(jī)械拋光(CMP)拋光金屬層和第一阻擋層440，直到暴露層間介質(zhì)層410的表面，由此形成填充接觸孔421的接觸423。此時(shí)，第一阻擋層保留在接觸423的側(cè)壁和底部成為第一阻擋層圖案422。
參考圖9C，在層間介質(zhì)層410上淀積并然后構(gòu)圖第一互連線導(dǎo)電層，由此形成第一互連線430。這里，鋁被用于第一互連線導(dǎo)電層并使用CVD或?yàn)R射而淀積。
雖然未示出，但是當(dāng)?shù)谝换ミB線430為鋁互連線時(shí)，可以在第一互連線430和接觸423之間進(jìn)一步由Ti/TiN形成粘結(jié)膜以改善第一互連線430和接觸423之間的粘附性，且可以在第一互連線430上進(jìn)一步由Ti、TiN或Ti/TiN形成抗反射涂層膜以防止光刻工藝期間鋁的漫反射。
參考圖9D，在第一互連線430和層間介質(zhì)層410的整個(gè)表面上形成第一VUV阻擋層440，其阻擋照射到半導(dǎo)體襯底100的真空紫外線。例如，第一VUV阻擋層440由帶隙小于氧化硅(SiOx)的材料，例如氮化物形成。具體而言，可以通過CVD形成SiN層或SiON層。
參考圖9E，在第一VUV阻擋層440上形成第一金屬間介質(zhì)層450。在本發(fā)明的第一實(shí)施例中，依次淀積HDP層451和PE-TEOS層452。這里，HDP層451和PE-TEOS層452是通過等離子體淀積形成的。等離子體淀積有利之處在于能夠以低溫進(jìn)行淀積。雖然在使用等離子體時(shí)可能發(fā)射真空紫外線，但是第一VUV阻擋層440吸收所發(fā)射的真空紫外線，因此防止半導(dǎo)體集成電路器件1被所照射的真空紫外線損傷。
參考圖9F，在第一金屬間介質(zhì)層450上形成光致抗蝕劑圖案465，由此形成暴露第一互連線430的第一通路孔461。此后，使用高溫氧等離子體通過灰化工藝除去光致抗蝕劑圖案465。在使用等離子體時(shí)可能發(fā)射真空紫外線，但是第一VUV阻擋層440吸收真空紫外線，于是防止了半導(dǎo)體集成電路器件1被損傷。
再次參考圖2，沿著第一通路孔461的側(cè)面和底部以及第一金屬間介質(zhì)層450的頂部的輪廓保形地形成第二阻擋層。接著，通過在第二阻擋層上淀積諸如Cu、Ti或W的導(dǎo)電材料以充分填充第一通路孔461形成金屬層。接著，使用CMP拋光金屬層和第二阻擋層，直到暴露第一金屬間介質(zhì)層450的表面，由此形成填充第一通路孔461的第一通路463。
在第一金屬間介質(zhì)層450上形成第二互連線470。形成第二金屬間介質(zhì)層480、第二通路孔491、第三阻擋層圖案492和第二通路493。
在第二金屬間介質(zhì)層480上形成第三互連線495，并在第三互連線495上形成保護(hù)半導(dǎo)體集成電路器件1的鈍化層496。
盡管已經(jīng)描述了制造根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體集成電路器件的方法，但是本領(lǐng)域的技術(shù)人員從技術(shù)上能夠很容易想到制造根據(jù)本發(fā)明的其他實(shí)施例的半導(dǎo)體集成電路器件的方法。于是將不給出其解釋。
下述的實(shí)驗(yàn)例是為了說明的目的，本領(lǐng)域的普通技術(shù)人員能夠容易想到其他例子和應(yīng)用。
<實(shí)驗(yàn)例>
參考圖10，在形成均具有25μm的寬度和4μm的長(zhǎng)度的四十二個(gè)NMOS高壓驅(qū)動(dòng)晶體管和四十二個(gè)PMOS高壓驅(qū)動(dòng)晶體管之后，在十一個(gè)NMOS高壓驅(qū)動(dòng)晶體管N1到N11和十一個(gè)PMOS高壓驅(qū)動(dòng)晶體管P1到P11的每個(gè)中的第一互連線上形成厚度為260的SiON層，在二十五個(gè)NMOS高壓驅(qū)動(dòng)晶體管N12到N36和二十五個(gè)PMOS高壓驅(qū)動(dòng)晶體管P12到P36的每個(gè)中的第一互連線上形成厚度為600的SiON層，且在六個(gè)NMOS高壓驅(qū)動(dòng)晶體管N37到N42和六個(gè)PMOS高壓驅(qū)動(dòng)晶體管P37到P42中的每個(gè)的第一互連線上不形成SiON層。
接著，測(cè)量四十二個(gè)NMOS高壓驅(qū)動(dòng)晶體管和四十二個(gè)PMOS高壓驅(qū)動(dòng)晶體管的每個(gè)的漏極關(guān)閉電流Idoff，結(jié)果在圖10中示出。
參考圖10，x軸表示晶體管的序號(hào)，y軸表示漏極關(guān)閉電流Idoff。在實(shí)驗(yàn)例中，在柵極絕緣層上積累了負(fù)電荷。于是，NMOS高壓驅(qū)動(dòng)晶體管N1到N42的漏極關(guān)閉電流Idoff恒定，約為0.5pA/μm。另一方面，在PMOS高壓驅(qū)動(dòng)晶體管P1到P42中，SiON層的厚度增大，漏極關(guān)閉電流Idoff減小。亦即，在沒有SiON層的PMOS高壓驅(qū)動(dòng)晶體管P37到P42中漏極關(guān)閉電流Idoff約為50pA/μm，在SiON層厚度為260的PMOS高壓驅(qū)動(dòng)晶體管P1到P11中漏極關(guān)閉電流Idoff約為5pA/μm，在SiON層厚度為600的PMOS高壓驅(qū)動(dòng)晶體管P12到P36中漏極關(guān)閉電流Idoff類似于NMOS高壓驅(qū)動(dòng)晶體管N1到N42中的漏極關(guān)閉電流Idoff。
如上所述，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件及其制造方法至少提供了以下優(yōu)點(diǎn)。
第一，VUV阻擋層防止真空紫外線照射到半導(dǎo)體襯底并防止外部離子或水分滲透到半導(dǎo)體襯底。
第二，通過減小諸如漏極關(guān)閉電流Idoff和隔離電流Isol的漏電流，能夠改善半導(dǎo)體集成電路器件的工作特性。
盡管已經(jīng)參考其示范性實(shí)施例特別展示和描述了本發(fā)明，但是本領(lǐng)域的普通技術(shù)人員的將要理解，可以在其中做出多種形式和細(xì)節(jié)上的變化而不脫離由權(quán)利要求所限定的本發(fā)明的精神和范圍。因此，應(yīng)當(dāng)理解，上述實(shí)施例僅僅在描述的意義上提供，將不被視為對(duì)本發(fā)明的范圍帶來任何限制。
本申請(qǐng)要求于2005年6月8日在韓國(guó)知識(shí)產(chǎn)權(quán)局提交的韓國(guó)專利申請(qǐng)No.10-2005-0049016的優(yōu)先權(quán)，其全部?jī)?nèi)容在此引入以做參考。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，包括包括第一摻雜劑的半導(dǎo)體襯底；形成于所述半導(dǎo)體襯底上的第一導(dǎo)電層圖案；形成于所述第一導(dǎo)電層圖案上的層間介質(zhì)層；形成于所述層間介質(zhì)層上的第二導(dǎo)電層圖案；以及形成于所述第二導(dǎo)電層圖案和所述層間介質(zhì)層上的第一真空紫外線阻擋層以阻擋照射到所述半導(dǎo)體襯底的真空紫外線。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，還包括所述第一真空紫外線阻擋層下方的第一氧化物層。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中所述第一真空紫外線阻擋層由帶隙小于氧化硅的材料形成。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路器件，其中所述第一真空紫外線阻擋層包括氮化物。
5.如權(quán)利要求4所述的半導(dǎo)體集成電路器件，其中所述第一真空紫外線阻擋層為SiN層或SiON層。
6.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電層圖案為高壓驅(qū)動(dòng)晶體管的柵電極。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路器件，其中所述高壓驅(qū)動(dòng)晶體管包括源極/漏極區(qū)，所述源極/漏極區(qū)由重?fù)诫s區(qū)和包括第二摻雜劑的輕摻雜區(qū)構(gòu)成，所述輕摻雜區(qū)設(shè)置于所述柵電極處，形成于所述半導(dǎo)體襯底中并與所述半導(dǎo)體襯底具有不同的導(dǎo)電類型，且所述重?fù)诫s區(qū)與所述柵電極隔開預(yù)定間距，形成得淺于所述輕摻雜區(qū)并與所述半導(dǎo)體襯底具有不同的導(dǎo)電類型。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路器件，其中所述第一摻雜劑的摻雜劑濃度在1×1015-1×1017atoms/cm3的范圍內(nèi)。
9.如權(quán)利要求7所述的半導(dǎo)體集成電路器件，其中所述第二摻雜劑的摻雜劑濃度在1×1014-1×1016atoms/cm3的范圍內(nèi)。
10.如權(quán)利要求1或2所述的半導(dǎo)體集成電路器件，還包括通過等離子體淀積形成于所述第一真空紫外線阻擋層上的金屬間介質(zhì)層。
11.如權(quán)利要求10所述的半導(dǎo)體集成電路器件，其中所述金屬間介質(zhì)層包括依次形成的第一介質(zhì)層和第二介質(zhì)層，所述第一介質(zhì)層比所述第二介質(zhì)層具有更好的縫隙填充特性。
12.如權(quán)利要求11所述的半導(dǎo)體集成電路器件，還包括形成于所述金屬間介質(zhì)層上的第三導(dǎo)電層圖案以及形成于所述第三導(dǎo)電層圖案和所述金屬間介質(zhì)層的整個(gè)表面上以阻擋照射到所述半導(dǎo)體襯底的真空紫外線的第二真空紫外線阻擋層。
13.如權(quán)利要求12所述的半導(dǎo)體集成電路器件，還包括所述第二真空紫外線阻擋層下方的第二氧化物層。
14.如權(quán)利要求12所述的半導(dǎo)體集成電路器件，其中所述第二真空紫外線阻擋層由帶隙小于氧化硅的材料形成。
15.一種制造半導(dǎo)體集成電路器件的方法，包括在包括第一摻雜劑的半導(dǎo)體襯底上形成第一導(dǎo)電層圖案；在所述第一導(dǎo)電層圖案上形成層間介質(zhì)層；在所述層間介質(zhì)層上形成第二導(dǎo)電層圖案；以及在所述第二導(dǎo)電層圖案和所述層間介質(zhì)層的整個(gè)表面上形成第一真空紫外線阻擋層以阻擋照射到所述半導(dǎo)體襯底的真空紫外線。
16.如權(quán)利要求15所述的制造半導(dǎo)體集成電路器件的方法，還包括在所述第一真空紫外線阻擋層下方形成第一氧化物層。
17.如權(quán)利要求15所述的制造半導(dǎo)體集成電路器件的方法，其中所述第一真空紫外線阻擋層由帶隙小于氧化硅的材料形成。
18.如權(quán)利要求17所述的制造半導(dǎo)體集成電路器件的方法，其中所述第一真空紫外線阻擋層包括氮化物。
19.如權(quán)利要求17所述的制造半導(dǎo)體集成電路器件的方法，其中所述第一真空紫外線阻擋層為SiN層或SiON層。
20.如權(quán)利要求15所述的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電層圖案為高壓驅(qū)動(dòng)晶體管的柵電極。
21.如權(quán)利要求20所述的制造半導(dǎo)體集成電路器件的方法，其中所述高壓驅(qū)動(dòng)晶體管包括源極/漏極區(qū)，所述源極/漏極區(qū)由重?fù)诫s區(qū)和包括第二摻雜劑的輕摻雜區(qū)構(gòu)成，所述輕摻雜區(qū)設(shè)置于所述柵電極處，形成于所述半導(dǎo)體襯底中并與所述半導(dǎo)體襯底具有不同的導(dǎo)電類型，且所述重?fù)诫s區(qū)與所述柵電極隔開預(yù)定間距，形成得淺于所述輕摻雜區(qū)并與所述半導(dǎo)體襯底具有不同的導(dǎo)電類型。
22.如權(quán)利要求21所述的制造半導(dǎo)體集成電路器件的方法，其中所述第一摻雜劑的摻雜劑濃度在1×1015-1×1017atoms/cm3的范圍內(nèi)。
23.如權(quán)利要求21所述的制造半導(dǎo)體集成電路器件的方法，其中所述第二摻雜劑的摻雜劑濃度在1×1014-1×1016atoms/cm3的范圍內(nèi)。
24.如權(quán)利要求15所述的制造半導(dǎo)體集成電路器件的方法，還包括通過等離子體淀積在所述第一真空紫外線阻擋層上形成金屬間介質(zhì)層。
25.如權(quán)利要求24所述的制造半導(dǎo)體集成電路器件的方法，其中形成所述金屬間介質(zhì)層包括依次形成第一介質(zhì)層和第二介質(zhì)層，所述第一介質(zhì)層比所述第二介質(zhì)層具有更好的縫隙填充特性。
26.如權(quán)利要求25所述的制造半導(dǎo)體集成電路器件的方法，還包括在形成所述金屬間介質(zhì)層之后，在所述金屬間介質(zhì)層上形成第三導(dǎo)電層圖案以及在所述第三導(dǎo)電層圖案和所述金屬間介質(zhì)層的表面上形成第二真空紫外線阻擋層以阻擋照射到所述半導(dǎo)體襯底的真空紫外線。
27.如權(quán)利要求26所述的制造半導(dǎo)體集成電路器件的方法，還包括在形成所述第二真空紫外線阻擋層之前在所述第三導(dǎo)電層圖案和所述金屬間介質(zhì)層的表面上形成第二氧化物層。
28.如權(quán)利要求26所述的制造半導(dǎo)體集成電路器件的方法，其中所述第二真空紫外線阻擋層由帶隙小于氧化硅的材料形成。
全文摘要
提供了一種半導(dǎo)體集成電路器件及其制造方法。所述半導(dǎo)體集成電路器件包括包括第一摻雜劑的半導(dǎo)體襯底；形成于所述半導(dǎo)體襯底上的第一導(dǎo)電層圖案；形成于所述第一導(dǎo)電層圖案上的層間介質(zhì)層；形成于所述層間介質(zhì)層上的第二導(dǎo)電層圖案；以及阻擋照射到半導(dǎo)體襯底的真空紫外線的第一真空紫外線(VUV)阻擋層。
文檔編號(hào)H01L23/52GK1877834SQ20061009160
公開日2006年12月13日 申請(qǐng)日期2006年6月6日 優(yōu)先權(quán)日2005年6月8日
發(fā)明者張東烈, 李泰政, 金成煥, 李受哲 申請(qǐng)人:三星電子株式會(huì)社