專利名稱：半導(dǎo)體裝置以及半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法，其特別適合于應(yīng)用在SOI(Silicon On Insulator)晶體管的背柵(back gate)電極的形成方法中。
背景技術(shù)：
形成在SOI(Silicon On Insulator)基板上的場(chǎng)效應(yīng)晶體管，基于其元件分離的容易性、無(wú)封閉鎖定(latch up free)、源極/漏極結(jié)合電容小等特點(diǎn)，其有用性備受關(guān)注。
另外，例如在專利文獻(xiàn)1中，提出了如下一種方法，即為了在大面積的絕緣膜上形成結(jié)晶性和均勻性良好的硅薄膜，通過(guò)對(duì)在絕緣膜上成膜的非晶質(zhì)或多晶硅層，用紫外線射線束進(jìn)行脈沖形狀的照射，從而在絕緣膜上形成把近似正方形的單結(jié)晶粒配置成圍棋盤格形狀的多晶硅膜，然后，通過(guò)CMP(化學(xué)機(jī)械研磨)，對(duì)該多晶硅膜的表面進(jìn)行平坦化處理。
特開(kāi)平10-261799號(hào)公報(bào)然而，在絕緣膜上形成的硅薄膜中存在晶界(grain boundaries)、微型雙晶(microtwins)、其它各種微小缺陷。因此，在這樣的硅薄膜上形成的場(chǎng)效應(yīng)晶體管，與在完全單晶硅薄膜上形成的場(chǎng)效應(yīng)晶體管相比較，存在著晶體管特性劣化的問(wèn)題。
另外，在將形成在硅薄膜上的場(chǎng)效應(yīng)晶體管層疊的情況下，場(chǎng)效應(yīng)晶體管位于下層。因此存在著形成上層硅薄膜的基底絕緣膜的平坦性劣化，并且，對(duì)形成上層硅薄膜時(shí)的熱處理?xiàng)l件等產(chǎn)生了制約，上層硅薄膜的結(jié)晶性比下層硅薄膜的結(jié)晶性差的問(wèn)題。
而且，在以往的半導(dǎo)體集成電路中，隨著晶體管的微細(xì)化而使溝道長(zhǎng)度縮短時(shí)，將會(huì)使亞閾值區(qū)域的漏極電流的上升特性劣化。因此，存在著下述問(wèn)題，即影響晶體管的低電壓工作性能的同時(shí)，增加了截止時(shí)的漏電流，從而不僅造成工作和待機(jī)時(shí)功率消耗的增加，而且也成為晶體管損壞的主要原因。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是，提供一種半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法，其在抑制形成場(chǎng)效應(yīng)晶體管的半導(dǎo)體層的結(jié)晶性的劣化的同時(shí)，能夠在形成場(chǎng)效應(yīng)晶體管的半導(dǎo)體層下，配置低電阻化的背柵電極。
為解決上述問(wèn)題，根據(jù)本發(fā)明的一實(shí)施方式的半導(dǎo)體裝置，具有由形成在第1絕緣層上的第1單晶半導(dǎo)體層構(gòu)成的背柵電極；形成在所述第1單晶半導(dǎo)體層上的第2絕緣層；形成在所述第2絕緣層上，且膜厚比所述第1單晶半導(dǎo)體層薄的第2單晶半導(dǎo)體層；形成在所述第2單晶半導(dǎo)體層上的柵電極；和形成在所述第2單晶半導(dǎo)體層上，且被分別配置在所述柵電極側(cè)方的源極/漏極層。
因此，能夠提高配置背柵電極的自由度，并能夠不受柵電極、源極/漏極接觸電極等的配置的制約，來(lái)配置背柵電極。因而，能夠提高場(chǎng)效應(yīng)晶體管的設(shè)計(jì)自由度，并且還能夠利用背柵電極偏壓來(lái)控制場(chǎng)效應(yīng)晶體管的閾值電壓，或利用雙柵極結(jié)構(gòu)來(lái)改善亞閾值特性。
另外，通過(guò)在單晶半導(dǎo)體層的背面?zhèn)仍O(shè)置背柵電極，能夠利用背柵電極屏蔽漏極電位。因此，即使在從SOI的硅薄膜表面施加了漏極電位的情況下，也能夠防止在漏極的偏置層或高濃度雜質(zhì)擴(kuò)散層與埋入氧化膜的界面處產(chǎn)生高電壓。其結(jié)果，能夠防止在漏極的偏置層或高濃度雜質(zhì)擴(kuò)散層與埋入氧化膜的界面處產(chǎn)生局部強(qiáng)電場(chǎng)，從而可實(shí)現(xiàn)SOI晶體管的高耐壓化。
此外，可以通過(guò)背柵電極控制SOI晶體管的作用區(qū)域的電位，能夠進(jìn)行SOI晶體管的閾值控制，并且能夠提高亞閾值區(qū)域的漏極電流的上升特性，同時(shí)，能夠緩和漏極一側(cè)溝道端的電場(chǎng)。因此，可以使晶體管能夠在低電壓狀態(tài)下工作，能夠減少在截止時(shí)的漏電流，能夠降低工作或待機(jī)時(shí)的功率消耗的同時(shí)，提高SOI場(chǎng)效應(yīng)晶體管的耐壓特性。
另外，通過(guò)將形成背柵電極的第1單晶半導(dǎo)體層的膜厚做得比形成SOI晶體管的第2單晶半導(dǎo)體層的膜厚厚，可以實(shí)現(xiàn)背柵電極的低電阻化。因此，能夠以低電壓控制SOI晶體管的閾值位置，并且可以使背柵電極的面積增大，從而能夠減少與背柵電極連接的接點(diǎn)個(gè)數(shù)，抑制芯片尺寸的增大。
另外，根據(jù)本發(fā)明的一種實(shí)施方式的半導(dǎo)體裝置，其特征在于，還具有把所述背柵電極與所述柵電極電連接的布線層。
因此，能夠?qū)⒈硸烹姌O與柵電極調(diào)控成具有相同的電位，提高溝道區(qū)域電位的控制力。為此，能抑制芯片尺寸的增大，能減少在截止時(shí)的漏電流。從而能夠減少工作或待機(jī)時(shí)的功率消耗，實(shí)現(xiàn)場(chǎng)效應(yīng)晶體管的高耐壓化。
另外，根據(jù)本發(fā)明的一種實(shí)施方式的半導(dǎo)體裝置的制造方法，包括在單晶半導(dǎo)體基板上成膜第1單晶半導(dǎo)體層的工序；在所述第1單晶半導(dǎo)體層上，成膜蝕刻速率比所述第1單晶半導(dǎo)體層小的第2單晶半導(dǎo)體層的工序；在所述第2單晶半導(dǎo)體層上，成膜具有與所述第1單晶半導(dǎo)體層同一組成的第3單晶半導(dǎo)體層的工序；在所述第3單晶半導(dǎo)體層上，成膜具有與所述第2單晶半導(dǎo)體層同一組成，并且膜厚比所述第2單晶半導(dǎo)體層薄的第4單晶半導(dǎo)體層的工序；形成貫通所述第1至第4單晶半導(dǎo)體層，并使所述單晶半導(dǎo)體基板露出的第1槽的工序；在所述第1槽內(nèi)，形成把所述第2及第4單晶半導(dǎo)體層支撐在所述單晶半導(dǎo)體基板上的支撐體的工序；形成第2槽的工序，該第2槽使形成了所述支撐體的所述第1及第3單晶半導(dǎo)體層的至少一部分，從所述第2及第4單晶半導(dǎo)體層露出；通過(guò)經(jīng)由所述第2槽對(duì)第1及第3單晶半導(dǎo)體層進(jìn)行選擇性蝕刻，從而分別將所述第1及第3單晶半導(dǎo)體層去除，形成第1及第2空洞部的工序；通過(guò)對(duì)所述單晶半導(dǎo)體基板、所述第2及第4單晶半導(dǎo)體層進(jìn)行的熱氧化，從而形成分別被埋入在所述第1及第2空洞部的埋入氧化膜的工序；通過(guò)對(duì)所述第4單晶半導(dǎo)體層進(jìn)行熱氧化，從而在所述第4單晶半導(dǎo)體層上形成柵極絕緣膜的工序；隔著所述柵極絕緣膜，在所述第4單晶半導(dǎo)體層上形成柵電極的工序；和通過(guò)把所述柵電極作為掩模進(jìn)行離子注入，從而在所述第4單晶半導(dǎo)體層上形成分別被配置在所述柵電極側(cè)方的源極/漏極層的工序。
因此，即使在第1及第3單晶半導(dǎo)體層上，分別層疊了第2及第4單晶半導(dǎo)體層的情況下，也能夠通過(guò)第2槽，使蝕刻液接觸到第1及第3單晶半導(dǎo)體層，來(lái)去除第1及第3單晶半導(dǎo)體層，保留第2及第4單晶半導(dǎo)體層，同時(shí)，能夠形成被分別埋入在第2及第4單晶半導(dǎo)體層下面的第1及第2空洞部?jī)?nèi)的埋入氧化膜。另外，由于在第1槽形成了被埋入的支撐體，從而即使在第2及第4單晶半導(dǎo)體層下面分別形成了第1及第2空洞部的情況下，也能夠在單晶半導(dǎo)體基板上支撐第2及第4單晶半導(dǎo)體層，并且通過(guò)使第4單晶半導(dǎo)體層的膜厚比第2單晶半導(dǎo)體層更厚，能夠穩(wěn)定地支撐第4單晶半導(dǎo)體層。
因此，能夠在減少第2及第4單晶半導(dǎo)體層發(fā)生缺陷的同時(shí)，在埋入氧化膜上配置第2及第4單晶半導(dǎo)體層，并且不需使用SOI基板，便能夠在第2單晶半導(dǎo)體層的背面?zhèn)扰渲玫碗娮杌谋硸烹姌O，并且能夠在第2單晶半導(dǎo)體層上形成SOI晶體管。其結(jié)果，可降低成本、減少SOI晶體管在截止時(shí)的漏電流，可實(shí)現(xiàn)SOI晶體管的高耐壓化。
另外，根據(jù)本發(fā)明的一種實(shí)施方式的半導(dǎo)體裝置的制造方法，其特征在于，所述單晶半導(dǎo)體基板及所述第2、第4單晶半導(dǎo)體層是Si，所述第1及第3單晶半導(dǎo)體層是SiGe。
因此，能夠在單晶半導(dǎo)體基板、第1至第4單晶半導(dǎo)體層之間實(shí)現(xiàn)晶格匹配，并且可以使第1及第3單晶半導(dǎo)體層的蝕刻速率比單晶半導(dǎo)體基板、第2及第4單晶半導(dǎo)體層的大。因此，能夠在第1及第3單晶半導(dǎo)體層上分別形成結(jié)晶質(zhì)量?jī)?yōu)良的第2及第4單晶半導(dǎo)體層，從而能夠在不影響第2及第4單晶半導(dǎo)體層的質(zhì)量的情況下，實(shí)現(xiàn)第2及第4單晶半導(dǎo)體層與單晶半導(dǎo)體基板之間的絕緣。
另外，根據(jù)本發(fā)明的一種實(shí)施方式的半導(dǎo)體裝置的制造方法，其特征在于，具有將雜質(zhì)離子注入到所述第2單晶半導(dǎo)體層的工序，該雜質(zhì)的行程距離被設(shè)定在比所述第2單晶半導(dǎo)體層的膜厚方向的中央更深的位置。
因此，可以抑制對(duì)形成SOI晶體管的第4單晶半導(dǎo)體層所產(chǎn)生的損傷，實(shí)現(xiàn)背柵電極的低電阻化，并且能夠在不使SOI晶體管的特性劣化的情況下，以低電壓對(duì)SOI晶體管的閾值位置進(jìn)行遠(yuǎn)距離控制。


圖1是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體裝置的概略結(jié)構(gòu)的剖面圖。
圖2是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖3是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖4是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖5是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖6是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖7是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖8是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖9是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖10是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖11是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖12是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的圖。
圖中11、31-單晶半導(dǎo)體基板；12、14、32、34-埋入氧化膜；13-第1單晶半導(dǎo)體層；15a、15b-第2單晶半導(dǎo)體層；33、35、51、52-單晶半導(dǎo)體層；16a、16b、41-柵極絕緣膜；17a、17b、42-柵電極；18a、18b-側(cè)壁；19a、19b、43a-源極層；20a、20b、43b-漏極層；36、37、38-槽；39-氧化膜；44-層間絕緣層；45-埋入絕緣體；45a、45b-背柵接觸電極；46a-源極接觸電極；46b-漏極接觸電極；53-犧牲氧化膜(sacrificial oxide film)；54-防氧化膜；56-支撐體；57a、57b-空洞部。
具體實(shí)施例方式
下面，參照附圖，對(duì)本發(fā)明的實(shí)施方式的半導(dǎo)體裝置及其制造方法進(jìn)行說(shuō)明。
圖1是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體裝置的大致結(jié)構(gòu)的剖面圖。
在圖1中，在單晶半導(dǎo)體基板11上形成埋入氧化膜12，在埋入氧化膜12上形成構(gòu)成背柵電極的第1單晶半導(dǎo)體層13。并且，在第1單晶半導(dǎo)體層13上形成埋入氧化膜14。在埋入氧化膜14上層疊被臺(tái)面隔離的第2單晶半導(dǎo)體層15a、15b。另外，可以用Si作為單晶半導(dǎo)體基板11、第1單晶半導(dǎo)體層13及第2單晶半導(dǎo)體層15a、15b的材質(zhì)。另外，理想的是第2單晶半導(dǎo)體層15a、15b的膜厚比第1單晶半導(dǎo)體層13的膜厚更厚。
然后，在第2單晶半導(dǎo)體層15a上，隔著柵極絕緣膜16a形成柵電極17a，在柵電極17a的側(cè)面形成側(cè)壁18a。同時(shí)，在第2單晶半導(dǎo)體層15a上，形成有被配置成將柵電極17a夾在中間的源極層19a及漏極層20a。并且，在第2單晶半導(dǎo)體層15b上，隔著柵極絕緣膜16b形成有柵電極17b，在柵電極17b的側(cè)面形成側(cè)壁18b。另外，在第2單晶半導(dǎo)體層15b上形成有被配置成將柵電極17b夾在中間的源極層19b及漏極層20b。
由此，在第2單晶半導(dǎo)體層15a、15b上可以分別形成SOI晶體管，并且，在SOI晶體管的背面?zhèn)饶軌蚺渲帽硸烹姌O。因此，能夠提高配置背柵電極的自由度，從而能夠使背柵電極的配置不受柵電極17a、17b及源極/漏極接點(diǎn)等的配置的制約。
因此，能夠提高SOI晶體管的設(shè)計(jì)自由度，并且能夠利用背柵電極偏壓來(lái)控制SOI晶體管的閾值電壓，或者利用雙柵極結(jié)構(gòu)，提高其亞閾值特性。
另外，通過(guò)在第1單晶半導(dǎo)體層15a、15b的背面?zhèn)扰渲帽硸烹姌O，可以用背柵電極屏蔽漏極電位。因此，即使在從SOI的硅薄膜的表面施加了漏極電位的情況下，也能夠防止在漏極層20a、20b與埋入氧化膜14的界面處產(chǎn)生高電壓。其結(jié)果，可以防止在漏極層20a、20b與埋入氧化膜14的界面產(chǎn)生局部強(qiáng)電場(chǎng)，從而可實(shí)現(xiàn)SOI晶體管的高耐壓化。
并且，能夠利用背柵電極控制SOI晶體管的作用區(qū)域(active region)的電位，能夠進(jìn)行SOI晶體管的閾值控制、提高亞閾值區(qū)域的漏極電流的上升特性，并且可緩和漏極層20a、20b一側(cè)的溝道端的電場(chǎng)。因此，可以使SOI晶體管在低電壓狀態(tài)下工作，并且可以減少在截止時(shí)的漏電流。能夠減少工作或待機(jī)時(shí)的功率消耗，同時(shí)，提高SOI晶體管的耐壓特性。
另外，通過(guò)使形成背柵電極的第1單晶半導(dǎo)體層13的膜厚，比形成SOI晶體管的第2單晶半導(dǎo)體層15a、15b的膜厚更厚，可以實(shí)現(xiàn)背柵電極的低電阻化。因此，能夠用低電壓對(duì)SOI晶體管的閾值位置進(jìn)行控制，并且可以實(shí)現(xiàn)背柵電極的大面積化，能夠減少連接于背柵電極的接點(diǎn)數(shù)量，可抑制芯片尺寸的增大。
圖2(a)～圖12(a)是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置的制造方法的俯視圖。圖2(b)～圖12(b)分別是沿著圖2(a)～圖12(a)中的A1-A1’線～A11-A11’線剖開(kāi)的剖面圖，圖2(c)～圖12(c)分別是沿著圖2(a)～圖12(a)中的B1-B1’線～B11-B11’線剖開(kāi)的剖面圖。
在圖2中，在單晶半導(dǎo)體基板31上，通過(guò)外延生長(zhǎng)，將單晶半導(dǎo)體層51、33、52、35依次層疊。在這里，單晶半導(dǎo)體層33的膜厚可以比單晶半導(dǎo)體層35的膜厚厚。而且，單晶半導(dǎo)體層51、52可以使用蝕刻速率大于單晶半導(dǎo)體基板31及單晶半導(dǎo)體層33、35的材料。特別是當(dāng)單晶半導(dǎo)體基板31是硅的情況下，作為單晶半導(dǎo)體層51、52優(yōu)選使用SiGe作材料，作為單晶半導(dǎo)體層33、35優(yōu)選使用Si作材料。因此，能夠在單晶半導(dǎo)體層51、52與單晶半導(dǎo)體層33、35之間形成晶格匹配，同時(shí)，可以確保單晶半導(dǎo)體層51、52與單晶半導(dǎo)體層33、35之間的選擇比。另外，對(duì)于單晶半導(dǎo)體層51、33、52、35的膜厚，可以設(shè)定為例如1～100nm的程度。
而且，通過(guò)單晶半導(dǎo)體層35的熱氧化，在單晶半導(dǎo)體層35的表面形成犧牲氧化膜53。然后，通過(guò)CVD等方法，在全部犧牲氧化膜53上生成防氧化膜54。另外，作為防氧化膜54，可以使用例如氮化硅膜。
接下來(lái)，如圖3所示，通過(guò)運(yùn)用光刻技術(shù)和蝕刻技術(shù)，對(duì)防氧化膜54、犧牲氧化膜53、單晶半導(dǎo)體層35、52、33、51進(jìn)行圖案形成，沿規(guī)定方向形成使單晶半導(dǎo)體基板31露出的槽36。另外，在單晶半導(dǎo)體基板31被露出的情況下，既可以停止對(duì)單晶半導(dǎo)體基板31的表面的蝕刻，也可以通過(guò)對(duì)單晶半導(dǎo)體基板31進(jìn)行的過(guò)度蝕刻，在單晶半導(dǎo)體基板31形成凹部。而且，可以使槽36的配置位置與單晶半導(dǎo)體層33的元件分離區(qū)域的一部分相對(duì)應(yīng)。
然后，通過(guò)運(yùn)用光刻技術(shù)和蝕刻技術(shù)，對(duì)防氧化膜54、犧牲氧化膜53、單晶半導(dǎo)體層35、52進(jìn)行圖案形成，形成與槽36重疊的、比槽36更寬的槽37。這里，可以使槽37的配置位置，與半導(dǎo)體層35的元件分離區(qū)域相對(duì)應(yīng)。
并且，也可以取代使單晶半導(dǎo)體層33的表面露出，在單晶半導(dǎo)體層52的表面停止蝕刻，也可以對(duì)單晶半導(dǎo)體層52進(jìn)行過(guò)度蝕刻，直至單晶半導(dǎo)體層52的途中。這里，通過(guò)在途中停止單晶半導(dǎo)體層52的蝕刻，能夠防止槽36內(nèi)的單晶半導(dǎo)體層33的表面被曝露出來(lái)。因此，當(dāng)對(duì)單晶半導(dǎo)體層51、52進(jìn)行蝕刻去除時(shí)，可以減少槽36內(nèi)的單晶半導(dǎo)體層33曝露在蝕刻液或蝕刻氣體中的時(shí)間，能夠抑制槽36內(nèi)的單晶半導(dǎo)體層33被過(guò)度蝕刻。
下面，如圖4所示，通過(guò)CVD等方法，在單晶半導(dǎo)體基板31的整個(gè)面形成支撐體56，該支撐體56填埋到槽36、37內(nèi)，并把單晶半導(dǎo)體層33、35支撐在單晶半導(dǎo)體基板31上。并且，可以使用硅氧化膜作為支撐體56的材料。
下面，如圖5所示，通過(guò)運(yùn)用光刻技術(shù)和蝕刻技術(shù)，對(duì)防氧化膜54、犧牲氧化膜53、單晶半導(dǎo)體層35、52、33、51進(jìn)行圖案形成，從而沿著與槽36垂直的方向，形成使單晶半導(dǎo)體基板31露出的槽38。而且，在使單晶半導(dǎo)體基板31露出的情況下，可以在單晶半導(dǎo)體基板31的表面停止蝕刻，也可以通過(guò)對(duì)單晶半導(dǎo)體基板31進(jìn)行過(guò)度蝕刻，而在單晶半導(dǎo)體基板31形成凹部。另外，可以使槽38的配置位置，與單晶半導(dǎo)體層33、35的元件分離區(qū)域相對(duì)應(yīng)。
下面，如圖6所示，借助槽38，通過(guò)使蝕刻液與單晶半導(dǎo)體層51、52接觸，從而蝕刻去除單晶半導(dǎo)體層51、52，從而在單晶半導(dǎo)體基板31與單晶半導(dǎo)體層33之間形成空洞部57a，同時(shí)在單晶半導(dǎo)體層33、35之間也形成空洞部57b。
這里，由于在槽36、37內(nèi)設(shè)置了支撐體56，即使在單晶半導(dǎo)體層51、52被去除的情況下，在單晶半導(dǎo)體基板31上也能夠支撐半導(dǎo)體層33、35，并且，由于除了槽36、37之外，還另外設(shè)置了槽38，從而可以使在單晶半導(dǎo)體層33、35之下分別配置的單晶半導(dǎo)體層51、52能夠接觸到蝕刻液。因此，能夠在不影響單晶半導(dǎo)體層33、35的結(jié)晶質(zhì)量的條件下，實(shí)現(xiàn)單晶半導(dǎo)體層33、35與單晶半導(dǎo)體基板31之間的絕緣。
另外，在單晶半導(dǎo)體基板31、單晶半導(dǎo)體層33、35為Si材料，單晶半導(dǎo)體層51、52為SiGe材料的情況下，優(yōu)選使用氫氟酸-硝酸作為單晶半導(dǎo)體層51、52的蝕刻液。因此，Si與SiGe的選擇比可以設(shè)定在1∶100～1000之間，這樣，即能夠去除單晶半導(dǎo)體層51、52，又可以抑制對(duì)單晶半導(dǎo)體基板31及單晶半導(dǎo)體層33、35的過(guò)度蝕刻。
下面，如圖7所示，通過(guò)對(duì)單晶半導(dǎo)體基板31及單晶半導(dǎo)體層33、35進(jìn)行熱氧化，在單晶半導(dǎo)體基板31與單晶半導(dǎo)體層33之間的空洞部57a內(nèi)形成埋入氧化膜32，同時(shí)也在單晶半導(dǎo)體層33、35之間的空洞部57b內(nèi)形成埋入氧化膜34。而且，在通過(guò)單晶半導(dǎo)體基板31及單晶半導(dǎo)體層33、35的熱氧化，而形成埋入氧化膜32、34的情況下，為了提高其埋入特性，優(yōu)選使用可提供反應(yīng)極限的低溫濕式氧化的方法。這里，在通過(guò)單晶半導(dǎo)體基板31及單晶半導(dǎo)體層33、35的熱氧化而形成埋入氧化膜32、34的情況下，槽38內(nèi)的單晶半導(dǎo)體基板31及單晶半導(dǎo)體層33、35被氧化，在槽38內(nèi)的側(cè)壁上形成氧化膜39。
由此，根據(jù)在外延生長(zhǎng)時(shí)的單晶半導(dǎo)體層33、35的膜厚、以及單晶半導(dǎo)體層33、35的熱氧化時(shí)形成的埋入氧化膜32、34的膜厚，可以分別規(guī)定在元件隔離后單晶半導(dǎo)體層33、35的膜厚。因此，能夠?qū)尉О雽?dǎo)體層33、35的膜厚進(jìn)行高精度地控制，在降低單晶半導(dǎo)體層33、35的膜厚的離散偏差的同時(shí)，可以將單晶半導(dǎo)體層33、35做得更薄。而且，由于在單晶半導(dǎo)體層35上設(shè)置了防氧化膜54，所以可以防止單晶半導(dǎo)體層35的表面被熱氧化，并且能夠在單晶半導(dǎo)體層35的背面?zhèn)刃纬陕袢胙趸?4。
另外，由于單晶半導(dǎo)體層33的膜厚做得比單晶半導(dǎo)體層35的膜厚厚，從而即使在單晶半導(dǎo)體層33、35下面分別形成了空洞部57a、57b的情況下，在單晶半導(dǎo)體基板31上也能夠穩(wěn)定地支撐單晶半導(dǎo)體層33、35，單晶半導(dǎo)體層33、35及埋入氧化膜32、34的膜厚可以做的更均勻。
下面，如圖8所示，采用CVD等方法，在支撐體56上堆積埋入絕緣體45，并用其將槽38填埋。另外，可以用氧化硅膜作為埋入絕緣體45的材料。
下面，如圖9所示，通過(guò)使用CMP(化學(xué)機(jī)械研磨)等方法，對(duì)埋入絕緣體45及支撐體56實(shí)施薄膜化，并且去除防氧化膜54及犧牲氧化膜53，從而使單晶半導(dǎo)體層35的表面露出。然后，通過(guò)在單晶半導(dǎo)體層33內(nèi)進(jìn)行As、P、B、BF2等雜質(zhì)的離子注入IP1，將雜質(zhì)導(dǎo)入單晶半導(dǎo)體層33的內(nèi)部。這里，對(duì)于向單晶半導(dǎo)體層33內(nèi)進(jìn)行離子注入的雜質(zhì)的行程距離Rp，優(yōu)選設(shè)定在較單晶半導(dǎo)體層33的膜厚方向的中央更深的位置。
這樣，可以抑制對(duì)形成SOI晶體管的單晶半導(dǎo)體層35造成的損傷，同時(shí)還可以實(shí)現(xiàn)具有作為背柵電極功能的單晶半導(dǎo)體層33的低電阻化，能夠在不使SOI晶體管的特性劣化的情況下，用低電壓控制SOI晶體管的閾值位置。
下面，如圖10所示，通過(guò)對(duì)單晶半導(dǎo)體層35的表面進(jìn)行的熱氧化，在單晶半導(dǎo)體層35的表面形成柵極絕緣膜41。并且，通過(guò)CVD等方法，在形成有柵極絕緣膜41的單晶半導(dǎo)體層35上形成多晶硅層。然后，通過(guò)運(yùn)用光刻技術(shù)及蝕刻技術(shù)對(duì)多晶硅層進(jìn)行圖案形成，從而在單晶半導(dǎo)體層35上形成柵電極42。
下面，如圖11所示，通過(guò)把柵電極42作為掩模，在單晶半導(dǎo)體層35內(nèi)進(jìn)行As、P、B、BF2等雜質(zhì)的離子注入IP2，從而在單晶半導(dǎo)體層35上形成將柵電極42夾在中間而進(jìn)行配置的源極層43a及漏極層43b。
下面，如圖12所示，通過(guò)CVD等方法，在柵電極42上堆積層間絕緣層44。然后，在層間絕緣層44上形成背柵接觸電極45a、45b，其被埋入層間絕緣層44及支撐體56，并與單晶半導(dǎo)體層33連接，并且，在層間絕緣層44上形成源極接觸電極46a及漏極接觸電極46b，其被埋入層間絕緣層44，并分別與源極層43a及漏極層43b連接。
這樣，可以減少單晶半導(dǎo)體層33、35的缺陷的發(fā)生，能夠在埋入氧化膜32、34上配置單晶半導(dǎo)體層33、35，不使用SOI基板，便可在單晶半導(dǎo)體層35的背面?zhèn)扰渲玫碗娮杌谋硸烹姌O，并且，可以在單晶半導(dǎo)體層33上形成SOI晶體管。其結(jié)果，可以抑制成本上升，能夠減少SOI晶體管截止時(shí)的漏電流，并實(shí)現(xiàn)SOI晶體管的高耐壓化。
另外，也可以通過(guò)背柵接觸電極45a、45b，使柵電極42與單晶半導(dǎo)體層35電連接。因此，可以將背柵電極與柵電極42調(diào)控成具有相同的電位，提高控制溝道區(qū)域電位的能力。因此，可以抑制芯片尺寸的增大，減少在截止時(shí)的漏電流，能夠降低工作時(shí)或待機(jī)時(shí)的功率消耗的同時(shí)，實(shí)現(xiàn)場(chǎng)效應(yīng)晶體管的高耐壓化。
權(quán)利要求
1.一種半導(dǎo)體裝置，具有由形成在第1絕緣層上的第1單晶半導(dǎo)體層構(gòu)成的背柵電極；形成在所述第1單晶半導(dǎo)體層上的第2絕緣層；形成在所述第2絕緣層上，且膜厚比所述第1單晶半導(dǎo)體層薄的第2單晶半導(dǎo)體層；形成在所述第2單晶半導(dǎo)體層上的柵電極；和形成在所述第2單晶半導(dǎo)體層，且被分別配置在所述柵電極側(cè)方的源極/漏極層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，還具有把所述背柵電極與所述柵電極電連接的布線層。
3.一種半導(dǎo)體裝置的制造方法，包括在單晶半導(dǎo)體基板上成膜第1單晶半導(dǎo)體層的工序；在所述第1單晶半導(dǎo)體層上，成膜蝕刻速率比所述第1單晶半導(dǎo)體層小的第2單晶半導(dǎo)體層的工序；在所述第2單晶半導(dǎo)體層上，成膜具有與所述第1單晶半導(dǎo)體層同一組成的第3單晶半導(dǎo)體層的工序；在所述第3單晶半導(dǎo)體層上，成膜具有與所述第2單晶半導(dǎo)體層同一組成，并且膜厚比所述第2單晶半導(dǎo)體層薄的第4單晶半導(dǎo)體層的工序；形成貫通所述第1至第4單晶半導(dǎo)體層，并使所述單晶半導(dǎo)體基板露出的第1槽的工序；在所述第1槽內(nèi)，形成把所述第2及第4單晶半導(dǎo)體層支撐在所述單晶半導(dǎo)體基板上的支撐體的工序；形成第2槽的工序，該第2槽使形成了所述支撐體的所述第1及第3單晶半導(dǎo)體層的至少一部分，從所述第2及第4單晶半導(dǎo)體層露出；通過(guò)經(jīng)由所述第2槽對(duì)第1及第3單晶半導(dǎo)體層進(jìn)行選擇性蝕刻，從而分別將所述第1及第3單晶半導(dǎo)體層去除，形成第1及第2空洞部的工序；通過(guò)對(duì)所述半導(dǎo)體基板、所述第2及第4單晶半導(dǎo)體層進(jìn)行熱氧化，從而形成分別被埋入在所述第1及第2空洞部的埋入氧化膜的工序；通過(guò)對(duì)所述第4單晶半導(dǎo)體層進(jìn)行熱氧化，從而在所述第4單晶半導(dǎo)體層上形成柵極絕緣膜的工序；隔著所述柵極絕緣膜，在所述第4單晶半導(dǎo)體層上形成柵電極的工序；和通過(guò)把所述柵電極作為掩模進(jìn)行離子注入，從而在所述第4單晶半導(dǎo)體層形成分別被配置在所述柵電極側(cè)方的源極/漏極層的工序。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置的制造方法，其特征在于，所述單晶半導(dǎo)體基板及所述第2、第4單晶半導(dǎo)體層是Si，所述第1及第3單晶半導(dǎo)體層是SiGe。
5.根據(jù)權(quán)利要求3或4所述的半導(dǎo)體裝置的制造方法，其特征在于，具有將雜質(zhì)離子注入到所述第2單晶半導(dǎo)體層的工序，該雜質(zhì)的行程距離被設(shè)定在比所述第2單晶半導(dǎo)體層的膜厚方向的中央更深的位置。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置及其制造方法。該半導(dǎo)體裝置在單晶半導(dǎo)體基板(11)上形成埋入氧化膜(12)，在埋入氧化膜(12)上形成有構(gòu)成背柵電極的第1單晶半導(dǎo)體層(13)。并且，第1單晶半導(dǎo)體層(13)上形成埋入氧化膜(14)，在埋入氧化膜(14)上，堆積被臺(tái)面隔離的第2單晶半導(dǎo)體層(15a、15b)，使第2單晶半導(dǎo)體層(15a、15b)的膜厚比第1單晶半導(dǎo)體層13的膜厚更厚，并且在第2單晶半導(dǎo)體層(15a、15b)上形成SOI晶體管。這樣，能夠抑制形成場(chǎng)效應(yīng)晶體管的半導(dǎo)體層的結(jié)晶性能下降，并且在形成場(chǎng)效應(yīng)晶體管的半導(dǎo)體層下面，配置低電阻化的背柵電極。
文檔編號(hào)H01L21/70GK1901228SQ20061009123
公開(kāi)日2007年1月24日 申請(qǐng)日期2006年6月7日 優(yōu)先權(quán)日2005年7月22日
發(fā)明者加藤樹(shù)理, 岡秀明, 金本啟, 原壽樹(shù), 酒井徹志 申請(qǐng)人:精工愛(ài)普生株式會(huì)社, 國(guó)立大學(xué)法人東京工業(yè)大學(xué)