專利名稱：深溝槽內(nèi)柵極氧化層上的脆弱點的消除的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般所涉及到的是半導(dǎo)體器件的單元構(gòu)造與制作過程。更細地說，這項發(fā)明闡明了用于制作有溝槽的半導(dǎo)體器件，例如有溝槽的功率MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件的一種新型的和改進的單元結(jié)構(gòu)與改進的制作步驟，以能消除在深溝槽內(nèi)柵極氧化層上弱點。
背景技術(shù)：
對于具備一般半導(dǎo)體制作工藝技術(shù)的人而言，在半導(dǎo)體襯底上開出的溝槽的底部形成厚的氧化物層仍然有技術(shù)上的困難。尤其是在具有窄臨界尺寸(CD)的深溝槽的底部形成厚氧化層的加工過程中，必然會在溝槽底部的角落附近生出脆弱點。特別是，這些脆弱點會出現(xiàn)在絕緣體表面與硅襯底表面曲率相吻合處。而且，這種脆弱點的出現(xiàn)是由于熱柵極氧化物的生成被局限所引起的，而這種局限的氧化物生成是由于向絕緣體與側(cè)壁襯底之間的角部界面的有限的氧擴散所造成的。
這種技術(shù)上的困難常常妨礙半導(dǎo)體器件實現(xiàn)高速的開關(guān)操作。更確切些，開關(guān)速度乃是柵極與漏極間電容的強函數(shù)，該電容一般表示為Crss。為能減小該電容Crss以提高開關(guān)速度，就在溝槽的底部沉積一層厚的復(fù)底氧化物。通過在溝槽底部沉積一個較厚的氧化物層，電容Crss能減小到原始電容的三分之二或更小，而對接通電阻并無顯著影響。然而，由于在厚的復(fù)底氧化物與側(cè)壁上襯里層之間有脆弱的界面點的存在，以致半導(dǎo)體器件的可靠性受到不良影響。
在US專利6,291,298中，Williams等學(xué)者披露了一種溝槽柵極半導(dǎo)體器件，增加了溝槽底部上柵極氧化物的厚度以減弱溝槽角落處的強電場。采用了多種制作方法來增大溝槽底部氧化物層的厚度。在US專利6,437,386，6,573,569與6,709,930中，采用了若干個局部氧化硅(LOCOS)的制作方法在溝槽底部上來沉積厚的氧化物層。然而，分布在溝槽底角落附近的那些層界面處都有脆弱點，它們能產(chǎn)生器件運行壽命周期中的可靠性問題。
參閱圖1A與圖1B，它們分別是深而窄的溝槽10側(cè)向斷面視圖和局部放大圖。在溝槽的底部有一厚氧化物層15。溝槽的底角20位于溝槽底部表面彎曲處與厚氧化物層15相合的那些點上。在這些界面點上，柵極氧化物層的生長受限于向角落界面內(nèi)的被限制的氧擴散。這些脆弱點常常會引發(fā)器件的可靠性問題并進而對器件的性能產(chǎn)生有害影響。
由于這種原因，在半導(dǎo)體器件的制作工藝中，特別是對有溝槽的功率MOSFET的設(shè)計與制作，仍需提供一種新的晶體管結(jié)構(gòu)和制作方法，以解決這些難題和設(shè)計的局限性。
發(fā)明內(nèi)容
本項發(fā)明的一個目的是要提供一些新的和改進的方法，以能開出一條溝槽并且在底部用一厚層絕緣體而在側(cè)壁則用氧化物層覆蓋該溝槽，同時消除掉氧化物的脆弱點，由此而解決以上提出的技術(shù)上的難題。
確切地說，本發(fā)明的一個目的，就是要為半導(dǎo)體功率器件提供一個不同的且是新型的溝槽結(jié)構(gòu)與制作(加工)方法，這種器件中氧化物層的脆弱點被復(fù)合氧化物防護著，使器件的可靠性通過消除或減少由柵極氧化物上的脆弱點所引起的操作失常而獲得改進。
本項發(fā)明的另一目的，則是為半導(dǎo)體功率器件提供一種不同的且是新型的溝槽結(jié)構(gòu)與制作方法，這種器件中在沉積厚的底部絕緣層之前已經(jīng)沉積了氧化物層。此外，柵極氧化物由蝕刻阻擋層加以防護，以防止在氧化物層上有氧化物脆弱點顯現(xiàn)出來，從而使得器件的可靠性得以改進。
簡短地說，在一個被推薦的方案中，本項發(fā)明披露了一種承載于半導(dǎo)體襯底之上的電子器件，它包含一個在半導(dǎo)體襯底上開出的溝槽，在這里該溝槽還具有一個分布在溝槽底部上的厚電介質(zhì)層。該電子器件還具有一個復(fù)合的雙重電介質(zhì)層，覆蓋著溝槽的側(cè)壁和在該溝槽底部角落處由該溝槽側(cè)壁與絕緣材料厚層相接合的區(qū)域。在一個被推薦的方案中，復(fù)合的雙重電介質(zhì)層包括一個由熱生長而成的內(nèi)氧化物層，和一個由化學(xué)沉積而成的外部氧化物層。在另一被推薦的方案中，溝槽的深度約為0.7到2.0微米。在一個被推薦的方案中，溝槽底部上的厚的電介質(zhì)層的厚度約在0.1至0.3微米之間。在一個被推薦的方案中，溝槽壁上的復(fù)合的雙重絕緣層包括一個由熱生長而成的厚度約為200至1000埃的內(nèi)里氧化物層，和一個由化學(xué)沉積而成的厚度約為200至600埃的外部氧化物層。在一個被推薦的方案中，復(fù)合的雙重電介質(zhì)層包括一個氧化物層和一個氮化物的外部的氧化物層。在一個推薦的方案中，復(fù)合的雙重電介質(zhì)層包括一個氧化物層和一個氮氧化合物的外部的氧化物層。在一個被推薦的方案中，分布在溝槽底部的厚的電介質(zhì)層能進一步包括一個局部氧化硅(LOCOS)層。在一個被推薦的方案中，分布在溝槽底部的厚的電介質(zhì)層能進一步包括一個局部氧化硅(LOCOS)層和一個氧化物層的組合。在一個被推薦的方案中，分布在溝槽底部的厚的電介質(zhì)層能進一步包括一個沉積的氧化物層的組合。在一個被推薦的方案中，分布在溝槽底部的厚的電介質(zhì)層能進一步包括一個沉積的氧化物層和氮化物層的組合。
毫無疑問，本項發(fā)明的這些及其他一些目的與優(yōu)點，對于那些熟悉一般制作工藝技術(shù)的工作者，在閱讀過下面被推薦的方案的詳細說明之后，將會非常清楚。在各個繪圖中，對這些被推薦的方案作了具體說明。
圖1A和圖1B是半導(dǎo)體上開出的溝槽側(cè)向橫切面視圖和溝槽的擴大視圖。該半導(dǎo)體溝槽有厚的絕緣材料層，而在該溝槽底面的角部有脆弱的氧化物斑點。
圖2是一個改進的溝槽結(jié)構(gòu)的橫截面視圖，它利用復(fù)合的雙重柵極氧化物層消除了氧化物的脆弱點。
圖3是一個改進的溝槽結(jié)構(gòu)的橫截面視圖，它是通過在沉積厚的絕緣材料層之前形成柵極氧化物層，并把該柵極氧化物層用氮化硅層防護起來以消除氧化物脆弱點的。
圖4A至圖4K是一系列側(cè)向橫截面視圖，用以說明制作如圖2所示的半導(dǎo)體溝槽的加工步驟。
圖5A至圖5I是一系列側(cè)向橫截面視圖，用以說明制作如圖3所示的半導(dǎo)體溝槽的加工步驟。
具體實施例方式
本發(fā)明的第一個推薦方案請參照圖2，半導(dǎo)體器件100支撐在襯底105生成的外延層110上。半導(dǎo)體器件100包括一個一般填充著多晶硅120的溝槽115作為柵極。為消除脆弱點，溝槽柵極120包含一個復(fù)合雙柵極氧化物層125-1和125-2。先形成第一個氧化物層125-1以覆蓋在溝槽115的側(cè)壁和底部，再以一個厚氧化物層125-B安置在溝槽115的底部。隨后，在第一個氧化物層125-1和厚的底部氧化物層125-B上生成第二個氧化物層125-2用以填充溝槽底部角落處的氧化物脆弱點。用一個復(fù)合雙氧化層，即125-1和125-2，溝槽底部角落處的這些脆的弱氧化物點被消除了。
圖3所示是本發(fā)明中的另一種溝槽結(jié)構(gòu)，即以外延層155承載于襯底150之上。溝槽160包含一個在溝槽底部上的厚絕緣層165。溝槽的壁用氧化物層170覆蓋，之后，以一薄氮化硅層175覆蓋于氧化層170上。在沉積厚絕緣層165之前沉積硅氮化物層，作為絕緣撤回與多晶硅和氧化層化學(xué)機械平整(CMP)工藝過程中的阻擋層。
正如下面將深入描述的，填滿溝槽的多晶硅有一個凹槽，如圖2和圖3所示。多晶硅被凹進襯底之下200至1000埃，以生成一個氧化物屏蔽層，以使得如后面圖4和圖5所描述的溝槽加工完成后的離子注入更為方便。
圖4A至圖4I是一系列側(cè)斷面視圖以說明圖2所描述的半導(dǎo)體器件的生產(chǎn)步驟。在圖4A中，用一個氧化物硬光罩220以在襯底200的外延層205上開出溝槽210。在圖4B中，硬光罩220被去掉了。用一個氧化工藝來形成覆蓋溝槽壁的氧化物層215。用一犧牲性氧化物(Sacrificial Oxide)使槽溝氧化，以去掉在開溝槽工藝中被等離子損傷的硅層。在圖4C中以濕刻蝕工藝移去犧牲性氧化物(Sacrificial Oxide)層，仍有部分氧化物層215遺留，如圖所示。這遺留的氧化物層用以保護溝槽的側(cè)壁，防止其在下面將描述的在絕緣體沉積步驟中濺射的離子對其造成進一步的損傷。在圖4D中，沉積一厚層絕緣材料220到溝槽底上，而在溝槽側(cè)壁沉積的絕緣物層要薄的多。隨后，進行氮氣爐熱處理過程。圖4E所示是用濕刻蝕工藝將犧牲性氧化物層215和絕緣材料層220從溝槽210側(cè)壁完全移除。只有厚絕緣層220遺留在溝槽底部。圖4F所示是用加溫氧化工藝生成柵極氧化物層225的情況。圖4G所示是用化學(xué)蒸汽沉積(Chemical Vapor Deposition)爐以均勻地沉積出第二個氧化物層230。第二個氧化物層230覆蓋并填充了在角落處產(chǎn)生的脆弱點。這些脆弱點出現(xiàn)的位置是在溝槽側(cè)壁與厚絕緣層的連接處，那里有很大的表面曲率。繼之以氮氣爐熱處理步驟。圖4H是把多晶硅240沉積到溝槽210之中。圖4I，是以化學(xué)機械平整方法(CMP)拋光并從溝槽頂部除掉多晶硅、氧化物和絕緣材料。頂部平面大約高出襯底表面500至1000埃。圖4J，用干刻蝕法生成一個多晶硅凹槽，它比襯底大約低200至1000埃。凹槽內(nèi)部和襯底頂上的氧化物層用濕刻蝕法移除，溝槽側(cè)壁上的柵極氧化物用多晶硅表面來掩蓋和嵌平，以得到一層均勻的屏蔽氧化物供后繼的離子注入之用?；瘜W(xué)機械平整后遺留下來的非均勻氧化物用濕刻蝕方法去除。圖4K所示，是用加溫氧化法為后繼的離子注入步驟生成一層屏蔽氧化物250。
圖5A至圖5I給出制作圖3所示溝槽的步驟。在圖5A中，用濕刻蝕法完全剝除了犧牲性氧化物，以去除在開溝槽310的過程中被等離子損傷的硅層。圖5B所示，是用加熱方法生成柵極氧化物層315的情況。圖5C所示，是沉積了一薄層氮化硅320。圖5D給出在溝槽底部沉積厚絕緣層，在溝槽側(cè)壁沉積一薄絕緣層，隨后經(jīng)氮氣退火爐處理的情況。圖5E所示，是用濕刻蝕法從溝槽310側(cè)壁完全去除絕緣層325的情況。厚的絕緣層325仍留在溝槽的底部。在圖5F中，在溝槽內(nèi)沉積并填充了多晶硅330。圖5G給出用化學(xué)機械平整(CMP)法拋光并從溝槽頂部移除多晶硅、氧化物和絕緣材料的情況。頂部平面大約高出襯底表面500至1000埃。圖5H中，用干刻蝕法生成一個大約低于襯底200至1000埃的多晶硅凹槽。用濕刻蝕法除去襯底頂部和凹槽內(nèi)的氧化物層，溝槽側(cè)壁上的柵極氧化物用多晶硅表面來掩蓋和嵌平以得到一層均勻的氧化物供后繼離子注入之用。CMP過程之后遺留的非均勻氧化物用濕刻蝕法去除。圖5I中示出用加溫氧化法生成一個氧化物屏蔽層250供后繼的離子注入步驟使用。
依照以上所述，本發(fā)明更深一層次的披露了一種在半導(dǎo)體襯底上制作電子器件的方法。這種方法包括在半導(dǎo)體襯底內(nèi)開溝槽和在溝槽的底部沉積一厚電介質(zhì)層的步驟。本方法還包含一個步驟來生成一個合成雙重電介質(zhì)層以覆蓋溝槽之側(cè)壁和覆蓋溝槽底角處溝槽側(cè)壁和厚絕緣層交界區(qū)域。在一個推薦的方案中，形成復(fù)合雙電介質(zhì)層的步驟中還包含加熱生成一個內(nèi)部氧化層和化學(xué)沉積一個外部氧化層的步驟。在另一個推薦的方案中，開溝槽的步驟還包括一個開出深度大約為0.7至2.0微米的步驟。在另一個推薦的方案中，開溝槽的步驟還包含一個開出寬度窄于0.5微米的溝槽的步驟。在另一個推薦的方案中，開溝槽的步驟進一步包括一個開出深度為0.7至2.0微米的溝槽的步驟。并且，在溝槽底部沉積厚介電質(zhì)層的步驟進一步包含一個沉積厚度大約為0.1至0.3微米厚的電介質(zhì)層的步驟。在另一個推薦的方案中，在溝槽底部側(cè)壁生成合成雙電介質(zhì)層的步驟還包含一個加溫生成大約0.02至0.1微米厚的內(nèi)氧化物層和化學(xué)沉積大約為200至600埃厚的外氧化物層的步驟。在另一個推薦的方案中，生成合成雙電介質(zhì)層的步驟還包含一個加溫生成一個內(nèi)部氧化物層和化學(xué)沉積一個外部氮化物層的步驟。
盡管本發(fā)明所作的描述是通過目前推薦的方案，但是可以知道，在此所作的披露不應(yīng)解釋成是有限制的。那些對本領(lǐng)域技術(shù)嫻熟的工作者在讀過以上披露后無疑會做出多種多樣的修改和替換。因而可以期望，那些附加的權(quán)力要求應(yīng)該解釋為涵蓋所有那些屬于本發(fā)明領(lǐng)域或符合本發(fā)明精神實質(zhì)的替換與修改。
權(quán)利要求
1.一個承載于半導(dǎo)體襯底上電子器件包含在上述半導(dǎo)體襯底上開的一個溝槽，上述溝槽還具有一個在該溝槽底部分布的厚的電介質(zhì)層；以及一個合成的雙重電介質(zhì)層，它覆蓋著溝槽側(cè)壁和上述溝槽的底角處溝槽的側(cè)壁與上述厚絕緣材料層相接合的區(qū)域。
2.在權(quán)利要求1的電子器件之中上述合成的雙重電介質(zhì)層，包含一個熱生長的內(nèi)部氧化物層和一個化學(xué)沉積的外部氧化物層。
3.在權(quán)利要求1的電子器件之中上述溝槽的深度約為0.7至2.0微米。
4.在權(quán)利要求1的電子器件之中上述溝槽的寬度不超過0.5微米。
5.在權(quán)利要求1的電子器件之中上述溝槽的深度約為0.7至2.0微米并且上述厚電介質(zhì)層的厚度約在0.1至0.3微米之間。
6.在權(quán)利要求1的電子器件之中上述合成的雙重絕緣層，包含一個厚度約為200至1000埃的熱生長的內(nèi)部氧化物層和一個厚度約為200至600埃的化學(xué)沉積的外部氧化物層。
7.在權(quán)利要求1的電子器件之中上述合成的雙重電介質(zhì)層，包含一個氧化物層和一個氮化物的外部氧化物層。
8.在權(quán)利要求1的電子器件之中上述合成的雙重的電介質(zhì)層，包含一個氧化物層和一個氮氧化物的外部氧化物層。
9.在權(quán)利要求1的電子器件之中分布在上述溝槽底部的上述厚電介質(zhì)層，能進一步包含一個局部氧化硅(LOCOS)層。
10.在權(quán)利要求1的電子器件之中上述分布在上述溝槽底部上的厚電介質(zhì)層，進一步由一個局部氧化硅層和一個氧化層的聯(lián)合組成。
11.在權(quán)利要求1的電子器件之中上述安排在上述溝槽指定的底上的厚電介質(zhì)層，進一步由一個熱生長的氧化物層和沉積的氧化物層的聯(lián)合組成。
12.在權(quán)利要求1的電子器件之中上述安排在上述溝槽指定的底上的厚電介質(zhì)層，能進一步由一個沉積的氧化物和氮化物層的聯(lián)合組成。
13.一個承載于半導(dǎo)體襯體上的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，包含一個在上述半導(dǎo)體襯體底上開出的溝槽，在這里上述溝槽還包含一個分布在所指溝槽底部的厚電介質(zhì)層；以及一個合成的雙重電介質(zhì)層，它覆蓋著溝槽的側(cè)壁和溝槽底部角落處溝槽側(cè)壁和上述厚絕緣材料層的交接區(qū)域。
14.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述合成的雙重電介質(zhì)層，包含一個熱生長的內(nèi)部氧化物層和一個化學(xué)沉積的外部氧化物層。
15.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述溝槽的深度約為0.7至2.0微米。
16.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述溝槽的寬度不超過0.5微米。
17.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述溝槽的深度約為0.7至2.0微米，并且上述厚電介質(zhì)層的厚度約在0.1至0.3微米之間。
18.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述合成的雙重絕緣層，包含一個厚度約為200至1000埃的熱生長的內(nèi)部絕緣層和一個厚度約為200至600埃的化學(xué)沉積的外部氧化物層。
19.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述合成的雙重電介質(zhì)層，包含一個氧化物層和一個氮化物的外部氧化物層。
20.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述合成的雙重電介質(zhì)層，包含一個氧化物層和一個氮氧化物的外部的氧化物層。
21.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述安排在上述溝槽指定的底上的厚電介質(zhì)層，進一步由一個局部氧化硅(LOCOS)層所組成。
22.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述安排在上述溝槽指定的底上的厚電介質(zhì)層，進一步由一個局部氧化硅(LOCOS)層和氧化物層的聯(lián)合組成。
23.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述安排在上述溝槽指定的底上的厚電介質(zhì)層，進一步由一個熱生長的氧化物層和沉積的氧化物層聯(lián)合組成。
24.在權(quán)利要求1的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件之中上述安排在上述溝槽指定的底上的厚電介質(zhì)層，進一步由一個沉積的氧化物層和氮化物層聯(lián)合組成。
25.一個用于在半導(dǎo)體襯底上制造電子器件的方法，包含在上述半導(dǎo)體襯底上開出一溝槽，并在上述溝槽的底部上沉積一厚的電介質(zhì)層；以及構(gòu)成一合成的雙重電介質(zhì)層，以覆蓋溝槽的側(cè)壁并覆蓋溝槽底部角落處上述溝槽側(cè)壁與上述絕緣材料厚層間交界區(qū)域。
26.在權(quán)利要求25的方法中構(gòu)成上述合成的雙重電介質(zhì)層的步驟，進一步包含一個熱生長一內(nèi)部的氧化物層與化學(xué)沉積一外部氧化物層的步驟。
27.在權(quán)利要求25的方法中上述開出所指溝槽的步驟，進一步包含一個開出深度約為0.7至2.0微米的所指溝槽的步驟。
28.在權(quán)利要求25的方法中上述開出所指溝槽的步驟，進一步包含一個開出實際寬度窄于0.5微米的所指溝槽的步驟。
29.在權(quán)利要求25的方法中上述開出所指溝槽的步驟，進一步包含一個開出深度約為0.7至2.0微米的所指溝槽的步驟；以及上述沉積上述厚電介質(zhì)層的步驟，進一步包含一個沉積厚度約為0.1至0.3微米的所指電介質(zhì)層的步驟。
30.在權(quán)利要求25的方法中上述制作所指合成的雙重電介質(zhì)層的步驟，進一步包含一個由熱長成一個厚度約為0.02至0.10微米的內(nèi)部氧化物層并由化學(xué)沉積成一個厚度約為200至600埃的外部氧化物層的步驟。
31.在權(quán)利要求25的方法中上述制作所指合成的雙重電介質(zhì)層的步驟，進一步包含一個由熱生長一個內(nèi)部的氧化物層并由化學(xué)沉積成一個外部的氮化物層的步驟。
32.在權(quán)利要求25的方法中上述制作所指合成的雙重電介質(zhì)層的步驟，進一步包含一個熱生長成一個內(nèi)部的氧化物層并由化學(xué)沉積成一個外部的氮氧化合物層的步驟。
33.在權(quán)利要求25的方法中上述沉積上述厚電介質(zhì)層的步驟，進一步包含一個在所指溝槽的所指底部上沉積一個局部氧化硅層的步驟。
34.在權(quán)利要求25的方法中上述沉積上述厚電介質(zhì)層的步驟，進一步包含一個在所指溝槽的所指底部沉積一個局部氧化硅(LOCOS)層與在上述溝槽底部的氧化層的的步驟。
35.在權(quán)利要求25的方法中上述沉積上述厚電介質(zhì)層的步驟，進一步包含一個由熱生長一個氧化物層并與沉積的氧化物層相結(jié)合步驟。
36.在權(quán)利要求25的方法中上述沉積上述厚電介質(zhì)層的步驟，進一步包含一個沉積一個氧化物層與氮氧化物層的聯(lián)合體的步驟。
全文摘要
具有0.7至2.0微米深溝槽的金屬氧化物半導(dǎo)體場效應(yīng)管(MOSFET)之加工方法，是先在半導(dǎo)體襯底上開溝槽，然后在溝槽內(nèi)沉積厚絕緣層并使在溝槽底部的絕緣層比溝槽側(cè)壁的絕緣層厚得多。隨后側(cè)壁的絕緣層被除掉，繼之以生成一合成的雙層，形成柵極氧化物。另一種具體方法是在柵極氧化物生長后再沉積絕緣層，再覆蓋一個薄氮化物層，此氮化物層用作在除去溝槽側(cè)壁絕緣層和多晶硅化學(xué)機械平整過程中的阻擋層。本發(fā)明的這些方案，體現(xiàn)于能消除當(dāng)在有厚的底部氧化物的0.2微米深的溝槽內(nèi)生成柵極氧化時出現(xiàn)在溝槽底部角落處的脆弱點。本發(fā)明還可以很好地控制溝槽的形狀和柵極氧化物厚度的外形輪廓。
文檔編號H01L21/336GK1893111SQ200610078750
公開日2007年1月10日 申請日期2006年5月11日 優(yōu)先權(quán)日2005年5月12日
發(fā)明者謝福淵 申請人:謝福淵