專利名稱：制造半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及半導(dǎo)體制造，并且更具體地涉及在不將下層(underlying)硅化物層暴露于光刻膠去除劑的情況下形成雙混合隔離層(dual-hybrid liner)。
背景技術(shù)：
已知對場效應(yīng)晶體管(FET)施加應(yīng)力，會影響它們的性能。當(dāng)沿縱向施加(即在電流流動的方向)時，在已知壓應(yīng)力會提高空穴遷移率(或p溝道FET(PFET)驅(qū)動電流)的同時，已知張應(yīng)力會提高電子遷移率(或n溝道FET(NFET)驅(qū)動電流)。將這樣的應(yīng)力施加于FET的一種方法是利用具有固有加壓的氮化硅阻擋隔離層。例如，具有張應(yīng)力的氮化硅隔離層可以用于在NFET溝道中引起張力，而具有壓應(yīng)力的氮化硅層可以用于在PFET溝道中引起壓力。但是，張應(yīng)力可能使空穴遷移率下降，并因此降低PFET性能。同樣地，壓應(yīng)力可能使電子遷移率下降，并因此使NFET性能變差。從而，需要一種雙混合隔離層方案，以包括在相鄰的NFET和PFET中所希望的應(yīng)力。
在用于增強(qiáng)NFET/PFET器件的應(yīng)力的雙混合氮化硅隔離層的形成中，必須通過構(gòu)圖和刻蝕，去除兩個FET區(qū)域之一中的第一淀積隔離層。在Shimizu等人的美國專利申請公開2004/0029323中，公開了一種用于形成類似結(jié)構(gòu)的典型方法。在該公開中，形成了氮化硅膜13。此外，在該公開中，在氮化硅膜13上方形成了作為絕緣膜的氧化硅膜13A(圖4)，例如P-TEOS或O3-TEOS。然后將氮化硅膜13和氧化硅膜13A暴露于光刻蝕技術(shù)，以從PFET(圖4(b))上方去除它們。其次，淀積另一個氮化硅膜14(圖4(c))作為絕緣膜，并且然后將層14暴露于光刻蝕技術(shù)以從NFET上方去除它。
Shimiz等人的方法的一個缺點在于，它需要將與PFET相鄰的下層硅化物層12暴露于光刻膠去除劑，以便于從PFET區(qū)域完全地去除膜13(圖4(b))。不幸的是，光刻膠去除劑典型地包括氧或臭氧，其會引起硅化物層12的氧化以及增加的電阻。例如，典型的硅化物層通常具有大約在6ohm/sq和20ohm/sq之間的電阻Rs。比較起來，輕微氧化的硅化物層會具有相應(yīng)的大約在12ohm/sq和40ohm/sq之間的電阻Rs。當(dāng)暴露對氧化敏感的硅化物時，會產(chǎn)生高得多的電阻或甚至開啟失敗。在超過90nm的技術(shù)中，其利用了超小柵極長度(例如，＜35nm)和擴(kuò)散寬度(例如，＜100nm)，Rs的這種增加是不能接受的，因為它將影響器件的性能。除上述問題以外，硅化物層12暴露到光刻膠去除劑中，會導(dǎo)致硅化物層12中的開路。
考慮到前面所述，需要用于制造具有雙混合隔離層的半導(dǎo)體器件的方法，其中要保護(hù)硅化物層免遭光刻膠去除劑的破壞。

發(fā)明內(nèi)容
本發(fā)明包括用于制造包含雙混合隔離層的半導(dǎo)體器件的方法，其中通過在刻蝕期間利用硬掩膜而不利用光刻膠作為圖形，保護(hù)下層硅化物層免遭光刻膠去除劑的破壞。該硬掩膜防止了硅化物層暴露于光刻膠去除劑，并且提供了非常好的橫向尺寸控制使得兩個氮化物隔離層很好地對準(zhǔn)。
本發(fā)明的第一方面針對一種制造半導(dǎo)體器件的方法，該半導(dǎo)體器件包括在PFET和NFET上方的雙混合隔離層，該方法包括以下步驟在PFET和NFET上方淀積拉伸的氮化硅層；在拉伸的氮化硅層上方淀積硬掩膜，該硬掩膜包括原硅酸四乙酯(TEOS)、等離子體增強(qiáng)化學(xué)汽相淀積(PECVD)的二氧化硅、碳摻雜的二氧化硅和碳化硅(SiC)中的一種；利用第一光刻膠掩膜，去除在PFET上方的硬掩膜，直至拉伸的氮化硅層；去除第一光刻膠掩膜；利用硬掩膜作為圖形，刻蝕以去除在PFET上方的拉伸的氮化硅層；在PFET和NFET上方淀積壓縮的氮化硅層；利用第二光刻膠掩膜，去除在NFET上方的壓縮的氮化硅層；去除第二光刻膠掩膜；以及在PFET和NFET上方淀積層間電介質(zhì)。
本發(fā)明的第二方面包括一種用于在PFET和NFET的晶體管溝道中引入應(yīng)力的方法，該方法包括以下步驟在PFET和NFET上方淀積第一氮化硅層；在第一氮化硅層上方淀積硬掩膜；去除在PFET上方的硬掩膜，直至第一氮化硅層；利用在NFET上方的硬掩膜作為圖形，刻蝕在PFET上方的第一氮化硅層，直至與PFET相鄰的硅化物層；以及在PFET上方形成第二氮化硅層。
本發(fā)明的第三方面涉及一種在雙混合隔離層的形成期間用于防止與晶體管鄰接的硅化物層暴露于光刻膠去除劑的方法，該方法包括以下步驟在第一FET和第二FET上方淀積第一氮化硅層；在第一FET上方的第一氮化硅層上方形成硬掩膜；利用硬掩膜作為圖形，刻蝕在第二FET上方的第一氮化硅層；以及在第二FET上方形成第二氮化硅層。
從以下對本發(fā)明的實施例的更具體描述，本發(fā)明的以上及其它特征將變得顯而易見。


參照下列附圖，將詳細(xì)描述本發(fā)明的實施例，其中相同的標(biāo)記指示相同的元件，并且其中圖1至圖9表示根據(jù)本發(fā)明形成半導(dǎo)體器件的方法的一個實施例。
具體實施例方式
參照附圖，圖1表示了用于制造包括雙混合隔離層的半導(dǎo)體器件的方法的初始結(jié)構(gòu)50。初始結(jié)構(gòu)50包括p型場效應(yīng)晶體管(PFET)52和n型場效應(yīng)晶體管(NFET)54。PFET52和NFET54的每一個都包括具有硅化物帽58的柵極體56、二氧化硅(SiO2)間隔層60和氮化硅(Si3N4)間隔層62，它們形成于襯底64上方。淺槽隔離(STI)66隔開了FET52和54。在襯底64的上部區(qū)域中提供下層硅化物層68。應(yīng)該認(rèn)識到，本發(fā)明的教導(dǎo)不限于該初始結(jié)構(gòu)。例如，雖然將襯底64作為塊硅來說明，但還可以將它以絕緣體硅(SOI)的形式提供。
轉(zhuǎn)到圖2，本方法的第一步驟包括在PFET52和NFET54上方淀積第一氮化硅層100(下文中為“第一SiN層”)。在一個實施例中，第一SiN層100包括一種張力材料，即，具有固有張應(yīng)力的材料。本實施例利用了氮化硅在退火時如何傾向于變?yōu)槔斓膬?yōu)勢，例如，甚至壓縮的氮化硅材料在高溫下退火時也會變得不易壓縮或拉伸。在這點上，拉伸的氮化硅可以比壓縮的氮化硅耐受更多的退火工序。因此，首先形成拉伸的氮化硅層是有利的。
同樣如圖2所示，第二步驟包括在拉伸的SiN層100上方淀積硬掩膜110。在一個實施例中，硬掩膜110包括氧化物，諸如原硅酸四乙酯(TEOS)(Si(OC2H5)4)、等離子體增強(qiáng)化學(xué)汽相淀積(PECVD)的二氧化硅、碳摻雜的二氧化硅或者碳化硅(SiC)。
圖3至圖4表示了下一步驟，利用第一光刻膠掩膜114，去除在PFET52上方的硬掩膜直至第一SiN層100(圖3)，并且然后去除第一光刻膠掩膜114(圖4)。光刻膠掩膜114覆蓋NFET54，并且光刻膠掩膜114可以是任何常規(guī)的或者將來開發(fā)的光刻膠材料。在一個實施例中，利用氧基反應(yīng)離子刻蝕116，去除硬掩膜110(圖3)。但是，還可以使用其它刻蝕技術(shù)。這些步驟的結(jié)果是，在NFET54上方保留有硬掩膜110和第一SiN層100，而在PFET52上方只保留有第一SiN層100。但是下層硅化物層68并不暴露于光刻膠去除劑，因為它保持被第一SiN層100所覆蓋。
接下來，如圖5所示，利用NFET54上方的硬掩膜110作為圖形，去除在PFET52上方的第一SiN層100。在一個實施例中，通過刻蝕120，去除第一SiN層100直至與PFET52相鄰的下層硅化物層68。在刻蝕步驟期間，至少部分地消耗硬掩膜110。該步驟使得去除了PFET52上方的第一SiN層100，并且防止了在雙混合隔離層的形成期間，與晶體管鄰接的硅化物層68暴露于光刻膠去除劑。在這一階段，還可以執(zhí)行退火以去除在PFET52上刻蝕第一SiN層100期間，對硅化物層68的任何損傷，以減小硅化物的電阻。該退火還可以提高第一SiN層100中的張應(yīng)力。在惰性環(huán)境中，該退火溫度可以從400℃到1000℃，該惰性環(huán)境諸如氬氣(Ar)、氮氣(N2)或氫氣(H2)或者這些環(huán)境的混合。
轉(zhuǎn)到圖6，下一步驟包括在PFET52和NFET54上方淀積第二氮化硅層130(下文中為“第二SiN層”)。與其中第一SiN層100是拉伸的上述優(yōu)選實施例相比，第二SiN層包括壓縮的氮化硅材料，即，將對下層結(jié)構(gòu)施加壓應(yīng)力的材料。
圖7至圖8表示接下來的步驟，利用第二光刻膠掩膜134，去除在NFET54上方的第二SiN層130(圖7)，并且然后去除第二光刻膠掩膜134(圖8)。光刻膠掩膜134覆蓋PFET52，并且光刻膠掩膜134可以是任何常規(guī)的或者將來開發(fā)的光刻膠材料。在一個實施例中，利用任何現(xiàn)在已知的或?qū)黹_發(fā)的氮化物刻蝕技術(shù)136，去除第二SiN層130(圖7)。但是，還可以利用其它刻蝕技術(shù)。在該處理期間，使用硬掩膜110作為刻蝕停止層，以防止減薄第一SiN層100。這些步驟的結(jié)果是形成了雙混合隔離層200，其包括在NFET54上方的硬掩膜110和第一SiN層100，以及在PFET52上方的第二SiN層130。雙混合隔離層200將如本領(lǐng)域中已知的那樣，在PFET52和NFET54的晶體管溝道中引起(induce)應(yīng)力。下層硅化物層68并不暴露于光刻膠去除劑，因為在整個處理過程中它保持被覆蓋。硬掩膜110還提供了一種用于控制每個氮化硅層100，130的橫向尺寸的機(jī)制。
圖9表示了隨后的常規(guī)結(jié)束步驟的結(jié)果，尤其包括，在PFET52和NFET54上方淀積層間電介質(zhì)140，例如高密度等離子體淀積的二氧化硅SiO2，并且形成對柵極(例如NFET54柵極)以及/或者對下層硅化物層68的金屬觸點142。
雖然已結(jié)合以上概述的具體實施例描述了本發(fā)明，但很明顯，許多選擇、修改和變更對于本領(lǐng)域技術(shù)人員將是顯而易見的。從而，上述的本發(fā)明的實施例意在說明，而不是限制。在不偏離以下權(quán)利要求中所限定的本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種改變。
權(quán)利要求
1.一種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包括在PFET和NFET上方的雙混合隔離層，所述方法包括以下步驟在所述PFET和所述NFET上方淀積拉伸的氮化硅層；在所述拉伸的氮化硅層上方淀積硬掩膜，所述硬掩膜包括原硅酸四乙酯(TEOS)、等離子體增強(qiáng)化學(xué)汽相淀積(PECVD)的二氧化硅、碳摻雜的二氧化硅以及碳化硅(SiC)中的一種；利用第一光刻膠掩膜，去除在所述PFET上方的所述硬掩膜，直至所述拉伸的氮化硅層；去除所述第一光刻膠掩膜；利用所述硬掩膜作為圖形，刻蝕以去除在所述PFET上方的所述拉伸的氮化硅層；在所述PFET和所述NFET上方淀積壓縮的氮化硅層；利用第二光刻膠掩膜，去除在所述NFET上方的所述壓縮的氮化硅層；去除所述第二光刻膠掩膜；以及在所述PFET和所述NFET上方淀積層間電介質(zhì)。
2.根據(jù)權(quán)利要求1的方法，其中在所述刻蝕步驟期間，至少部分地消耗所述硬掩膜。
3.根據(jù)權(quán)利要求1的方法，其中去除所述壓縮的氮化硅層的步驟包括利用所述硬掩膜作為刻蝕停止層。
4.一種在PFET和NFET的晶體管溝道中引入應(yīng)力的方法，所述方法包括以下步驟在所述PFET和所述NFET上方淀積第一氮化硅層；在所述第一氮化硅層上方淀積硬掩膜；去除在所述PFET上方的所述硬掩膜，直至所述第一氮化硅層；利用在所述NFET上方的所述硬掩膜作為圖形，刻蝕在所述PFET上方的所述第一氮化硅層，直至與所述PFET相鄰的硅化物層；以及在所述PFET上方形成第二氮化硅層。
5.根據(jù)權(quán)利要求4的方法，其中所述硬掩膜包括原硅酸四乙酯(TEOS)、等離子體增強(qiáng)化學(xué)汽相淀積(PECVD)的二氧化硅、碳摻雜的二氧化硅以及碳化硅(SiC)中的一種。
6.根據(jù)權(quán)利要求4的方法，其中所述第一氮化硅層包括一種拉伸的氮化硅材料，并且所述第二氮化硅層包括一種壓縮的氮化硅材料。
7.根據(jù)權(quán)利要求4的方法，還包括在所述刻蝕步驟之后進(jìn)行退火的步驟。
8.根據(jù)權(quán)利要求4的方法，其中在所述刻蝕步驟期間，至少部分地消耗所述硬掩膜。
9.根據(jù)權(quán)利要求4的方法，其中形成所述壓縮的氮化硅層的步驟包括在所述PFET和所述NFET上方淀積壓縮的氮化硅層；利用光刻膠掩膜，去除在所述NFET上方的所述壓縮的氮化硅層；以及去除所述光刻膠掩膜。
10.根據(jù)權(quán)利要求9的方法，其中去除所述壓縮的氮化硅層的步驟包括利用所述硬掩膜作為刻蝕停止層。
11.根據(jù)權(quán)利要求4所述的方法，還包括在所述PFET和所述NFET上方淀積層間電介質(zhì)的步驟。
12.一種在雙混合隔離層的形成期間用于防止與晶體管相鄰的硅化物層暴露于光刻膠去除劑的方法，所述方法包括以下步驟在第一FET和第二FET上方淀積第一氮化硅層；在所述第一FET上方的所述第一氮化硅層上方形成硬掩膜；利用所述硬掩膜作為圖形，以刻蝕在所述第二FET上方的所述第一氮化硅層；以及在所述第二FET上方形成第二氮化硅層。
13.根據(jù)權(quán)利要求12的方法，其中所述硬掩膜包括原硅酸四乙酯(TEOS)、等離子體增強(qiáng)化學(xué)汽相淀積(PECVD)的二氧化硅、碳摻雜的二氧化硅以及碳化硅(SiC)中的一種。
14.根據(jù)權(quán)利要求12的方法，其中所述第一氮化硅層包括拉伸的氮化硅材料，所述第一FET包括NFET，所述第二氮化硅層包括壓縮的氮化硅材料，并且所述第二FET包括PFET。
15.根據(jù)權(quán)利要求12的方法，還包括在所述刻蝕步驟之后進(jìn)行退火的步驟。
16.根據(jù)權(quán)利要求12的方法，其中在所述刻蝕步驟期間，至少部分地消耗所述硬掩膜。
17.根據(jù)權(quán)利要求12的方法，其中形成所述第二氮化硅層的步驟包括在所述第二FET上方淀積壓縮的氮化硅層；利用光刻膠掩膜，去除在所述第二FET上方的所述壓縮的氮化硅層；以及去除所述光刻膠掩膜。
18.根據(jù)權(quán)利要求17的方法，其中所述去除步驟包括利用所述硬掩膜作為刻蝕停止層進(jìn)行刻蝕。
19.根據(jù)權(quán)利要求12的方法，其中所述刻蝕步驟包括利用光刻膠掩膜，構(gòu)圖所述硬掩膜；刻蝕以去除在所述第二FET上方的所述硬掩膜；以及去除所述光刻膠掩膜。
20.根據(jù)權(quán)利要求12的方法，其中所述刻蝕步驟在所述第二FET的下層硅化物層上停止。
全文摘要
一種用于制造包括雙混合隔離層的半導(dǎo)體器件的方法，其中通過在刻蝕期間利用硬掩膜而不利用光刻膠作為圖形，保護(hù)下層硅化物層免遭光刻膠去除劑的破壞。該硬掩膜防止硅化物層暴露于光刻膠去除劑，并且提供非常好的橫向尺寸控制使得兩個氮化物隔離層很好地對準(zhǔn)。
文檔編號H01L21/84GK1855431SQ20061006615
公開日2006年11月1日 申請日期2006年3月24日 優(yōu)先權(quán)日2005年3月31日
發(fā)明者維克托·錢, 楊海寧, 勇·M·李, 恩格·H·利姆 申請人:國際商業(yè)機(jī)器公司, 特許半導(dǎo)體制造有限公司