專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法。
技術(shù)背景現(xiàn)在，即使切斷電源也能夠保持所存儲(chǔ)信息的閃存(flash memory)使用 在手機(jī)這樣的移動(dòng)設(shè)備中，其技術(shù)已經(jīng)被廣泛普及。該閃存中的每一個(gè)存儲(chǔ)單元(memory cell)是將隧道絕緣膜、浮柵 (Floating gate)、中間絕緣膜、控制柵(control gate)依次形成在半導(dǎo)體襯 底上而成的，這樣的存儲(chǔ)單元與周邊電路一起集成成在半導(dǎo)體襯底上，從而 構(gòu)成一個(gè)閃存。例如，在下述特許文獻(xiàn)1至3中公開了上述的閃存。在閃存的制造工序中，進(jìn)行通過對(duì)導(dǎo)電膜進(jìn)行圖案成形來形成控制柵的 工序這樣的各種圖案成形工序，在圖案成形之后若殘留有多余的膜，則由于 該膜剝落并再附著在其他部分上，從而該部分變成圖案不良，進(jìn)而產(chǎn)生半導(dǎo) 體器件的成品率低這樣的問題。此外，不僅限于閃存，在一般的半導(dǎo)體器件的制造工序中，伴隨著圖案 的細(xì)微化，因曝光工序中的光學(xué)鄰近(optical proximity)效果而產(chǎn)生的浮柵 等的設(shè)備圖案的變形變得明顯。為了防止這樣的圖案變形，通常對(duì)中間掩模 (reticle)(曝光用掩模)的遮光圖案實(shí)施所謂的OPC (Optical Proximity Correction:光學(xué)鄰近校正)形狀補(bǔ)正，使得該遮光圖案的投影像變成設(shè)備圖 案的設(shè)計(jì)形狀。例如，在下述特許文獻(xiàn)4中，作為對(duì)帶狀的重復(fù)圖案的OPC，提案了斜 向切去各圖案的角的補(bǔ)正。特許文獻(xiàn)1: JP特開2005-129760號(hào)公報(bào) 特許文獻(xiàn)2: JP特開2005-142362號(hào)公報(bào) 特許文獻(xiàn)3: JP特開2005-244086號(hào)公報(bào) 特許文獻(xiàn)4: JP特開平1-188857號(hào)公報(bào)發(fā)明內(nèi)容本發(fā)明的目的在于提供一種，具有閃存單元，能夠提高成品率的半導(dǎo)體 器件及其制造方法。根據(jù)本發(fā)明的一個(gè)觀點(diǎn)，提供一種半導(dǎo)體器件，其特征在于，具有 半導(dǎo)體襯底；多個(gè)帶狀的有源區(qū)域，其在上述半導(dǎo)體襯底上被劃定，相 互平行且隔開有間隔；元件分離絕緣膜，其形成在上述半導(dǎo)體襯底上，并包 圍上述有源區(qū)域；閃存單元，其在上述有源區(qū)域上依次形成有隧道絕緣膜、 浮柵、中間絕緣膜以及控制柵；島狀的下部導(dǎo)體圖案，其針對(duì)上述有源區(qū)域 的每一個(gè)，形成在上述有源區(qū)域的末端的上述元件分離絕緣膜上，并由與上 述浮柵相同的材料構(gòu)成；上述中間絕緣膜的切片，其以覆蓋上述多個(gè)下部導(dǎo) 體圖案的方式形成，并由該下部導(dǎo)體圖案的每一個(gè)共享；虛設(shè)導(dǎo)體圖案，其 由與上述控制柵相同的材料構(gòu)成，形成在上述中間絕緣膜的切片上，并由上 述下部導(dǎo)體圖案的每一個(gè)共享；上述中間絕緣膜的柵欄，其在上述元件分離 區(qū)域上，沿著上述有源區(qū)域從上述浮柵的側(cè)面向上述下部導(dǎo)體圖案的側(cè)面延此外，根據(jù)本發(fā)明的另一觀點(diǎn)，提供一種半導(dǎo)體器件的制造方法，其特 征在于，包括通過在半導(dǎo)體襯底上形成元件分離絕緣膜，在上述半導(dǎo)體襯 底上劃定相互平行且隔開有間隔的多個(gè)帶狀的有源區(qū)域的工序；在位于上述 有源區(qū)域的上述半導(dǎo)體襯底上形成隧道絕緣膜的工序；分別在上述隧道絕緣 膜和上述元件分離絕緣膜上形成第一導(dǎo)電膜的工序；在上述第一導(dǎo)電膜上涂 敷光致抗蝕劑的工序；使用曝光用掩模，對(duì)上述光致抗蝕劑進(jìn)行曝光的工序， 所述曝光用掩模具有在透明基板上相互平行地形成了多個(gè)帶狀的遮光圖案的 結(jié)構(gòu)，所述遮光圖案具有向末端寬度依次變窄的二個(gè)以上的寬度狹窄部；對(duì) 上述光致抗蝕劑進(jìn)行顯影，形成包含上述多個(gè)有源區(qū)域的每一個(gè)且相互分開 的多個(gè)帶狀的抗蝕圖案的工序；將上述抗蝕圖案用作掩模，選擇性地對(duì)上述 第一導(dǎo)電膜進(jìn)行蝕刻的工序；除去上述抗蝕圖案的工序；在除去上述抗蝕圖 案之后，分別在上述元件分離絕緣膜和上述第一導(dǎo)電膜上形成中間絕緣膜的 工序；在上述中間絕緣膜上形成第二導(dǎo)電膜的工序；通過對(duì)上述第一導(dǎo)電膜、 上述中間絕緣膜以及上述第二導(dǎo)電膜進(jìn)行圖案成形，在上述有源區(qū)域上形成 依次形成有上述隧道絕緣膜、浮柵、上述中間絕緣膜以及控制柵的閃存單元，并在上述有源區(qū)域的末端的上述元件分離絕緣膜上形成依次形成有島狀的下 部導(dǎo)體圖案、上述中間絕緣膜的切片以及虛設(shè)柵電極的結(jié)構(gòu)體的工序。 下面，對(duì)本發(fā)明的作用進(jìn)行說明。根據(jù)本發(fā)明，在對(duì)光致抗蝕劑進(jìn)行曝光的工序，使用具有多個(gè)帶狀的遮 光圖案的光用掩模，所述遮光圖案具有朝向末端寬度依次變窄的二個(gè)以上的寬度狹窄部。通過設(shè)置二個(gè)以上的這樣的寬度狹窄部，能夠防止因光學(xué)鄰近效果而引 起的焦點(diǎn)范圍的減小，即使曝光時(shí)的聚焦稍微偏移，也能夠防止投影像彼此 之間相接。其結(jié)果，在將抗蝕圖案用作掩模，選擇性地對(duì)第一導(dǎo)電膜進(jìn)行蝕刻的工 序中，將第一導(dǎo)電膜進(jìn)行圖案成形為降低了因光學(xué)鄰近效果而引起的圖案的 變形量的帶狀，從而抑制因光學(xué)鄰近效果而產(chǎn)生的圖案成形后的第一導(dǎo)電膜 彼此之間的相互連接。在此，在形成閃存單元和結(jié)構(gòu)體的工序中，形成有第一導(dǎo)電膜的側(cè)面的 中間絕緣膜未被蝕刻，從而作為柵欄而留下。此外，由于第一導(dǎo)電膜圖案成 形為抑制了因光學(xué)鄰近效果而引起的圖案變形的帶狀，也抑制了控制柵和虛 設(shè)導(dǎo)體圖案之間的柵欄的伴隨圖案變形所產(chǎn)生的弧度，成為真正的直線狀。這樣的直線狀的柵欄是不同種類的形狀之間的組合，例如，與曲線和直 線組合得到的柵欄相比較，在工序中很難剝落。因此，在本發(fā)明中，能夠防 止因剝落的柵欄附著在其他的部分而產(chǎn)生該部分的圖案不良的情況，從而能 夠提高半導(dǎo)體器件的成品率。另外，在本發(fā)明中，由于用虛設(shè)導(dǎo)體圖案覆蓋了中間絕緣膜的切片，即 使第一導(dǎo)電膜的先端部分因光學(xué)鄰近效果而帶有弧度，反映出該部分的第一 導(dǎo)電膜的形狀的曲線狀的臺(tái)階部分形成為切片，也因?yàn)樘撛O(shè)導(dǎo)體圖案成為蝕 刻掩模，所以臺(tái)階部分不會(huì)成為柵欄。因此，不會(huì)形成該曲線狀的不穩(wěn)定的 柵欄，能夠更進(jìn)一步有效地避免伴隨著柵欄的產(chǎn)生而產(chǎn)生的半導(dǎo)體器件的成 品率低下的情況。


圖1是假想的半導(dǎo)體器件的制造過程中的截面圖(其l)。圖2是假想的半導(dǎo)體器件的制造過程中的截面圖(其2)。 圖3是假想的半導(dǎo)體器件的制造過程中的截面圖(其3)。圖4是假想的半導(dǎo)體器件的制造過程中的截面圖(其4)。 圖5是假想的半導(dǎo)體器件的制造過程中的截面圖(其5)。 圖6是假想的半導(dǎo)體器件的制造過程中的截面圖(其6)。 圖7是假想的半導(dǎo)體器件的制造過程中的截面圖(其7)。 圖8是假想的半導(dǎo)體器件的制造過程中的截面圖(其8)。圖9是假想的半導(dǎo)體器件的制造過程中的截面圖(其9)。圖10是假想的半導(dǎo)體器件的制造過程中的截面圖(其10)。圖11是假想的半導(dǎo)體器件的制造過程中的截面圖(其11)。圖12是假想的半導(dǎo)體器件的制造過程中的截面圖(其12)。圖13是假想的半導(dǎo)體器件的制造過程中的截面圖(其13)。圖14是假想的半導(dǎo)體器件的制造過程中的截面圖(其14)。圖15是假想的半導(dǎo)體器件的制造過程中的截面圖(其15)。圖16是假想的半導(dǎo)體器件的制造過程中的截面圖(其16)。圖17是假想的半導(dǎo)體器件的制造過程中的俯視圖(其1)。圖18是假想的半導(dǎo)體器件的制造過程中的俯視圖(其2)。圖19是假想的半導(dǎo)體器件的制造過程中的俯視圖(其3)。圖20是假想的半導(dǎo)體器件的制造過程中的俯視圖(其4)。圖21是假想的半導(dǎo)體器件的制造過程中的俯視圖(其5)。圖22是假想的半導(dǎo)體器件的制造過程中的俯視圖(其6)。圖23是假想的半導(dǎo)體器件的制造過程中的俯視圖(其7)。圖24是假想的半導(dǎo)體器件的制造過程中的俯視圖(其8)。圖25是假想的半導(dǎo)體器件的制造過程中的俯視圖(其9)。圖26是假想的半導(dǎo)體器件的制造過程中的俯視圖(其10)。圖27是假想的半導(dǎo)體器件的制造過程中的俯視圖(其11)。圖28是假想的半導(dǎo)體器件的制造過程中的俯視圖(其12)。圖29是制造假想的半導(dǎo)體器件時(shí)所使用的中間掩模的放大俯視圖。圖30是對(duì)于使用圖29的中間掩模來形成的第一抗蝕圖案的平面形狀在曝光裝置，豸焦時(shí)發(fā)生怎樣的變化進(jìn)行了模擬得到的俯視圖。8圖31是本發(fā)明的第一實(shí)施方式中的為了減小光學(xué)鄰近效果所引起的投 影像的變形而研究出的中間掩模的放大俯視圖。圖32是對(duì)于使用圖31的中間掩模來形成的第一抗蝕圖案的平面形狀在曝光裝置離焦時(shí)發(fā)生怎樣的變化進(jìn)行了模擬得到的俯視圖。圖33是本發(fā)明的第一實(shí)施方式中的為了更進(jìn)一步減小光學(xué)鄰近效果所 弓I起的投影像的變形而研究出的中間掩模的放大俯視圖。圖34是對(duì)于使用圖33的中間掩模來形成的第一抗蝕圖案的平面形狀在 曝光裝置離焦時(shí)發(fā)生怎樣的變化進(jìn)行了模擬得到的俯視圖。圖35是一并示出了分別使用準(zhǔn)備事項(xiàng)中的中間掩模和本發(fā)明的第一實(shí) 施方式的中間掩模來得到的第一抗蝕圖案的平面形狀的模擬結(jié)果、實(shí)際的抗 蝕圖案的SEM像的圖。圖36是以準(zhǔn)備事項(xiàng)中所說明的中間掩模(左側(cè))，只設(shè)一個(gè)寬度狹窄部 中間掩模(中央)，以及設(shè)置兩段寬度狹窄部中間掩模(右側(cè))的順序，示 意性地表示焦點(diǎn)范圍(focus margin)放大的樣子的俯視圖。圖37是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其1) 。圖38是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其2) 。圖39是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其3) 。圖40是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其4) 。圖41是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其5) 。圖42是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其6) 。圖43是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其7) 。圖44是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其8) 。圖45是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其9) 。圖46是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其10) 。圖47是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其 1"。圖48是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其12) 。圖49是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其13) 。圖50是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其14) 。圖51是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其15) 。圖52是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其16) 。圖53是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其17) 。圖54是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其18) 。圖55是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其19) 。圖56是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其20) 。圖57是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其1) 。圖58是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其2) 。圖59是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其3) 。圖60是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其4) 。圖61是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其5) 。圖62是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其6) 。圖63是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其7) 。圖64是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其8) 。圖65是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其9) 。圖66是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其10) 。圖67是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其11) 。圖68是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截面圖(其12) 。圖69是表示在圖33中說明的中間掩模和虛設(shè)控制柵的設(shè)計(jì)上的位置關(guān) 系的放大俯視圖。
具體實(shí)施方式
(1)準(zhǔn)備事項(xiàng)的說明在說明本發(fā)明的實(shí)施方式之前，對(duì)于本發(fā)明的準(zhǔn)備事項(xiàng)進(jìn)行說明。圖1至圖16是假想的半導(dǎo)體器件的制造過程中的截面圖，圖17至圖28 是其俯視圖。以下，對(duì)于該半導(dǎo)體器件的制造方法進(jìn)行說明。首先，如圖1所示，在硅(半導(dǎo)體)襯底l上形成元件分離槽la之后， 使用CVD (Chemical Vapor D印osition:化學(xué)氣相沉積)法在該元件分離槽 la中填充作為元件分離絕緣膜2的硅氧化膜。圖17是如上所述地形成元件分離絕緣膜2之后的俯視圖，前面的圖1的周邊電路區(qū)域I和單元區(qū)域II (第一截面)是沿圖17中的A1-Al線的截面 圖。此外，圖1中的單元區(qū)域II的第二至第四截面分別相當(dāng)于沿圖17的B1-Bl線、Cl-Cl線以及D1 -Dl線的截面圖。如圖17所示，在半導(dǎo)體襯底1上劃定了周邊電路區(qū)域i和單元區(qū)域n。并且，圖17的單元區(qū)域II的其末端付近，即在被元件分離槽la包圍的硅襯 底1的有源區(qū)域的端部付近被放大。下面，對(duì)得到圖2中所表示截面結(jié)構(gòu)之前的工序進(jìn)行說明。 首先，通過對(duì)未形成元件分離絕緣膜2部分的硅襯底1的表面進(jìn)行熱氧 化，形成第一熱氧化膜6。然后，通過將該第一熱氧化膜6用作濾膜(through membrane)的離子注入，在單元區(qū)域II的硅襯底的深部中形成n阱3。另夕卜， 在單元區(qū)域II中的比該n阱3更淺的部分的硅襯底1中形成第一 p阱5，并 在周邊電路區(qū)域I的硅襯底1中形成第二 p阱4。下面，對(duì)得到圖3中所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。 首先，除去用作濾膜的第一熱氧化膜6，再次對(duì)硅襯底1進(jìn)行熱氧化， 在周邊電路區(qū)域I和單元區(qū)域n的硅襯底l上形成隧道絕緣膜15。然后，在 隧道絕緣膜15上形成作為第一導(dǎo)電膜7的多晶硅膜之后，在第一導(dǎo)電膜7 上涂敷正型的光致抗蝕劑，并對(duì)其進(jìn)行曝光、顯影，從而形成平面形狀為帶 狀的第一抗蝕圖案8。圖18是該工序結(jié)束之后的俯視圖，前面的圖3的周邊電路區(qū)域I和單元 區(qū)域II (第一截面)是沿圖18的A2-A2線的截面圖。此外，圖3的單元區(qū) 域II的第二至第四截面相當(dāng)于分別沿圖18的B2 - B2線、C2 - C2線、D2 -D2線的截面圖。如圖18所示，多個(gè)第一抗蝕圖案8，本來應(yīng)該以成為帶狀的方式相互孤 立地形成，但在本例子中，由于曝光時(shí)的光學(xué)鄰近效果，導(dǎo)致使其形成為在 單元區(qū)域II的末端付近被相互連在一起的形狀。圖29是為了形成第一抗蝕圖案8而使用的中間掩模(曝光用掩模)的放大俯視圖。該中間掩模100是由透明基板101和形成在該透明基板101上的遮光圖 案102所構(gòu)成的衰減型(half-tone)的中間掩模，上述透明基板101由石英 構(gòu)成。其中，遮光圖案102由遮住如KrF激光或ArF激光一樣的曝光光的MoSiN構(gòu)成。此外，遮光圖案102是多個(gè)相互隔開間隔的帶狀圖案，其各自與圖18 中所示的第一抗蝕圖案8的形狀相對(duì)應(yīng)。其中，由于附圖原因，在圖29中， 將遮光圖案102的延伸方向從第一抗蝕圖案8 (圖18參照)的延伸方向只旋 轉(zhuǎn)了 90° 。如上所述，即使在中間掩模100中形成孤立的遮光圖案102，由于上述 的光學(xué)鄰近效果，導(dǎo)致多個(gè)第一抗蝕圖案8在末端付近上被連在一起。然后，如圖4所示，將第一抗蝕圖案8作為掩模，對(duì)第一導(dǎo)電膜7進(jìn)行 蝕刻，從而將第一導(dǎo)電膜7的圖案成形為帶狀。在該進(jìn)行蝕刻結(jié)束后，除去第一抗蝕圖案8。圖19是如上所述地除去第一抗蝕圖案8之后的俯視圖，前面的圖4的周 邊電路區(qū)域I和單元區(qū)域II (第一截面)是沿圖19的A3-A3線的截面圖。 此外，圖4的單元區(qū)域II的第二至第四截面相當(dāng)于分別沿圖19的B3 - B3 線，C3-C3線，以及D3 - D3線的截面圖。如圖19所示，圖案成形為帶狀的各個(gè)第一導(dǎo)電膜7與第一抗蝕圖案8相 同，在其末端付近上被相互連在一起。接著，如圖5所示，作為中間絕緣膜9將ONO膜形成在硅襯底1的上 側(cè)整個(gè)面上。如虛線圓內(nèi)所示，該ONO膜，依次層疊第一氧化硅膜9 f 、氮 化硅膜9g以及第二氧化硅膜9h而成，由于能夠降低漏電流以及提高介電常 數(shù)，所以適合用作閃存的中間絕緣膜。圖20是該工序結(jié)束之后的俯視圖，前面的圖5的周邊電路區(qū)域I和單元 區(qū)域II(第一截面)是沿圖20的A4-A4線的截面圖。此外，圖5的單元區(qū) 域II的第二至第四截面相當(dāng)于分別沿圖20的B4 - B4線、C4 - C4線以及D4 -D4線的截面圖。如圖20所示，在中間絕緣膜9上形成反映出基底的第一導(dǎo)電膜7的臺(tái)階 部分9x。在此，因?yàn)樵谥苓呺娐穮^(qū)域I不形成閃存的單元，所以不需要在周邊電 路區(qū)域中形成中間絕緣膜9。因此，在接下來的工序中，如圖6所示，在中間絕緣膜9上形成第二抗 蝕圖案10，將該第二抗蝕圖案10作為掩模，通過進(jìn)行干蝕刻來除去周邊電1路區(qū)域I中的中間絕緣膜9。在該進(jìn)行蝕刻中，蝕刻氣體使用C4Fs、 Ar、 CO 以及02的混合氣體，中間絕緣膜9之下的隧道絕緣膜15也被蝕刻并除去掉， 從而露出其下的硅襯底1的表面。圖21是該工序結(jié)束之后的俯視圖，前面的圖6的周邊電路區(qū)域I和單元 區(qū)域II (第一截面)是沿圖21的A5-A5線的截面圖。此外，圖6的單元區(qū) 域II的第二至第四截面相當(dāng)于分別沿圖21的B5 - B5線、C5 - C5線以及D5 -D5線的截面圖。然后，通過氧灰化除去第二抗蝕圖案10之后，通過濕蝕刻處理洗浄硅襯 底1的表面。下面，對(duì)得到圖7所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。首先，采用襯底溫度85(TC，處理時(shí)間40分鐘的氧化條件，對(duì)從周邊電 路區(qū)域I中露出的硅襯底1的表面進(jìn)行熱氧化，將形成厚度約12nm的熱氧化 膜，并將該熱氧化膜作為柵絕緣膜12。另外，采用將SiH4和PH3用作反應(yīng)氣體的減圧CVD法，在各絕緣膜9、 12匕作為第二導(dǎo)電膜13而形成原位摻雜(in situD叩ing)磷的厚度約180nm 的多晶硅膜。然后，通過等離子體CVD法，在該第二導(dǎo)電膜13上形成厚度 約30nm的氮化硅膜，并將其作為反射防止膜14。圖22是該工序結(jié)束之后的俯視圖，前面的圖7的周邊電路區(qū)域I和單元 區(qū)域II (第一截面)是沿圖22的A6-A6線的截面圖。此外，圖7的單元區(qū) 域II的第二至第四截面相當(dāng)于分別沿圖22的B6 - B6線、C6 - C6線以及Dl -Dl線的截面圖。接著，如圖8所示，在射防止膜14上涂敷光致抗蝕劑，并對(duì)其進(jìn)行曝光、 顯影，將其作為第三抗蝕圖案16。圖23是如上所述地形成第三抗蝕圖案16之后的俯視圖，前面的圖8的 周邊電路區(qū)域I和單元區(qū)域II (第一截面)是沿圖23的A7 - A7線的截面圖。 此外，圖8的單元區(qū)域II的第二至第四截面相當(dāng)于分別沿圖23的B7 - B7 線、C7-C7線、以及D7-D7線的截面圖。如圖23所示，第三抗蝕圖案16覆蓋周邊電路區(qū)域I，并在單元區(qū)域II中具有與控制柵相當(dāng)?shù)臈l紋狀的平面形狀。接著，如圖9所示，將第三抗蝕圖案16用作蝕刻掩模，對(duì)第一、第二導(dǎo)電膜7、 13以及中間絕緣膜9進(jìn)行圖案成形。在等離子體蝕刻腔室內(nèi)進(jìn)行該圖案成形，由多晶硅構(gòu)成的第一、第二導(dǎo)電膜7、 13的蝕刻氣體采用Cl2和 02的混合氣體；由ONO膜構(gòu)成的中間絕緣膜9的蝕刻氣體采用CH3F和02的混合氣體。這樣的圖案成形的結(jié)果是在周邊電路區(qū)域I留下第二導(dǎo)電膜14，同時(shí)在 單元區(qū)域II中，將第一、第二導(dǎo)電膜7、 13和中間絕緣膜9分別作為浮柵7a、 控制柵13a和中間絕緣膜9a。此外，如單元區(qū)域II的第一截面所示，虛設(shè)控制柵13b形成在單元區(qū)域 II的末端的元件分離絕緣膜2上，由第一導(dǎo)電膜7構(gòu)成的下部導(dǎo)電體7b被該 虛設(shè)控制柵13b所覆蓋。然后，除去第三抗蝕圖案16。圖24是除去第三抗蝕圖案16之后的俯視圖，前面的圖9的周邊電路區(qū) 域I和單元區(qū)域II (第一截面)是沿圖24的A8-A8線的截面圖。此外，圖 9的單元區(qū)域II的第二至第四截面相當(dāng)于分別沿圖24的B8 - B8線、C8 - C8 線、以及D8-D8線的截面圖。如圖24所示，在各控制柵13a之間的空間中，在第一導(dǎo)電膜7 (圖20 參照)的上面形成的中間絕緣膜9是通過進(jìn)行蝕刻而被除去的，由于形成在 第一導(dǎo)電膜7的側(cè)面上的中間絕緣膜9，以與第一導(dǎo)電膜7的膜厚大致相同 的厚度形成在襯底1的厚度方向上，因此該中間絕緣膜9不被蝕刻，從而作 為柵欄(fence) 9d而被留下。接著，如圖10所示，對(duì)浮柵7a和控制柵13a的各自的側(cè)面進(jìn)行熱氧化， 從而在它們的側(cè)面上形成厚度約10nm左右的熱氧化膜17。該熱氧化膜17 也形成在虛設(shè)控制柵13b的側(cè)面，其作用是提高最終形成的閃存單元的保持 特性。接著，如圖ll所示，通過將浮柵7a和控制柵13a作為掩模的離子注入， 向單元區(qū)域II的硅襯底1離子注入作為n型雜質(zhì)的As—。該離子注入的條件 例如是加速能量為50KeV，劑量為6.0X10"cm—2。這樣的離子注入的結(jié)果 是在浮柵7a的旁邊的硅襯底1上形成了第ln型源極/漏極延伸區(qū)18a。圖25是該工序結(jié)束之后的俯視圖，前面的圖11的周邊電路區(qū)域I和單 元區(qū)域II (第一截面)是沿圖25的A9-A9線的截面圖。此外，圖11的單15元區(qū)域II的第二至第四截面相當(dāng)于分別沿圖25的B9 - B9線、C9 - C9線以 及D9-D9線的截面圖。下面，對(duì)得到圖12所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。 首先，通過對(duì)浮柵7a和控制柵13a的各自的側(cè)面再次進(jìn)行熱氧化，使熱 氧化膜17的膜厚只再增大9.5nm。然后，通過等離子體CVD法在各區(qū)域I， II中形成氮化硅膜，使得硅襯底1的平坦面上的厚度變?yōu)榧s115nm。然后， 通過RIE (Reactive Ion Etching:反應(yīng)離子刻蝕)將該氮化硅膜進(jìn)行回蝕(Etch back),并將其作為第一絕緣性側(cè)壁20留在浮柵7a和控制柵13a的各自的側(cè) 面。該第一側(cè)壁20也形成在虛設(shè)控制柵13b的側(cè)面。接著，如圖13所示，將第四抗蝕圖案21用作掩模，同時(shí)對(duì)周邊電路區(qū) 域I中的第二導(dǎo)電膜13進(jìn)行蝕刻，將在第四抗蝕圖案21之下的未被蝕刻而 殘留的第二導(dǎo)電膜13作為柵電極13c。圖26是該工序結(jié)束之后的俯視圖，前面的圖13的周邊電路區(qū)域I和單 元區(qū)域II (第一截面)是沿圖26的A10-A10線的截面圖。此外，圖13的 單元區(qū)域II的第二至第四截面相當(dāng)于分別沿圖26的BIO - B10線、C10 - C10 線以及D10-D10線的截面圖。接著，如圖14所示，通過將TEOS (Tetraethylorthosilicate:正硅酸乙酯) 用作反應(yīng)氣體的等離子體CVD法，在硅襯底1的平坦面的整個(gè)面上將氧化硅 膜厚度形成為100nm之后，對(duì)該氧化硅膜進(jìn)行回蝕，在第一絕緣性側(cè)壁20 和柵電極23c的各自的側(cè)面形成第二絕緣性側(cè)壁22。在該回蝕中，在隧道絕緣膜15中沒有被控制柵13a覆蓋的部分被蝕刻， 只有在控制柵13a的下方殘留隧道絕緣膜15。下面，對(duì)得到圖15所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。首先，將第二絕緣性側(cè)壁22、控制柵13a以及柵電極13c作為掩模進(jìn)行 離子注入，從而形成如圖所示的n型源極/漏極區(qū)域25a和p型源極/漏極 區(qū)域25b。使用未圖示的抗蝕圖案來進(jìn)行該離子注入中的n型雜質(zhì)和p型雜 質(zhì)的劃分，在離子注入結(jié)束后除去該抗蝕圖案。此外，作為n型雜質(zhì)而采用P+離子，并在加速能量10KeV，劑量6.0X 10"cm—z的條件下離子注入P+離子。并且，作為p型雜質(zhì)而采用B+離子，并在加速能量5KeV，劑量4.0X 10"cm々的條件下離子注入B+離子。接著，通過濺射法，將厚度8nm的鈷膜和厚度10nm的氮化鈦(TiN) 膜依次形成在整個(gè)面上。然后，通過襯底溫度為約55(TC、處理時(shí)間為約0.5 分鐘的RTA (Rapid Thermal Anneal:快速退火)，對(duì)這些膜進(jìn)行退火，并使 它們與硅反應(yīng)。然后，將APM和SPM的混合溶液用作蝕刻液，通過濕蝕刻 除去在元件分離絕緣膜2等上的未反應(yīng)的鈷膜和氮化鈦膜，在硅襯底1的表 層留下鈷硅化物層26。另外，上述APM是指純水、雙氧水以及NH4OH的混 合溶液，SPM是指硫酸和雙氧水的混合溶液。鈷硅化物層26也形成在柵電極13c的上面，由此柵電極13c成為自對(duì)準(zhǔn) 多晶硅化物(salicide)結(jié)構(gòu)。然后，使用RTA對(duì)鈷硅化物層26再次實(shí)施退火，使鈷硅化物層26電阻 降低。作為該RTA的條件采用例如襯底溫度800°C、處理時(shí)間0.5分鐘。通過到此為止的工序，在周邊電路區(qū)域I形成MOS晶體管TR。另一方面，在單元區(qū)域II中，形成了由控制柵13a、中間絕緣膜9a、浮 柵7a、隧道絕緣膜15以及n型源極/漏極區(qū)域25a構(gòu)成的閃存單元FL。圖27是該工序結(jié)束之后的俯視圖，前面的圖15的周邊電路區(qū)域I和單 元區(qū)域II (第一截面)是沿圖27的All-All線的截面圖。此外，圖27的 單元區(qū)域II的第二至第四截面相當(dāng)于分別沿圖27的B11 - B11線、C11 - Cll 線以及Dll -D11線的截面圖。下面，對(duì)得到圖16所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。首先，通過CVD法，在硅襯底1的上側(cè)整個(gè)面上形成作為層間絕緣膜 27的氧化硅膜。然后，通過CMP法對(duì)該層間絕緣膜27進(jìn)行平坦化之后，通 過光刻法對(duì)層間絕緣膜27進(jìn)行圖案成形，源極/漏極區(qū)域25a、 25b上方的 層間絕緣膜27上形成接觸孔。接著，通過濺射法，在該接觸孔的內(nèi)面和層間絕緣膜27的上面形成作為 膠膜的氮化鈦膜，通過CVD法在該膠膜上形成鎢膜，用該鎢膜完全填充接觸 孔。然后，通過CMP法研磨并除去層間絕緣膜27的上面的多余的膠膜和鎢 膜，作為導(dǎo)電性插塞28只在接觸孔內(nèi)留下這些的絕緣膜。另外，圖28是該工序結(jié)束之后的俯視圖，前面的圖16的周邊電路區(qū)域 I和單元區(qū)域II (第一截面)是沿圖28的A12-A12線的截面圖。此外，圖16的單元區(qū)域II的第二至第四截面相當(dāng)于分別沿圖28的Bl - Bl線、Cl -Cl線以及D1 -Dl線的截面圖。通過以上的工序，己完成閃存的基本結(jié)構(gòu)。根據(jù)該閃存，如圖27的俯視圖所示，在單元區(qū)域II中的控制柵13a之間 的空間中，在控制柵13a的圖案成形時(shí)未被蝕刻的由ONO膜所構(gòu)成的中間絕 緣膜9作為柵欄9d而被殘留。雖然該柵欄9d在物理并不穩(wěn)定，但由于在控制柵13a之間形成為直線狀， 因此在工序中剝落的可能性低。另一方面，在單元區(qū)域II的末端部分中，如前文所述，因曝光時(shí)的光學(xué) 鄰近效果而圖案成形的第一導(dǎo)電膜7的平面形狀帶有弧度，中間絕緣膜9的 臺(tái)階部分9x也帶有圓形。然后，在未形成虛設(shè)控制柵13b的情況下，該臺(tái)階 部分9x未被蝕刻而作為曲線狀的柵欄殘留下來。但是，這樣的曲線狀的柵欄比控制柵13a之間的直線狀的柵欄9d更加不 穩(wěn)定，在工序中剝落的可能性大。因此，在本例子中，在單元區(qū)域II的末端設(shè)置虛設(shè)控制柵13b，用該虛 設(shè)控制柵13b覆蓋其下面的中間絕緣膜9，從而在單元區(qū)域II的末端不形成 曲線狀的柵欄。該結(jié)構(gòu)對(duì)于防止虛設(shè)控制柵13b下的柵欄的剝落有一定程度的效果。但是，本發(fā)明的發(fā)明者在調(diào)查時(shí)發(fā)現(xiàn)，上述的虛設(shè)控制柵13b和真的控 制柵13a之間的部分，即圖27的虛線圓A中的柵欄9d也非常容易剝落。推 測(cè)認(rèn)為，這時(shí)因?yàn)樵摬糠值臇艡?d的平面形狀是從直線狀變成曲線狀的分界 線，由于這樣的不同種類的形狀的組合，柵欄9d變得在物理上非常不穩(wěn)定。若柵欄9d在工序中剝落，則柵欄9d再附著在硅襯底1的其他的部分上， 從而引起該部分的圖案不良。其結(jié)果，產(chǎn)生閃存不良，半導(dǎo)體器件成品率低 下的問題，因此需要用于防止虛線圓A中的柵欄9d的剝落的新對(duì)策。本發(fā)明發(fā)明者鑒于這樣的問題點(diǎn)，想到了如下所說明的本發(fā)明的實(shí)施方式。(2)第一實(shí)施方式 在上述準(zhǔn)備事項(xiàng)的例子中，通過曝光在形成圖18中所示的第一抗蝕圖案 8吋，使用了圖29中所說明的衰減型的中間掩模100。如圖29所示，該中間掩模100所具有的遮光圖案102只是將第一抗蝕圖 案8 (圖18參照)的設(shè)計(jì)形狀相似放大而得到的圖案，沒有考慮因光學(xué)鄰近效果而產(chǎn)生的投影像的變形。圖30是對(duì)第一抗蝕圖案8的平面形狀因曝光裝置的離焦A d (ix m)而 發(fā)生的變化，進(jìn)行模擬而得到的俯視圖，所述第一抗蝕圖案8的平面形狀是 使用該中間掩模100而得到的。另外，圖30中的圖案濃度是表示遮光圖案102的投影像中的光的強(qiáng)度。如圖30所示，可以知道若離焦Ad變成0.4以上，則因光學(xué)鄰近效果而 導(dǎo)致相鄰的第一抗蝕圖案8彼此連接在一起。圖31是為了減小這樣的光學(xué)鄰近效果所引起的投影像的變形而研究出 的中間掩模103的放大俯視圖。在該中間掩模103中，遮光圖案102的末端付近的兩個(gè)長邊102a上分別 只設(shè)置一個(gè)棱(edge) 102b。下面，將該棱102b的前端部分稱為寬度狹窄部 104。圖32是對(duì)第一抗蝕圖案8的平面形狀因曝光裝置的離焦A d而發(fā)生的變 化，進(jìn)行模擬而得到的俯視圖，所述第一抗蝕圖案8的平面形狀是使用形成 有寬度狹窄部104的中間掩模103而得到的。在圖32中，在離焦Ad為0.4的情況下，第一抗蝕圖案8彼此之間的相 接的寬度比前面的圖30的其寬度更窄，從而第一抗蝕圖案8的變形得到了某 種程度的改善。但是，在離焦Ad為0.4的情況下，第一抗蝕圖案8的彼此之 間連接在一起這一點(diǎn)沒有改變。圖33是為了進(jìn)一步減小光學(xué)鄰近效果所引起的投影像的變形而研究出 的中間掩模105的放大俯視圖。在該中間掩模105中，設(shè)置在遮光圖案102的長邊102a上的棱102b的 數(shù)量再增加一個(gè)，從而形成了向末端的寬度依次變窄的兩個(gè)的寬度狹窄部 104。另外，雖然對(duì)如圖33所示的距離D!至D6的值不做特別的限定，但在本 實(shí)施方式中使用了下面的值 D'二400nm D2=40nmD3=10nm D4=120nm D5=150nm D6=200nm其中，這些值是在假設(shè)未發(fā)生因光學(xué)鄰近效果而產(chǎn)生的像的變形的情況 下的，在遮光圖案102的硅襯底上的投影像的值。中間掩模105中的遮光圖 案102的實(shí)際的值是這些值與曝光裝置的縮小率(1/4倍)的倒數(shù)的乘積。圖34是對(duì)該第一抗蝕圖案8的平面形狀因曝光裝置的離焦A d而發(fā)生的 變化，進(jìn)行模擬而得到的俯視圖，所述第一抗蝕圖案8的平面形狀是使用形 成有兩個(gè)寬度狹窄部104的中間掩模105而得到的。如圖34所示，若使用上述的中間掩模105，則在離焦Ad為0.4的情況 F，第一抗蝕圖案8彼此之間變得不連在一起，因此可以使離焦(焦點(diǎn)范圍) 變大，直到第一抗蝕圖案8彼此之間連在一起為止。圖35是一并記載了，分別使用準(zhǔn)備事項(xiàng)中所說明的中間掩模100 (比較 例)和上述的中間掩模105所得到的第一抗蝕圖案8的平面形狀的模擬結(jié)果， 和實(shí)際的抗蝕圖案108的SEM (Scanning Electron Microscope:掃描電子顯 微鏡)像的圖。在圖35中，左側(cè)表示的是比較例，右側(cè)表示的是本實(shí)施方式。如圖35所示，在比較例的SEM像中，對(duì)于第一抗蝕圖案8的先端部分 與模擬時(shí)相同地膨脹，在使用了設(shè)有兩層寬度狹窄部104的中間掩模105的 情況下的SEM像中，第一抗蝕圖案8的先端部分的膨脹得到抑制。圖36是按順序示意性地表示，焦點(diǎn)范圍以準(zhǔn)備事項(xiàng)中所說明的中間掩模 100 (左側(cè))，只設(shè)有一層寬度狹窄部104的中間掩模103 (中央)，以及設(shè) 有兩層寬度狹窄部104的中間掩模105 (右側(cè))的順序放大的樣子的俯視圖。 另外，在圖36中，上面的三個(gè)圖表示理論上的平面輪廓(layout)，下面的 三個(gè)圖表示實(shí)際所形成的平面輪廓。如參照?qǐng)D33以及圖34所說明，設(shè)有兩個(gè)寬度狹窄部104的中間掩模105 對(duì)于放大在形成第一抗蝕圖案8時(shí)的焦點(diǎn)范圍是有效的，在下面所說明的實(shí) 施方式中也使用該中間掩模105。然而，通過使用EB (Electron Beam:電子束)描畫裝置進(jìn)行的光刻，對(duì) 形成在由石英構(gòu)成的透明基板101上的由MoSiN構(gòu)成的遮光膜，進(jìn)行圖案成形，從而形成該中間掩模105的遮光圖案102。在EB描畫裝置中，通過將電子束偏向在透明基板101的平面內(nèi)相互垂 直的x方向和y方向來進(jìn)行描畫，對(duì)如圖33中所示的遮光圖案102所示的， 容易對(duì)由向x方向和y方向延伸的直線構(gòu)成輪廓的圖案進(jìn)行描畫。對(duì)此，如前文所述的特許文獻(xiàn)4，在斜向切掉帶狀的曝光圖案的角的情 況下，需要一邊細(xì)微地調(diào)整向x方向和y方向的偏向量， 一邊使用電子束描 畫斜向的部分，因此會(huì)招致描畫較費(fèi)時(shí)間，進(jìn)而中間掩模的制作成本上升的 問題。在此，作為對(duì)于圖33的中間掩模105的遮光圖案102的OPC，包括使 用計(jì)算機(jī)進(jìn)行遮光圖案102的形狀補(bǔ)正的自動(dòng)OPC和由人進(jìn)行該形狀補(bǔ)正的 手動(dòng)OPC。在本實(shí)施方式中，為了在遮光圖案102上設(shè)置寬度狹窄部104，可使用 自動(dòng)APC和手動(dòng)APC中的任意一種。但是，在現(xiàn)有的技術(shù)中，對(duì)于如遮光圖案102的帶狀的重復(fù)圖案，很難 適用自動(dòng)APC。這是因?yàn)樵谧詣?dòng)APC中，使用了由圖案間隔和圖案的線寬 補(bǔ)正量一對(duì)構(gòu)成的OPC表，而對(duì)于象遮光圖案102這樣的重復(fù)圖案，很難制 作該OPC表。因此，現(xiàn)狀是使用手動(dòng)OPC在遮光圖案102上設(shè)置寬度狹窄部104。但是，今后在技術(shù)進(jìn)步的情況下，當(dāng)然也可以通過自動(dòng)OPC來設(shè)置寬度 狹窄部104。(3)第二實(shí)施方式圖37至圖56是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制造過程中的截 面圖，圖57至圖68是其俯視圖。在本實(shí)施方式中，采用柵極長度為0.13u m的設(shè)計(jì)規(guī)則，制造FPGA (Field Programmable Gate Array:現(xiàn)場(chǎng)可編程門 陣列)等的邏輯混載內(nèi)存。首先，如圖50所示，在劃定了周邊電路區(qū)域I和單元區(qū)域II的硅襯底 50上形成STI (Shallow Trench Isolation:淺溝槽隔離)用的元件分離槽50a， 在該槽50a內(nèi)形成作為元件分離絕緣膜51的氧化硅。另外，也可以取代STI， 使用LOCOS (Local Oxidation of Silicon)法來形成元件分離絕緣膜51 。此外，硅襯底50的周邊電路區(qū)域I還細(xì)分為高電壓晶體管形成區(qū)域IH，21中電壓晶體管形成區(qū)域IM，以及低電壓晶體管形成區(qū)域Il。圖57是該工序結(jié)束后的俯視圖。然后，前面的圖37中的單元區(qū)域II的 第--至第三截面相當(dāng)于分別沿圖57的El - El線、Fl - Fl線、Gl - Gl線的 截面圖。此外，圖37中的周邊電路區(qū)域I的截面圖是沿圖57的Hl _ Hl線 的截面圖。其中，最終在周邊電路區(qū)域I中制造10個(gè)MOS晶體管，但為了 避免圖變得繁雜，在圖37以及之后的俯視圖中，只表示制造一個(gè)MOS晶體 管的部分的周邊電路區(qū)域I。如圖57所示，被元件分離絕緣膜51包圍的硅襯底50的有源區(qū)域50b 在有源區(qū)域II中形成為留有間隔的帶狀。下面，對(duì)得到圖38所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。首先，對(duì)硅襯底50的整個(gè)面進(jìn)行熱氧化形成厚度約15nm的犧牲絕緣膜 (未圖示)。接著，通過離子注入法將n型雜質(zhì)的P+離子注入至硅襯底50中，在硅 襯底50的深部形成第一 n阱53。雖然對(duì)于該離子注入的條件沒有特殊的限 定，在本實(shí)施方式中采用的加速能量2MeV，劑量2X10"cm—2。接著，通過步驟2的離子注入，向硅襯底50注入p型雜質(zhì)的B+離子， 形成第一至第三p阱54至56。該離子注入的條件是，例如第一步驟的加速 能量是420KeV，劑量是1.4X1013cm—2，第二步驟的加速能量是100KeV，劑 量是3.6乂1012咖-2。在高電壓晶體管形成區(qū)域Ih中，形成閾值電壓高的n型MOS晶體管和 閾值電壓低的n型MOS晶體管，后者的閾值電壓通過上述的第一 p阱54來另外，在加速能量100KeV，劑量4.0X10'、m々的條件下，通過離子注 入法將p型雜質(zhì)的B+離子注入至硅襯底50中，從而形成第四至第六p阱57 至59。在這些阱中，第四p阱57是對(duì)后面在高電壓晶體管形成區(qū)域IH中形成 的閾值電壓高的n型MOS晶體管的閾值電壓進(jìn)行控制的。另一方面，第五， 第六p阱58， 59具有后面在中電壓晶體管形成區(qū)域lM和低電壓晶體管形成 區(qū)域L中形成的作為n型MOS晶體管的通道停止(channel stop)層的功能。接著，通過步驟2的離子注入，向硅襯底50注入n型雜質(zhì)的P+離子，形成第二至第四n阱60至62。在該離子注入中，第一步驟采用了加速能量 600KeV，劑量1.5X10。cm—2的條件，第二步驟采用了加速能量240KeV，劑 量9.0X10"cm—2的條件。在高電壓晶體管形成區(qū)域lH中，雖然形成有閾值電壓高的P型MOS晶 體管和閾值電壓的低的p型MOS晶體管，但后者的閾值電壓是通過上述的 第二p阱60來進(jìn)行控制。接著，在加速能量240KeV，劑量3.6X10"cm^的條件下，通過離子注 入法將n型雜質(zhì)的P+離子注入至硅襯底50中，從而形成第五至第七n阱63 至65。在這些阱中，第五n阱63對(duì)后面在高電壓晶體管形成區(qū)域Ih中形成的 閾值電壓的高的p型MOS晶體管的閾值電壓進(jìn)行控制。另一方面，第六， 第七n阱64， 65具有后面在中電壓晶體管形成區(qū)域lM和低電壓晶體管形成 區(qū)域lL形成的作為P型MOS晶體管的通道停止層的功能。接著，通過離子注入法將p型雜質(zhì)的B+離子注入至硅襯底50中，從而 形成第一 p型雜質(zhì)擴(kuò)散區(qū)域66，該第一 p型雜質(zhì)擴(kuò)散區(qū)域66用于控制后面 在單元區(qū)域II中所形成的閃存單元的閾值電壓。作為該離子注入的條件例如 釆用加速能量40KeV，劑量6X 1013cm—2的條件。另外，在上述各種離子注入中，首先形成的犧牲絕緣膜作為濾膜而被使 用，同時(shí)根據(jù)該犧牲絕緣膜上的未圖示的抗蝕圖案來劃分雜質(zhì)，在各離子注 入結(jié)束之后除去該抗蝕圖案。然后，通過使用氟酸溶液的濕蝕刻來除去犧牲絕緣膜，使硅襯底50的潔 凈面露出，例如在襯底溫度90(TC至105(TC，處理時(shí)間30分的熱處理?xiàng)l件下， 在硅襯底50的表面上形成約10nm厚度的熱氧化膜，并將其作為隧道絕緣膜 52。下面，對(duì)得到圖39所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。首先，通過將SiH4和PH3用作反應(yīng)氣體的減圧CVD法，在隧道絕緣膜52上，形成厚度為約90nm的原位摻雜了磷的多晶硅膜，并將其作為第一導(dǎo)電膜67。接著，在該第一導(dǎo)電膜67上涂敷正型的光致抗蝕劑。然后，使用第一實(shí)施方式的圖33中所說明的中間掩模105，在步迸曝光曝光裝置中對(duì)上述的光致抗蝕劑進(jìn)行曝光。在該曝光工 序中，曝光裝置的焦點(diǎn)設(shè)定在使圖33中所示的中間掩模105的遮光圖案102 的投影像彼此之間不連接在一起的離焦范圍內(nèi)。然后，對(duì)光致抗蝕劑進(jìn)行顯影，從而形成如圖所示的第一抗蝕圖案68。 圖58是如上所述地形成第一抗蝕圖案68之后的俯視圖，前面的圖39 中的單元區(qū)域II的第一至第三截面相當(dāng)于分別沿圖58的E2 - E2線、F2 - F2 線、G2-G2線的截面。此外，圖39中的周邊電路區(qū)域I的截面圖是沿圖58 的H2-H2線的截面圖。如圖33所說明的那樣，由于掩模105能夠抑制因光學(xué)鄰近效果而引起的 焦點(diǎn)范圍的減小，因此即使光工序中曝光裝置的聚焦稍微偏移，也能夠防止 彼此之間連在一起。其結(jié)果，如圖58所示，使用該中間掩模105形成的多個(gè) 帶狀的第一抗蝕圖案68的每一個(gè)都不會(huì)因光學(xué)鄰近效果而連在一起，而是相 互分離地形成。另外，該帶狀的第一抗蝕圖案68的延伸方向是與字線(Word Line)的i;n交方向相同。接著，如圖40所示，將上述的第一抗蝕圖案68用作掩模，同時(shí)對(duì)第一 導(dǎo)電膜67進(jìn)行蝕刻，從而對(duì)第一導(dǎo)電膜67進(jìn)行圖案成形，并從周邊電路區(qū) 域I除去第一導(dǎo)電膜67。然后，除去第一抗蝕圖案68圖59是該工序結(jié)束后的俯視圖，前面的圖40中的單元區(qū)域II的第一至 第三截面相當(dāng)于分別沿圖59的E3 - E3線、F3 - F3線、G3 - G3線的截面。 此外，圖40中的周邊電路區(qū)域I的截面圖是沿圖59的H3 - H3線的截面圖。如圖59所示，如上所述，通過將相互分離的第一抗蝕圖案68 (圖58參 照)作為掩模，單元區(qū)域II中的第一導(dǎo)電膜67也相互分離，變成沿字線的 正交方向延伸的多個(gè)帶狀。下面，對(duì)得到圖41所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。首先，在第一導(dǎo)電膜67上和周邊電路區(qū)域I中的隧道絕緣膜52上，使 用減圧CVD法按順序形成氧化硅膜和氮化硅膜，厚度分別為5nm、 8nm。另 外，在Ar和02的混合氣體氣體環(huán)境中，在襯底溫度約95(TC，加熱時(shí)間約 卯分鐘的熱處理?xiàng)l件下，對(duì)氮化硅膜的表面進(jìn)行氧化，在該表面形成約6nm24的氧化硅膜。由此，將第一氧化硅膜69f，氮化硅膜69g，以及第二氧化硅膜69h依次層疊而成的ONO膜作為中間絕緣膜69形成在整個(gè)面上。另外，通過對(duì)ONO膜中的氮化硅膜進(jìn)行氧化時(shí)的熱處理和圖38所說明 的形成隧道絕緣膜52時(shí)的熱處理，形成硅襯底50上的阱中的雜質(zhì)發(fā)生擴(kuò)散， 從而使其分布變得寬廣(broad)。然后，在將各絕緣膜52， 69作為濾膜的同時(shí)，通過離子注入法將p型雜 質(zhì)的B+離子注入至硅襯底60中，從而在中電壓晶體管形成區(qū)域IM中形成用 于調(diào)節(jié)n型MOS晶體管的閾值電壓的第二 p型雜質(zhì)擴(kuò)散區(qū)域82。雖然對(duì)于 該離子注入的條件沒有特殊的限定，在本實(shí)施方式中采用加速能量15KeV， 劑量7.0X10"cm-2條件。接著，通過將各絕緣膜52， 69作為濾膜的離子注入，在加速能量150KeV， 劑量6.0Xl(^cn^的條件下，通過離子注入法將n型雜質(zhì)的As-離子注入至 硅襯底50中，在中電壓晶體管形成區(qū)域lM中形成用于調(diào)節(jié)p型MOS晶體管 的閾值電壓的第一 n型雜質(zhì)擴(kuò)散區(qū)域83。接著，在加速能量35KeV，劑量4.5Xl(^cm-2的條件下，通過離子^4入 法將p型雜質(zhì)的B+離子注入至硅襯底50中，形成第三p型雜質(zhì)擴(kuò)散區(qū)域84。 之后在低電壓晶體管形成區(qū)域IL中形成高閾值電壓和低閾值電壓的兩個(gè)n型 M()S晶體管，和高閾值電壓和低閾值電壓的兩個(gè)p型MOS晶體管，但其中 的高閾值電壓的n型MOS晶體管的閾值電壓受到上述的第三p型雜質(zhì)擴(kuò)散 區(qū)域84的控制。接著，通過離子注入法將n型雜質(zhì)的As-離子注入至硅襯底50中，形成 第二 n型雜質(zhì)擴(kuò)散區(qū)域85，該第二 n型雜質(zhì)擴(kuò)散區(qū)域85用于調(diào)節(jié)低電壓晶 體管形成區(qū)域lL中的高閾值電壓的p型MOS晶體管的閾值電壓。作為該離 子注入的條件采用例如加速能量150KeV，劑量2.0X 1012cm—2的條件。另外，上述閾值調(diào)節(jié)用的各擴(kuò)散區(qū)域被形成在中間絕緣膜69上的未圖示 的抗蝕圖案分開，在形成各阱之后再除去該抗蝕圖案。圖60是該工序結(jié)束后的俯視圖，前面的圖41中的單元區(qū)域II的第一至 第三截面相當(dāng)于分別沿圖60的E4-E4線、F4-F4線、G4-G4線的截面。 此外，圖41中的周邊電路區(qū)域I的截面圖是沿圖60的H4-H4線的截面圖。截止到目前的工序，如圖41所示，用于控制周邊電路區(qū)域I中的晶體管的閾值電壓的擴(kuò)散區(qū)域82至85的形成結(jié)束，因此在通過離子注入形成這些的擴(kuò)散區(qū)域82至85時(shí)，用作濾膜的周邊電路區(qū)域I的絕緣膜52， 69在這以 后的工序中不再需要。因此，在接下來的圖42所示的工序中，為了選擇性地除去該周邊電路區(qū) 域I的各絕緣膜52， 69，在中間絕緣膜69上形成覆蓋單元區(qū)域II的第二抗 蝕圖案70。然后，在將該第二抗蝕圖案70用作掩模的同時(shí)，通過將0^8、 Ar、 CO 以及02的混合氣體作為蝕刻氣體的等離子蝕刻，選擇性地蝕刻對(duì)周邊電路區(qū) 域I的各絕緣膜52， 69并除去，從而露出在周邊電路區(qū)域I中的硅襯底50的表面。圖61是該工序結(jié)束后的俯視圖，前面的圖42中的單元區(qū)域II的第一至 第三截面相當(dāng)于分別沿圖61的E5 - E5線、F5 - F5線、G5-G5線的截面。此外，圖42中的周邊電路區(qū)域I的截面圖是沿 閣61的H5-H5線的截面圖。然后，通過氧灰化除去第二抗蝕圖案70之后，通過濕處理洗浄硅襯底 50的表面。下面，對(duì)得到圖43所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。 首先，采用襯底溫度是85(TC，處理時(shí)間是40分鐘的氧化條件，對(duì)周邊 電路區(qū)域I中露出的硅襯底50的表面進(jìn)行熱氧化，將熱氧化膜的厚度形成為 約12nm。然后，在單元區(qū)域II和高電壓晶體管形成區(qū)域lH上形成未圖示的 抗蝕圖案，將該抗蝕圖案作為掩模，通過蝕刻除去在中電壓晶體管形成區(qū)域 lM以及低電壓晶體管形成區(qū)域lL中形成的上述的熱氧化膜，僅在高電壓晶體 管形成區(qū)域IH留下該熱氧化膜。另外，對(duì)在中電壓晶體管形成區(qū)域lM和低電壓晶體管形成區(qū)域lL中露出的硅襯底50的表面進(jìn)行熱氧化，在這些的區(qū)域中將熱氧化膜形成為約7.0nm 的厚度。作為該氧化條件采用例如，襯底溫度80(TC至卯(TC，處理時(shí)間約 IO分鐘的條件。然后，在單元區(qū)域II、高電壓晶體管形成區(qū)域IH以及中電壓 品體管形成區(qū)域lM上形成未圖示的抗蝕圖案，并將其作為掩模，通過對(duì)上述的熱氧化膜進(jìn)行蝕刻，從低電壓晶體管形成區(qū)域lL除去該熱氧化膜，從而露出低電壓晶體管形成區(qū)域lL中的硅襯底50的表面。然后，除去用作掩模的抗蝕圖案。接著，在氧氣氣體環(huán)境中采用襯底溫度約70(TC至80(rC，處理時(shí)間約5 分鐘的氧化條件，在低電壓晶體管形成區(qū)域Il中露出的硅村底50的表面上 形成熱氧化膜。雖然沒有特別限定該熱氧化膜的厚度，在本實(shí)施方式中設(shè)為 約2.2nm。通過上述三次的熱氧化，在高電壓晶體管形成區(qū)域IH、中電壓晶體管形 成區(qū)域lM以及低電壓晶體管形成區(qū)域^中，形成由最終厚度分別為16nm、 7.5nm以及2.2nm的熱氧化膜構(gòu)成的柵絕緣膜71。然后，如圖44所示，采用將SiH4和PH3作為反應(yīng)氣體的減圧CVD法， 作為第二導(dǎo)電膜74在各絕緣膜69、 71上形成在原位摻雜磷的厚度約180nm 的多晶硅膜。另外，通過等離子體CVD法，在該第二導(dǎo)電膜74上形成厚度 約30nm的氮化硅膜，并將其作為反射防止膜75。圖62是該工序結(jié)束后的俯視圖，前面的圖44中的單元區(qū)域II的第一至 第三截面相當(dāng)于分別沿圖61的E6 _ E6線、F6 - F6線、G6 - G6線的截面。 此外，圖44中的周邊電路區(qū)域I的截面圖是沿圖62的H6 - H6線的截面圖。但是，為了防止圖變得繁雜，在圖62中省略了反射防止膜75。如圖62所示，在中間絕緣膜69上形成了臺(tái)階部分69x，該臺(tái)階部分69x 反映了基底的第一導(dǎo)電膜67。接著，如圖45所示，在反射防止膜75上涂敷光致抗蝕劑，在對(duì)其進(jìn)行 曝光、顯影后，將其作為第三抗蝕圖案76。圖63是該工序結(jié)束后的俯視圖，前面的圖45中的單元區(qū)域II的第一至 第三截面相當(dāng)于分別沿圖63的E7-E7線、F7-F7線、G7-G7線的截面。 此外，圖45中的周邊電路區(qū)域I的截面圖是沿圖63的H7-H7線的截面圖。如圖63所示，第三抗蝕圖案76在單元區(qū)域II中具有字線形狀。接著，如圖46所示，通過將第三抗蝕圖案76用作蝕刻掩模，對(duì)第一、 第二導(dǎo)電膜67、 74，以及中間絕緣膜69進(jìn)行圖案成形。這樣的圖案成形的結(jié)果，在周邊電路區(qū)域I中留下第二導(dǎo)電膜74的同時(shí)， 在單元區(qū)域II中的第一、第二導(dǎo)電膜67、 74分別變成浮柵67a以及控制柵 74a。此外，在單元區(qū)域II的末端中的元件分離絕緣膜51上，形成由已圖案成形的第二導(dǎo)電膜74構(gòu)成的虛設(shè)控制柵(虛設(shè)導(dǎo)體圖案)74b。然后，在單元區(qū)域II的末端中未被圖案成形而殘留的中間絕緣膜69的切片69c和由已被 圖案成形的第一導(dǎo)電膜67構(gòu)成的下部導(dǎo)體圖案67b被上述的虛設(shè)控制柵74b所覆蓋。在單元區(qū)域II的末端中，形成這樣的由下部導(dǎo)體圖案67b、切片69c、以 及虛設(shè)控制柵74b依次層疊而成的結(jié)構(gòu)體98。上述的圖案成形例如在等離子體蝕刻腔室內(nèi)通過三個(gè)步驟的蝕刻來進(jìn)行。在第一蝕刻步驟中，將Cb和02的混合氣體用作蝕刻氣體，通過選擇性 地蝕刻來除去第二導(dǎo)電膜74中不會(huì)成為控制柵74a以及虛設(shè)控制柵74b的部分。在第二蝕刻步驟中，將CH3F和02的混合氣體用作蝕刻氣體，通過選擇 性地蝕刻來除去在控制柵74a和虛設(shè)控制柵74b之間的第一導(dǎo)電膜67的上面 形成的中間絕緣膜69。然后，在第三蝕刻步驟中，將Cl2和02的混合氣體用作蝕刻氣體(蝕刻劑)，通過選擇性地蝕刻來除去控制柵74a和虛設(shè)控制柵74b之間的第一導(dǎo) 電膜67。該圖案成形結(jié)束后，第三抗蝕圖案76被除去。圖64是該工序結(jié)束后的俯視圖，前面的圖46中的單元區(qū)域II的第一至 第三截面相當(dāng)于分別沿圖64的E8 - E8線、F8 - F8線、G8 - G8線的截面。 此外，圖46中的周邊電路區(qū)域I的截面圖是沿圖64的H8 - H8線的截面圖。如圖64所示，控制柵74a和虛設(shè)控制柵74b是與有源區(qū)域50b (圖57 參照)的延伸方向的垂直方向相互平行地延伸的帶狀。此外，在各控制柵74a之間的空間中，在前文所述的第二蝕刻步驟中通 過蝕刻來除去在第一導(dǎo)電膜67 (圖63參照)的上面形成的中間絕緣膜69。但是，由于在第一導(dǎo)電膜67的側(cè)面形成的中間絕緣膜69在硅襯底50 的厚度方向上形成為具有與第一導(dǎo)電膜67的膜厚大致相同的厚度，因此其在 第二蝕刻歩驟中未被蝕刻，從而作為柵欄69d而被殘留。此外，對(duì)于在第二蝕刻步驟中將CH3F和02的混合氣體用作蝕刻氣體， 中間絕緣膜69的蝕刻速率比第一導(dǎo)電膜67的蝕刻速率更慢的這一點(diǎn)，也成28為助長柵欄69d形成的一個(gè)要因。在元件分離絕緣膜51上，該柵欄69d沿著有源區(qū)域50b (圖57參照) 從浮柵67a的側(cè)面向下部導(dǎo)體圖案67b延伸。然后，由于圖案成形前的第一導(dǎo)電膜67呈分離帶狀，形成在單元區(qū)域II 的末端的前文所述的下部導(dǎo)體圖案67b通過該圖案成形而成為相互分離的島 狀。另外，前文所述的中間絕緣膜69的切片69c形成為與控制柵74a平行的 帶狀，被島狀的下部導(dǎo)體圖案67b的每一個(gè)所共享。此外，在從上往下看的情況下，虛設(shè)控制柵74b是以包含上述的下部導(dǎo) 體圖案67b的方式形成。圖69是表示圖33所說明的中間掩模105的遮光圖案102和虛設(shè)控制柵 74b之間在設(shè)計(jì)時(shí)的位置關(guān)系的放大俯視圖。另外，在圖69中，為了使設(shè)計(jì)輪廓更容易理解，將遮光圖案102和虛設(shè) 控制柵74b記載在同一圖面上，但在實(shí)際的設(shè)備中，圖69的遮光圖案102 與圖案成形后的第一導(dǎo)電膜67 (圖59參照)相對(duì)應(yīng)。如圖69所示，在本實(shí)施方式中，將虛設(shè)控制柵74b的靠控制柵74a —側(cè) 的長邊74c形成在與遮光圖案102的寬度狹窄部104相交的位置。此外，如圖69所示的距離D4、 Ds與圖33所說明的值相同。另一方面， 圖69的距離D7至D9例如具有下面的值D7 = 710nmD8=200nmD9=450nm接著，如圖47所示，通過對(duì)浮柵67a和控制柵74a的各自的側(cè)面進(jìn)行熱 氧化，在它們的側(cè)面形成厚度約lOnm左右的熱氧化膜77。該熱氧化膜77 的作用是提高最終形成的閃存單元的保持特性。該熱氧化膜77也形成在虛設(shè)控制柵74b和下部導(dǎo)體圖案67b的側(cè)面。 接著，如圖48所示，形成覆蓋周邊電路區(qū)域I的未圖示的抗蝕圖案，將 該抗蝕圖案作為掩模通過離子注入法將作為n型雜質(zhì)的As-注入硅襯底50中。 雖然沒有特別限定該離子注入的條件，但在本實(shí)施方式中采用例如加速能量 50KeV，劑量6.0X10"cn^的條件。這樣的離子注入的結(jié)果是在浮柵67a的 旁邊的硅襯底50上，形成了第一 n型源極/漏極延伸區(qū)78b。然后，除去上述的抗蝕圖案。圖65是該工序結(jié)束后的俯視圖，前面的圖48中的單元區(qū)域II的第一至第三截面相當(dāng)于分別沿圖65的E9 - E9線、F9 - F9線、G9 - G9線的截面。 此外，圖48中的周邊電路區(qū)域I的截面圖是沿圖65的H9 - H9線的截面圖。下面，對(duì)得到圖49所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。首先，再次對(duì)浮柵67a和控制柵74a的各自的側(cè)面進(jìn)行熱氧化，使熱氧 化膜77的膜厚僅再增大9.5nm。然后，通過等離子體CVD法，在各區(qū)域I、 II中形成氮化硅膜，而且使該氮化硅膜在硅襯底50的平坦面上的厚度為約 115nm。然后，通過RIE對(duì)該氮化硅膜進(jìn)行回蝕，將其作為第一絕緣性側(cè)壁 79留在虛設(shè)控制柵74b和浮柵67a的各自的側(cè)面。接著，如圖50所示，硅襯底50的上側(cè)整個(gè)面上涂敷光致抗蝕劑，并對(duì) 其進(jìn)行曝光、顯影，從而形成在周邊電路區(qū)域I中具有柵電極形狀的平面形 狀的第四抗蝕圖案80。接著，如圖51所示，通過以第四抗蝕圖案80作為掩模的蝕刻，使周邊 電路區(qū)域I的第二導(dǎo)電膜74成為周邊晶體管用的第一至第十柵電極74e至 74n。這樣的蝕刻是通過例如將Cb和02的混合氣體作為蝕刻氣體的RIE來 進(jìn)行的。圖66是該工序結(jié)束后的俯視圖，前面的圖51中的單元區(qū)域II的第一至 第三截面相當(dāng)于分別沿圖66的E10 - E10線、F10 - F10線、G10 - G10線的 截面。此外，圖51中的周邊電路區(qū)域I的截面圖是沿圖66的H10-H10線的截面圖。然后，除去第四抗蝕圖案80。接著，如圖52所示，在將第一至十柵電極74e至74n作為掩模的同時(shí)通 過離子注入法將As或P等的n型雜質(zhì)注入至硅襯底50，從而形成如圖0f示 的第二至第八n型源極/漏極延伸區(qū)78c至78g。此外，與此相同地通過離 子注入法將BF2等的p型雜質(zhì)注入至硅襯底50中，形成圖示那樣的第一至 第五p型源極/漏極延伸區(qū)78h至781。另外，上述的離子注入中的n型雜質(zhì) 和p型雜質(zhì)的劃分是使用未圖示的抗蝕圖案來進(jìn)行的，在離子注入結(jié)束后除 去該抗蝕圖案。下面，對(duì)得到圖53所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。首先，通過將TEOS用作反應(yīng)氣體的等離子體CVD法，在整個(gè)面上形成 氧化硅膜，而且使該氧化硅膜在硅襯底50的平坦面上的厚度變?yōu)?00nm，然 后，對(duì)該氧化硅膜進(jìn)行回蝕，在第一絕緣性側(cè)壁79和第一至十柵電極74e至 74n的側(cè)面形成第二絕緣性側(cè)壁81。另外，在該回蝕中，第二絕緣性側(cè)壁81成為掩模，并對(duì)隧道絕緣膜52 進(jìn)行圖案成形，該隧道絕緣膜52僅留在浮柵67a的下方。另外，在周邊電路區(qū)域I中，除去柵絕緣膜71中未被第一至十柵電極74e 至74n覆蓋的部分。接著，如圖54所示，通過將第二絕緣性側(cè)壁81、控制柵74a以及第一 至十柵電極74e至74n作為掩模的離子注入，形成如圖所示的第一至第六n 型源極/漏極區(qū)域90b至90g和第一至第五p型源極/漏極區(qū)域90h至901。 該離子注入中的n型雜質(zhì)和p型雜質(zhì)的劃分是使用未圖示的抗蝕圖案來進(jìn)行 的，離子注入結(jié)束后除去該抗蝕圖案。此外，對(duì)于該離子注入的條件也沒有 特別的進(jìn)行限定。在本實(shí)施方式中，作為n型雜質(zhì)采用P+離子，以加速能量 10KeV，劑量6.0X1015cm—2的條件進(jìn)行離子注入。此外，作為p型雜質(zhì)采用 B+離子，以加速能量5KeV，劑量4.0X10"cn^的條件進(jìn)行離子注入。另夕卜， 在該離子注入中，將B+離子導(dǎo)入至p型MOS晶體管的柵電極(第三，第四， 第六，第九，第十柵電極74g， 74h， 74j， 74m， 74n)中，使這些柵電極的 導(dǎo)電性為p型。通過目前為止的工序，分別在高電壓晶體管形成區(qū)域lH和低電壓晶體管形成區(qū)域lL上形成了構(gòu)成讀出放大器等的邏輯電路的n型MOS晶體管TRn (LowVth) 、 TRn (HighVth)，和p型MOS晶體管TRP (LowVth) 、 TRp (HighVth)。各晶體管的Low Vth和High Vth表示該晶體管的閾值電壓的高低。這樣，若將閾值電壓高的晶體管和低的晶體管混在一起，通過使用閾值 電壓低的晶體管，能夠使電路高速動(dòng)作，并在等待(standby)時(shí)，通過將該 閾值電壓低的晶體管切換到關(guān)(OFF)的狀態(tài)，而使用閾值電壓高的晶體管， 能夠抑制等待中發(fā)生的漏電流。此外，在上述的晶體管中，高電壓晶體管形成區(qū)域lH中形成的是向柵電 極外加的電壓為5V的高電壓晶體管，在低電壓晶體管形成區(qū)域k中形成的31是1.2V的低電壓晶體管。然后，在中電壓晶體管形成區(qū)域IM中，如圖所示地形成了外加在柵電極上的電壓都是3.3V的n型MOS晶體管T&和p型MOS晶體管TRp。另一方面，在單元區(qū)域II中，形成由控制柵74a、中間絕緣膜69、浮柵67a、隧道絕緣膜52以及第一 n型源極/漏極區(qū)域90b構(gòu)成的閃存單元FL。 在本實(shí)施方式中，在周邊電路區(qū)域I中形成的10個(gè)的MOS晶體管構(gòu)成邏輯電路的主模塊。然后，通過這些晶體管，控制單元區(qū)域II中的輸入輸出。 圖67是該工序結(jié)束后的俯視圖，前面的圖54中的單元區(qū)域II的第一至第三截面相當(dāng)于分別沿圖67的E11 - EU線、Fll - Fll線、Gll - Gll線的截面。此外，圖54中的周邊電路區(qū)域I的截面圖是沿圖67的H11-H11線的截面圖。下面，對(duì)得到圖55所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。首先，在硅襯底50的上側(cè)整個(gè)面上，通過濺射法，依次形成厚度8nm 的鈷膜和厚度10nm的氮化鈦(TiN)膜。接著，通過襯底溫度約55(TC ，處 理時(shí)間約0.5分鐘的RTA (Rapid Thermal Anneal)，對(duì)這些膜進(jìn)行退火并使 其與硅進(jìn)行反應(yīng)。然后，使用APM和SPM的混合溶液作為蝕刻液，通過濕 蝕刻來除去元件分離絕緣膜51等上的未反應(yīng)的鈷膜和氮化鈦膜，在硅襯底 50的表層留下鈷硅化物層92。另外，上述APM是指純水、雙氧水以及NH40H 的混合溶液，SPM是指硫酸和雙氧水的混合溶液。鈷硅化物層92也形成在第一至十柵電極74e至74n的上面，由此各柵電 極74e至74n變成自對(duì)準(zhǔn)多晶硅化物結(jié)構(gòu)。然后，對(duì)鈷硅化物層92再次實(shí)施通過RTA的退火，從而實(shí)現(xiàn)鈷硅化物 層92的低電阻化。雖然沒有特別限定該RTA的條件，但在本實(shí)施方式中襯 底溫度設(shè)為80(TC，處理時(shí)間設(shè)為0.5分鐘。另外，取代鈷硅化物層92，也可以形成其他的高融點(diǎn)金屬硅化物層，例 如鎳硅化物層。下面，對(duì)得到圖56所表示的截面結(jié)構(gòu)之前的工序進(jìn)行說明。首先，通過CVD法，在硅襯底50的上側(cè)的整個(gè)面上形成厚度為約70nm的氮化硅膜，并將其作為蝕刻阻止膜93。接著，通過CVD法，在該蝕刻阻止膜93上形成作為層間絕緣膜94的氧化硅膜。接著，通過CMP (Chemical Mechanical Polishing)法研磨層間絕緣膜94 的上面，使其平坦化。平坦化的結(jié)果是，蝕刻阻止膜93和層間絕緣膜94加 在一起的厚度是在硅襯底50的平坦面上約600nm。然后，通過光刻對(duì)層間絕 緣膜94和蝕刻阻止膜93進(jìn)行圖案成形，形成在各源極/漏極區(qū)域90b至901 上的接觸孔。在該光刻中，使用蝕刻阻止膜93作為阻止膜，選擇性地對(duì)層間絕緣膜 94進(jìn)行蝕刻的第一蝕刻步驟之后，在改變蝕刻氣體并將鈷硅化物層92 (圖 52參照)作為阻止膜的第二蝕刻步驟中選擇性地對(duì)蝕刻阻止膜93進(jìn)行蝕刻。另外，在上述接觸孔的內(nèi)面和層間絕緣膜94的上面，通過濺射法，依次 形成Ti膜和TiN膜，并將其作為膠膜。然后，通過使用氟化鎢作為反應(yīng)氣體 的CVD法，在該膠膜上形成W (鉤)膜，從而完全地填充接觸孔。然后， 通過CMP法除去在層間絕緣膜94的上面形成的多余的W膜和膠膜，作為導(dǎo) 電性插塞96只留下各接觸孔的中的部分。圖68是該工序結(jié)束后的俯視圖，前面的圖56中的單元區(qū)域II的第一至 第三截面相當(dāng)于分別沿圖68的E12 - E12線、F12 - F12線、G12 - G12線的 截面。此外，圖56中的周邊電路區(qū)域I的截面圖是沿圖68的H12-H12線 的截面圖。然后，轉(zhuǎn)移至形成在層間絕緣膜94 (圖56參照)上第一層的金屬配線 的工序，省略其詳細(xì)內(nèi)容。這樣形成的金屬配線中，分別與閃存單元FL的 兩個(gè)的第一 n型源極/漏極90b電連接的配線例如作為NAND型閃存的位線 (BL)和源極線(SL)而起作用。如上所述，完成了本實(shí)施方式的半導(dǎo)體器件的基本結(jié)構(gòu)。根據(jù)上述的實(shí)施方式，為了形成如圖58所示的具有平面形狀的第一抗蝕 閣案68，使用圖33所說明的中間掩模105，對(duì)光致抗蝕劑進(jìn)行了曝光。如圖33所說明，由于該中間掩模105具有向著末端方向?qū)挾纫来巫冋?兩個(gè)的寬度狹窄部104，使因光學(xué)鄰近效果而產(chǎn)生的遮光圖案102的投影像 的變形量變小，能夠增大曝光裝置中的焦點(diǎn)范圍，即增大聚焦偏移，該聚焦 偏移是通過投影像彼此之間互不連接，相互孤立而得到的。因此，如圖58所示，即使上述曝光裝置中聚焦稍稍偏移一些，使用該中 間掩模105而形成的多個(gè)第一抗蝕圖案68以相互分離的狀態(tài)形成，將該第一進(jìn)行圖案成形的第一導(dǎo)電膜67 (圖59參照)也相互分離。其結(jié)果，如圖65所示，虛設(shè)控制柵74b和真的控制柵13a之間的部分， 即圖65的虛線圓B中，中間絕緣膜69的柵欄69d的平面形狀變成大致直線 狀，不會(huì)形成圖27的虛線圓A那樣的從直線變成曲線的轉(zhuǎn)變部分。如準(zhǔn)備事項(xiàng)中所說明，若柵欄69d存在從直線變成曲線的轉(zhuǎn)變部分，則 會(huì)產(chǎn)生該部分的柵欄69d容易剝落的問題。對(duì)此，在本實(shí)施方式中，由于不存在這樣的轉(zhuǎn)變部分，能夠有效地防止 在工序中柵欄69d的剝落，能夠抑制在柵欄69d剝落的情況下所看到的圖案 不良等的缺陷的發(fā)生，從而提高半導(dǎo)體器件的成品率。另外，在本實(shí)施方式中，如圖65所示，因光學(xué)鄰近效果而帶有弧度的切 片69c的臺(tái)階部分69x被虛設(shè)控制柵74b覆蓋。由此，在圖46所說明的中間絕緣膜69的圖案成形時(shí)，由于虛設(shè)控制柵 74b成為蝕刻掩模，所以該臺(tái)階部分69x不會(huì)成為柵欄。因此，在單元區(qū)域 1的末端處沒有產(chǎn)生曲線狀的容易剝落的柵欄，能夠更進(jìn)一步防止因該柵欄 而引起的半導(dǎo)體器件的成品率低下的問題。以上，對(duì)本發(fā)明的實(shí)施方式進(jìn)行了詳細(xì)的說明，但本發(fā)明不僅限于上述 實(shí)施方式。例如，雖然對(duì)圖29，圖31，圖33中的衰減型的中間掩模IOO、 103、 105 進(jìn)行了說明，但取代這些膜，也可以使用具有鉻等的遮光膜的二元(binary) 中間掩模。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，具有半導(dǎo)體襯底；多個(gè)帶狀的有源區(qū)域，其在上述半導(dǎo)體襯底上被劃定，相互平行且隔開有間隔；元件分離絕緣膜，其形成在上述半導(dǎo)體襯底上，并包圍上述有源區(qū)域；閃存單元，其在上述有源區(qū)域上依次形成有隧道絕緣膜、浮柵、中間絕緣膜以及控制柵；島狀的下部導(dǎo)體圖案，其針對(duì)上述有源區(qū)域的每一個(gè)，形成在上述有源區(qū)域的末端的上述元件分離絕緣膜上，并由與上述浮柵相同的材料構(gòu)成；上述中間絕緣膜的切片，其以覆蓋上述多個(gè)下部導(dǎo)體圖案的方式形成，并由該下部導(dǎo)體圖案的每一個(gè)共享；虛設(shè)導(dǎo)體圖案，其由與上述控制柵相同的材料構(gòu)成，形成在上述中間絕緣膜的切片上，并由上述下部導(dǎo)體圖案的每一個(gè)共享；上述中間絕緣膜的柵欄，其在上述元件分離區(qū)域上，沿著上述有源區(qū)域從上述浮柵的側(cè)面向上述下部導(dǎo)體圖案的側(cè)面延伸。
2. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述控制柵和上述虛 設(shè)導(dǎo)體圖案為帶狀，該帶狀是指，在與上述有源區(qū)域的延伸方向垂直的方向 上相互平行地延伸的帶狀形狀。
3. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述中間絕緣膜由 ONO膜構(gòu)成。
4. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述虛設(shè)導(dǎo)體圖案由 多晶硅構(gòu)成。
5. —種半導(dǎo)體器件的制造方法，其特征在于，包括通過在半導(dǎo)體襯底上形成元件分離絕緣膜，在上述半導(dǎo)體襯底上劃定相互平行且隔開有間隔的多個(gè)帶狀的有源區(qū)域的工序；在位于上述有源區(qū)域的上述半導(dǎo)體襯底上形成隧道絕緣膜的工序； 分別在上述隧道絕緣膜和上述元件分離絕緣膜上形成第一導(dǎo)電膜的工序；在上述第一導(dǎo)電膜上涂敷光致抗蝕劑的工序；使用曝光用掩模，對(duì)上述光致抗蝕劑進(jìn)行曝光的工序，所述曝光用掩模 具有在透明基板上相互平行地形成了多個(gè)帶狀的遮光圖案的結(jié)構(gòu)，所述遮光 圖案具有向末端寬度依次變窄的二個(gè)以上的寬度狹窄部；對(duì)上述光致抗蝕劑進(jìn)行顯影，形成包含上述多個(gè)有源區(qū)域的每一個(gè)且相 互分開的多個(gè)帶狀的抗蝕圖案的工序；將上述抗蝕圖案用作掩模，選擇性地對(duì)上述第一導(dǎo)電膜進(jìn)行蝕刻的工序;除去上述抗蝕圖案的工序；在除去上述抗蝕圖案之后，分別在上述元件分離絕緣膜和上述第一導(dǎo)電 膜上形成中間絕緣膜的工序；在上述中間絕緣膜上形成第二導(dǎo)電膜的工序；通過對(duì)上述第一導(dǎo)電膜、上述中間絕緣膜以及上述第二導(dǎo)電膜進(jìn)行圖案 成形，在上述有源區(qū)域上形成依次形成有上述隧道絕緣膜、浮柵、上述中間 絕緣膜以及控制柵的閃存單元，并在上述有源區(qū)域的末端的上述元件分離絕 緣膜上形成依次形成有島狀的下部導(dǎo)體圖案、上述中間絕緣膜的切片以及虛 設(shè)柵電極的結(jié)構(gòu)體的工序。
6. 如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于，形成上述閃存單元和上述結(jié)構(gòu)體的工序，包括第一蝕刻步驟，選擇性地蝕刻除去在上述第二導(dǎo)電膜中不成為上述控制柵以及上述虛設(shè)導(dǎo)體圖案的部分；第二蝕刻步驟，選擇性地蝕刻除去在位于上述控制柵和上述虛設(shè)導(dǎo)體圖 案之間的上述第一導(dǎo)電膜的上面所形成的上述中間絕緣膜；第三蝕刻步驟，在對(duì)上述中間絕緣膜進(jìn)行蝕刻之后，使用上述中間絕緣 膜的蝕刻速率比上述第二導(dǎo)電膜的蝕刻速率更慢的蝕刻劑，選擇性地蝕刻除 去位于上述控制柵和上述虛設(shè)導(dǎo)體圖案之間的上述第一導(dǎo)電膜。
7. 如權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于， 上述第三蝕刻步驟中的上述蝕刻劑采用Cl2和02的混合氣體，而且 上述第一導(dǎo)電膜采用多晶硅膜，上述中間絕緣膜采用ONO膜。
8. 如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于，在形成上 述閃存單元和上述結(jié)構(gòu)體的工序中，將上述控制柵和上述虛設(shè)導(dǎo)體圖案形成 為帶狀，該帶狀是指，在與上述有源區(qū)域的延伸方向垂直的方向上相互平行地延伸的帶狀形狀。
9. 如權(quán)利要求8所述的半導(dǎo)體器件的制造方法，其特征在于，在形成上述閃存單元和上述結(jié)構(gòu)體的工序中，將上述虛設(shè)導(dǎo)體圖案的靠近上述控制柵 -側(cè)的長邊形成在與上述遮光圖案的上述寬度狹窄部相交的位置上。
10. 如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于，在形成 上述閃存單元和上述結(jié)構(gòu)體的工序中，以包含上述下部電極的方式形成上述虛設(shè)導(dǎo)體圖案。
11. 如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于，在對(duì)上 述光致抗蝕劑進(jìn)行曝光的工序中，將曝光裝置的焦點(diǎn)設(shè)定在不使上述遮光圖 案的投影像彼此連在一起的離焦范圍內(nèi)。
12. 如權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于，上述第一導(dǎo)電膜采用多晶硅膜。
全文摘要
本發(fā)明提供一種具有閃存單元且能夠提高成品率的半導(dǎo)體器件及其制造方法。該半導(dǎo)體器件的制造方法包括使用具有遮光圖案102的曝光用掩模105對(duì)光致抗蝕劑進(jìn)行曝光的工序，所述遮光圖案102具有二個(gè)以上的寬度狹窄部104；對(duì)光致抗蝕劑進(jìn)行顯影，形成多個(gè)帶狀的抗蝕圖案68的工序；將抗蝕圖案68用作掩模，選擇性地對(duì)第一導(dǎo)電膜67進(jìn)行蝕刻的工序；在第一導(dǎo)電膜67上形成中間絕緣膜69的工序；在中間絕緣膜69上形成第二導(dǎo)電膜74的工序；對(duì)第一導(dǎo)電膜67、中間絕緣膜69以及第二導(dǎo)電膜74進(jìn)行圖案成形，從而形成閃存單元FL，并形成結(jié)構(gòu)體98的工序，所述結(jié)構(gòu)體98由依次形成下部導(dǎo)體圖案、中間絕緣膜的切片以及虛設(shè)柵電極而成。
文檔編號(hào)H01L21/8247GK101326635SQ20058005230
公開日2008年12月17日 申請(qǐng)日期2005年12月14日 優(yōu)先權(quán)日2005年12月14日
發(fā)明者三宮逸郎, 中川進(jìn)一 申請(qǐng)人:富士通株式會(huì)社