專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，尤其涉及一種具有鐵電電容 器的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
近年來，伴隨數(shù)字技術(shù)的發(fā)展，高速處理或保存大容量數(shù)據(jù)的趨向越發(fā) 強(qiáng)烈，而且用于電子儀器的半導(dǎo)體器件需滿足高集成化以及高性能化的要求。 因此，為實現(xiàn)半導(dǎo)體存儲器件的高集成化，對以下技術(shù)廣泛進(jìn)行研究和開發(fā)， 即，作為形成存儲元件的電容器的電容器電介質(zhì)膜，采用高介電常數(shù)材料膜 或者鐵電材料膜來替換現(xiàn)有的氧化硅膜及氮化硅膜的技術(shù)。特別是，對將具有自發(fā)極化特性的鐵電膜用作電容器電介質(zhì)膜的鐵電存儲器(Ferro electric Random Access Memory: FeRAM)積極地進(jìn)行研究和開發(fā)， 其中，該鐵電存儲器作為能夠以低電壓且高速寫入、讀出的非易失性存儲器。 鐵電存儲器(FeRAM)是即使切斷電源也不會丟失所記憶的信息的非易 失性存儲器，并且能夠期待著實現(xiàn)高集成度、高速驅(qū)動、高持久性以及低耗 電。FeRAM利用鐵電體的磁滯特性來記憶信息。將鐵電膜作為電容器電介質(zhì) 膜夾在一對電極之間的鐵電電容器，其根據(jù)電極之間的外加電壓發(fā)生極化， 并且即使去掉外加電壓也維持極化狀態(tài)。如果顛倒外加電壓的極性，則極化 的極性也會顛倒。只要檢測出該極化就能夠讀出信息。作為鐵電膜的材料， 主要采用殘留極化量大的例如具有l(wèi)(VC/cm2 30^iC/cm2左右的 PZT(Pb(ZrLxTix)03)、 SBT(SrBi2Ta209)等鈣鈦礦晶體結(jié)構(gòu)的氧化物鐵電體。為 了形成特性優(yōu)異的氧化物鐵電膜，需要在氧化性環(huán)境中進(jìn)行成膜或者進(jìn)行熱 處理，并且將下部電極(根據(jù)所需，上部電極也)是以難以氧化的貴金屬、 即使被氧化也可導(dǎo)電的貴金屬或者貴金屬氧化物形成的情況多。在制作鐵電電容器之前，將MOS晶體管形成在硅襯底上。在形成了 MOS 晶體管等下部結(jié)構(gòu)之后，形成鐵電電容器的情況下，需要使鐵電膜成膜時的氧化性環(huán)境不給下部結(jié)構(gòu)帶來壞的影響。形成MOS晶體管之后，進(jìn)行如下等處理，即利用具有阻擋氧的能力的氮氧化硅膜等來保護(hù)MOS晶體管，并在其上形成層間絕緣膜等。用氧化硅來形成半導(dǎo)體集成電路器件的層間絕緣膜的情況多。氧化硅與 水分的親和力大。如果水分從外部滲入，則水分可通過層間絕緣膜到達(dá)布線、 電容器、晶體管等。若水分到達(dá)電容器尤其是鐵電電容器，則電介質(zhì)膜尤其 是鐵電膜的特性發(fā)生劣化。若鐵電膜被滲入的水分所產(chǎn)生的氫還原，當(dāng)產(chǎn)生 氧缺陷時結(jié)晶性降低。發(fā)生殘留極化量或介電常數(shù)降低等特性劣化。長時間 地使用，也會導(dǎo)致相同的現(xiàn)象。若水分滲入，則由水分直接發(fā)生特性劣化。在使硅膜或氧化硅膜成膜之際，作為硅源使用的硅烷為氫化硅(hydrogenated silicon)，若分解會產(chǎn)生大量的氫。此氫也成為導(dǎo)致鐵電膜劣化的原因?？芍?，將PZT鐵電膜夾在由Pt制作的下部電極與上部電極之間的標(biāo)準(zhǔn)鐵 電電容器的情況下，并且在氫分壓強(qiáng)為40Pa (0.3Torr)的環(huán)境中，若將襯底 加熱至20(TC左右，則PZT膜幾乎喪失其鐵電特性。而且，可知，如果在吸附了氫或水分的狀態(tài)下，或者于旁邊存在水分的 狀態(tài)下，對鐵電電容器進(jìn)行熱處理，則鐵電膜的鐵電特性被顯著劣化。在FeRAM的制作工序中，將形成鐵電膜之后的工序選擇盡可能地少產(chǎn) 生水分及氫且低溫的工序。例如，為了氧化硅膜的成膜，采用將氫產(chǎn)生量較 少的TEOS (正硅酸乙酯)作為原料氣體的化學(xué)氣相沉積法(CVD)等。對于形成鐵電電容器來說，在鐵電膜的正下方形成下部電極的工序重要。 作為現(xiàn)有的下部電極，使用在絕緣膜上依次層疊Ti和Pt的結(jié)構(gòu)。Ti膜改善 絕緣膜和下部電極的緊貼特性。若沒有Ti膜，則Pt電極發(fā)生剝離的可能性 大。Pt膜是通過濺射法成膜的，但是若以高溫進(jìn)行成膜，則會發(fā)生與Ti膜的 反應(yīng)，因此會得到不以(111)取向而隨機(jī)取向的結(jié)構(gòu)。若替換Ti膜而采用 TiOj莫，則反應(yīng)被抑制，從而能夠以高溫形成Pt膜。但是，若在進(jìn)行過脫氣 的絕緣膜上形成TiOj莫，則TiOj莫的結(jié)晶性變差，并使在其上成膜的Pt膜 及鐵電膜的結(jié)晶性下降。JP特開2002-289793號公報(申請人富士通)提出了如下的方案，作 為位于Pt下部電極下方的絕緣緊貼膜，釆用在Si02膜上層疊了 TiOj莫的層 疊結(jié)構(gòu)或者氧化鋁膜。JP特開平7-14993號公報(申請人三菱電機(jī))提出了采用SrTi03等高 電介質(zhì)膜的DRAM半導(dǎo)體器件的方案。指出了在已形成與晶體管相連接的硅 通孔導(dǎo)電體的氧化硅的層間絕緣膜上，形成平面狀下部電極，覆蓋下部電極 從而在層間絕緣膜上形成SrTi03等高電介質(zhì)膜，則高電介質(zhì)膜容易從層間絕 緣膜剝離，因此提出了在層間絕緣膜與高電介質(zhì)膜之間形成絕緣緊貼膜的方 案。絕緣緊貼膜由Ti02、 Zr02、 Ta205、 Si3N4、八1203形成。將絕緣緊貼膜形 成在層間絕緣膜的整個面上之后，形成多晶硅通孔導(dǎo)電體，并在其上隔著硅 化物反應(yīng)防止用TiN阻擋膜，形成Pt下部電極，并在進(jìn)行圖案成形之后，覆 蓋下部電極而在層間絕緣膜上形成髙電介質(zhì)膜，并在其上形成多個電容器共 用的上部電極層。JP特開2005-39299號公報(申請人松下電器產(chǎn)業(yè))提出了如下的方案， 即鐵電膜覆蓋形成在層間絕緣膜上的下部電極，并覆蓋在其上形成了上部電 極的鐵電膜上部電極，從而形成具有在層間絕緣膜上展開的展開部分的導(dǎo)電 氫阻擋膜。形成了覆蓋鐵電電容器的上層層間絕緣膜之后，形成到達(dá)導(dǎo)電氫 阻擋膜的展開部分的導(dǎo)通孔，并在導(dǎo)通孔內(nèi)形成導(dǎo)電插塞。示教了作為導(dǎo)電 氫阻擋膜優(yōu)選采用Ti膜、Ta膜、TiON膜、TiN膜、TaN膜、TiAlN膜、TiA10N膜或者包含它們的合金膜。JP特開2003-174146號公報(申請人富士通)提出了用2種氧化貴金屬膜的層疊來形成上部電極的方案。為了不使鐵電膜成膜時的氧化性環(huán)境帶 來壞的影響，用氮化硅膜或者氮氧化硅膜等具有氧阻擋能力的絕緣阻擋膜， 覆蓋形成在半導(dǎo)體襯底上的晶體管。為了使得因還原性環(huán)境中的熱處理導(dǎo)致 鐵電電容器的特性不發(fā)生劣化，用氧化鋁等具有氫阻擋能力的絕緣阻擋膜來 覆蓋鐵電電容器。發(fā)明內(nèi)容發(fā)明所要解決的問題本發(fā)明的目的在于提供一種具有可抵抗微細(xì)化處理所帶來影響的鐵電電 容器的半導(dǎo)體器件及其制造方法。本發(fā)明的另一個目的在于提供一種具有即使進(jìn)行微細(xì)化處理，其漏電流 也小且切換電荷量的減少也小的鐵電電容器的半導(dǎo)體器件及其制造方法。本發(fā)明的其它的目的在于提供具有即使進(jìn)行微細(xì)化處理，其漏電流也小， 且工序劣化程度小的鐵電電容器的半導(dǎo)體器件及其制造方法。 用于解決問題的方法根據(jù)本發(fā)明的一個技術(shù)方案，提供了一種半導(dǎo)體器件，其具有半導(dǎo)體 襯底；半導(dǎo)體元件，其形成在所述半導(dǎo)體襯底上，絕緣膜，其覆蓋所述半導(dǎo) 體元件，并形成在所述半導(dǎo)體襯底上方，下部絕緣性氫擴(kuò)散防止膜，其形成 在所述絕緣膜上方，并具有阻擋氫及水分的能力，導(dǎo)電緊貼膜，其形成在所 述絕緣性氫擴(kuò)散防止膜的上方，鐵電電容器，其具有下部電極、鐵電膜以及 上部電極，其中，所述下部電極形成在所述導(dǎo)電緊貼膜上方，所述鐵電膜形 成在所述下部電極上，而且在俯視觀察時位于所述下部電極內(nèi)，所述上部電 極形成在所述鐵電膜上，而且俯視觀察時位于所述鐵電膜內(nèi)；而且，所述導(dǎo) 電緊貼膜具有提高所述鐵電電容器的下部電極的緊貼特性且降低所述鐵電電 容器的漏電流的功能。發(fā)明的效果通過在鐵電電容器的下部電極的下方配置導(dǎo)電緊貼膜和絕緣性氫擴(kuò)散防 止膜的層疊，獲得一種具有對于氫及水分的抵抗特性高、漏電流小且工序劣 化程度小的鐵電電容器的半導(dǎo)體器件。


圖1-1/圖1-2是表示第一實施例的半導(dǎo)體器件制造方法的半導(dǎo)體襯底的剖視圖。 圖2是用于說明本發(fā)明發(fā)明人所進(jìn)行的預(yù)備實驗及其測定結(jié)果的剖視圖 以及曲線圖。 圖3-1/ 圖3-2/ 圖3-3/ 圖3-4/ 圖3畫5/圖3-6是用于說明本發(fā)明發(fā)明人所進(jìn)行的預(yù)備實驗及其測定結(jié)果的剖視 圖以及曲線圖。圖4是表示第一實施例的變形例的剖視圖。 圖5-1/圖5-2/圖5-3是表示變形例的樣品的測定結(jié)果的曲線圖。 圖6-1/ 圖6-2/圖6-3是表示第二實施例的半導(dǎo)體器件制造方法的半導(dǎo)體器件的剖視圖。附圖標(biāo)記的說明1半導(dǎo)體襯底(硅晶片)2元件分離區(qū)域3柵極絕緣膜4柵電極5硅化物層6側(cè)壁隔離層S/D源極/漏極區(qū)域EX 延伸區(qū)HD 高濃度區(qū)域7絕緣性氧阻擋膜(氮氧化硅膜)8、 18、 IL層間絕緣膜(氧化硅膜)11、 16、 17絕緣性氫擴(kuò)散防止膜12導(dǎo)電粘合層LE下部電極FD鐵電膜UE上部電極CH接觸孔BM阻擋金屬膜MM主導(dǎo)電層PL插塞21防氧化膜(氮氧化硅膜)Ml第一金屬布線DI、 INS絕緣膜CL粘合層ALO氧化鋁膜S樣品CA單元陣列Ci (單個)電容器TI鈦膜PW P阱而N阱NMOS n溝道MOS晶體管 PMOS P溝道MOS晶體管14導(dǎo)電性氧阻擋膜具體實施方式
近年來，即使FeRAM也需滿足高集成化及低電壓化的要求。為滿足高 集成化要求，需減少鐵電電容器的面積，并且為滿足低電壓化要求，希望對 鐵電膜進(jìn)行薄膜化處理提高外加單位電壓時的電場強(qiáng)度。在縮小鐵電膜面積 并使膜厚變薄時，可能會產(chǎn)生能否維持所期待特性的問題。在說明本發(fā)明實施例之前，首先，對本發(fā)明的發(fā)明人所做的實驗進(jìn)行說 明。首先，參照圖2A 圖2D說明對伴隨縮小電容器元件產(chǎn)生哪種影響的觀 察的預(yù)備實驗。圖2A示出了如下的樣品S1，即，在絕緣膜上，中間隔著作為粘合層CL 的Ti膜，層疊作為下部電極LE的Pt膜，并且在其上層疊作為鐵電膜FD的 PZT膜、作為上部電極UE的Pt膜，并成型修整為50|imx50^im的電容器。 將鐵電膜的厚度作成3種，即與現(xiàn)有的一樣的200mm的厚度、進(jìn)行了薄膜化 處理的150nm、 120nm的厚度。圖2B示出了如下的樣品S2， S卩，覆蓋圖2A的樣品S1，沉積層間絕緣 膜IL，形成連接孔，并形成了與上部電極UE、下部電極LE連接的第一金屬 布線M1。與樣品S1相比，追加了形成層間絕緣膜的工序、形成連接孔的工序以及形成第一金屬布線的工序。圖2C示出了電容器元件陣列CA的樣品S3的等價電路，該電容器元件 陣列CA是指，將一個電容器Ci的尺寸設(shè)定為長邊的長度是1.60pm、短邊 的長度是U5pm的長方形，并用第一金屬布線連接1428個電容器所得到的 電容器元件陣列。電容器元件陣列CA的總面積為與樣品Sl、 S2相同的 2500)im2。樣品S3相當(dāng)于將樣品S2分割成微小部分的結(jié)構(gòu)。與樣品S2相比， 追加了對上部電極進(jìn)行蝕刻的工序以及對鐵電膜進(jìn)行蝕刻的工序。認(rèn)為通過比較樣品Sl、 S2、 S3的特性，能夠觀察到追加工序所帶來的 影響。在同一個晶片上形成了樣品S1、 S2、 S3。在2個晶片內(nèi)，分別形成每 個樣品S1、 S2、 S3各40件的樣品，并測定了切換電荷量量Qsw。圖2D示出了測定結(jié)果的曲線圖。橫軸表示改變了鐵電膜厚度的3種樣 品，縱軸以C/cr^的單位來表示切換電荷量Q^。用菱形表示樣品S1的測定 值，用三角形表示樣品S2的測定值，用矩形表示樣品S3的測定值。如現(xiàn)有的一樣鐵電體的膜厚為200nm的情況下，樣品S2、 S3也表示與 樣品Sl相同的值，可知能夠忽視工序劣化。在鐵電體的膜厚薄膜化為150nm、 120nm的情況下，樣品S2、 S3的測定值比樣品Sl的測定值小，此表示發(fā)生 了工序劣化。而且，隨著使鐵電膜的膜厚變薄，切換電荷量Qsw本身減少， 在120nm膜厚的情況下，幾乎成為不能實際應(yīng)用的數(shù)值。此結(jié)果暗示，以現(xiàn) 有技術(shù)幾乎不能進(jìn)行高集成化處理以及低電壓化處理。若將鐵電電容器的Pt下部電極直接形成在絕緣膜上，則會發(fā)生剝離。從 而，需在絕緣膜與Pt下部電極之間形成粘合層。作為粘合層，除了具有導(dǎo)電 性的Ti膜以外，還提出了絕緣性的氧化鋁(AIO)膜以及氧化鈦(TiO)膜。 氧化鋁膜也用作覆蓋鐵電電容器以及防止氫的擴(kuò)散的氫擴(kuò)散防止膜?？梢哉J(rèn) 為Ti膜和氧化鋁膜具有不同功能。若層疊具有不同功能的膜，則還有可能產(chǎn) 生新的效果。因此，在Pt下部電極下方，制作了已形成Ti膜的樣品、已形 成氧化鋁膜的樣品、已形成氧化鋁膜和Ti膜的樣品。首先，對硅襯底表面進(jìn) 行熱氧化處理，形成了大致100nm厚度的氧化硅膜。在熱氧化膜上，通過以 TEOS作為源氣體的化學(xué)氣相沉積(CVD)法，沉積了大致800nm厚度的氧 化硅膜。此后，在氮環(huán)境中，進(jìn)行65(TC、 30分鐘的退火處理，從而進(jìn)行了 氧化硅膜的脫氣處理。到此為止，在各個樣品中相同。下面，將氧化硅膜記載為絕緣膜INS。圖3A表示如下的樣品Sll的結(jié)構(gòu)，即，在絕緣膜INS上沉積了大致20nm 厚度的Ti膜TI，并在其上形成了Pt下部電極LE、 PZT鐵電膜FD、 Pt上部 電極UE。圖3B表示如下的樣品S12的結(jié)構(gòu)，即，在絕緣膜INS上沉積了大致20nm 厚度的氧化鋁膜ALO，并在其上形成了 Pt下部電極LE、 PZT鐵電膜FD、 Pt上部電極UE。圖3C表示如下的樣品S13、 S14的結(jié)構(gòu)，即，首先在絕緣膜INS上形成 了大致20nm厚度的氧化鋁膜ALO，并在其上分別沉積了厚度為20nm、 10nm 的Ti膜TI，并在其上形成了Pt下部電極LE、 PZT鐵電膜FD、 Pt上部電極 UE。在制作樣品途中進(jìn)行了若干測定。圖3D是表示搖擺(rocking)半值寬度(Full Width at Half Maximum: FWHM)的曲線圖，該搖擺半值寬度為在襯底溫度為350。C的條件下，將Pt 下部電極LE沉積成180nm厚度之后，通過4軸X射線衍射(x rays diffraction: XRD)法測定的Pt下部電極LE的(111)面取向的搖擺半值寬度。在晶片 的中央、上部、下部、左部以及右部的5個點(diǎn)上進(jìn)行了測定。橫軸表示測定 點(diǎn)，縱軸用單位(度)來表示半值寬度。半值寬度越小則表示結(jié)晶性越好。 在Pt膜的下方形成了 20mn的Ti膜樣品Sll可以認(rèn)為是標(biāo)準(zhǔn)樣品。標(biāo)準(zhǔn)品的 半值寬度大致為3.0度。將Pt膜下方的Ti膜變?yōu)檠趸X膜的樣品S12的結(jié)晶 性變得劣化。在Ti膜下方還插入了氧化鋁膜的樣品S13具有與標(biāo)準(zhǔn)樣品Sll 大致相同的半值寬度，并且?guī)缀跤^察不到因插入氧化鋁膜而給結(jié)晶化帶來的 影響。將Ti膜的厚度減少為10nm的樣品，其結(jié)晶性略微提高。在Pt下部電極LE上，通過濺射法分別形成厚度為150nm、 120nm的PZT 膜，并進(jìn)行快速熱退火(rapid thermal annealing: RTA)使之結(jié)晶化。圖3E是表示用4軸XRD法測定了 150nm厚度的PZT膜的(111)取向 的搖擺半值寬度的曲線圖。與圖3D —樣，橫軸表示晶片的中央、上下、左 右的5個測定點(diǎn)，縱軸表示半值寬度。標(biāo)準(zhǔn)品的半值寬度大致為3.9度。在 將Ti膜改變?yōu)檠趸X膜的樣品S12以及在Ti膜下方插入了氧化鋁膜的樣品 S13中幾乎觀察不到給(111)結(jié)晶性帶來的影響。在將Ti膜的厚度減少為 10nm且在其下方插入了氧化鋁膜的樣品S14中，PZT膜的(111)結(jié)晶性提高。從PZT膜的結(jié)晶性而言，在Pt下部電極的下方插入在氧化鋁膜上層疊了Ti膜的2層結(jié)構(gòu)，且減少了 Ti膜的厚度的樣品表示最好的結(jié)果。圖3F、 3G示出了，當(dāng)對電容器外加3V電壓時測定出的切換電荷量結(jié)果 的曲線圖，該電容器是在厚度為150nm及厚度為120nm的PZT膜上形成Pt 上部電極UE，并對上部電極、鐵電膜進(jìn)行圖案成形，從而制作出的平面形狀 為50^imx50iim的電容器。橫軸表示各樣品，縱軸用單位(C/cm2)來表示切 換電荷量荷量。用菱形來表示，在己形成鐵電電容器的狀態(tài)下的測定值，而 且用矩形來表示己形成層間絕緣膜且形成有第一金屬布線的狀態(tài)下的測定 值。相對于在Pt下部電極下方形成了單層氧化鋁膜且PZT膜厚為150nm的 樣品S12a，在Pt下部電極下方形成了單層Ti膜且PZT膜厚為150nm的樣品 Slla在電容器狀態(tài)下示出了略高的切換電荷量(switching charge),但是， 在形成了第一金屬布線之后，減少到幾乎相同的切換電荷量，從而示出了產(chǎn) 生工序劣化的現(xiàn)象。若PZT膜厚為120nm,則Ti膜的樣品SIlb相對氧化鋁 膜的樣品S12b的工序?qū)е铝踊@著增強(qiáng)。在Pt下部電極下方配置了氧化鋁膜和Ti膜的層疊的樣品S13、 S14具有 大的切換電荷量，且?guī)缀跽J(rèn)定不存在工序劣化的現(xiàn)象。也可能存在伴隨布線 形成帶來的退火處理的影響，但是，不改變使其示出良好的切換電荷量。即 使變薄PZT膜，也表示出良好的結(jié)果。圖3H、 3I示出了， PZT膜厚為150nm及120nm的元件矩陣中的切換電 荷量的測定值。在元件矩陣中需要布線，從而形成至第一金屬布線。并且， 用3V以及1.8V這兩個值進(jìn)行外加電壓。高的測定值是在施加了 3V的情況 下，低的測定值是在施加了 1.8V的情況下。形成了層疊膜的樣品S13、 S14 中表示切換電荷量整體上高，尤其是，當(dāng)施加了 1.8V時高的切換電荷量。已 形成單層Ti膜的樣品Sll在使PZT膜變薄為120nm并使外加電壓降低至 1.8V時，切換電荷量的劣化程度大。圖3J是表示各樣品的相對外加電壓的切換電荷量的曲線圖。在低電壓區(qū) 域，使PZT膜厚變薄為120nm的Ti膜/氧化鋁膜層疊樣品S13b、 S14b上升 速度快。在高電壓區(qū)域，PZT膜厚為150mn且在Pt下部電極下方層疊了 Ti 膜/氧化鋁膜的樣品S13a、 S14a的飽和切換電荷量大。從得到大的切換電荷量來說，優(yōu)選在Pt下部電極的下方形成Ti膜/氧化鋁膜的層疊結(jié)構(gòu)。
圖3K、 3L示出了，在PZT膜厚為150mn以及120nm時的各樣品的漏 電流的測定值。橫軸表示與圖3H、3I—樣的樣品之間的差異，縱軸用單位(A) 表示漏電流。采用作為緊貼膜的AIO膜且無Ti膜的樣品S12遠(yuǎn)離表示具有 大的漏電流?？梢韵氲?，若沒有在Pt下部電極的下方形成Ti膜，則漏電流 顯著地變大。此外，在將TiO膜用作緊貼膜的情況下，不僅漏電流大，而且 在其上形成的下部電極以及鐵電膜的結(jié)晶性變得劣化，從而成品率下降。
漏電流暗示了PZT膜中的泄漏通路(leak path)?？梢韵氲?，所作成的 狀態(tài)下的PZT膜包含過量的Pb，從而形成泄漏通路?？梢酝茰y為若在Pt下 部電極的下方存在Ti膜，則當(dāng)Pb原子已擴(kuò)散時Ti膜吸收Pb原子，而且， Ti原子向PZT膜內(nèi)擴(kuò)散，從而能夠彌補(bǔ)晶格缺陷。依據(jù)這種現(xiàn)象，在Pt下 部電極的下方具有Ti膜的樣品的漏電流可能會低。
僅僅在Pt下部電極的下方形成Ti膜，則如圖3F、 3G、圖3H、 31的樣 品S11所示地，工序劣化大?？赏茰y為，從下部電極下方侵入氫、水分，且 鐵電膜的結(jié)晶性發(fā)生劣化?？梢哉J(rèn)為若在Ti膜的下方還配置氧化鋁膜，則氧 化鋁膜防止氫以及水分的擴(kuò)散，且抑制鐵電膜的結(jié)晶性發(fā)生劣化。
此外，作為能夠供給Ti且能夠吸收鐵電膜的過量構(gòu)成的導(dǎo)電緊貼膜的材 料，除了Ti之外，也能夠使用包含Ti的TiN、 TiAlN以及TiAlON。能夠采 用濺射法、電子束蒸鍍法等物理沉積法、以及反應(yīng)濺射法(reactive sputtering) 等物理化學(xué)沉積法來形成導(dǎo)電緊貼膜。
作為防止氫及水分?jǐn)U散的絕緣性氫擴(kuò)散防止膜材料，不僅限于氧化鋁(氧 化鋁，AIO)，采用氮化鋁(A1N)、氮化鈦鋁(TiAlN)、氧化鉭(TaO)， 氧化鈦(TiO)、氧化鎬(ZrO)也有效果。能夠通過濺射法等物理沉積法、 CVD等化學(xué)沉積法、反應(yīng)濺射法等物理化學(xué)沉積法形成絕緣性氫擴(kuò)散防止 膜。
圖1A 圖1D示出了，基于上述實驗結(jié)果的本發(fā)明第一實施例的半導(dǎo)體 器件制造方法以及所得到的半導(dǎo)體器件。
如圖1A所示，在硅襯底等半導(dǎo)體襯底1的表面，例如通過硅局部氧化 (local oxidation of silicon: LOCOS)工藝形成劃定有源區(qū)域的元件分離區(qū)域 2。在形成n溝道晶體管的區(qū)域形成p阱，在形成p溝道晶體管的區(qū)域形成n阱。下面，雖然以形成n溝道晶體管的情形作為例子進(jìn)行說明，但是在p溝 道晶體管中，使導(dǎo)電類型反轉(zhuǎn)。
對有源區(qū)域表面進(jìn)行熱氧化處理，從而例如形成10nm厚度的柵極氧化 膜3。在柵極氧化膜3上沉積多晶硅膜4、 WSi2等硅化物層5，并圖案成形 為柵電極形狀。將被圖案成形的柵電極以及按需形成的抗蝕劑圖案作為掩模， 以低加速能量注入n型離子，形成源極/漏極S/D的延伸區(qū)EX。在襯底上沉 積氧化硅膜，通過反應(yīng)離子蝕刻(Reactive Ion Etching)法等方法進(jìn)行各向異 性蝕刻，在柵電極側(cè)壁上形成側(cè)壁隔離層6。
將已形成側(cè)壁隔離層的柵電極以及按需形成的抗蝕劑圖案作為掩模，以 高劑量來注入n型離子，形成源極/漏極S/D的高濃度區(qū)域HD。此外，在多 晶硅膜4上不沉積硅化物層5，而在此階段，也可以沉積Co等可硅化反應(yīng)的 金屬膜，然后進(jìn)行退火處理形成氧化硅膜。
為了覆蓋如上所形成的MOS晶體管，沉積具有氧擴(kuò)散防止功能的氮氧 化硅等絕緣性氧阻擋膜7。進(jìn)而，通過例如采用700nm左右厚度的TEOS的 CVD法，沉積氧化硅膜8。根據(jù)需要，通過化學(xué)機(jī)械研磨(CMP)法等對表 面進(jìn)行平坦化處理。在氮環(huán)境中以650。C的條件下，進(jìn)行30分鐘的退火處理， 從而對氧化硅膜8進(jìn)行脫氣處理。上述工序為形成CMOS半導(dǎo)體器件的公知 工序，也可以對所公知工序進(jìn)行變更、追加以及修改。
在氧化硅膜8上，例如通過濺射法，以20mn左右厚度沉積氧化鋁等絕 緣性氫擴(kuò)散防止膜ll?？紤]到加工能力，氧化鋁膜的厚度優(yōu)選為小于或等于 10nm， 一般地優(yōu)選是在20 50nm左右。在通過CVD法形成致密的膜的情 況下，也能夠進(jìn)一步減少膜厚。在此情況下，最好將絕緣性氫擴(kuò)散防止膜形 成為lnm以上的厚度。
在絕緣性氫擴(kuò)散防止膜11上，150。C的襯底溫度下，通過濺射法以10nm 厚度沉積Ti等導(dǎo)電緊貼膜12。 Ti膜的成膜溫度優(yōu)選為在l(TC以上20(TC以 下。Ti膜的厚度最好是在l 25nm的范圍內(nèi)。若使Ti膜變厚為30nm以上， 則在其上形成的下部電極以及鐵電膜的結(jié)晶取向性惡化。
在導(dǎo)電緊貼膜上，通過濺射法，以180nm左右厚度沉積Pt等下部電極 LE。襯底溫度優(yōu)選是在10(TC 35(TC范圍內(nèi)。在下部電極LE上，通過射頻 (RF)濺射法，在非結(jié)晶化狀態(tài)下以100 200nm左右厚度沉積PLZT((Pb、La)(Zr、Ti)03)等鐵電膜FD。在包含Ar及02的環(huán)境中進(jìn)行650°C以下的RTA， 而且在氧環(huán)境中，進(jìn)行750。C的RTA。通過此退火處理，鐵電膜FD結(jié)晶化， 下部電極LE致密化。其結(jié)果，抑制了在下部電極LE、鐵電膜FD之間界面 中的Pt與O的相互擴(kuò)散。而且，鐵電膜中的過量Pb擴(kuò)散到導(dǎo)電緊貼膜中， 且導(dǎo)電緊貼膜中的Ti蔓延到鐵電膜中，從而穩(wěn)定鐵電膜中的組成。
在鐵電膜FD上，形成上部電極UE。例如，首先，在30(TC左右的襯底 溫度下，分別使100sccm左右流量的Ar和02流通，并通過反應(yīng)濺射法形成 50nm左右厚度的結(jié)晶化的IrO膜，并在其上通過濺射法還形成200nm左右 厚度的IrO膜。對于后一個膜，沒有必要在成膜時進(jìn)行結(jié)晶化處理。
對襯底的背面進(jìn)行清洗，并對上部電極UE進(jìn)行圖案成形。在02環(huán)境中， 在65(TC下，進(jìn)行60分鐘的退火處理，恢復(fù)鐵電膜所受到的損傷。然后，對 鐵電膜FD進(jìn)行圖案成形。為了覆蓋因圖案成形而被分割的鐵電膜FD以及上 部電極UE，通過濺射法沉積氧化鋁等氫擴(kuò)散防止膜16。在氧環(huán)境中進(jìn)行退 火處理之后，對氧化鋁等氫擴(kuò)散防止膜16及下部電極LE同時進(jìn)行圖案成形。 進(jìn)行在氧環(huán)境中的退火處理，并使氫擴(kuò)散防止膜致密。
以從被圖案成形的下部電極LE的邊緣縮回的形狀，對鐵電膜FD進(jìn)行圖 案成形，并且以從鐵電膜FD的邊緣縮回的形狀，對上部電極UE進(jìn)行圖案成 形。鐵電膜FD僅在下部電極LE上，以包含在下部電極的平面形狀被進(jìn)行圖 案成形，且不向下部電極LE之外擴(kuò)散。
為了覆蓋如此形成的鐵電電容器，還通過濺射法，在整個面沉積氧化鋁 等氫擴(kuò)散防止膜17，并在氧環(huán)境中進(jìn)行退火處理。通過數(shù)次的退火處理，穩(wěn) 定鐵電膜中的組成，并抑制漏電。
覆蓋鐵電電容器，通過高密度的等離子體CVD法，例如以1.5pm左右 厚度沉積氧化硅的層間絕緣膜18，并以CMP法對表面進(jìn)行平坦化處理。進(jìn) 行釆用了 N20氣體的等離子體退火處理，從而對層間絕緣膜表面略微進(jìn)行氮 化處理。從而，產(chǎn)生阻擋水分的功能。此外，代替N20，也可以在包含N或 者O中任一種元素的氣體的中進(jìn)行等離子體處理。
層間絕緣膜18上形成抗蝕劑圖案，并貫通層間絕緣膜18、氫擴(kuò)散防止 膜17、 16、氧化硅膜8、氮氧化硅膜7，并對到達(dá)源極/漏極S/D的連接孔CH 進(jìn)行蝕刻。通過濺射法沉積Ti膜、TiN膜，并形成阻擋金屬膜BM之后，通過CVD法沉積表面層(blanket) W的主導(dǎo)電膜MM。
如圖IB所示，通過CMP法除去層間絕緣膜18上不需要的導(dǎo)電膜，并 形成與層間絕緣膜18表面齊平的W插塞PL。以覆蓋插塞PL的方式，在層 間絕緣膜18上，通過例如等離子體增強(qiáng)(PE: plasma enhanced) CVD法沉積 氮氧化硅膜21，從而形成W插塞PL的防氧化膜。
如圖1C所示，在氮氧化硅膜21上形成抗蝕劑圖案，由此對貫通氮氧化 硅膜21、層間絕緣膜18、氫擴(kuò)散防止膜17、 16并到達(dá)鐵電電容器的上部電 極UE、下部電極LE的連接孔CH進(jìn)行蝕刻。在氧環(huán)境中進(jìn)行退火處理，恢 復(fù)損傷。
如圖1D所示，剝離抗蝕劑圖案，通過對氮氧化硅膜21進(jìn)行蝕刻來除去 其，使W插塞PL的表面露出。以填埋連接孔的方式，形成鋁及鋁合金的布 線層，并以抗蝕劑圖案作為掩模進(jìn)行蝕刻，從而形成金屬布線Ml。在圖示 結(jié)構(gòu)中，晶體管一側(cè)的源極/漏極S/D與鐵電電容器的下部電極LE相連接， 形成存儲器單元。根據(jù)需要，還形成層間絕緣膜及布線。
根據(jù)本實施例，在下部電極LE的下方配置Ti等導(dǎo)電緊貼膜，在其下方 配置氧化鋁等絕緣性氫擴(kuò)散防止膜。不僅用上部絕緣性氫擴(kuò)散防止膜覆蓋了 鐵電電容器的上表面及側(cè)面，而且還用下部絕緣性氫擴(kuò)散防止膜覆蓋了其底 面，從而氫及水分滲入的路徑消失，難以受到工序劣化以及環(huán)境的影響。在 下部絕緣性氫擴(kuò)散防止膜的上方配置了導(dǎo)電緊貼膜，因此能夠抑制漏電流。 即使進(jìn)行了微細(xì)化處理，也能夠抑制切換電荷量過度地減少，能夠提高相反 極性電荷量。能夠降低矯頑電壓(coercive voltage)，且提高抗疲勞特性、抗 壓印特性。
圖4表示對CMOS電路進(jìn)行集成化處理的第一實施例的變形例。 一起形 成存儲器單元的轉(zhuǎn)移晶體管和CMOS邏輯電路。圖中右側(cè)表示與圖1D相同 的鐵電存儲器的結(jié)構(gòu)。圖中左側(cè)表示CMOS邏輯電路。在由元件分離區(qū)域劃 定的有源區(qū)域形成p阱PW、 n阱NW。在p阱PW內(nèi)，以與轉(zhuǎn)移晶體管相同 的工序形成n溝道晶體管NMOS。在n阱NW內(nèi)，形成導(dǎo)電類型反轉(zhuǎn)了的p 溝道晶體管PMOS。用氮氧化膜7、氧化硅膜8覆蓋晶體管，并在其上形成 下部絕緣性氫擴(kuò)散防止膜ll、導(dǎo)電緊貼膜12。
在導(dǎo)電緊貼膜12上形成下部電極LE，在下部電極LE上形成120nm厚度的PZT的鐵電膜FD。在鐵電膜FD上形成Pt上部電極UE，然后用絕緣性 氫擴(kuò)散防止膜17、層間絕緣膜18進(jìn)行覆蓋。
與相對轉(zhuǎn)移晶體管的源極/漏極的連接孔一起，同時形成相對CMOS晶體 管的連接孔，并填埋W插塞PL。在第一金屬布線，連接有反相器(inverter)。
實際形成了對CMOS己進(jìn)行集成化處理的樣品。用20nm厚度的氧化鋁 膜形成絕緣性氫擴(kuò)散防止膜11，用Ti形成導(dǎo)電緊貼膜12，而且形成為20nm 及10nm厚度2種導(dǎo)電緊貼膜。將形成了 20nm厚度的Ti層的樣品作為S23， 將形成了 10nm厚度的Ti層的樣品作為S24。圖5A 圖5E示出了測定值。
圖5A示出了向樣品外加3V電壓時的切換電荷量，該樣品為將電容器面 積設(shè)定為5(^mx50!Lim的樣品。圖5B、 5C示出了，向電容器元件陣列分別外 加3V及1.8V電壓時的切換電荷量的測定值。圖5D示出了元件陣列的漏電 流的測定值。在圖5A 圖5D中，用菱形來表示已做出第一層金屬布線為止 的樣品的測定值，用三角形來表示已做出第三層金屬布線為止的樣品的測定 值。圖5E表示切換電荷量相對于外加電壓的變化。
如圖5A所示，以多層布線形成50pmx5(^m的電容器，幾乎不不發(fā)生劣 化。如圖5B、 5C所示，雖然從第一層金屬布線的形成到第三層金屬布線的 形成為止切換電荷量略微下降，但是可以說幾乎在相同的水平的程度。如圖 5E所示，在Ti導(dǎo)電緊貼膜的厚度為10nm的情況下，Qtv的上升速度快，且 低電壓的切換電荷量也變大。如圖5D所示，元件電容器的漏電流與Ti膜的 厚度無關(guān)表示因布線的形成減少的數(shù)值。若也考慮退火的效果等，則可以說
漏電流幾乎沒有增加。對低嬌頑電壓、Qsw的提高、低漏電流、工序劣化的抑
制能夠觀察出效果。
在Ti膜的厚度為20nm的樣品中，獲得80%的成品率，在Ti膜的厚度 為lOnm的樣品中獲得了 83%的成品率。通過減少Ti膜厚，可以認(rèn)為能夠期 待提高結(jié)晶性，且其反應(yīng)在成品率上。
上面，對在絕緣膜上形成平板型鐵電電容器的情況進(jìn)行了說明。而且， 在導(dǎo)電插塞上形成鐵電電容器的堆疊型結(jié)構(gòu)也可以。下面，參照圖6A 圖 6F，說明形成堆疊型鐵電電容器的第二實施例。
如圖6A所示，在硅襯底等半導(dǎo)體襯底1上，通過淺溝槽隔離(STI)工 藝等形成元件分離區(qū)域2。通過離子注入，形成p阱PW以及n阱NW。通過與第一實施例相同的工序，形成MOS晶體管結(jié)構(gòu)。S卩，對有源區(qū)
域表面進(jìn)行熱氧化處理形成柵極氧化膜3，并形成多晶硅膜4、氧化硅膜5， 對柵電極進(jìn)行圖案成形。在p阱上形成n型柵電極，在n阱上形成p型柵電 極。將n型雜質(zhì)離子注入到p阱內(nèi)，形成n型源極/漏極的延伸區(qū)(extension)。 向n阱注入p型雜質(zhì)離子。沉積氧化硅等絕緣膜，通過進(jìn)行各向異性蝕刻， 形成側(cè)壁隔離層6。而且，將高濃度的n型雜質(zhì)離子注入到p阱內(nèi)，將P型 雜質(zhì)離子注入到n阱內(nèi)，形成高濃度的源極/漏極。
到此為止為所公知的CMOS制造工序，也能夠采用其它的公知工序。在 圖中所示的2個NMOS中，中央的源極/漏極為備兩側(cè)的NMOS共享的區(qū)域。
覆蓋MOS晶體管，用CVD法沉積200nm厚度的氮氧化硅膜7，在其上 用CVD法沉積1000nm厚度的氧化硅膜8，并通過CMP法進(jìn)行平坦化處理。 在N2環(huán)境中，且在65(TC下，進(jìn)行30分鐘的退火來進(jìn)行脫氣。在氧化硅膜8 上，通過濺射法，形成50nm左右厚度的氧化鋁的絕緣性氫擴(kuò)散防止膜11。 絕緣性氫擴(kuò)散防止膜11除了氧化鋁之外，也能夠由氮化鋁、TiAlN、氧化鉭、 氧化鈦以及氧化鎬形成。
如圖6B所示，在氫擴(kuò)散防止膜11上形成抗蝕劑圖案，對到達(dá)MOS晶 體管的源極/漏極區(qū)域的接觸孔CH進(jìn)行蝕刻。中央的源極/漏極區(qū)域與位線連 接，兩側(cè)的源極/漏極區(qū)域與電容器連接。在N2環(huán)境中，且在650'C下，進(jìn)行 30分鐘的退火。濺射20nm厚度的Ti層、50nm厚度的TiN層以及20nm厚 度的Ti層，并形成兼有緊貼膜的阻擋膜BM。在阻擋膜BM上，通過CVD 法形成300nm厚度的W膜以填埋接觸孔CH。
如圖6C所示，通過低壓(研磨)CMP法或者電化學(xué)機(jī)械研磨(ECMP: Electrochemical Mechanical Planarization)法，除去絕緣性氫擴(kuò)散防止膜11上 的導(dǎo)電層，并在接觸孔內(nèi)殘留導(dǎo)電插塞PL1。若采用將氧化鋁膜作為阻止膜 的低壓研磨CMP法或者電化學(xué)機(jī)械研磨(ECMP)法，則能夠獲得與周圍的 絕緣膜表面相同水平的高平坦性的W插塞表面。
如圖6D所示，以覆蓋W插塞PL的方式，在氧化鋁膜11上形成25nm 以下的厚度的Ti膜的導(dǎo)電緊貼膜12、導(dǎo)電性氧阻擋膜14、下部電極LE。由 于基體表面平坦，因此能夠形成結(jié)晶性好的膜。通過采用例如100 200nm 厚度的貴金屬Ir、 Ru或TiAlN膜，能夠形成導(dǎo)電性氧阻擋膜14。通過形成該氧阻擋膜，能夠防止形成鐵電膜或者進(jìn)行結(jié)晶性退火時的氧擴(kuò)散到w插
塞。能夠由TiN膜、TiAlN膜、TiA10N膜來代替Ti膜形成導(dǎo)電緊貼膜。用 50 200nm左右厚度的Pt膜形成下部電極LE。能夠由選自Pt、 Ir、 Ru、 Rh、 Re、 Os、 Pd、它們的氧化物以及SrRu03的組中的材料，形成下部電極。
在下部電極LE上，通過MOCVD法，形成例如由120nm厚度的PZT膜 構(gòu)成的鐵電膜FD。例如，設(shè)成膜溫度為58(TC，并且以0.32ml/min導(dǎo)入作為 Pb源的Pb (DPM) 2 (DPM: 二三甲基乙酰金屬鹽)，以0.2ml/min導(dǎo)入作 為Zr源的四(異丁酰三甲基乙酰金屬鹽)鎬Zr (dmhd) 4 (dmhd:異丁酰三 甲基乙酰金屬鹽)，以0.2ml/min導(dǎo)入作為Ti源的鈦(異丙氧基)雙(二三 甲基乙酰金屬鹽)Ti (O-iPr) 2 (DPM) 2 (iPr:異丙氧基)，并設(shè)氧分壓為 5Torr來進(jìn)行MOCVD。將原料以摩爾比30%的濃度溶解到THF (四氫呋喃) 中，并以液體狀態(tài)輸送至氣化器。設(shè)氣化器的溫度為26(TC并使THF及原料 氣化，與氧混合之后，在晶片上通過噴頭噴涂。成膜時間設(shè)定為420秒。由 上述MOCVD法所獲得的PZT膜的組成為Pb/(Zr+Ti)=1.15， Zr/(Zr+Ti)=0.45。
鐵電膜的材料可以采用包含微量的添加物L(fēng)a、 Ca、 Sr、 Si等的PZT、 SBT、 Bi類層狀化合物，所述鐵電膜的材料包括用一般式AB03表示的PZT、 BLT、 PLZT。作為成膜方法有濺射法、溶膠凝膠法(CSD) 、 CVD法等。
在使鐵電膜成膜之后，在含氧的環(huán)境中進(jìn)行退火，從而使其結(jié)晶化。例 如進(jìn)行包括以下退火處理的RTA處理，g口，在Ar和02的混合氣體環(huán)境中， 以600°C的襯底溫度進(jìn)行90秒鐘的第一退火處理，在氧環(huán)境中，以750°C的 襯底溫度進(jìn)行60秒鐘的第二退火處理。此退火處理未給接觸插塞帶來影響。 即使貴金屬被氧化也會成為導(dǎo)電氧化物。在下部電極的下方存在導(dǎo)電氧化阻 擋膜，防止氧的擴(kuò)散。通過濺射例如200nm厚度的氧化銥?zāi)亩阼F電膜FD 上形成上部電極UE。上部電極包括選自由Pt、 Ir、 Ru、 Rh、 Re、 Os、 Pd、 SrRu03組成的組中的至少一種材料，并且能夠以金屬或金屬氧化物的單層或 者多層結(jié)構(gòu)形成上部電極。
如圖6E所示，使用硬掩模，以高溫或常溫的統(tǒng)一蝕刻，對上部電極UE、 鐵電膜FD、下部電極LE、導(dǎo)電氧化阻擋膜14、導(dǎo)電緊貼膜12進(jìn)行圖案成 形。在蝕刻之后，餘去硬掩模。在包含氧的環(huán)境中，且在35(TC下，進(jìn)行1 小時的退火處理。覆蓋所形成的鐵電電容器，通過濺射法或者CVD法，以20 100nm厚度形成氧化鋁等絕緣性氫擴(kuò)散防止膜17。在包含氧的環(huán)境中， 且在55(TC 65(TC下，進(jìn)行恢復(fù)損傷的退火處理。然后，形成層間絕緣膜18， 并以CMP法對表面進(jìn)行平坦化處理。
如圖6F所示，對到達(dá)中央的W插塞PL1以及鐵電電容器的上部電極的 連接孔進(jìn)行蝕刻，并通過與PL1相同的工序作成將連接孔填埋的W插塞 PL2。形成鋁或者鋁合金的第一金屬布線M1，并用層間絕緣膜23覆蓋。在 層間絕緣膜23形成連接孔，并填埋W插塞PL3。重復(fù)相同的工序，形成所 希望層數(shù)的多層布線。
根據(jù)本實施例，雖然在填埋了導(dǎo)電插塞的絕緣膜上形成鐵電電容器，但 是由于對襯底表面進(jìn)行了高度的平坦化處理，因此能夠形成結(jié)晶性沒有被損 傷的下部電極、鐵電膜。由于在下部電極下方配置了導(dǎo)電緊貼膜、絕緣性氫 擴(kuò)散防止膜，因此能夠期待與第一實施例相同的效果。由于在下部電極的下 方配置了導(dǎo)電性氧阻擋膜，因此能夠防止鐵電膜形成工序中的氧到達(dá)導(dǎo)電插 塞。
按照上述實施例對本發(fā)明進(jìn)行了說明，但是本發(fā)明不僅限于這些內(nèi)容。 例如，并不特別講究的數(shù)值只是例示，能夠進(jìn)行各種各樣的變更。除此之外， 對于本領(lǐng)域技術(shù)人員來說，能夠進(jìn)行各種各樣的變更、改良及組合是顯而易 見的。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，具有半導(dǎo)體襯底，半導(dǎo)體元件，其形成在所述半導(dǎo)體襯底上，絕緣膜，其覆蓋所述半導(dǎo)體元件，并形成在所述半導(dǎo)體襯底的上方，下部絕緣性氫擴(kuò)散防止膜，其形成在所述絕緣膜的上方，并具有阻擋氫、水分的能力，導(dǎo)電緊貼膜，其形成在所述絕緣性氫擴(kuò)散防止膜的上方，鐵電電容器，其具有下部電極、鐵電膜及上部電極，其中，所述下部電極形成在所述導(dǎo)電緊貼膜上方，所述鐵電膜形成在所述下部電極上，而且在俯視觀察時位于所述下部電極內(nèi)，所述上部電極形成在所述鐵電膜上，而且在俯視觀察時位于所述鐵電膜內(nèi)；而且，所述導(dǎo)電緊貼膜具有提高所述鐵電電容器的下部電極的緊貼特性且降低所述鐵電電容器的漏電流的功能。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述下部絕緣性氫 擴(kuò)散防止膜分別包括選自由氧化鋁、氮化鋁、TiAlN、氧化鉭、氧化鈦以及氧 化鎬組成的組中的至少一種材料的膜。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述下部絕緣性氫 擴(kuò)散防止膜分別由厚度為1 100nm的氧化鋁膜形成。
4. 根據(jù)權(quán)利要求1 3中任一項所述的半導(dǎo)體器件，其特征在于，還具 有上部絕緣防氫擴(kuò)散止膜，所述上部絕緣性氫擴(kuò)散防止膜以覆蓋所述鐵電電 容器的上表面及側(cè)表面的方式形成，并與所述下部絕緣性氫擴(kuò)散防止膜一同 包住所述鐵電電容器。
5. 根據(jù)權(quán)利要求1 4中任一項所述的半導(dǎo)體器件，其特征在于，所述 導(dǎo)電緊貼膜包括選自由Ti、 TiN、 TiAlN、 TiAlON組成的組中的至少一種材 料的膜。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于，所述導(dǎo)電緊貼膜由 Ti單層形成。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于，所述Ti單層的導(dǎo) 電緊貼膜的厚度在1 25nm的范圍內(nèi)。
8. 根據(jù)權(quán)利要求1 7中任一項所述的半導(dǎo)體器件，其特征在于，所述鐵電體為PZT、微量摻雜有添加物的PZT、 BLT、 SBT、 Bi類層狀化合物中 的任意一種。
9. 根據(jù)權(quán)利要求1 8中任一項所述的半導(dǎo)體器件，其特征在于，所述 下部電極包括選自由Pt、 Ir、 Ru、 Rh、 Re、 Os、 Pd、它們的氧化物以及SrRu03 組成的組中的至少一種材料的膜。
10. 根據(jù)權(quán)利要求1 9中任一項所述的半導(dǎo)體器件，其特征在于， 所述導(dǎo)電緊貼膜及所述下部絕緣性氫擴(kuò)散防止膜覆蓋所述鐵電電容器的下部電極底面的整個面；而且， 所述半導(dǎo)體器件還具有 層間絕緣膜，其覆蓋所述鐵電電容器，導(dǎo)電插塞，其貫通所述層間絕緣膜，并分別到達(dá)所述下部電極和所述上 部電極。
11. 根據(jù)權(quán)利要求1 9中任一項所述的半導(dǎo)體器件，其特征在于，還具有下方導(dǎo)電插塞，其貫通所述絕緣膜和所述下部絕緣性氫擴(kuò)散防止膜，并 電連接所述半導(dǎo)體元件及所述導(dǎo)電緊貼膜；導(dǎo)電性氧阻擋膜，其形成在所述導(dǎo)電緊貼膜和所述下部電極之間； 層間絕緣膜，其覆蓋所述鐵電電容器；上方導(dǎo)電插塞，其貫通所述層間絕緣膜，并到達(dá)所述上部電極。
12. —種半導(dǎo)體器件的制造方法，其特征在于，包括工序a，在形成有晶體管的半導(dǎo)體襯底上，沉積絕緣性氧阻擋膜及層間 絕緣膜；工序b，在所述層間絕緣膜的上方形成絕緣性氫擴(kuò)散防止膜； 工序c，在所述絕緣性氫擴(kuò)散防止膜的上方形成包含Ti的導(dǎo)電緊貼膜； 工序d，在所述導(dǎo)電緊貼膜的上方形成鐵電電容器，所述鐵電電容器包 括下部電極、鐵電膜及上部電極的層疊結(jié)構(gòu)，而且上層不向下層外擴(kuò)展； 工序e，在所述工序d之后，在包含氧的環(huán)境中進(jìn)行退火。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于，所述 工序b通過物理沉積法及化學(xué)沉積法，形成選自由氧化鋁、氮化鋁、TiAlN、氧化鉭、氧化鈦、氧化鎬組成的組中的至少一種材料的膜。
14. 根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于，所述工序b形成厚度為1 100nm的氧化鋁膜。
15. 根據(jù)權(quán)利要求12 14中任一項所述的半導(dǎo)體器件的制造方法，其特 征在于，所述工序c通過物理沉積法、物理化學(xué)沉積法，形成選自由Ti、 TiN、 TiAlN、 TiAlON組成的組中的至少一種材料的膜。
16. 根據(jù)權(quán)利要求15所述的半導(dǎo)體器件的制造方法，其特征在于，所述 工序c通過濺射法形成Ti膜。
17. 根據(jù)權(quán)利要求16所述的半導(dǎo)體器件的制造方法，其特征在于，所述 工序c以10 20(TC的襯底溫度進(jìn)行濺射。
18. 根據(jù)權(quán)利要求12 17中任一項所述的半導(dǎo)體器件的制造方法，其特 征在于，還包括工序f，其在所述工序b與c之間，形成導(dǎo)電插塞，所述導(dǎo)電插塞貫通所 述絕緣性氫擴(kuò)散防止膜、層間絕緣膜及絕緣性氧阻擋膜，并到達(dá)所述半導(dǎo)體 元件；工序g，其在所述工序c與d之間，在所述導(dǎo)電緊貼膜上形成導(dǎo)電性氧 阻擋膜。
19. 根據(jù)權(quán)利要求18所述的半導(dǎo)體器件的制造方法，其特征在于，所述工序f包括工序f-l，對貫通所述絕緣性氫擴(kuò)散防止膜、層間絕緣膜及絕緣性氧阻擋膜的接觸孔進(jìn)行蝕刻；工序f-2，以填埋所述接觸孔的方式沉積插塞材料；工序f-3，將所述絕緣性氫擴(kuò)散防止膜作為阻止膜，通過研磨來除去所述 絕緣性氫擴(kuò)散防止膜上的所述插塞材料。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體器件的制造方法，其特征在于，所述 工序f-3為低壓化學(xué)機(jī)械研磨或者電化學(xué)機(jī)械研磨。
全文摘要
獲得一種具有即使進(jìn)行微細(xì)化處理，其漏電流小且工序劣化程度小的鐵電電容器的半導(dǎo)體器件。所述半導(dǎo)體器件具有半導(dǎo)體襯底，半導(dǎo)體元件，其形成在半導(dǎo)體襯底上，絕緣膜，其覆蓋半導(dǎo)體元件，并形成在半導(dǎo)體襯底上方，下部絕緣性氫擴(kuò)散防止膜，其形成在絕緣膜上方，并具有阻擋氫、水分的能力，導(dǎo)電緊貼膜，其形成在絕緣性氫擴(kuò)散防止膜上方，鐵電電容器，其具有下部電極、鐵電膜及上部電極，其中，下部電極形成在導(dǎo)電緊貼膜上方，鐵電膜形成在下部電極上且俯視觀察時位于下部電極內(nèi)，上部電極形成在鐵電膜上且俯視時位于鐵電膜內(nèi)，而且，導(dǎo)電緊貼膜具有提高鐵電電容器的下部電極的緊貼特性且降低鐵電電容器的漏電流的功能。
文檔編號H01L27/105GK101322241SQ200580052180
公開日2008年12月10日 申請日期2005年11月29日 優(yōu)先權(quán)日2005年11月29日
發(fā)明者中村亙, 王文生 申請人:富士通株式會社