專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，包括具有可變總線寬度的多個輸出模式。
背景技術(shù)：
以往，存在一種半導(dǎo)體集成電路，其中輸出位寬度可以根據(jù)連接到半導(dǎo)體集成電路的外部的設(shè)備而被改變。例如，在具有16位總線模式和8位總線模式的半導(dǎo)體集成電路中，提供16個輸出I/O部分，以便該16個輸出I/O部分在16位總線模式中輸出16位數(shù)據(jù)的各個位，在8位總線模式中從16個輸出I/O部分選擇對應(yīng)于低位(less significant)的8位的8個I/O部分，并將其用于輸出數(shù)據(jù)，而高位(more significant)的8位的輸出被固定，或高位的8位的輸入被拉下(pull down)或拉上(pull up)。
圖7是示出背景技術(shù)的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。
背景技術(shù)：
的半導(dǎo)體集成電路包括一組AND(與)電路701、一組輸出緩沖器702、以及一組輸出I/O部分703(IO 0至IO 15的16位)。這些組成成份701至703被分為對應(yīng)于高位位(IO 8至IO 15)的組和對應(yīng)于低位位(IO 0至IO 7)的組。
OUT 0至OUT 15是通過半導(dǎo)體集成電路的內(nèi)部操作而產(chǎn)生的輸出信號，被輸出到外部。MODE16B是輸出模式切換信號。當(dāng)MODE16B為高(H)電平時，選擇16位總線模式。當(dāng)MODE16B為低(L)電平時，選擇8位總線模式。特別地，當(dāng)MODE16B為L時，該組AND電路的輸出被固定為L，從而選擇8位總線模式。
OE8H是用于控制該組輸出緩沖器702的高位的位的輸出控制信號。當(dāng)OE8H為H時，正常輸出IO 8至IO 15。當(dāng)OE8H為L時，對應(yīng)于IO 8至IO15的該組輸出緩沖器702的一半變?yōu)楦咦杩範(fàn)顟B(tài)(HiZ)。OE8L是用于控制該組輸出緩沖器702的低位的位的輸出控制信號。當(dāng)OE8L為H時，正常輸出IO 0至IO 7。當(dāng)OE8L為L時，對應(yīng)于IO 0至IO 7的該組輸出緩沖器702的一半變?yōu)镠iZ。
在MODE16B為H的16位總線模式中，如果OE8H為H而且OE8L為H，則OUT 0至OUT 15被直接輸出到IO 0至IO 15。在MODE16B為L的8位總線模式中，如果OE8H為H，則IO 8至IO 15的輸出被固定為L，而如果OE8H為L，則IO 8至IO 15被拉下或拉上到下拉或上拉電阻器。當(dāng)OE8L為H時，OUT 0至OUT 7被直接輸出到IO 0至IO 7。
在該結(jié)構(gòu)中，在8位輸出模式中允許被一次輸出的數(shù)據(jù)的數(shù)量是16位輸出模式中數(shù)據(jù)的數(shù)量的一半。由于這個原因，為了得到與16位輸出模式中相同的傳輸速率，在8位輸出模式中需要16位輸出模式中輸出速度的兩倍的輸出速度。當(dāng)進行這樣的高速操作時，需要增加輸出電流能力(capacity)。
作為改變半導(dǎo)體集成電路的外部輸出電流能力的技術(shù)，迄今為止，已經(jīng)提出一種半導(dǎo)體設(shè)備，其具有這樣的電路結(jié)構(gòu)，即為了改進測試讀取的邊緣(margin)而可以基于外部信號來改變晶體管驅(qū)動能力(例如，參見日本專利公開號79056/1991)。
如上所述，如果在半導(dǎo)體集成電路中的數(shù)據(jù)輸出需要恒定的傳輸速率，所述半導(dǎo)體集成電路包括具有可變總線寬度的多個輸出模式，諸如16位輸出模式和8位輸出模式，則在8位輸出模式中需要16位輸出模式中的兩倍的輸出速度。有可能由于外部設(shè)備的結(jié)構(gòu)原因而僅能夠使用8位模式。當(dāng)進行這樣的高速操作時，如果輸出電流能力低，則半導(dǎo)體集成電路不能被正常操作。
用于改變半導(dǎo)體集成電路的外部輸出中的晶體管驅(qū)動能力的背景技術(shù)，是通過其可以降低晶體管驅(qū)動能力以便改進測試讀取的邊緣的技術(shù)。根據(jù)需要來改變外部輸出電流能力的想法是有效的。但是，該技術(shù)存在一個缺點，即由于晶體管驅(qū)動能力被改變，外部輸出電路變得復(fù)雜。

發(fā)明內(nèi)容
本發(fā)明的一個目標(biāo)是提供一種包括具有可變總線寬度的多個輸出模式的半導(dǎo)體集成電路，其中，在具有小總線寬度的輸出模式中，可以改進輸出電流驅(qū)動能力而不使用任何特別的外部輸出電路，這樣，就可以進行高速操作來得到與在具有大總線寬度的輸出模式中相同的數(shù)據(jù)傳輸速率。
本發(fā)明提供一種半導(dǎo)體集成電路，具有總線寬度不同的多個輸出模式，包括(m×n)位(其中m是不小于2的自然數(shù)，n是自然數(shù))輸出模式和n位輸出模式，其中，該半導(dǎo)體集成電路包括(m×n)個I/O部分，用于向外部輸出信號；在(m×n)位輸出模式中，具有(m×n)位的總線寬度的(m ×n)個I/O部分輸出數(shù)據(jù)；在n位輸出模式中，具有n位的總線寬度的(m×n)個I/O部分輸出數(shù)據(jù)，以便該數(shù)據(jù)每位在至少兩個I/O部分中被多路復(fù)用。
根據(jù)上述結(jié)構(gòu)，可以使用迄今為止沒有被用于n位輸出模式的(m-1)×n個輸出I/O部分，所以數(shù)據(jù)每位可以從至少兩個輸出I/O部分被輸出。因此，通過對輸出同一數(shù)據(jù)的輸出I/O部分短路的方法，可以在外部設(shè)備中得到每位的至少兩個I/O部分的輸出電流驅(qū)動能力。其結(jié)果，每位可得到兩倍或更高的電流驅(qū)動能力，所以輸出延遲的值可以被降低來實現(xiàn)高速操作。
本發(fā)明中，該半導(dǎo)體集成電路還包括第一選擇器，用來分別選擇要傳輸?shù)絀/O部分的信號；以及在(m×n)位輸出模式中，第一選擇器的每一個從具有(m×n)位的總線寬度的數(shù)據(jù)中選擇一位，而在n位輸出模式中，第一選擇器的每個從具有n位的總線寬度的數(shù)據(jù)中選擇一位。
此外，在本發(fā)明中，第一選擇器包括(n-1)組的m個選擇器、以及一組(m-1)個選擇器；在(m×n)位輸出模式中，選擇器分別從具有(m×n)位的總線寬度的數(shù)據(jù)中選擇不同的位，而在n位輸出模式中，每組選擇器從具有n位的總線寬度的數(shù)據(jù)中選擇同一位。
根據(jù)上述結(jié)構(gòu)，具有(m×n)位的總線寬度的數(shù)據(jù)可以在(m×n)位輸出模式中被輸出，而具有n位的總線寬度的數(shù)據(jù)在n位輸出模式中，可以根據(jù)每位而被多路輸出。從而，可以容易地實現(xiàn)在n位輸出模式中每位提供兩倍或更高的電流驅(qū)動能力的電路。
此外，在本發(fā)明中，該半導(dǎo)體集成電路還包括(m×n)個三態(tài)(tristate)緩沖器，分別驅(qū)動(m×n)個I/O部分；在n位輸出模式中，(m×n)個三態(tài)緩沖器中的(k×n)個三態(tài)緩沖器(其中k是不小于1但小于m的自然數(shù))變?yōu)楦咦杩埂?br> 根據(jù)上述結(jié)構(gòu)，三態(tài)緩沖器被控制，以便可以關(guān)于數(shù)據(jù)是否根據(jù)位來多路輸出，或者數(shù)據(jù)是否每位根據(jù)情況而通過使用一個I/O部分來輸出，而選擇在n位輸出模式中具有n位總線寬度的數(shù)據(jù)的輸出模式。從而，可以根據(jù)電流驅(qū)動能力來選擇高速和低噪聲之間的平衡(trade-off)關(guān)系。
此外，在本發(fā)明中，(m×n)個I/O部分分別是具有(m×n)個輸入緩沖器的雙向I/O部分。
此外，在本發(fā)明中，該半導(dǎo)體集成電路還包括第一選擇器，分別選擇要傳輸?shù)絀/O部分的信號；以及第二選擇器，分別選擇要輸入到第一選擇器的信號；在(m×n)位輸出模式中，第一選擇器的每個從具有(m×n)位的總線寬度的數(shù)據(jù)中選擇一位，而在n位輸出模式中，第一選擇器選擇與從第二選擇器輸出的信號對應(yīng)的位；而且，在n位輸出模式中，第二選擇器的每個從具有n位的總線寬度的數(shù)據(jù)中選擇一位，或者選擇與具有(m×n)位的總線寬度的數(shù)據(jù)不同、并且與具有n位的總線寬度的數(shù)據(jù)不同的信號。
根據(jù)上述結(jié)構(gòu)，當(dāng)在n位輸出模式中每位一個I/O部分被選擇時，在未使用側(cè)的其它I/O部分可以用于輸出信號，諸如與每個第二選擇器選擇的普通輸出信號不同的測試信號或ICE信號。
此外，在本發(fā)明中，在m等于2的情況下，提供2n位輸出模式和n位輸出模式；在2n位輸出模式中，輸出具有2n位的總線寬度的數(shù)據(jù)的2n個I/O部分的第s(1≤s≤2n)個輸出具有2n位的總線寬度的數(shù)據(jù)的第s位；在n位輸出模式中，2n個I/O部分的第(2t-1)以及第2t個(1≤t≤n)輸出具有n位的總線寬度的數(shù)據(jù)的第t位。
根據(jù)上述結(jié)構(gòu)，在2n位輸出模式中，具有2n位的總線寬度的數(shù)據(jù)能夠被按順序輸出，而在n位輸出模式中，具有n位的總線寬度的數(shù)據(jù)能夠每位按順序被輸出到相鄰的兩個I/O部分。從而，在n位輸出模式中，當(dāng)相鄰的兩個I/O部分被短路時，可以容易地得到每位兩倍的電流驅(qū)動能力。
此外，在本發(fā)明中，該半導(dǎo)體集成電路還包括(2n-1)個選擇器，相應(yīng)于2n個I/O部分的第2至第2n個；在2n位輸出模式中，該第s選擇器選擇具有2n位的總線寬度的數(shù)據(jù)的第s位；而在n位輸出模式中，該第(2t-1)和第2t個選擇器選擇具有n位的總線寬度的數(shù)據(jù)的第t位。
根據(jù)上述結(jié)構(gòu)，很容易實現(xiàn)一種電路，其在2n位輸出模式中，能夠按順序輸出具有2n位的總線寬度的數(shù)據(jù)，并且在n位輸出模式中，能夠?qū)⒕哂衝位的總線寬度的數(shù)據(jù)每位按順序輸出到相鄰的兩個I/O部分。
此外，在本發(fā)明中，通過設(shè)置可以將(m×n)個I/O部分的升序切換為降序，反之亦然。
根據(jù)上述結(jié)構(gòu)，由于從(m×n)個I/O部分輸出的數(shù)據(jù)的升序能夠被切換為降序，反之亦然，因此可以提供一種用于特定目的的功能。
根據(jù)本發(fā)明，在包括具有可變總線寬度的多個輸出模式的半導(dǎo)體集成電路中，在具有小總線寬度的輸出模式中，可以改進電流驅(qū)動能力而不使用任何特別的外部輸出電路。從而，輸出延遲的值變小，使得可以進行高速操作。


圖1是示出本發(fā)明的實施例1的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。
圖2是示出本發(fā)明的實施例2的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。
圖3是示出本發(fā)明的實施例3的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。
圖4是示出本發(fā)明的實施例4的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。
圖5是示出本發(fā)明的實施例5的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。
圖6是示出兩個輸出I/O部分在板配線(board wring)中短路的例子的視圖。
圖7是示出背景技術(shù)的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。
具體實施例方式
下面，參照附圖描述本發(fā)明的實施例。順便提及，在下面的描述中，信號H代表具有高電平的信號(邏輯值1)，信號L代表具有低電平的信號(邏輯值0)，Hiz代表三態(tài)緩沖器的高阻抗?fàn)顟B(tài)。
(實施例1)圖1是示出本發(fā)明的實施例1的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。在圖1中，該半導(dǎo)體集成電路包括一組選擇器101、一組輸出緩沖器(一組三態(tài)緩沖器)102、以及一組輸出I/O部分103(IO 0至IO 15)。
OUT 0至OUT 15是通過半導(dǎo)體集成電路的內(nèi)部電路的操作而產(chǎn)生的輸出信號，被輸出到外部。MODE16B是輸出模式切換信號。當(dāng)MODE16B為H時，選擇16位總線模式。當(dāng)MODE16B為L時，選擇8位總線模式。OE是輸出控制信號。當(dāng)OE為H時，IO 0至IO 15進行普通的輸出。當(dāng)OE為L時，對于IO 0至IO 15的該組輸出緩沖器102變?yōu)镠iZ。
在MODE16B為H的16位總線模式中，該組選擇器101分別選擇連接在上側(cè)的導(dǎo)線。其結(jié)果，OUT 0至OUT 15分別連接到輸出I/O部分IO 0至IO 15。如果OE為H，則OUT 0至OUT 15被直接輸出到輸出I/O部分IO 0至IO 15。
在MODE16B為L的8位總線模式中，該組選擇器101分別選擇連接在下側(cè)的導(dǎo)線。其結(jié)果，OUT 0連接到兩個輸出I/O部分IO 0和IO 1，OUT 1連接到兩個輸出I/O部分IO 2和IO 3，OUT 2連接到兩個輸出I/O部分IO 4和IO 5，OUT 3連接到兩個輸出I/O部分IO 6和IO 7，OUT 4連接到兩個輸出I/O部分IO 8和IO 9，OUT 5連接到兩個輸出I/O部分IO 10和IO 11，OUT6連接到兩個輸出I/O部分IO 12和IO 13，OUT 7連接到兩個輸出I/O部分IO 14和IO 15。
OUT 0至OUT 7是8位總線模式中的輸出信號。當(dāng)OE轉(zhuǎn)變?yōu)镠時，兩個輸出I/O部分每位輸出同一數(shù)據(jù)。以兩個輸出I/O部分被短路的方式，通過每位使用兩個輸出I/O部分，數(shù)據(jù)可以被輸入到外部設(shè)備。
圖6示出在使用板配線將兩個輸出I/O部分短路的情況下的結(jié)構(gòu)的例子。在圖6中，參考標(biāo)號601標(biāo)明本實施例的具有I/O部分的半導(dǎo)體集成電路；602為板上的配線；BP 0至BP 7是外部總線端口。當(dāng)以這種方式在板上進行配線時，BP 0連接到IO 0和IO 1，從而根據(jù)OUT 0得到兩個輸出I/O部分的電流驅(qū)動能力。BP 1連接到IO 2和IO 3，從而根據(jù)OUT 1得到兩個輸出I/O部分的電流驅(qū)動能力。對于BP 2至BP 7同樣如此。
(實施例2)雖然實施例1已經(jīng)表述了IO 0至IO 15僅被用作輸出部分的情況，但IO0至IO 15也可以被用作雙向I/O部分。本實施例示出IO 0至IO 15被用作雙向I/O部分的情況。
圖2是示出本發(fā)明的實施例2的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。在圖2中，該半導(dǎo)體集成電路包括一組選擇器101、一組輸出緩沖器(一組三態(tài)緩沖器)102、一組雙向I/O部分203(IO 0至IO 15)、一組輸入緩沖器(一組三態(tài)緩沖器)204、以及一組選擇器205。
OUT 0至OUT 15是通過半導(dǎo)體集成電路的內(nèi)部操作而產(chǎn)生的輸出信號，被輸出到外部。IN 0至IN 15是從外部設(shè)備輸入到該半導(dǎo)體集成電路的輸入信號。
MODE16B是輸出模式切換信號。當(dāng)MODE16B為H時，選擇16位總線模式。當(dāng)MODE16B為L時，選擇8位總線模式。OE是輸出控制信號。當(dāng)OE為H時，IO 0至IO 15進行普通的輸出。當(dāng)OE為L時，對于IO 0至IO15的該組輸出緩沖器102變?yōu)镠iZ。
由于輸出數(shù)據(jù)的操作與實施例1中相同，因此該操作的描述在此省略。本實施例與實施例1的不同之處在于，使該組輸出緩沖器102變?yōu)镠iZ，從而從外部設(shè)備向該半導(dǎo)體集成電路輸入數(shù)據(jù)。
為了在16位模式中輸入數(shù)據(jù)，當(dāng)OE轉(zhuǎn)變?yōu)長以使該組輸出緩沖器102為HiZ時，MODE16B轉(zhuǎn)變?yōu)镠以使該組選擇器205選擇上部的導(dǎo)線。從而，IO 0的數(shù)據(jù)被輸入到IN 0，IO 1的數(shù)據(jù)被輸入到IN 1。IO 2至IO 5的數(shù)據(jù)以與上述同樣的方式被分別輸入到IN 2至IN 5。
為了在8位模式中輸入數(shù)據(jù)，當(dāng)OE轉(zhuǎn)變?yōu)長以使該組輸出緩沖器102為HiZ時，MODE16B轉(zhuǎn)變?yōu)長。從而，該組選擇器205選擇下部的導(dǎo)線。
下面，參照示出該半導(dǎo)體集成電路被安裝在板上的狀態(tài)的圖6來描述該實施例。在8位模式中，從外部設(shè)備輸出到BP 0的數(shù)據(jù)被經(jīng)由IO 0輸入到IN 0。相似地，輸出到BP 1的數(shù)據(jù)經(jīng)由IO 2被輸入IN 1，而且輸出到BP 2的數(shù)據(jù)經(jīng)由IO 4被輸入到IN 2。對于BP 3至BP 7，數(shù)據(jù)以與上述相同的方式被輸入到IN 3至IN 7。由于當(dāng)前選擇了8位模式，所以不使用IN 8至IN 15。
(實施例3)雖然實施例1和2已經(jīng)描述了在8位總線模式中使兩個輸出I/O部分每位進行相同操作的情況，但根據(jù)情況可以需要每位僅一個輸出I/O部分的操作。本實施例通過以下方式實現(xiàn)，即在8位總線模式中把每位兩個I/O部分或者每位一個I/O部分選擇為操作的I/O部分的功能添加入實施例2。
圖3是示出本發(fā)明的實施例3的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。圖3所示的半導(dǎo)體集成電路被構(gòu)造為，圖2所示的實施例2中的該組輸出緩沖器102被分為對應(yīng)于偶數(shù)位的第一組輸出緩沖器302E，以及對應(yīng)于奇數(shù)位的第二組輸出緩沖器302O，而且第一組輸出緩沖器302E和第二組輸出緩沖器302O分別由不同的信號線控制。
OE_EVEN是用于控制第一組輸出緩沖器302E的輸出控制信號。OE_ODD是用于控制第二組輸出緩沖器302O的輸出控制信號。當(dāng)OE_EVEN為H時，偶數(shù)位IO 0、IO 2、IO 4、IO 6、IO 8、IO 10、IO 12和IO 14被普通地輸出。當(dāng)OE_EVEN為L時，第一組輸出緩沖器302E變?yōu)镠iZ。當(dāng)OE_ODD為H時，奇數(shù)位IO 1、IO 3、IO 5、IO 7、IO 9、IO 11、IO 13和IO15被普通地輸出。當(dāng)OE_ODD為L時，第二組輸出緩沖器302O變?yōu)镠iZ。
在MODE16B為H的16位總線模式中，如果OE_EVEN為H而且OE_ODD為H，則OUT 0至OUT 15被直接輸出到IO 0至IO 15。如果OE_EVEN為L而且OE_ODD為L，則IO 0至IO 15被直接輸入到IN 0至IN 15。
在MODE16B為L的8位總線模式中，如果OE_EVEN為H而且OE_ODD為H，則OUT 0被輸出到IO 0和IO 1，OUT 1被輸出到IO 2和IO 3，OUT 2被輸出到IO 4和IO 5，OUT 3被輸出到IO 6和IO 7，OUT 4被輸出到IO 8和IO 9，OUT 5被輸出到IO 10和IO 11，OUT 6被輸出到IO 12和IO 13，OUT 7被輸出到IO 14和IO 15。
當(dāng)兩個I/O部分以與實施例1中同樣的方式使用圖6所示的板配線而被短路時，BP 0連接到IO 0和IO 1，從而根據(jù)OUT 0得到兩個輸出I/O部分的電流驅(qū)動能力。BP 1連接到IO 2和IO 3，從而根據(jù)OUT 1得到兩個輸出I/O部分的電流驅(qū)動能力。對于BP 2至BP 7也同樣如此。
當(dāng)在8位總線模式中OE_EVEN為H而且OE_ODD為L時，在對應(yīng)于IO 1的第二輸出緩沖器變?yōu)镠iZ時，OUT 0被輸出到IO 0。相似地，當(dāng)對應(yīng)于IO 3、IO 5、IO 7、IO 9、IO11、IO 13和IO 15的第二緩沖器變?yōu)镠iZ時，OUT 1被輸出到IO 2，OUT 2被輸出到IO 4，OUT 3被輸出到IO 6，OUT 4被輸出到IO 8，OUT 5被輸出到IO 10，OUT 6被輸出到IO 12，OUT 7被輸出到IO 14。
當(dāng)兩個I/O部分通過使用圖6所示的板配線而被短路時，由于連接到BP0的I/O部分IO 0和IO 1的一個IO 1為HiZ，所以可以在BP 0得到一個I/O部分的電流驅(qū)動能力。對于BP 1至BP 7也同樣如此，所以在BP 1至BP 7的每個得到一個I/O部分的電流驅(qū)動能力。
接著，將描述在使用圖6所示的板配線的情況下在8位總線模式中的輸入操作。當(dāng)OE_EVEN為L時，BP 0經(jīng)由IO 0被輸入到IN 0。相似地，BP 1經(jīng)由IO 2被輸入到IN 1，BP 2經(jīng)由IO 4被輸入到IN 2。BP 3至BP 7分別以與上述相同的方式被輸入到IN 3至IN 7。由于在8位總線模式中不使用IN 8至IN 15，所以O(shè)E_ODD的信號狀態(tài)可以忽略。
如上所述，當(dāng)在該組輸出緩沖器被分為對應(yīng)于偶數(shù)位的一組輸出緩沖器和對應(yīng)于奇數(shù)位的一組輸出緩沖器的同時，在8位總線模式中進行控制時，可以選擇使用每位一個I/O部分或使用每位兩個I/O部分，以便可以根據(jù)情況來選擇電流驅(qū)動能力。
總的來說，當(dāng)輸出電流能力高時，由于延遲值小，所以可以使用高頻率，但EMI等引起的噪聲高。另一方面，當(dāng)輸出電流能力低時，雖然EMI等造成的噪聲低，但是由于延遲值大，所以不能使用高頻率。雖然，如上所述，操作頻率與噪聲有平衡關(guān)系，但當(dāng)使結(jié)構(gòu)成為可以選擇電流驅(qū)動能力時，輸出電流值可以在兩者之間的良好平衡點被選擇。
雖然，本實施例基于實施例2而且被構(gòu)成為把選擇電流驅(qū)動能力的功能添加入實施例2，但是實際上該功能可以與實施例1結(jié)合以用于輸出I/O部分。
(實施例4)雖然實施例1至3描述了僅OUT 0至OUT 7能夠在8位總線模式下進行輸出的情況，但本實施例被構(gòu)造為，可以以與實施例3中同樣的方式，在8位總線模式中，把使用每位兩個I/O部分或使用每位一個I/O部分選擇為操作的I/O。當(dāng)選擇使用每位一個I/O部分時，在未使用側(cè)的另一個I/O部分被使用，從而可以輸出不同于普通輸出信號的信號，諸如測試信號或者ICE信號。
圖4是示出本發(fā)明的實施例4的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。圖4所示的半導(dǎo)體集成電路被構(gòu)造為，圖1的該組輸出緩沖器102被分為對應(yīng)于偶數(shù)位的第一組輸出緩沖器302E和對應(yīng)于奇數(shù)位的第二組輸出緩沖器302O，第一組輸出緩沖器302E和第二組輸出緩沖器302O分別被不同的信號線控制，用于選擇與普通輸出信號不同的信號的一組選擇器406被添加入圖1所示的結(jié)構(gòu)。
OUT 0至OUT 15是通過半導(dǎo)體集成電路的內(nèi)部操作而產(chǎn)生的普通輸出信號，被輸出到外部。OUT 0P至OUT 7P是與普通輸出信號不同的輸出信號。MODE16B是輸出模式切換信號。當(dāng)MODE16B為H時，選擇16位總線模式。當(dāng)MODE16B為L時，選擇8位總線模式。
OE_EVEN是用于控制第一組輸出緩沖器302E的輸出控制信號。OE_ODD是用于控制第二組輸出緩沖器302O的輸出控制信號。當(dāng)OE_EVEN為H時，偶數(shù)位IO 0、IO 2、IO 4、IO 6、IO 8、IO 10、IO 12和IO 14普通輸出。當(dāng)OE_EVEN為L時，第一組輸出緩沖器302E變?yōu)镠iZ。當(dāng)OE_ODD為H時，奇數(shù)位IO 1、IO 3、IO 5、IO 7、IO 9、IO 11、IO 13和IO 15普通輸出。當(dāng)OE_ODD為L時，第二組輸出緩沖器302O變?yōu)镠iZ。
MODE16B為H的16位總線模式中的操作與實施例1至3相同。如果OE_EVEN為H，OE_ODD為H而且MODEP為L，則MODE16B為L的8位總線模式中的操作與實施例1相同。不管MODEP是L還是H，OE_EVEN為H而且OE_ODD為L的情況下的操作與實施例2相同。
在MODE16B為L的8位總線模式中，如果OE_EVEN為H，OE_ODD為H而且MODEP為H，則OUT 0被輸出到IO 0，OUT 0P被輸出到IO 1，OUT 1被輸出到IO 2，OUT 1P被輸出到IO 3，OUT 2被輸出到IO 4，OUT 2P被輸出到IO 5，OUT 3被輸出到IO 6，OUT 3P被輸出到IO 7，OUT 4被輸出到IO 8，OUT 4P被輸出到IO 9，OUT 5被輸出到IO 10，OUT 5P被輸出到IO 11，OUT 6被輸出到IO 12，OUT 6P被輸出到IO 13，OUT 7被輸出到IO 14，OUT 7P被輸出到IO 15。
如上所述，在8位總線模式中，可以通過OE_ODD控制選擇每位一個I/O部分的電流驅(qū)動能力或每位兩個I/O部分的電流驅(qū)動能力。此外，當(dāng)每位一個I/O部分的電流驅(qū)動能力基于MODEP的控制而被選擇時，另一個I/O部分可以被用于輸出另一信號。
雖然，本實施例被構(gòu)造為I/O部分被用作為輸出I/O部分，實際上本實施例可以與實施例3結(jié)合，從而I/O部分被用作雙向I/O部分。
(實施例5)圖5是示出本發(fā)明的實施例5的半導(dǎo)體集成電路的I/O部分的結(jié)構(gòu)的視圖。本實施例被構(gòu)造為I/O的升序可以被切換為降序，而且反之亦然，用于將I/O的升序切換為降序的一組選擇器507被添加入圖1所示的結(jié)構(gòu)。
MODE16B是輸出模式切換信號。當(dāng)MODE16B為H時，選擇16位總線模式。當(dāng)MODE16B為L時，選擇8位總線模式。OE是輸出控制信號。當(dāng)OE為H時，IO 0至IO 15被普通輸出。當(dāng)OE為L時，IO 0至IO 15的該組輸出緩沖器102變?yōu)镠iZ。FLIP是給予該組選擇器507的用于選擇I/O的升序或降序的控制信號。
當(dāng)MODE16B為H而且FLIP為L時，選擇正常的16位總線模式。如果OE為H，則OUT 0至OUT 15被直接輸出到IO 0至IO 15。當(dāng)MODE16B為H而且FLIP為H時，選擇反轉(zhuǎn)的(inverted)16位總線模式。如果OE為H，則OUT 0至OUT 15的位順序被反轉(zhuǎn)，從而OUT 0至OUT 15分別被輸出到IO 15至IO 0。
當(dāng)MODE16B為L而且FLIP為L時，選擇正常的8位總線模式。如果OE為H，則OUT 0被輸出到IO 0和IO 1，OUT 1被輸出到IO 2和IO 3，OUT 2被輸出到IO 4和IO 5，OUT 3被輸出到IO 6和IO 7，OUT 4被輸出到IO 8和IO 9，OUT 5被輸出到IO 10和IO 11，OUT 6被輸出到IO 12和IO13，OUT 7被輸出到IO 14和IO 15。
當(dāng)兩個I/O部分以與實施例1中同樣的方式通過使用圖6所示的板配線而被短路時，BP 0連接到IO 0和IO 1，因此根據(jù)OUT 0得到兩個輸出I/O部分的電流驅(qū)動能力。BP 1連接到IO 2和IO 3，因此根據(jù)OUT 1得到兩個輸出I/O部分的電流驅(qū)動能力。對于BP 2至BP 7也同樣如此。
當(dāng)MODE16B為L而且FLIP為H時，選擇反轉(zhuǎn)的8位總線模式。如果OE為H，則OUT 0被輸出到IO 15和IO 14，OUT 1被輸出到IO 13和IO 12，OUT 2被輸出到IO11和IO 10，OUT 3被輸出到IO 9和IO 8，OUT 4被輸出到IO 7和IO 6，OUT 5被輸出到IO 5和IO 4，OUT 6被輸出到IO 3和IO2，OUT 7被輸出到IO 1和IO 0。
在此情況下，當(dāng)兩個I/O部分通過使用圖6所示的板配線而被短路時，BP 0連接到IO 0和IO 1，因此根據(jù)OUT 7得到兩個輸出I/O部分的電流驅(qū)動能力。BP 1連接到IO 2和IO 3，因此根據(jù)OUT 6得到兩個輸出I/O部分的電流驅(qū)動能力。對于BP 2至BP 7也同樣如此。
雖然該實施例是基于實施例1，當(dāng)實際上該實施例可以與實施例2至4的任何一個結(jié)合。
由于在包括具有可變總線寬度的多個輸出模式的半導(dǎo)體集成電路中，在具有小總線寬度的輸出模式中，可以不使用任何特別的外部輸出電路而改進電流驅(qū)動能力，因此根據(jù)本發(fā)明的半導(dǎo)體集成電路具有如下效果，即降低輸出延遲的值以便能夠進行高速操作。根據(jù)本發(fā)明的半導(dǎo)體集成電路作為包括具有可變總線長度的多個輸出模式的半導(dǎo)體集成電路等是有用的。
權(quán)利要求
1.一種半導(dǎo)體集成電路，具有總線寬度不同的多個輸出模式，包括(m×n)位(其中m是不小于2的自然數(shù)，n是自然數(shù))輸出模式和n位輸出模式，所述半導(dǎo)體集成電路包括(m×n)個I/O部分，向外部輸出信號；其中，在(m×n)位輸出模式中，具有(m×n)位的總線寬度的(m×n)個I/O部分輸出數(shù)據(jù)；以及在n位輸出模式中，具有n位的總線寬度的(m×n)個I/O部分輸出數(shù)據(jù)，以便該數(shù)據(jù)每位在至少兩個I/O部分中被多路復(fù)用。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，還包括第一選擇器，用來分別選擇要傳輸?shù)絀/O部分的信號；以及在(m×n)位輸出模式中，第一選擇器的每個從具有(m×n)位的總線寬度的數(shù)據(jù)中選擇一位，而在n位輸出模式中，第一選擇器的每個從具有n位的總線寬度的數(shù)據(jù)中選擇一位。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路，其中所述第一選擇器包括(n-1)組的m個選擇器、以及一組(m-1)個選擇器；以及在(m×n)位輸出模式中，選擇器分別從具有(m×n)位的總線寬度的數(shù)據(jù)中選擇不同的位，而在n位輸出模式中，每組選擇器從具有n位的總線寬度的數(shù)據(jù)中選擇同一位。
4.如權(quán)利要求1所述的半導(dǎo)體集成電路，還包括(m×n)個三態(tài)緩沖器，分別驅(qū)動(m×n)個I/O部分；其中，在n位輸出模式中，(m×n)個三態(tài)緩沖器中的(k×n)個三態(tài)緩沖器(其中k是不小于1但小于m的自然數(shù))變?yōu)楦咦杩埂?br> 5.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，(m×n)個I/O部分分別是具有(m×n)個輸入緩沖器的雙向I/O部分。
6.如權(quán)利要求1所述的半導(dǎo)體集成電路，還包括第一選擇器，分別選擇要傳輸?shù)絀/O部分的信號；以及第二選擇器，分別選擇要輸入到第一選擇器的信號；其中，在(m×n)位輸出模式中，第一選擇器的每個從具有(m×n)位的總線寬度的數(shù)據(jù)中選擇一位，而在n位輸出模式中，該第一選擇器選擇與從第二選擇器輸出的信號對應(yīng)的位；以及在n位輸出模式中，第二選擇器的每個從具有n位的總線寬度的數(shù)據(jù)中選擇一位，或者選擇與具有(m×n)位的總線寬度的數(shù)據(jù)不同、并且與具有n位的總線寬度的數(shù)據(jù)不同的信號。
7.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中在m等于2的情況下，提供2n位輸出模式和n位輸出模式；在2n位輸出模式中，輸出具有2n位的總線寬度的數(shù)據(jù)的2n個I/O部分的第s(1≤s≤2n)個輸出具有2n位的總線寬度的數(shù)據(jù)的第s位；以及在n位輸出模式中，2n個I/O部分的第(2t-1)以及第2t個(1≤t≤n)輸出具有n位的總線寬度的數(shù)據(jù)的第t位。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路，還包括(2n-1)個選擇器，相應(yīng)于2n個I/O部分的第2至第2n個；其中，在2n位輸出模式中，該第s個選擇器選擇具有2n位的總線寬度的數(shù)據(jù)的第s位；以及在n位輸出模式中，該第(2t-1)和第2t個選擇器選擇具有n位的總線寬度的數(shù)據(jù)的第t位。
9.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中(m×n)個I/O部分的升序能夠通過設(shè)置被切換為降序，反之亦然。
全文摘要
一種具有(m×n)位輸出模式和n位輸出模式的半導(dǎo)體集成電路，包括用于向外部輸出信號的一組(m×n)個I/O部分(103)，其中，在(m×n)位輸出模式中，由一組選擇器(101)選擇具有(m×n)位的總線寬度的數(shù)據(jù)，因此具有(m×n)位的總線寬度的數(shù)據(jù)被從該組(m×n)個I/O部分(103)輸出，而在n位輸出模式中，由一組選擇器(101)多路選擇具有n位的總線寬度的數(shù)據(jù)，因此，在每位在至少兩個I/O部分被多路復(fù)用時，具有n位的總線寬度的數(shù)據(jù)被從該組(m×n)個I/O部分(103)輸出。輸出同一位的每一個I/O部分被外部短路，以改進電流驅(qū)動能力。
文檔編號H01L27/00GK1783721SQ200510131019
公開日2006年6月7日 申請日期2005年12月2日 優(yōu)先權(quán)日2004年12月2日
發(fā)明者津村敬一 申請人:松下電器產(chǎn)業(yè)株式會社