專利名稱：半導體元件與內(nèi)連線結(jié)構(gòu)及各自的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體元件及其制作方法，特別是涉及一種可以增加元件靈敏度的半導體元件、一種內(nèi)連線結(jié)構(gòu)，以及此二者各自的制作方法。
背景技術(shù)：
光二極管影像傳感器是目前常見的一種影像感測元件。典型的光二極管影像傳感器，至少包括一個重置晶體管(reset transistor)以及一個二極管所形成的光感測區(qū)。
在現(xiàn)有技術(shù)中，通常會在晶體管的源極/漏極區(qū)與柵極上形成一層自行對準金屬硅化物層(self-aligned silicide，salicide)。為了避免光感測區(qū)上也形成金屬硅化物層，通常，在沉積金屬層之前必須在光感測區(qū)上先形成自行對準硅化物阻擋層(salicide block，SAB)。
在一般的工藝中，會先在基底上形成一層氧化硅，在進行干式蝕刻移除光感測區(qū)外的氧化硅來形成自行對準硅化物阻擋層。然而，在晶體管的間隙壁上的氧化硅往往無法完全被移除，而形成了另一層間隙壁，而覆蓋了部分的源極/漏極區(qū)，進而影響后續(xù)的自行對準金屬硅化物工藝。
此外，以氧化硅作為自行對準硅化物阻擋層時，往往會影響光感測區(qū)中元件的效能，即當光照射在光感測區(qū)時，垂直入射或斜角入射的光可能會被氧化硅層所反射，而導致感測區(qū)中元件的靈敏度不佳。

發(fā)明內(nèi)容
本發(fā)明的目的就是在提供一種半導體元件，可以增加元件的靈敏度。
本發(fā)明的另一目的是提供一種半導體元件的制作方法，可以避免于源極/漏極區(qū)上形成間隙壁。
本發(fā)明提出一種半導體元件，包括一基底、一晶體管、一硬掩模層與一抗反射層。基底具有第一區(qū)域與第二區(qū)域，其中第二區(qū)域為光感測區(qū)。晶體管配置于第一區(qū)域的基底上。硬掩模層配置于第二區(qū)域的基底上。抗反射層配置于硬掩模層與基底之間。
依照本發(fā)明實施例所述的半導體元件，上述的硬掩模層的材料例如為氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃、氟化硅玻璃或多晶硅。
依照本發(fā)明實施例所述的半導體元件，上述的硬掩模層的厚度例如介于100～1000之間。
依照本發(fā)明實施例所述的半導體元件，上述的抗反射層的材料例如為氮化硅或氮氧化硅。
依照本發(fā)明實施例所述的半導體元件，上述的抗反射層的厚度例如介于400～2000之間。
依照本發(fā)明實施例所述的半導體元件，還可以有一層硅化金屬層，配置于晶體管的源極/漏極區(qū)與柵極上。
依照本發(fā)明實施例所述的半導體元件，上述的硅化金屬層的材料例如為硅化鎢、硅化鈦、硅化鈷、硅化鉬、硅化鎳、硅化鈀或硅化鉑。
依照本發(fā)明實施例所述的半導體元件，還可以有一層犧牲層，配置于光反射層與基底之間。
依照本發(fā)明實施例所述的半導體元件，上述的犧牲層的材料例如為氧化硅。
依照本發(fā)明實施例所述的半導體元件，上述的犧牲層的厚度例如介于10～300之間。
本發(fā)明還提出一種半導體元件的制作方法，首先，提供一基底，此基底具有第一區(qū)域與第二區(qū)域，其中第一區(qū)域中已形成有晶體管，且第二區(qū)域為光感測區(qū)。接著，于基底上形成一層抗反射層。然后，于抗反射層上形成一層圖案化硬掩模層。之后，以圖案化硬掩模層為掩模，進行濕式蝕刻步驟，以移除第二區(qū)域外的抗反射層。
依照本發(fā)明實施例所述的半導體元件的制作方法，上述的形成圖案化硬掩模層的方法例如是先于抗反射層上形成一層硬掩模材料層。然后，于硬掩模材料層上形成一層光致抗蝕劑層。接著，進行光刻步驟與蝕刻步驟。之后，移除光致抗蝕劑層。
依照本發(fā)明實施例所述的半導體元件的制作方法，上述的硬掩模材料層的形成方法例如為等離子體增強型化學氣相沉積法。
依照本發(fā)明實施例所述的半導體元件的制作方法，上述的硬掩模材料層的材料例如為氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃或氟化硅玻璃。
依照本發(fā)明實施例所述的半導體元件的制作方法，上述的硬掩模材料層的材料例如為多晶硅。
依照本發(fā)明實施例所述的半導體元件的制作方法，還可以于移除第二區(qū)域外的抗反射層后，移除圖案化硬掩模層。
依照本發(fā)明實施例所述的半導體元件的制作方法，上述的濕式蝕刻步驟所使用的蝕刻液例如為熱磷酸。
依照本發(fā)明實施例所述的半導體元件的制作方法，還可以于形成抗反射層之前，在基底上形成一層犧牲層。
依照本發(fā)明實施例所述的半導體元件的制作方法，上述的犧牲層的形成方法例如為熱氧化法或等離子體增強型化學氣相沉積法。
依照本發(fā)明實施例所述的半導體元件的制作方法，上述的抗反射層的形成方法例如為等離子體增強型化學氣相沉積法。
依照本發(fā)明實施例所述的半導體元件的制作方法，還可以于移除第二區(qū)域外的抗反射層后，在晶體管的源極/漏極區(qū)與柵極上形成一層硅化金屬層。
本發(fā)明又提出一種內(nèi)連線結(jié)構(gòu)，其在結(jié)構(gòu)上與上述本發(fā)明的半導體元件有關(guān)，且包括一基底、一介電層、一蝕刻終止層與一插塞?；字芯哂袑щ妳^(qū)。介電層配置于基底上。蝕刻終止層配置于介電層與基底之間。插塞分為第一部分與第二部分，其中第一部分配置于介電層中，而第二部分配置于蝕刻終止層中，第二部分的寬度大于第一部分的寬度，且插塞與導電區(qū)電連接。
依照本發(fā)明實施例所述的內(nèi)連線結(jié)構(gòu)的制作方法，上述的蝕刻終止層的材料例如為氮化硅。
依照本發(fā)明實施例所述的內(nèi)連線結(jié)構(gòu)的制作方法，上述的插塞的材料例如為鎢或鋁。
依照本發(fā)明實施例所述的內(nèi)連線結(jié)構(gòu)的制作方法，還可以有一層阻障層，配置于插塞與介電層以及蝕刻終止層之間。
依照本發(fā)明實施例所述的內(nèi)連線結(jié)構(gòu)的制作方法，上述的阻障層的材料例如為鈦、氮化鈦或氮化鉭。
本發(fā)明再提出一種內(nèi)連線結(jié)構(gòu)的制作方法，首先，提供一基底，此基底中已形成有導電區(qū)。接著，于基底上形成一層蝕刻終止層。然后，于蝕刻終止層上形成一層介電層。繼之，于介電層中形成第一開口，暴露出部分位于導電區(qū)上方的蝕刻終止層。接下來，進行濕式蝕刻步驟，以于蝕刻終止層中形成第二開口，暴露出導電區(qū)，其中第二開口大于第一開口。之后，于第一開口與第二開口中形成插塞。
依照本發(fā)明實施例所述的內(nèi)連線結(jié)構(gòu)的制作方法，上述的形成第一開口的方法例如是先于介電層上形成一層光致抗蝕劑層。然后，進行光刻步驟與蝕刻步驟。之后，移除光致抗蝕劑層。
依照本發(fā)明實施例所述的內(nèi)連線結(jié)構(gòu)的制作方法，上述的插塞的形成方法例如為原子層沉積法。
依照本發(fā)明實施例所述的內(nèi)連線結(jié)構(gòu)的制作方法，上述的濕式蝕刻步驟所使用的蝕刻液例如為熱磷酸。
依照本發(fā)明實施例所述的內(nèi)連線結(jié)構(gòu)的制作方法，還可以于形成第二開口之后以及形成插塞之前，在第一開口與第二開口的內(nèi)表面上形成一層阻障層。
依照本發(fā)明實施例所述的內(nèi)連線結(jié)構(gòu)的制作方法，上述的阻障層的形成方法例如為等離子體增強型化學氣相沉積法、有機金屬化學氣相沉積法或離子化金屬等離子體法。
本發(fā)明的半導體元件因為在第二區(qū)域上配置了由抗反射層與位于抗反射層上的硬掩模層所組成的堆棧結(jié)構(gòu)來作為自行對準硅化物阻擋層，因此當光照射在第二區(qū)域時，垂直入射或斜角入射的光皆可被感測到，因此提高了光感測元件的靈敏度。此外，在制作本發(fā)明的半導體元件的過程中，利用濕式蝕刻來移除第二區(qū)域外的抗反射層，因此可以避免在晶體管的柵極的側(cè)壁上產(chǎn)生多余的間隙壁覆蓋源極漏極區(qū)。
另外，在本發(fā)明的內(nèi)連線結(jié)構(gòu)中，將插塞配置于介電層與蝕刻終止層中與導電區(qū)電性接，且位于蝕刻終止層中的插塞的寬度大于位于介電層中的插塞的寬度，因此使得插塞與導電區(qū)有較大的接觸面積而降低二者之間的電阻。此外，在形成本發(fā)明的內(nèi)連線結(jié)構(gòu)的過程中，先以于式蝕刻于介電層中形成較小的開口至蝕刻終止層，可以避免蝕刻終止層下方的基底受到損害。而且，于蝕刻終止層中形成開口時是利用濕式蝕刻的方式來進行，因此可以形成較大的開口而暴露出較多的導電區(qū)。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，以下配合附圖以及優(yōu)選實施例，以更詳細地說明本發(fā)明。


圖1A為依照本發(fā)明一實施例所繪示的半導體元件的剖面示意圖。
圖1B為依照本發(fā)明另一實施例所繪示的半導體元件的剖面示意圖。
圖2A至圖2D為依照本發(fā)明實施例所繪示的半導體元件的制作流程剖面圖。
圖3A為依照本發(fā)明一實施例所繪示的內(nèi)連線結(jié)構(gòu)的剖面示意圖。
圖3B為依照本發(fā)明另一實施例所繪示的內(nèi)連線結(jié)構(gòu)的剖面示意圖。
圖4A至圖4D為依照本發(fā)明實施例所繪示的內(nèi)連線結(jié)構(gòu)的制作流程剖面圖。
簡單符號說明10柵介電層12柵極14間隙壁16源極/漏極區(qū)100、300基底101第一區(qū)域102晶體管103第二區(qū)域104硬掩模材料層104a硬掩模層105摻雜區(qū)106抗反射層107、305圖案化光致抗蝕劑層108隔離結(jié)構(gòu)110犧牲層111硅化金屬層302蝕刻終止層304介電層306插塞306a第一部分
306b第二部分307、309開口308導電區(qū)310阻障層具體實施方式
圖1A為依照本發(fā)明一實施例所繪示的半導體元件的剖面示意圖。請參照圖1A，本發(fā)明的半導體元件包括基底100、晶體管102、硬掩模層104a與抗反射層106?；?00具有第一區(qū)域101與第二區(qū)域103，且基底100中配置有隔離結(jié)構(gòu)108。第二區(qū)域103為光感測區(qū)，其中具有摻雜區(qū)105，摻雜區(qū)105所摻雜的摻雜物型態(tài)例如是與摻雜區(qū)105的周圍區(qū)域相反，或者摻雜區(qū)105所摻雜的摻雜物型態(tài)例如是與基底100相反，而與其下方的基底100形成一個PN二極管，也就是當基底100為P型基底時，摻雜區(qū)105為N型摻雜，而當基底100為N型基底時，摻雜區(qū)105為P型摻雜。隔離結(jié)構(gòu)108例如為淺溝槽隔離結(jié)構(gòu)。第一區(qū)域101與第二區(qū)域103分別位于相鄰二個隔離結(jié)構(gòu)108之間。晶體管102配置于第一區(qū)域101的基底100上。晶體管102例如為金氧半(MOS)晶體管，其例如包括柵介電層10、柵極12、間隙壁14與源極/漏極區(qū)16。硬掩模層104a配置于第二區(qū)域103的基底100上。硬掩模層104a的材料與抗反射層106不相同，其材料例如為氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃、氟化硅玻璃或多晶硅，厚度例如介于100～1000之間?？狗瓷鋵?06配置于硬掩模層104a與基底100之間?？狗瓷鋵?06的材料例如為氮化硅或氮氧化硅，厚度例如介于400～2000之間。硅化金屬層111配置于晶體管102的源極/漏極區(qū)16與柵極12上。硅化金屬層111的材料例如為硅化鎢、硅化鈦、硅化鈷、硅化鉬、硅化鎳、硅化鈀或硅化鉑。
在本實施例中，由于在第二區(qū)域上所配置的自行對準硅化物阻擋層是由一層抗反射層與位于抗反射層上的一層硬掩模層所組成，因此當光照射在第二區(qū)域時，垂直入射或斜角入射的光皆可被感測到，因此提高了光感測元件的靈敏度。
圖1B為依照本發(fā)明另一實施例所繪示的半導體元件的剖面示意圖。請參照圖1B，在另一實施例中，還可以于抗反射層106與基底100之間配置一層犧牲層110，使抗反射層106更容易附著于基底100上。犧牲層110的材料例如為氧化硅，厚度例如介于10～300之間。
以下將以圖1B所示的半導體元件為例，對本發(fā)明的半導體元件的制作方法作說明。
圖2A至圖2D為依照本發(fā)明實施例所繪示的半導體元件的制作流程剖面圖。首先，請參照圖2A，提供基底100，基底100中已形成有利用隔離結(jié)構(gòu)108所定義出第一區(qū)域101與第二區(qū)域103，其中第一區(qū)域101中已形成有晶體管102，且第二區(qū)域103為光感測區(qū)。隔離結(jié)構(gòu)108例如為淺溝槽隔離結(jié)構(gòu)。晶體管102例如為金氧半(MOS)晶體管，其例如包括柵介電層10、柵極12、間隙壁14與源極/漏極區(qū)16。此外，第二區(qū)域103中已形成有摻雜區(qū)105，其中摻雜區(qū)105所摻雜的摻雜物型態(tài)例如是與摻雜區(qū)105的基底100相反，而與其下方的基底100形成一個PN二極管，也就是說，當基底100為P型基底時，摻雜區(qū)105摻雜N型摻雜物，而當基底100為N型基底時，摻雜區(qū)105摻雜P型摻雜物。在另一實施例中，摻雜區(qū)105是位于基底100的一個井區(qū)中，則其所摻雜的摻雜物型態(tài)則與井區(qū)者相反。
接著，請參照圖2B，于基底100上形成犧牲層110，以用來增加后續(xù)所形成的抗反射層106與基底100之間的附著力。犧牲層110的形成方法例如為熱氧化法或等離子體增強型化學氣相沉積法。繼之，于犧牲層110上依序形成抗反射層106與硬掩模材料層104。抗反射層106的形成方法例如為化學氣相沉積法。硬掩模材料層104的材料與抗反射層106的材料不相同，其材料例如為氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃、氟化硅玻璃或多晶硅，其形成方法例如為等離子體增強型化學氣相沉積法。在另一實施例中，也可以省略形成犧牲層110的步驟而直接于基底上，形成抗反射層106。之后，于硬掩模材料層104上形成光致抗蝕劑層(未繪示)。然后，進行光刻步驟，以形成圖案化光致抗蝕劑層107，此圖案化光致抗蝕劑層107覆蓋第二區(qū)域103。
繼之，請參照圖2C，以圖案化光致抗蝕劑層107為掩模，進行蝕刻步驟，將硬掩模材料層104圖案化，以形成圖案化的硬掩模層104a。上述蝕刻步驟例如為干式蝕刻或濕式蝕刻。然后，移除圖案化光致抗蝕劑層107。之后，請參照圖2D，再以硬掩模層104a為掩模，進行濕式蝕刻步驟，以移除第二區(qū)域103外的抗反射層106與犧牲層110。濕式蝕刻步驟例如是先使用熱磷酸去除抗反射層106后，再以稀氫氟酸去除犧牲層110。然后，再以硬掩模層104a、抗反射層106與犧牲層110作為自行對準硅化物阻擋層，進行自行對準硅化物工藝，以于柵極12與源極/漏極區(qū)16上形成硅化金屬層111。硅化金屬層111的材料包括硅化鎢、硅化鈦、硅化鈷、硅化鉬、硅化鎳、硅化鈀或硅化鉑。
值得一提的是，由于采用濕式蝕刻來移除第二區(qū)域103外的抗反射層106與犧牲層110，因此可以將覆蓋于晶體管102上的抗反射層106與犧牲層110完全移除，而不會在晶體管102的柵極12的側(cè)壁上產(chǎn)生多余的間隙壁覆蓋源極漏極區(qū)16。
值得注意的是，當硬掩模材料層104的材料為多晶硅時，于移除第二區(qū)域103外的抗反射層106與犧牲層110后，需要再將硬掩模層104a移除。當硬掩模材料層104的材料為氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃、氟化硅玻璃時，則不需要將硬掩模層104a移除，而可以將硬掩模層104a作為后續(xù)工藝中層間介電層(inter-layer dielectric)的一部分。
在本實施例中，由于在移除第二區(qū)域103外的抗反射層106與犧牲層110之后，第二區(qū)域103上仍保留有硬掩模層104a、抗反射層106與犧牲層110，可以作為后續(xù)自行對準硅化物工藝中的自行對準硅化物阻擋層，且使得光照射在第二區(qū)域103時，垂直入射或斜角入射的光皆可被感測到，因而提高了光感測元件的靈敏度。
上述工藝方法亦可應用于一般熟知的內(nèi)連線結(jié)構(gòu)工藝中。
圖3A為依照本發(fā)明一實施例所繪示的內(nèi)連線結(jié)構(gòu)的剖面示意圖。請參照圖3A，本發(fā)明的內(nèi)連線結(jié)構(gòu)包括基底300、蝕刻終止層302、介電層304與插塞306。基底300中具有導電區(qū)308。導電區(qū)308例如為導線或一般熟知的半導體元件。介電層304配置于基底300上。介電層304的材料例如為氧化硅、硼磷硅玻璃、磷硅玻璃或氟化硅玻璃。蝕刻終止層302配置于介電層304與基底300之間。蝕刻終止層302的材料例如為氮化硅。插塞306分為第一部分306a與第二部分306b，其中第一部分306a配置于介電層304中，而第二部分306b配置于蝕刻終止層中302，其中第二部分306b的寬度大于第一部分306a的寬度，且插塞306與導電區(qū)308電連接。插塞306的材料例如為鎢或鋁。在本實施例中，插塞306以較寬的第二部分與導電區(qū)308電連接，因此與現(xiàn)有的插塞比較起來，與導電區(qū)308具有較多的接觸面積而使電阻降低。
圖3B為依照本發(fā)明另一實施例所繪示的內(nèi)連線結(jié)構(gòu)的剖面示意圖。請參照圖3B，在另一實施例中，還可以于插塞306與介電層304以及蝕刻終止層302之間配置一層阻障層310，將插塞306與介電層304以及蝕刻終止層302隔離開，以避免產(chǎn)生尖峰現(xiàn)象。阻障層310的材料例如為鈦、氮化鈦或氮化鉭。
以下將以圖3B所示的內(nèi)連線結(jié)構(gòu)為例，對本發(fā)明的內(nèi)連線結(jié)構(gòu)的制作方法作說明。
圖4A至圖4D為依照本發(fā)明實施例所繪示的內(nèi)連線結(jié)構(gòu)的制作充程剖面圖。首先，請參照圖4A，提供基底300，基底300中已形成有導電區(qū)308。導電區(qū)308例如為導線或一般熟知的半導體元件。接著，于基底300上形成蝕刻終止層302。蝕刻終止層302的形成方法如為化學氣相沉積法。然后，于蝕刻終止層302上形成介電層304。介電層304的形成方法例如為等離子體增強型化學氣相沉積法。
繼之，請參照圖4B，于介電層304上形成一層光致抗蝕劑層(未繪示)。接著，進行光刻步驟以形成圖案化光致抗蝕劑層305。然后，以圖案化光致抗蝕劑層305為掩模，進行蝕刻步驟，以于介電層304中形成開口307，暴露出部分位于導電區(qū)308上方的蝕刻終止層302。上述蝕刻步驟例如為干式蝕刻。
接下來，請參照圖4C，移除圖案化光致抗蝕劑層305。然后，以介電層304為掩模，進行濕式蝕刻步驟，以于蝕刻終止層302中形成開口309，暴露出導電區(qū)308。在此步驟中，由于底切現(xiàn)象的關(guān)系，因此開口309會大于開口307。濕式蝕刻步驟所使用的蝕刻液例如為熱磷酸。在本實施例中，由于先以干式蝕刻于介電層304中形成開口307至蝕刻終止層302，可以避免蝕刻終止層302下方的基底300受到損害。然后，再利用濕式蝕刻于蝕刻終止層302中形成開口309，因此可以暴露出較多的導電區(qū)308。
然后，請參照圖4D，于開口307與開口309的內(nèi)表面上形成阻障層310，使介電層304以及蝕刻終止層302與后續(xù)形成的插塞306隔離開，以避免尖峰現(xiàn)象。阻障層310的形成方法例如為等離子體增強型化學氣相沉積法、有機金屬化學氣相沉積法或離子化金屬等離子體法。之后，于開口307與開口309中形成插塞306。插塞306的形成方法例如為原子層沉積法(ALD)。由于開口309大于開口307，因此使得插塞306與導電區(qū)308之間具有較大的接觸面積而降低了二者之間的電阻。
綜上所述，本發(fā)明的半導體元件在第二區(qū)域上配置由抗反射層與位于抗反射層上的硬掩模層的堆棧結(jié)構(gòu)來作為自行對準硅化物阻擋層，因此當光照射在第二區(qū)域時，垂直入射或斜角入射的光皆可被感測到，因此提高了光感測元件的靈敏度。此外，在形成上述堆棧結(jié)構(gòu)時先圖案化硬掩模層，再以圖案化的硬掩模層為掩模進行濕式蝕刻來移除第二區(qū)域外的抗反射層，因此可以避免在晶體管的柵極的側(cè)壁上產(chǎn)生多余的間隙壁覆蓋源極漏極區(qū)。
另外，在本發(fā)明的內(nèi)連線結(jié)構(gòu)中，于介電層與基底之間配置一層蝕刻終止層，并將插塞配置于介電層與蝕刻終止層中與導電區(qū)電性接，且位于蝕刻終止層中的插塞的寬度大于位于介電層中的插塞的寬度，使得插塞與導電區(qū)有較大的接觸面積而降低電阻。此外，在形成開口以填入插塞時，先以干式蝕刻于介電層中形成較小的開口至蝕刻終止層，可以避免蝕刻終止層下方的基底受到損害。再者，于蝕刻終止層中形成開口時是利用濕式蝕刻的方式來進行，因此可以形成較大的開口而暴露出較多的導電區(qū)。
雖然本發(fā)明以優(yōu)選實施例揭露如上，然而其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動與潤飾，因此本發(fā)明的保護范圍應當以后附的權(quán)利要求所界定者為準。
權(quán)利要求
1.一種半導體元件，包括一基底，該基底具有一第一區(qū)域與一第二區(qū)域，其中該第二區(qū)域為一光感測區(qū)；一晶體管，配置于該第一區(qū)域的該基底上；一硬掩模層，配置于該第二區(qū)域的該基底上；以及一抗反射層，配置于該硬掩模層與該基底之間。
2.如權(quán)利要求1所述的半導體元件，其中該硬掩模層的材料包括氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃、氟化硅玻璃或多晶硅。
3.如權(quán)利要求1所述的半導體元件，其中該硬掩模層的厚度介于100～1000之間。
4.如權(quán)利要求1所述的半導體元件，其中該抗反射層的材料包括氮化硅或氮氧化硅。
5.如權(quán)利要求1所述的半導體元件，其中該抗反射層的厚度介于400～2000之間。
6.如權(quán)利要求1所述的半導體元件，還包括一硅化金屬層，配置于該晶體管的一源極/漏極區(qū)與一柵極上。
7.如權(quán)利要求6所述的半導體元件，其中該硅化金屬層的材料包括硅化鎢、硅化鈦、硅化鈷、硅化鉬、硅化鎳、硅化鈀或硅化鉑。
8.如權(quán)利要求1所述的半導體元件，還包括一犧牲層，配置于該光反射層與該基底之間。
9.如權(quán)利要求8所述的半導體元件，其中該犧牲層的材料包括氧化硅。
10.如權(quán)利要求8所述的半導體元件，其中該犧牲層的厚度介于10～300之間。
11.一種半導體元件的制作方法，包括提供一基底，該基底具有一第一區(qū)域與一第二區(qū)域，其中該第一區(qū)域中已形成有一晶體管，且該第二區(qū)域為一光感測區(qū)；于該基底上形成一抗反射層；于該抗反射層上形成一圖案化硬掩模層；以及以該圖案化硬掩模層為掩模，進行一濕式蝕刻步驟，以移除該第二區(qū)域外的該抗反射層。
12.如權(quán)利要求11所述的半導體元件的制作方法，其中形成該圖案化硬掩模層的方法包括于該抗反射層上形成一硬掩模材料層；于該硬掩模材料層上形成一光致抗蝕劑層；進行光刻步驟與蝕刻步驟，以形成該圖案化硬掩模層；以及移除該光致抗蝕劑層。
13.如權(quán)利要求12所述的半導體元件的制作方法，其中該硬掩模材料層的形成方法包括等離子體增強型化學氣相沉積法。
14.如權(quán)利要求12所述的半導體元件的制作方法，其中該硬掩模材料層的材料包括氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃或氟化硅玻璃。
15.如權(quán)利要求12所述的半導體元件的制作方法，其中該硬掩模材料層的材料包括多晶硅。
16.如權(quán)利要求15所述的半導體元件的制作方法，還包括于移除該第二區(qū)域外的該抗反射層后，移除該圖案化硬掩模層。
17.如權(quán)利要求11所述的半導體元件的制作方法，其中該濕式蝕刻步驟所使用的蝕刻液包括熱磷酸。
18.如權(quán)利要求11所述的半導體元件的制作方法，其中該抗反射層的形成方法包括等離子體增強型化學氣相沉積法。
19.如權(quán)利要求11所述的半導體元件的制作方法，還包括于形成該抗反射層之前，在該基底上形成一犧牲層。
20.如權(quán)利要求19所述的半導體元件的制作方法，其中該犧牲層的形成方法包括熱氧化法或等離子體增強型化學氣相沉積法。
21.如權(quán)利要求11所述的半導體元件的制作方法，還包括于移除該第二區(qū)域外的該抗反射層后，在該晶體管的一源極/漏極區(qū)與一柵極上形成一硅化金屬層。
22.一種內(nèi)連線結(jié)構(gòu)，包括一基底，該基底中具有一導電區(qū)；一介電層，配置于該基底上；一蝕刻終止層，配置于該介電層與該基底之間；以及一插塞，分為一第一部分與一第二部分，其中該第一部分配置于該介電層中，而該第二部分配置于該蝕刻終止層中，該第二部分的寬度大于該第一部分的寬度，且該插塞與該導電區(qū)電連接。
23.如權(quán)利要求22所述的內(nèi)連線結(jié)構(gòu)，其中該蝕刻終止層的材料包括氮化硅。
24.如權(quán)利要求22所述的內(nèi)連線結(jié)構(gòu)，其中該插塞的材料包括鎢或鋁。
25.如權(quán)利要求22所述的內(nèi)連線結(jié)構(gòu)，還包括一阻障層，配置于該插塞與該介電層以及該蝕刻終止層之間。
26.如權(quán)利要求25所述的內(nèi)連線結(jié)構(gòu)，其中該阻障層的材料包括鈦、氮化鈦或氮化鉭。
27.一種內(nèi)連線結(jié)構(gòu)的制作方法，包括提供一基底，該基底中已形成有一導電區(qū)；于該基底上形成一蝕刻終止層；于該蝕刻終止層上形成一介電層；于該介電層中形成一第一開口，暴露出部分位于該導電區(qū)上方的該蝕刻終止層；以該介電層為掩模，進行一濕式蝕刻步驟，以于該蝕刻終止層中形成一第二開口，暴露出該導電區(qū)，其中該第二開口大于該第一開口；以及于該第一開口與該第二開口中形成一插塞。
28.如權(quán)利要求27所述的內(nèi)連線結(jié)構(gòu)的制作方法，其中形成該第一開口的方法包括于該介電層上形成一光致抗蝕劑層；進行光刻步驟與蝕刻步驟；以及移除該光致抗蝕劑層。
29.如權(quán)利要求27所述的內(nèi)連線結(jié)構(gòu)的制作方法，其中該插塞的形成方法包括原子層沉積法。
30.如權(quán)利要求27所述的內(nèi)連線結(jié)構(gòu)的制作方法，其中該濕式蝕刻步驟所使用的蝕刻液包括熱磷酸。
31.如權(quán)利要求27所述的內(nèi)連線結(jié)構(gòu)的制作方法，還包括于形成該第二開口之后以及形成該插塞之前，在該第一開口與該第二開口的內(nèi)表面上形成一阻障層。
32.如權(quán)利要求31所述的內(nèi)連線結(jié)構(gòu)的制作方法，其中該阻障層的形成方法包括等離子體增強型化學氣相沉積法、有機金屬化學氣相沉積法或離子化金屬等離子體法。
全文摘要
一種半導體元件，此半導體元件包括一基底、一晶體管、一硬掩模層與一抗反射層?；拙哂械谝粎^(qū)域與第二區(qū)域，其中第二區(qū)域為光感測區(qū)。晶體管配置于第一區(qū)域的基底上。硬掩模層配置于第二區(qū)域的基底上?？狗瓷鋵优渲糜谟惭谀优c基底之間。
文檔編號H01L21/82GK1971921SQ20051012685
公開日2007年5月30日 申請日期2005年11月24日 優(yōu)先權(quán)日2005年11月24日
發(fā)明者姜元升, 陳炫旭 申請人:聯(lián)華電子股份有限公司