專利名稱：單閘極非揮發(fā)性內存的抹除方法
技術領域：
本發(fā)明是有關一種非揮發(fā)性內存(Non-Volatile Memory)，特別是關于一種可于低壓(低于10V)抹除的單閘極的非揮發(fā)性內存的抹除方法。
背景技術：
按，互補式金屬氧化半導體(Complementary Metal OxideSemiconductor，CMOS)制備技術已成為特殊應用集成電路(applicationspecific integrated circuit，ASIC)的常用制造方法。在計算機信息產品發(fā)達的今天，電子式可清除程序化只讀存儲器(Electrically ErasableProgrammable Read Only Memory，EEPROM)由于具備有電性編寫和抹除數(shù)據(jù)的非揮發(fā)性內存功能，且在電源關掉后數(shù)據(jù)不會消失，所以被廣泛使用于電子產品上。
非揮發(fā)性內存為可程序化的，其用以儲存電荷以改變內存的晶體管的閘極電壓，或不儲存電荷以留下原內存的晶體管的閘極電壓。抹除操作則是將儲存在非揮發(fā)性內存中的所有電荷移除，使得所有非揮發(fā)性內存回到原內存的晶體管的閘極電壓。因此，在公知非揮發(fā)性內存的結構中，除了晶體管的閘極層外，另需額外增加一導電層來儲存電荷，而形成雙閘極(double-layer)結構，在制備上則比一般CMOS制備多出薄膜沉積、蝕刻及曝光顯影等步驟，使得成本增加、制備復雜、組件良率下降、工時提高，尤其在使用于嵌入式(Embedded)EEPROM產品時更為明顯。
在公知對于EEPROM組件的抹除方法中，儲存的電荷是在福勒-諾得漢(Fowler-Nordheim)隧穿(簡稱F-N隧穿)技術的隧穿效應下從浮置閘極移動至晶體管來移除，電壓往往需要大于10V，再由于單閘極EEMPROM內存的結構為晶體管基底-浮置閘極-電容基底，導致儲存的電荷可依據(jù)電場施加方向而被釋放至任一方向；致使單閘極EEPROM組件的過度抹除問題變得更嚴重。

發(fā)明內容
本發(fā)明的主要目的在于提供一種單閘極的非揮發(fā)性內存的抹除方法，其使用單浮接閘極結構，使得抹除電壓低于10V，并且，在抹除時是對于汲極與門極施加電壓，以產生反層，進而改善抹除的效率，抹除完成時則因汲極電壓降低或源極電壓升高而停止，可防止過度抹除，藉以解決先前技術的缺失。
為實現(xiàn)上述目的，本發(fā)明提供的單閘極非揮發(fā)性內存的抹除方法，該非揮發(fā)性內存包括一P型半導體基底、一晶體管與一N井電容結構，該晶體管與該N井電容結構設置于該P型半導體基底，該晶體管包括一第一導電閘極與復數(shù)個第一離子摻雜區(qū)，且該些第一離子摻雜區(qū)于該第一導電閘極的兩側分別形成源極及汲極，該N井電容結構包括一第二離子摻雜區(qū)與一第二導電閘極，且該第一導電閘極與該第二導電閘極為電連接而形成一單浮接閘極，該抹除方法的特征在于于該P型半導體基底、該源極、該汲極與該第一離子摻雜區(qū)上分別施加一基底電壓Vsub、一源極電壓Vs、一汲極電壓Vd與一控制閘極電壓Vc，并滿足下列條件Vd＞Vc≥Vs≥Vsub；及Vsub為接地。
本發(fā)明所提供的單閘極非揮發(fā)性內存的抹除方法，應用于單閘極的非揮發(fā)性內存，此單閘極的非揮發(fā)性內存包括半導體基底、晶體管及電容結構，其中，晶體管與電容結構設置于半導體基底，晶體管是由第一導電閘極堆棧在第一介電層表面，第一介電層位于半導體基底上，且有二高度導電的第一離子摻雜區(qū)位于第一導電閘極與第一介電層二側來形成源極及汲極；電容結構如同晶體管亦形成一三明治結構，包括有第二離子摻雜區(qū)、第二介電層與第二導電閘極，且電容結構的第二導電閘極及晶體管的第一導電閘極系隔離并被電連接，并形成非揮發(fā)性內存的單浮接閘極；半導體基底為P型，第二離子摻雜區(qū)為N型井。此單閘極的非揮發(fā)性內存的抹除方法，乃包括施加電壓于汲極與門極以使F-N遂穿延伸至通道下方以增加抹除效能的。凡利用本發(fā)明的方式使非揮發(fā)性內存以不同的結構變化來進行抹除的操作，皆在本發(fā)明的范圍中。
具體而言，本發(fā)明所提供的單閘極非揮發(fā)性內存的抹除方法，可對于由P型半導體基底、晶體管與N井電容結構所構成的非揮發(fā)性內存，進行抹除化過程，乃于P型半導體基底、源極、汲極與第一離子摻雜區(qū)上分別施加基底電壓、源極電壓、汲極電壓與控制閘極電壓，且汲極電壓大于控制閘極電壓，控制閘極電壓大于或等于源極電壓，源極電壓大于或等于基底電壓，基底電壓為接地。


圖1為本發(fā)明的第一實施例的單閘極非揮發(fā)性內存結構的剖視圖；圖2A為本發(fā)明的第一實施例的設有四個端點的結構示意圖；及圖2B為圖2A結構的等效電路。
具體實施例方式
以下由具體實施例配合附圖作詳細說明，當更容易了解本發(fā)明的目的、技術內容、特點及其所達成的功效。
圖1為本發(fā)明的第一個實施例所提供的單閘極非揮發(fā)性內存結構的剖視圖，單閘極非揮發(fā)性內存結構30包括NMOS晶體管(NMOSFET)32及N井(N-well)電容34于P型硅基底36中；NMOS晶體管32包含第一介電層320位于P型硅基底36表面上，第一導電閘極322迭設于該第一介電層320上方，以及二N+離子摻雜區(qū)位于P型硅基底36內，分別作為其源極324及汲極324’，在源極324和汲極324’間形成一通道326；N井電容34包含第二離子摻雜區(qū)于P型硅基底36內，為其N井340，第二介電層342位于N井340表面上，以及第二導電閘極344迭設于第二介電層342上方，進行形成頂板-介電層-底板的電容結構。NMOS晶體管32的第一導電閘極322和N井電容34的頂部的第二導電閘極344被電連接且以一隔離材料38隔離，形成一單浮接閘極(floating gate)40的結構。
此單閘極非揮發(fā)性內存結構30設有四個端點的結構，如圖2A所示，該四個端點分別為源極、汲極、控制閘極以及基底，并于基底、源極、汲極、第一離子摻雜區(qū)上分別施加一基底電壓Vsub、源極電壓Vs、汲極電壓Vd、控制閘極電壓Vc；圖2B為其等效電路。此單閘極非揮發(fā)性內存結構30的低汲極電壓抹除化過程的條件如下a.基底電壓Vsub為接地(＝0)；以及b.Vs≥Vsub＝0，且Vs＜Vd。
故，Vd＞Vc≥Vs≥Vsub＝0。
上述圖1的結構是在P型硅晶圓上制造而得，該隔離結構38由標準隔離模塊制備來完成；在形成基本的隔離結構38后，N井340及NMOS晶體管32的通道326由離子布植來形成；在成長第一導電閘極322與第二導電閘極344的介電層后，接著沉積形成多晶硅，且以微影蝕刻進行圖案化將多晶硅形成單浮接閘極40；接著進行離子布植以形成NMOS晶體管32的源極324、汲極324’和控制閘極等電極。在金屬化之后，便完成許多單閘極非揮發(fā)性內存結構的制作。
綜上所述，本發(fā)明提出一種單閘極非揮發(fā)性內存的抹除方法，是對單閘極非揮發(fā)性內存結構施加電壓于汲極(低于10V)與門極，該閘極電壓可對于信道下方產生反層以增加抹除效果，當抹除完成時，汲極電壓會因信道打開而下降或源極電壓升高，并停止抹除，以降低抹除化的電壓，并且解決過抹除問題。
以上所述是由實施例說明本發(fā)明的特點，其目的在使熟習該技術者能理解本發(fā)明的內容并據(jù)以實施，而非限定本發(fā)明的專利范圍，故，凡其它未脫離本發(fā)明所揭示的精神所完成的等效修飾或修改，仍應包含在所述的申請專利范圍中。
權利要求
1.一種單閘極非揮發(fā)性內存的抹除方法，該非揮發(fā)性內存包括一P型半導體基底、一晶體管與一N井電容結構，該晶體管與該N井電容結構設置于該P型半導體基底，該晶體管包括一第一導電閘極與復數(shù)個第一離子摻雜區(qū)，且該些第一離子摻雜區(qū)于該第一導電閘極的兩側分別形成源極及汲極，該N井電容結構包括一第二離子摻雜區(qū)與一第二導電閘極，且該第一導電閘極與該第二導電閘極為電連接而形成一單浮接閘極，該抹除方法的特征在于于該P型半導體基底、該源極、該汲極與該第一離子摻雜區(qū)上分別施加一基底電壓Vsub、一源極電壓Vs、一汲極電壓Vd與一控制閘極電壓Vc，并滿足下列條件Vd＞Vc≥Vs≥Vsub；及Vsub為接地。
全文摘要
一種單閘極非揮發(fā)性內存的抹除方法，該非揮發(fā)性內存為具有單浮接閘極結構，進行抹除操作時，是由施加電壓于汲極與門極，來產生反層，以降低抹除電壓與提升抹除速度，并可防止過度抹除。
文檔編號H01L27/105GK1953182SQ200510109080
公開日2007年4月25日 申請日期2005年10月17日 優(yōu)先權日2005年10月17日
發(fā)明者黃文謙, 張浩誠 申請人:億而得微電子股份有限公司