專利名稱：靜電放電防護的晶體管以及形成兩個鄰近的晶體管的方法
技術領域：
本發(fā)明是大致關于互補式金屬氧化半導體(complementarymetal-oxide-semiconductor)集成電路(integrated circuits，IC)，尤指分開的漏極布植區(qū)的形成，用來增強IC的靜電放電(electrostatic discharge，ESD)防護能力，同時簡化了IC的制造過程。
背景技術：
如同元件尺寸不斷的縮減，元件對于ESD損害也就更為敏感。ESD事件發(fā)生在當電荷，于非常短的時間內，傳輸于一個或是多個IC的接腳(pin)，與另一個導電物之間。傳輸的時間一般短于一微秒(microsecond)。這么快速的電荷傳輸往往產生高電壓，一旦電壓高過一些絕緣層(譬如說二氧化硅)的崩潰電壓，便會對元件產生永久的傷害。為了處理ESD事件所導致的問題，IC制造廠已經設計了許多不同的結構，放在IC裝置的輸出或是輸入焊墊上，來排放ESD電流，以避免ESD電流流過一些敏感的內部結構。然而，傳統(tǒng)的ESD防護結構需要有額外的光罩以及制程來實現(xiàn)，所以，往往就增加了IC的制造時間以及成本。
因此，CMOS IC ESD防護設計就急切的需要改善的ESD防護結構。這樣的防護結構最好可以實現(xiàn)于N型或是P型CMOS元件上，而且不用增加額外的光罩或是制程，因此，可以簡化IC制造時間以及成本，同時提供適當的ESD防護。
發(fā)明內容
本發(fā)明提供一種用于靜電放電防護的晶體管結構。該結構包含有至少兩個鄰近的晶體管，設置于一基底上。該等晶體管的柵極與源極相互耦接，該等晶體管的漏極相互鄰近但分開，作為一個分割的漏極布植結構。該分割的漏極布植結構包含有被一輕摻雜漏極區(qū)(lightly doped drain)以及一環(huán)(halo)布植區(qū)所隔開的至少兩個漏極布植區(qū)。至少該等漏極布植區(qū)的其中之一是耦接至一電路的一輸出入焊墊。
本發(fā)明所述的用于靜電放電防護的晶體管結構，另包含有兩個袋型區(qū)域，用來包繞于該等晶體管的柵極下的該輕摻雜漏極區(qū)的角落。
本發(fā)明所述的用于靜電放電防護的晶體管結構，該環(huán)布植區(qū)的深度至少是0.5微米。
本發(fā)明所述的用于靜電放電防護的晶體管結構，所有的該等漏極布植區(qū)是耦接至該輸出入焊墊。
本發(fā)明所述的用于靜電放電防護的晶體管結構，該等漏極布植區(qū)的數目是為奇數，且該等漏極布植區(qū)是被該輕摻雜漏極區(qū)以及該環(huán)布植區(qū)所隔開。
本發(fā)明所述的用于靜電放電防護的晶體管結構，僅有一個中間漏極布植區(qū)耦接到該輸出入焊墊。
本發(fā)明所述的用于靜電放電防護的晶體管結構，該等晶體管是為N型金屬氧化物半導體(NMOS)晶體管，且一寄生的npn晶體管是由耦接至該輸出入焊墊的該等漏極布植區(qū)、該基底、以及該等源極其中之一所構成，用以釋放靜電放電電流。
本發(fā)明所述的用于靜電放電防護的晶體管結構，該等漏極布植區(qū)是為N型重摻雜，該環(huán)布植區(qū)是為P型，以及該輕摻雜漏極區(qū)是為N型。
本發(fā)明所述的用于靜電放電防護的晶體管結構，該等晶體管是為P型金屬氧化物半導體(PMOS)晶體管，且一寄生的pnp晶體管是由耦接至該輸出入焊墊的該等漏極布植區(qū)、該基底、以及該等源極其中之一所構成，用以釋放靜電放電電流。
本發(fā)明所述的用于靜電放電防護的晶體管結構，該等漏極布植區(qū)是為P型重摻雜，該環(huán)布植區(qū)是為N型，以及該輕摻雜漏極區(qū)是為P型。
本發(fā)明所述的用于靜電放電防護的晶體管結構，另包含有柵側壁子，形成于該等晶體管的柵極的側壁上。
本發(fā)明的另提供一種用于靜電放電防護的晶體管結構。該晶體管結構包含有至少兩個鄰近的晶體管以及二袋型區(qū)域。該兩個鄰近的晶體管設置于具有一第一導電性的一基底上。該等晶體管的柵極與源極相互耦接，該等晶體管的漏極相互鄰近但分開，作為一個分割的漏極布植結構。該二袋型區(qū)域用來包繞于該等晶體管的柵極下的一輕摻雜漏極區(qū)的角落。該分割的漏極布植結構包含有兩個具有一第二導電型的漏極布植區(qū)，該第二導電型與該第一導電型互補。該分割的漏極布植結構另包含有具有該第一導電型的一輕摻雜漏極區(qū)(lightly doped drain)以及具有該第二導電型的一環(huán)(halo)布植區(qū)。該環(huán)(halo)布植區(qū)是設于該輕摻雜漏極區(qū)的下方。該環(huán)(halo)布植區(qū)與該輕摻雜漏極區(qū)分割該等漏極布植區(qū)。至少該等漏極布植區(qū)的其中之一是耦接至一電路的一輸出入焊墊。
本發(fā)明另提供一種形成兩個鄰近的晶體管的方法，該兩個鄰近的晶體管具有相互鄰近的漏極，作為靜電放電防護，該形成兩個鄰近的晶體管的方法包含形成至少兩個柵極于一基底上，該等柵極相互鄰近；形成一淡摻雜漏極區(qū)于該基底中，位于該等柵極之間；形成一環(huán)布植區(qū)，圍繞該等柵極之間的該淡摻雜漏極區(qū)；以及形成至少二分開的漏極布植區(qū)，至少與該淡摻雜漏極區(qū)與該環(huán)布植區(qū)的一部分重疊；其中，該兩個晶體管的柵極與源極相互耦接至一預定供應電壓。
本發(fā)明所述的形成兩個鄰近的晶體管的方法，另包含有于形成該等分開的漏極布植區(qū)之前，形成至少一側壁子(spacer)于該等柵極的側壁上。
本發(fā)明所述的形成兩個鄰近的晶體管的方法，該淡摻雜漏極區(qū)的厚度至少為0.5微米。
本發(fā)明所述靜電放電防護的晶體管以及形成兩個鄰近的晶體管的方法，不用增加光罩，因此，可以簡化IC制造過程、時間、以及成本，同時提供適當的CMOS IC ESD防護。
圖1A是為一傳統(tǒng)CMOS輸出電路100的電路圖；圖1B為NMOS ESD防護晶體管112的一般電路設計圖；圖1C顯示具有四個并排的NMOS晶體管114、116、118以及120的NMOS ESD防護晶體管112的一張剖面圖122；圖1D為PMOS ESD防護晶體管110的一般電路設計圖；圖1E顯示具有四個并排的PMOS晶體管144、146、148、以及150的PMOS ESD防護晶體管110的一張剖面圖142；圖2顯示依據本發(fā)明實施的一NMOS ESD防護晶體管200的剖面圖；圖3A至圖3D為制程中一連串的剖面圖302、304、306以及308，借以顯示依據本發(fā)明實施的CMOS IC分割的漏極布植結構的形成過程；圖4為具有三個漏極結構212以及三個漏極接觸214的NMOSESD防護晶體管400的剖面圖；圖5為具有三個漏極結構212以及一個漏極接觸214的NMOSESD防護晶體管500的剖面圖；
圖6為具有三個漏極結構212以及兩個漏極接觸214的PMOSESD防護晶體管600的剖面圖；圖7為具有三個漏極結構212以及三個漏極接觸214的PMOSESD防護晶體管700的剖面圖；圖8為具有三個漏極結構212以及一個漏極接觸214的PMOSESD防護晶體管800的剖面圖。
具體實施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下以下提供一改善的ESD防護結構的細部描述。這樣的ESD防護結構可以實施于N型以及P型CMOS元件上，而且不用增加光罩，因此，可以簡化IC制造過程、時間、以及成本，同時提供適當的CMOS IC ESD防護。
圖1A是為一傳統(tǒng)CMOS輸出電路100的電路圖。于此輸出電路100中，一輸出信號102送到一輸出焊墊104。一個PMOS晶體管106跟一個NMOS晶體管108構成一個反向器級，反向器級的輸出則直接連到輸出焊墊104。此外，一個PMOS ESD防護晶體管110跟一個NMOS ESD防護晶體管112構成一個虛置(dummy)級，作為ESD防護元件來保護輸出電路100。ESD防護晶體管110跟112在輸出電路100正常操作時，并沒有動作。
在ESD事件時，一個相當高的瞬間電壓可能出現(xiàn)在輸出焊墊104上。這個瞬間電壓可能高達數千伏特，但是只有持續(xù)約一微秒。如果這么一個ESD瞬間電壓發(fā)生在輸出焊墊104上，那么PMOSESD防護晶體管110跟NMOS ESD防護晶體管112其中之一將會把ESD電流導入VCC供應電壓線或是VSS接地電壓線中，借此保護輸出電路100中的元件。
圖1B為NMOS ESD防護晶體管112的一般電路設計圖。NMOS ESD防護晶體管112具有四個整合在一起，并排的NMOS晶體管元件114、116、118、以及120。四個NMOS晶體管元件大致上是在一個接地的架構。每一個晶體管元件的柵極跟源極都連接到VSS，而每個晶體管元件的漏極都透過IC中的金屬層(未顯示)，連接到輸出焊墊104。
圖1C顯示具有四個并排的NMOS晶體管114、116、118以及120的NMOS ESD防護晶體管112的一張剖面圖122。多個并排的晶體管可以用來增加釋放ESD電流的能力。四個NMOS晶體管中，每一個都設于一個P型阱124中。NMOS ESD防護晶體管112具有一柵氧化層126、一多晶硅柵128、N重摻雜漏極、源極區(qū)130與132、以及金屬漏極接觸區(qū)134。晶體管透過淺溝隔離結構136跟其他晶體管相隔離。多晶硅柵128疊加在P型阱124上，可以給每一個晶體管，在N重摻雜漏極區(qū)130以及源極區(qū)132之間形成一溝道區(qū)。
布植的P型區(qū)138比起周圍的P型阱區(qū)124有較高的摻雜濃度。因此，P型區(qū)138可以在N重摻雜漏極130下方，創(chuàng)造一個比較陡峭的PN結(PN junction)。比較陡峭的PN結可以具有比較低的結逆向崩潰電壓。此外，比較陡峭的PN結也可以增加結電容。而ESD事件時，暫態(tài)能量能夠透過結電容的傳導，于P型阱124中，引起暫態(tài)電流。如以下公式所示Ip-well＝Cj×dV/dt因此，P型阱124中的暫態(tài)電流將會隨著結電容的增加而增加。在N重摻雜漏極區(qū)130下方的P型區(qū)138也可以協(xié)助在P型阱124中形成一個寄生的NPN晶體管140。N重摻雜漏極130以及P型區(qū)138構成了一個N+P-的集極(collector)/基極(base)結，而P型阱區(qū)124跟N重摻雜源極區(qū)132構成了另一個N+P-的基極(base)/射極(emitter)結。因為P型區(qū)138的存在，透過如此的崩潰電壓的下降以及結電容的增加，寄生的NPN晶體管140可以更早的開啟，來更快速的釋放ESD電流。所有四個NMOS晶體管114、116、118、以及120以一樣的方式操作。
因為P型區(qū)138的存在，透過如此的崩潰電壓的下降以及結電容的增加，寄生的NPN晶體管140可以更早的開啟，來更快速的釋放ESD電流，所以可以提供給輸出電路100更好的ESD防護。
P型區(qū)138只有形成在四個NMOS晶體管114、116、118、以及120的N重摻雜漏極區(qū)130下面。而這樣的P型區(qū)138需要至少一個額外的光罩以及額外的離子布植步驟，因此，增加了制作的成本以及制程的時間。
圖1D為PMOS ESD防護晶體管110的一般電路設計圖。PMOS ESD防護晶體管110具有四個整合在一起，并排的PMOS晶體管元件144、146、148、以及150。每一個晶體管元件的柵極跟源極都連接到VCC，而每個晶體管元件的漏極都透過IC中的金屬層(未顯示)，連接到輸出焊墊104。
圖1E顯示具有四個并排的PMOS晶體管144、146、148、以及150的PMOS ESD防護晶體管110的一張剖面圖142。多個并排的晶體管可以用來增加釋放ESD電流的能力。四個PMOS晶體管中，每一個都設于一個N型阱152中。PMOS晶體管的一漏極區(qū)154跟一源極區(qū)156都是摻雜以P型摻雜物。N型區(qū)158形成在漏極區(qū)154下方。在N型阱152中新增加N型區(qū)158需要有至少一個額外的光罩以及額外的離子布植步驟，因此，增加了制作的成本以及制程的時間。
圖2顯示依據本發(fā)明實施的一NMOS ESD防護晶體管200的剖面圖。NMOS ESD防護晶體管200有一個分割的漏極布植結構，創(chuàng)造了兩個漏極區(qū)塊，具有兩個漏極接觸。NMOS ESD防護晶體管200具有四個整合在一起、平行的四個NMOS晶體管202、204、206以及208。在此實施例中，分割的漏極布植結構210改造了傳統(tǒng)如圖1C中所顯示的單一N重摻雜結構130，而變成兩個N重摻雜區(qū)212。此實施例也提供了兩個金屬漏極接觸214，來耦接至輸出入焊墊(未顯示)。
分割的漏極布植結構210是以下列步驟制作。首先，先離子布植，在漏極區(qū)的基底表面，形成淡摻雜漏極區(qū)(lightly doped drainregion，LDD)結構216。LDD結構216是以比漏極區(qū)淡的摻雜物形成，而且是用來控制漏極到基底之間的崩潰電壓。因為濃度的降低，漏極跟溝道界面附近的電場變化可以變小。一般，這個步驟是在側壁子與重摻雜離子布植步驟之前執(zhí)行，以中度劑量的N型摻雜進行。
一P型布植區(qū)218(一般稱為環(huán)(halo))接著形成在LDD結構216底下。柵側壁子(gate spacers)(未顯示)形成在柵極的側壁上面，然后接著形成N重摻雜漏極區(qū)212跟N重摻雜源極區(qū)220。這樣的制造過程創(chuàng)造了分割的漏極布植結構210，其包含了兩個N重摻雜漏極區(qū)212，被LDD結構216跟P型環(huán)布植區(qū)218所分割。圖3A至圖3D顯示了分割的漏極布植結構210的制程。
這樣新的分割的漏極布植結構210制造過程形成了一個寄生的NPN晶體管222，而這個NPN晶體管222操作的方式跟圖1C中依照現(xiàn)有技術所形成的NPN晶體管140相類似。當ESD瞬間電壓發(fā)生在輸出焊墊上并傳導到金屬漏極接觸214時，ESD電流將會透過NPN寄生晶體管222，被傳送到P型阱。接著，如同N重摻雜源極結構220連接到VSS，ESD電流將會透過寄生NPN晶體管222，流到VSS，借此保護輸出電路100。
這樣的實施例減免了如同圖1C中傳統(tǒng)制程里為了要形成P型輕摻雜區(qū)所需要的額外光罩。LDD光罩可以用來形成P型輕摻雜區(qū)。透過分割的漏極布植結構210所新形成的P型環(huán)布植區(qū)218，可以簡化了傳統(tǒng)的制程以及成本，但是同時增加了ESD防護能力。
圖3A至圖3D為制程中一連串的剖面圖302、304、306以及308，借以顯示依據本發(fā)明實施的CMOS IC分割的漏極布植結構的形成過程。
如同圖3A所示，制程上，先執(zhí)行LDD布植步驟。在還沒進行LDD布植步驟之前，柵氧化層126與多晶硅柵128都已經形成在P型阱124上了。LDD結構216是以輕摻雜的N型摻雜物布植入源極區(qū)310跟漏極區(qū)312中所形成。LDD結構216是設計來控制漏極到基底之間的崩潰電壓。
如同圖3B顯示，制程接著于P型阱124中，形成P型輕摻雜布植區(qū)314。請注意，形成P型輕摻雜布植區(qū)314的過程，并不需要用特地使用另一道光罩，只需要使用跟形成LDD結構216一樣的光罩就可以了。
如同圖3C顯示，制程接著形成柵側壁子316，用來在后續(xù)的制程中保護多晶硅柵128的側壁以及柵氧化層126。接著如同圖3D所示，制程到了分割的漏極布植結構210的形成。用N型摻雜物進行對于源極區(qū)310以及漏極區(qū)312進行重摻雜，可以分別形成N形重摻雜源極結構220以及分割的漏極結構212。N形重摻雜源極結構220以及分割的漏極結構212所在的地方，因為濃度的關系，P型輕摻雜布植區(qū)314將會被覆蓋過去而消失。所以剩下來的P型輕摻雜布植區(qū)314有LDD區(qū)318以及P型環(huán)布植區(qū)218，其中，LDD區(qū)318設置在分割的漏極布植結構210的兩側，包裹著LDD結構上的角落部分，來防止LDD結構之間的穿隧效應(punchthrough)，而P型環(huán)布植區(qū)218就設置在分割的漏極結構212之間。就深度而言，P型環(huán)布植區(qū)218的深度一般是不小于0.5微米。
如同圖3A至圖3D的右邊所示，PMOS元件也可以用類似的制程來制造，主要的差異僅僅是相反的材料的使用。在NMOS中的P型環(huán)布植區(qū)218以及在PMOS中的N型環(huán)布植區(qū)320，且沒有增加額外的制程步驟，是本發(fā)明的主要改進。
圖4為具有三個漏極結構212以及三個漏極接觸214的NMOSESD防護晶體管400的剖面圖。NMOS ESD防護晶體管400的制程跟圖3A至圖3D所描述的一樣，僅僅是用來產生三個漏極結構212的光罩改變而已。在此實施例中，LDD結構216被擴張來形成N+/P-結。當漏極結構越長時，漏極的電阻也是越長，可以增進ESD防護力的表現(xiàn)。
圖5為具有三個漏極結構212以及一個漏極接觸214的NMOSESD防護晶體管500的剖面圖。在此實施例中，僅僅有一個漏極接觸214，所以，大量的ESD電流僅僅可以透過寄生的NPN晶體管以及在P型阱中的電流路徑502釋放，而不會透過MOS晶體管的溝道，如此，可以防止在ESD事件時，對于MOS晶體管的損害。
圖6為具有兩個漏極結構212以及兩個漏極接觸214的PMOSESD防護晶體管600的剖面圖。在此實施例中，一個寄生的PNP晶體管602形成在N型阱里面，來釋放ESD電流。這個分割的漏極布植結構的制程跟NMOS的制程一樣。
跟NMOS ESD防護晶體管的操作一樣，因為N型環(huán)布植區(qū)604的出現(xiàn)，所以崩潰電壓下降，且結電容增大，因此，造成了在N型阱中寄生的PNP晶體管602可以在ESD事件時，更快的開啟，可以提供更加的ESD防護。
圖7為具有三個漏極結構212以及三個漏極接觸214的PMOSESD防護晶體管700的剖面圖。在此實施例中，LDD結構被擴張來形成P+/N-結。當漏極結構越長時，漏極的電阻也是越長，可以增進ESD防護力的表現(xiàn)。
圖8為具有三個漏極結構212以及一個漏極接觸214的PMOSESD防護晶體管800的剖面圖。在此實施例中，僅僅有一個漏極接觸214，所以，大量的ESD電流僅僅可以透過寄生的PNP晶體管以及在N型阱中的電流路徑802釋放，而不會透過MOS晶體管的溝道，如此，可以防止在ESD事件時，對于MOS晶體管的損害。
以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項技術的人員，在不脫離本發(fā)明的精神和范圍內，可在此基礎上做進一步的改進和變化，因此本發(fā)明的保護范圍當以本申請的權利要求書所界定的范圍為準。
附圖中符號的簡單說明如下輸出電路100輸出信號102輸出焊墊104PMOS晶體管106NMOS晶體管108PMOS ESD防護晶體管110NMOS ESD防護晶體管112、200、400、500、600、700、800NMOS晶體管元件114、116、118、120、202、204、206、208剖面圖122、142、302、304、306、308P型阱124柵氧化層126多晶硅柵128N重摻雜漏極區(qū)130N重摻雜源極區(qū)132金屬漏極接觸區(qū)134淺溝隔離結構136
P型區(qū)138NPN晶體管140、222PMOS晶體管元件144、146、148、150N型阱152漏極區(qū)154源極區(qū)156N型區(qū)158分割的漏極布植結構210N重摻雜漏極區(qū)212金屬漏極接觸214LDD結構216P型環(huán)布植區(qū)218N重摻雜源極區(qū)220NPN晶體管222源極區(qū)310漏極區(qū)312P型輕摻雜布植區(qū)314柵側壁子316LDD區(qū)318N型環(huán)布植區(qū)320電流路徑502、802PNP晶體管60權利要求
1.一種用于靜電放電防護的晶體管結構，所述用于靜電放電防護的晶體管結構包含有至少兩個鄰近的晶體管，設置于一基底上，該晶體管的柵極與源極相互耦接，該晶體管的漏極相互鄰近但分開，作為一個分割的漏極布植結構，其中，該分割的漏極布植結構包含有被一輕摻雜漏極區(qū)以及一環(huán)布植區(qū)所隔開的至少兩個漏極布植區(qū)，其中，至少該漏極布植區(qū)的其中之一是耦接至一電路的一輸出入焊墊。
2.根據權利要求1所述的用于靜電放電防護的晶體管結構，其特征在于，另包含有兩個袋型區(qū)域，用來包繞于該晶體管的柵極下的該輕摻雜漏極區(qū)的角落。
3.根據權利要求1所述的用于靜電放電防護的晶體管結構，其特征在于，該環(huán)布植區(qū)的深度至少是0.5微米。
4.根據權利要求1所述的用于靜電放電防護的晶體管結構，其特征在于，所有的該漏極布植區(qū)是耦接至該輸出入焊墊。
5.根據權利要求1所述的用于靜電放電防護的晶體管結構，其特征在于，該漏極布植區(qū)的數目是為奇數，且該漏極布植區(qū)是被該輕摻雜漏極區(qū)以及該環(huán)布植區(qū)所隔開。
6.根據權利要求5所述的用于靜電放電防護的晶體管結構，其特征在于，僅有一個中間漏極布植區(qū)耦接到該輸出入焊墊。
7.根據權利要求1所述的用于靜電放電防護的晶體管結構，其特征在于，該晶體管是為N型金屬氧化物半導體晶體管，且一寄生的npn晶體管是由耦接至該輸出入焊墊的該漏極布植區(qū)、該基底、以及該源極其中之一所構成，用以釋放靜電放電電流。
8.根據權利要求7所述的用于靜電放電防護的晶體管結構，其特征在于，該漏極布植區(qū)是為N型重摻雜，該環(huán)布植區(qū)是為P型，以及該輕摻雜漏極區(qū)是為N型。
9.根據權利要求1所述的用于靜電放電防護的晶體管結構，其特征在于，該晶體管是為P型金屬氧化物半導體晶體管，且一寄生的pnp晶體管是由耦接至該輸出入焊墊的該漏極布植區(qū)、該基底、以及該源極其中之一所構成，用以釋放靜電放電電流。
10.根據權利要求9所述的用于靜電放電防護的晶體管結構，其特征在于，該漏極布植區(qū)是為P型重摻雜，該環(huán)布植區(qū)是為N型，以及該輕摻雜漏極區(qū)是為P型。
11.根據權利要求1所述的用于靜電放電防護的晶體管結構，其特征在于，另包含有柵側壁子，形成于該晶體管的柵極的側壁上。
12.一種形成兩個鄰近的晶體管的方法，該兩個鄰近的晶體管具有相互鄰近的漏極，作為靜電放電防護，該形成兩個鄰近的晶體管的方法包含形成至少兩個柵極于一基底上，該柵極相互鄰近；形成一淡摻雜漏極區(qū)于該基底中，位于該柵極之間；形成一環(huán)布植區(qū)，圍繞該柵極之間的該淡摻雜漏極區(qū)；以及形成至少二分開的漏極布植區(qū)，至少與該淡摻雜漏極區(qū)與該環(huán)布植區(qū)的一部分重疊；其中，該兩個晶體管的柵極與源極相互耦接至一預定供應電壓。
13.根據權利要求12所述的形成兩個鄰近的晶體管的方法，其特征在于，另包含有于形成該分開的漏極布植區(qū)之前，形成至少一側壁子于該柵極的側壁上。
14.根據權利要求12所述的形成兩個鄰近的晶體管的方法，其特征在于，該淡摻雜漏極區(qū)的厚度至少為0.5微米。
全文摘要
本發(fā)明提供一種靜電放電防護的晶體管以及形成兩個鄰近的晶體管的方法，所述用于靜電放電防護的晶體管結構包含有至少兩個鄰近的晶體管，設置于一基底上。該等晶體管的柵極與源極相互耦接，該等晶體管的漏極相互鄰近但分開，作為一個分割的漏極布植結構。該分割的漏極布植結構包含有被一輕摻雜漏極區(qū)以及一環(huán)布植區(qū)所隔開的至少兩個漏極布植區(qū)。至少該等漏極布植區(qū)的其中之一是耦接至一電路的一輸出入焊墊。本發(fā)明不用增加光罩，可以簡化集成電路制造過程、時間、以及成本，同時提供適當的靜電放電防護。
文檔編號H01L21/70GK1881588SQ200510109048
公開日2006年12月20日 申請日期2005年10月18日 優(yōu)先權日2005年6月17日
發(fā)明者黃紹璋, 朱育宏 申請人:臺灣積體電路制造股份有限公司