專利名稱：半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體器件及其制造方法，特別是涉及裝備具有長方形翅片的場效應(yīng)晶體管的半導體器件及其制造方法。
背景技術(shù)：
近年來，集成電路中，構(gòu)成半導體器件的元件的細微化帶來的高性能非常顯著。例如邏輯電路、存儲器件這些半導體器件中采用的場效應(yīng)晶體管(MISFET金屬絕緣體半導體場效應(yīng)晶體管)，根據(jù)所謂的比例定律，通過縮小柵長度和/或使柵絕緣膜薄膜化，可以實現(xiàn)上述高性能。
對于具有例如30nm以下的溝道長度的MISFET，柵長度是解決短溝道效應(yīng)的重要課題。作為一種解決方法，例如象日本公開特許公報第2003-298051號公開的那樣，把硅襯底精細加工成長方形，形成突起的區(qū)域(以下稱為翅片(fin))，形成三維結(jié)構(gòu)的MISFET的翅片F(xiàn)ET(finFET)。這個例子稱為雙柵型翅片F(xiàn)ET，是在一個翅片形成倒U字型的柵電極。雙柵型翅片F(xiàn)ET，向翅片兩側(cè)形成的柵電極施加等電位，在翅片側(cè)面向兩側(cè)形成溝道區(qū)。從溝道區(qū)延伸的耗盡層擴展到翅片全部厚度的完全耗盡型(fully depleted)翅片F(xiàn)ET，存在在柵電極采用通常所用的多晶硅時，把FET的閾值電壓控制在期望值是比較困難的問題。由于柵電極材料的功函數(shù)所致，可以使用具有硅的能帶間隙中央(mid gap中間間隙)附近的功函數(shù)的材料，可以解決上述問題。但是，探求具有這種特性的適合材料是困難的。
為此，通過控制溝道區(qū)的電位，獲得期望的閾值電壓的半導體器件，有背柵型翅片F(xiàn)ET(例如參見Y.X.Liu，M.Masahara，K.Ishii，T.Tsutsumi，T.Sekigawa，H.Takashima，H.Yamauchi and E.Suzuki“Flexible Threshold Voltage FinFETs with IndependentDouble Gates and an Ideal Rectangular Cross-Section Si-FinChannel”，IEDM Tech.Dig.，pp.986-988，2003)。背柵型翅片F(xiàn)ET，具有翅片對向設(shè)置、各自獨立的一組柵電極，即前柵和背柵?？梢韵蜻@種前柵和背柵分別施加不同的電位。例如，利用前柵控制翅片側(cè)面形成的溝道，利用背柵控制溝道區(qū)的電位。已有報道這種背柵型翅片F(xiàn)ET能夠良好地控制閾值電壓。
上述兩種翅片F(xiàn)ET是在任一個翅片中形成兩個柵電極，是單一翅片結(jié)構(gòu)。因此存在溝道寬度狹窄，即翅片高度降低，不適于驅(qū)動大電流的半導體器件的問題。由于不容易增高翅片高度，增大有效的溝道寬度，所以具有接近于平行配置的多個翅片多翅片F(xiàn)ET，例如可見于Yang-Kyu Choi，Nick Lindert，Peiqi Xuan，Stephen Tang，DaewonHa，Erick Anderson，Tsu-Jae King，Jeffrey Bokor，and ChenmingHu發(fā)表的“Sub-20nm CMOS FinFET Technologoes”，IEDM Tech.Dig.，pp.421-424，2001。這里所示的結(jié)構(gòu)是雙柵型多翅片F(xiàn)ET，不是論述背柵型多翅片F(xiàn)ET。雙柵型多翅片F(xiàn)ET對與翅片垂直形成的細長柵電極施加預定的一個電位。
但是，為了實現(xiàn)背柵型多翅片F(xiàn)ET，必須對兩個獨立的柵電極分別施加電位。進一步就翅片F(xiàn)ET而言，由于在極狹窄的翅片形成源/漏和溝道，所以減小了寄生電阻，減小了寄生電容，但是電流驅(qū)動力增大，開關(guān)動作高速化，成為重要課題。Yang Kyu Choi為了減小寄生電阻，提供了在形成于翅片的源/漏上選擇生長鍺層的方法。但是，這種方法存在處理工序數(shù)量增多的問題。
因此，具有能夠抑制短溝道效應(yīng)的結(jié)構(gòu)，可以控制閾值電壓，電流驅(qū)動力優(yōu)異，能夠高速動作的多翅片F(xiàn)ET的半導體器件及其制造方法是必要的。

發(fā)明內(nèi)容
根據(jù)以下的本發(fā)明的半導體襯底及其制造方法以及使用該半導體襯底的半導體器件解決了上述問題。
根據(jù)本發(fā)明的一個方案，提供一種半導體器件，包括；在半導體襯底上設(shè)置的源區(qū)和漏區(qū)；與所述源區(qū)和漏區(qū)連接的多個翅片；設(shè)置在所述半導體襯底上方，設(shè)置在所述各翅片一個側(cè)面?zhèn)鹊牡谝粬烹姌O；設(shè)置在所述半導體襯底上方，相對于所述翅片與所述第一柵電極對置，設(shè)置在所述各翅片另一個側(cè)面?zhèn)?，與所述第一柵電極分離的第二柵電極；與所述各個第一柵電極連接的多個第一焊盤電極；與所述多個第一焊盤電極連接的第一布線；與所述各個第二柵電極連接的多個第二焊盤電極；與所述多個第二焊盤電極連接的第二布線。
根據(jù)本發(fā)明的另一個方案，提供一種半導體器件，包括；在半導體襯底上設(shè)置的源區(qū)和漏區(qū)；與所述源區(qū)和漏區(qū)連接的多個翅片；設(shè)置在所述半導體襯底上方，覆蓋所述各翅片設(shè)置的柵電極；從所述源區(qū)或者漏區(qū)向所述柵電極伸出，與鄰接的翅片連接而形成的伸出區(qū)；與所述柵電極連接的多個焊盤電極；與所述多個焊盤電極連接的布線。
根據(jù)本發(fā)明的又一個方案，提供一種半導體器件的制造方法，包括以下步驟；在半導體襯底的表面的有源層上形成絕緣膜；在所述有源層和絕緣膜上形成含有翅片的有源區(qū)的圖形；在所述有源區(qū)的圖形上淀積柵電極材料；加工所述柵電極材料，形成與所述各翅片的側(cè)面?zhèn)葘χ?、并且相互分離的多個第一和第二柵電極；在所述有源區(qū)的所述第一和第二柵電極所夾部分除外的區(qū)域?qū)刖哂械谝粚щ婎愋偷碾s質(zhì)；形成與所述各個第一柵電極連接的多個第一焊盤電極；形成與所述多個第一焊盤電極連接的第一布線；形成與所述各個第二柵電極連接的多個第二焊盤電極；形成與所述多個第二焊盤電極連接的第二布線。
根據(jù)本發(fā)明的再一個方案，提供一種半導體器件的制造方法，包括以下步驟；在半導體襯底上形成第一絕緣膜；在所述半導體襯底的表面區(qū)域和第一絕緣膜上形成含有多個翅片的有源區(qū)的圖形；在所述半導體襯底的表面導入具有第一導電類型的雜質(zhì)；在所述半導體襯底上淀積第二絕緣膜，填埋所述翅片的下部；在所述有源區(qū)的圖形上淀積柵電極材料；加工所述柵電極材料，形成與所述各翅片的側(cè)面?zhèn)葘χ?、并且相互分離的第一和第二柵電極；在所述有源區(qū)的所述第一和第二柵電極所夾部分除外的區(qū)域?qū)刖哂械诙щ婎愋偷碾s質(zhì)；形成與所述各個第一柵電極連接的多個第一焊盤電極；形成與所述多個第一焊盤電極連接的第一布線；形成與所述各個第二柵電極連接的多個第二焊盤電極；形成與所述多個第二焊盤電極連接的第二布線。
根據(jù)本發(fā)明的再一個方案，提供一種半導體器件的制造方法，包括以下步驟；在半導體襯底的表面上設(shè)置的有源層上形成絕緣膜；在所述有源層和絕緣膜上形成有源區(qū)的圖形，所述有源區(qū)的圖形含有源區(qū)、漏區(qū)、多個翅片、與從該源區(qū)或漏區(qū)伸出鄰接的翅片連接而形成的伸出區(qū)；在所述有源區(qū)的圖形上淀積柵電極材料；加工所述柵電極材料，形成與所述各翅片的側(cè)面?zhèn)葘χ?、并且相互分離的柵電極；在所述有源區(qū)的所述柵電極所夾部分除外的區(qū)域?qū)刖哂械谝粚щ婎愋偷碾s質(zhì)；形成與所述柵電極連接的多個焊盤電極；形成與所述多個焊盤電極連接的布線。


圖1A到1C是說明根據(jù)本發(fā)明第一實施例的背柵型多翅片F(xiàn)ET的一個例子的示意圖。圖1A是平面布圖(layout)，圖1B是沿圖1A中的剖切線1B-1B所示柵電極的剖面圖，圖1C是圖1A中的點劃線1C-1C所示柵電極的垂直方向的剖面圖。
圖2A到圖2C是說明根據(jù)本發(fā)明第一實施例的背柵型多翅片F(xiàn)ET的制造工藝一個例子的示意圖。圖2A是平面圖(俯視圖)，圖2B是圖2A中剖切線2B-2B所示圖的縱向剖面圖，圖2C是圖2A中剖切線2C-2C所示圖的橫向剖面圖。
圖3A到圖3C是接著圖2A到圖2C，說明根據(jù)第一實施例的背柵型多翅片F(xiàn)ET的制造工藝一個例子的示意圖。圖3A是平面圖，圖3B是圖3A中剖切線3B-3B所示圖的縱向剖面圖，圖3C是圖3A中剖切線3C-3C所示圖的橫向剖面圖。
圖4A到圖4C是接著圖3A到圖3C，說明根據(jù)第一實施例的背柵型多翅片F(xiàn)ET的制造工藝一個例子的示意圖。圖4A是平面圖，圖4B是沿圖4A中剖切線4B-4B所示柵電極的剖面圖，圖4C是圖4A中剖切線4C-4C所示柵電極的垂直方向的剖面圖。
圖5A到圖5C是接著圖4A到圖4C，說明根據(jù)第一實施例的背柵型多翅片F(xiàn)ET的制造工藝一個例子的示意圖。圖5A是平面圖，圖5B是沿圖5A中剖切線5B-5B所示柵電極的剖面圖，圖5C是圖5A中剖切線5C-4C所示柵電極的垂直方向的剖面圖。
圖6A到圖6C是接著圖5A到圖5C，說明根據(jù)第一實施例的背柵型多翅片F(xiàn)ET的制造工藝一個例子的示意圖。圖6A是平面圖，圖6B是沿圖6A中剖切線6B-6B所示柵電極的剖面圖，圖6C是圖6A中剖切線6C-6C所示柵電極的垂直方向的剖面圖。
圖7A到圖7C是說明根據(jù)本發(fā)明第二實施例的背柵型多翅片F(xiàn)ET的一個例子的示意圖。圖7A是平面布圖，圖7B是沿圖7A中剖切線7B-7B所示柵電極的剖面圖，圖7C是圖7A中剖切線7C-4C所示柵電極的垂直方向的剖面圖。
圖8A到圖8C是說明根據(jù)本發(fā)明第二實施例的背柵型多翅片F(xiàn)ET的制造工藝一個例子的示意圖。圖8A是平面圖，圖8B是圖8A中剖切線8B-8B所示圖的縱向剖面圖，圖8C是圖8A中剖切線8C-8C所示圖的橫向剖面圖。
圖9A到圖9C是接著圖8A到圖8C，說明根據(jù)第二實施例的背柵型多翅片F(xiàn)ET的制造工藝一個例子的示意圖。圖9A是平面圖，圖9B是圖9A中剖切線9B-9B所示圖的縱向剖面圖，圖9C是圖9A中剖切線9C-9C所示圖的橫向剖面圖。
圖10A到圖10C是接著圖9A到圖9C，說明根據(jù)第二實施例的背柵型多翅片F(xiàn)ET的制造工藝一個例子的示意圖。圖10A是平面圖，圖10B是沿圖10A中剖切線10B-10B所示柵電極的剖面圖，圖10C是圖10A中剖切線10C-10C所示柵電極的垂直方向剖面圖。
圖11A到圖11C是說明根據(jù)本發(fā)明第三實施例的背柵型多翅片F(xiàn)ET的一個例子的示意圖。圖11A是平面布圖，圖11B是沿圖11A中剖切線11B-11B所示柵電極的剖面圖，圖11C是圖11A中剖切線11C-11C所示柵電極的垂直方向剖面圖。
圖12A到圖12C是說明根據(jù)本發(fā)明的變形例一的背柵型多翅片F(xiàn)ET的一個例子的示意圖。圖12A是平面布圖，圖12B是沿圖12A中剖切線12B-12B所示柵電極的剖面圖，圖12C是圖12A中剖切線12C-12C所示柵電極的垂直方向剖面圖。
圖13A到圖13C是說明根據(jù)本發(fā)明的變形例二的背柵型多翅片F(xiàn)ET的一個例子的示意圖。圖13A是平面布圖，圖13B是沿圖13A中剖切線13B-13B所示柵電極的剖面圖，圖13C是圖13A中剖切線13C-13C所示柵電極的垂直方向剖面圖。
圖14A到圖14C是說明根據(jù)本發(fā)明的變形例三的背柵型多翅片F(xiàn)ET的一個例子的示意圖。圖14A是平面布圖，圖14B是沿圖14A中剖切線14B-14B所示柵電極的剖面圖，圖14C是圖14A中剖切線14C-14C所示柵電極的垂直方向剖面圖。
圖15A到圖15C是說明根據(jù)本發(fā)明的變形例四的背柵型多翅片F(xiàn)ET的一個例子的示意圖。圖15A是平面布圖，圖15B是沿圖15A中剖切線15B-15B所示柵電極的剖面圖，圖15C是圖15A中剖切線15C-15C所示柵電極的垂直方向剖面圖。
圖16A到圖16C是說明根據(jù)本發(fā)明的變形例五的背柵型多翅片F(xiàn)ET的一個例子的示意圖。圖16A是平面布圖，圖16B是沿圖16A中剖切線16B-16B所示柵電極的剖面圖，圖16C是圖16A中剖切線16C-16C所示柵電極的垂直方向剖面圖。
圖17A到圖17C是說明根據(jù)本發(fā)明的變形例六的背柵型多翅片F(xiàn)ET的一個例子的示意圖。圖17A是平面布圖，圖17B是沿圖17A中剖切線17B-17B所示柵電極的剖面圖，圖17C是圖17A中剖切線17C-17C所示柵電極的垂直方向剖面圖。
具體實施例方式
以下參照附圖詳細說明本發(fā)明的實施例。
與說明書結(jié)合并構(gòu)成說明書一部分的附圖示出了本發(fā)明的實施例，與以上給出的概括說明和以下給出的實施例詳細說明一起用于解釋本發(fā)明的原理。圖中，對應(yīng)的部分示以對應(yīng)的附圖標記。以下的實施例僅作為一種例子示出，在不脫離本發(fā)明的精神的范圍內(nèi)，可以做出各種變形，進行實施。
(第一實施例)本發(fā)明的第一實施例是采用SOI(silicon on insulator絕緣體上的硅)襯底形成背柵型多翅片F(xiàn)ET的半導體器件。如圖1B、1C所示，SOI襯底10是在支撐襯底12上間隔著在支撐襯底12上形成的BOX(buried oxide埋置氧化層)14形成SOI層16而成的半導體襯底。
本實施例的背柵型多翅片F(xiàn)ET 100的一個例子如圖1A到圖1C所示。圖1A是平面布圖，圖1B是沿圖1A中的剖切線1B-1B所示柵電極22的剖面圖，圖1C是圖1A中的剖切線1C-1C所示柵電極22的垂直方向的剖面圖。
如圖1A所示，本實施例的背柵型多翅片F(xiàn)ET 100具有有源區(qū)110、柵電極22、布線36。有源區(qū)110形成在SOI層16上，具有接觸區(qū)112、翅片114和伸出區(qū)116。接觸區(qū)112是具有在圖兩側(cè)配置的寬面積的區(qū)域，形成源/漏24的接觸CN。就此例而言，是形成與兩側(cè)的接觸區(qū)112連接的寬度狹窄的六個翅片114。但是，翅片114的個數(shù)并不限于此。在各翅片114的中央與翅片正交地配置柵電極22。在各翅片114中央形成夾持柵電極22的溝道區(qū)26(參見圖1B)，其兩側(cè)構(gòu)成源/漏24。
伸出區(qū)116從兩側(cè)的接觸區(qū)112朝向中央的柵電極22，與鄰接的翅片部分形成一體。即，夾持兩側(cè)的翅片114的伸出區(qū)116與那兩個翅片114連接地形成。并且，伸出區(qū)116形成為在各個翅片114上下從左右交替伸出。通過這樣形成伸出區(qū)116，可以縮短翅片114的長度，能夠減小源/漏24的寄生電阻。而且，通過設(shè)置伸出區(qū)116，即使到與翅片114之間的伸出區(qū)116對置的接觸區(qū)112的距離增大，也不會增加寄生電阻。
如圖1B所示，柵電極22被翅片114分割。被分割的多個柵電極22，間隔著各自獨立設(shè)置的焊盤電極30設(shè)置一個，與各不相同的兩個柵布線36-1、36-2連接。與第一布線36-1連接的第一柵電極22-1，例如用做前柵，控制溝道。與第二布線36-2連接的第二柵電極22-2，例如用做背柵，控制溝道區(qū)的電位。如果考慮柵電極22的寄生電阻，由于柵電極22通過焊盤電極30與柵布線36-1、36-2連接，所以即使與在原有布線使用以往的柵電極的雙柵型多翅片F(xiàn)ET相比，也可以減小寄生電阻。如圖1A、1C所示，與各柵電極22連接的焊盤電極30形成在第一層間絕緣膜28上，最好不與有源區(qū)110重疊。這樣可以減小FET的寄生電容。為了如此配置焊盤電極30，翅片114之間的距離應(yīng)該比以往的雙柵型多翅片F(xiàn)ET的翅片間距更大。并且，由于柵布線36-1、36-2可以獨立于柵電極22形成，所以尺寸的制約較小。
使用圖2A到圖6C，說明根據(jù)上述本實施例的背柵型多翅片F(xiàn)ET100的制造工藝的一個例子。這里，以n溝道MOSFET為例予以說明，但是采用類似的工藝也可以制造p溝道MOSFET、CMOS(互補MOS)FET。
(1)開始，如圖2A到2C所示，在SOI襯底10的SOI層16上形成有源區(qū)110的圖形。圖2A是平面圖，圖2B是圖2A中的剖切線2B-2B所示圖的縱向剖面圖，圖2C是圖2A中的剖切線2C-2C所示圖的橫向剖面圖。
首先，在設(shè)置于SOI襯底10的p型SOI層16上的整個面形成第一絕緣膜20。第一絕緣膜20用做在SOI層16上形成圖形時的硬掩模以及之后進行的CMP(化學機械拋光)的腐蝕阻擋層等。作為第一絕緣膜20，例如可以使用通過CVD(化學汽相淀積)形成的氮化硅膜(SiN膜)、氧化硅膜(SiO2)。本實施例使用SiN膜。
通過平版印刷術(shù)和蝕刻，在該SiN膜20上形成有源區(qū)110的圖形。并且，以SiN膜20作為阻擋層，利用各向異性RIE(反應(yīng)離子蝕刻)加工SOI層16，通過這樣的加工，如圖2A到2C所示，在SOI層16上形成有源區(qū)110，有源區(qū)110包含兩個接觸區(qū)112、多個翅片114和多個伸出區(qū)116。如上所述，伸出區(qū)116在各個翅片114的上下從左右交替伸出地形成。并且，被兩個翅片夾持的伸出區(qū)116與該兩個翅片的根部連接，形成埋在翅片之間。通過這樣形成伸出區(qū)116，可以縮短寬度狹窄的翅片114的長度。即可以減小寄生電阻。
(2)之后，如圖3A到3C所示，形成柵電極22。圖3A是平面圖，圖3B是沿圖3A中剖切線3B-3B所示柵電極22的剖面圖，圖3C是圖3A中剖切線3C-3C所示柵電極22的垂直方向剖面圖。
在包含有源區(qū)110的側(cè)面的整個面形成柵絕緣膜(圖中未示出)。作為柵絕緣膜，例如可以使用將通過熱氧化形成的SiO2膜、SiN膜氧化后的氧氮化硅膜(SiON膜)、或者介電常數(shù)比這些膜高的、例如硅酸鉿(HfSiO)、氧氮硅鉿(HfSiON)這樣的高介電常數(shù)絕緣膜。
在柵絕緣膜上整個面淀積作為柵電極材料的第一多晶硅膜22。以SiN膜20作為阻擋層，通過CMP磨削第一多晶硅膜22，使其平坦化。通過這樣的CMP，第一多晶硅膜22被翅片114分斷。這種CMP平坦化，也可以置換為以下方法通過CMP進行磨削直至SiN膜20即將露出，通過干法腐蝕或者濕法腐蝕，蝕刻到SiN膜20的表面，露出SiN膜20。
隨后，通過平版印刷術(shù)和蝕刻，加工第一多晶硅膜22，形成如圖3A、3B所示的分斷的柵電極22。再整面離子注入高濃度的n型雜質(zhì)例如砷(As)，對覆蓋在柵電極22上的翅片114區(qū)域之外的有源區(qū)110和柵電極22進行摻雜。有源區(qū)110的摻雜As的區(qū)域成為源/漏24。翅片114中央的摻雜As的區(qū)域成為溝道區(qū)26。
雖然說明的是使用多晶硅作為柵電極材料的例子，但也可以使用含金屬的材料，例如氮化鉭(TaN、)氮化鈦(TiN)、硅化鎢(WSi)、硅化鎳(NiSi)、鎳硅鍺(NiSiGe)、或者鎳鍺(NiGe)等。
(3)然后，如圖4A到4C所示，在有源區(qū)110和柵電極22以外的區(qū)域形成第一層間絕緣膜28。圖4A是平面圖，圖4B是沿圖4A中剖切線4B-4B所示柵電極的剖面圖，圖4C是圖4A中剖切線4C-4C所示柵電極的垂直方向的剖面圖。
在形成了有源區(qū)110和柵電極22的全部SOI襯底上，淀積第一層間絕緣膜28。第一層間絕緣膜28最好使用介電常數(shù)低的絕緣膜，例如甲基聚硅氧烷(MSX)、氫硅倍半環(huán)氧乙烷(HSQhydrogen.silsesquioxane)，也可以使用SiO2膜。
之后，以SiN膜20和柵電極22為阻擋層，利用CMP磨削第一層間絕緣膜28，使其平坦化。此平坦化與上述第一多晶硅膜22的平坦化一樣，可以置換為CMP和干法腐蝕或濕法腐蝕的組合。通過施加這種蝕刻，可以避免給柵電極22帶來的不必要的CMP加工損傷。
通過這種處理，如圖4A到4C所示，實現(xiàn)了整體平坦化。
(4)隨后，如圖5A到5C所示，在柵電極22形成與布線36連接的焊盤電極30。圖5A是平面圖，圖5B是沿圖5A中剖切線5B-5B所示柵電極22的剖面圖，圖5C是圖5A中剖切線5C-4C所示柵電極22的垂直方向的剖面圖。
首先，去除柵電極22上表面形成的自然氧化膜。再整面淀積例如高濃度摻雜磷(P)的第二多晶硅膜30。通過平版印刷術(shù)和蝕刻加工第二多晶硅膜30，形成焊盤電極30。通過這樣處理，如圖5所示，形成焊盤電極30，與分離形成的柵電極22分別連接。如圖5A所示，焊盤電極30被形成為交替地從左右與被翅片114分離的柵電極22連接。通過這樣形成焊盤電極30，例如將與用做前柵的第一柵電極22-1連接的第一焊盤電極30-1配置在柵電極22的左側(cè)，將與用做背柵的第二柵電極22-2連接的第二焊盤電極30-2配置在柵電極22的右側(cè)，可以把兩者分開配置在柵電極22的左右。再有，焊盤電極30最好形成在第一層間絕緣膜28上，不與有源區(qū)110上重疊。通過這樣形成焊盤電極30，可以減小寄生電容。
第二多晶硅膜30最好使用淀積時添加n型雜質(zhì)的摻雜多晶硅，但是也可以使用不添加雜質(zhì)的多晶硅。此時，第二多晶硅膜30淀積后摻雜n型雜質(zhì)。而且，也可以使用例如由柵電極材料所說明的含金屬的材料，代替多晶硅。
(5)然后，如圖6A到6C所示，形成與焊盤電極30和接觸區(qū)112連接的布線36。圖6A是平面圖，圖6B是沿圖6A中剖切線6B-6B所示柵電極22的剖面圖，圖6C是圖6A中剖切線6C-6C所示柵電極22的垂直方向的剖面圖。
在包含焊盤30上的整個面形成第二層間絕緣膜32。第二層間絕緣膜32最好是與第一層間絕緣膜28相同的低介電常數(shù)絕緣膜，但是也可以使用其它絕緣膜?？梢愿鶕?jù)需要對第二層間絕緣膜32進行平坦化處理。在焊盤電極30上的第二層間絕緣膜32和接觸區(qū)112上的預定位置，通過平版印刷術(shù)和蝕刻，形成貫通第二層間絕緣膜32和SiN膜20的接觸孔34h。
在包括接觸孔34h中的整個面淀積布線材料，填埋接觸孔34h。作為布線材料，可以使用高熔點金屬，例如鎢(W)、或銅(Cu)。并且，對表面布線材料構(gòu)圖，形成與第一柵電極22連接的布線36-1、與第二柵電極22連接的布線36-2、和與源/漏24連接的布線36-3、36-4。通過這樣處理，可以形成接觸栓塞34和布線36。由于該柵布線36-1、36-2可以獨立于柵電極22形成，所以尺寸的制約小。而且，由于柵電極22通過焊盤電極30連接到柵布線36-1、36-2，所以與在原有布線使用以往的柵電極的雙柵型多翅片F(xiàn)ET相比，可以減小柵電極22的寄生電阻。
接著，進行多層布線等半導體器件所必需的工序，完成包含背柵型多翅片F(xiàn)ET 100的半導體器件。
正如工序(3)和(4)說明的，在柵電極22和第一層間絕緣膜28的形成中，可以使用稱為側(cè)壁轉(zhuǎn)移工藝(sidewall transferprocess)的手段。雖然未圖示，但是柵電極22的形成，首先要在形成有源區(qū)110的圖形的襯底整個面淀積絕緣膜。對該絕緣膜進行構(gòu)圖，形成島狀絕緣膜，以使形成柵電極22的翅片中央部與該絕緣膜端部一致。由于這種構(gòu)圖的圖形較大，所以具有圖形端部的凹凸減少、可以進行直線加工的優(yōu)點。按預定的厚度、即柵電極22的寬度在整個面淀積柵電極材料。之后，通過各向異性RIE，去除平面部分的柵電極材料，僅在絕緣膜圖形周圍的側(cè)面形成柵電極22。接著，整個面淀積第一層間絕緣膜28，如果進一步做平坦化處理，則可以形成如圖4B、4C所示的柵電極22和第一層間絕緣膜28。但是，柵電極22形成為與環(huán)形連接的形狀，但采用其原來的形狀在本實施例適用方面也不會產(chǎn)生問題。
如以上說明的，采用根據(jù)本實施例的背柵型多翅片F(xiàn)ET 100，可以減小翅片F(xiàn)ET的寄生電阻和寄生電容以及柵電極22的寄生電阻。
這樣，根據(jù)本實施例，可以提供具備使用SOI襯底10、具有可以抑制短溝道效應(yīng)的結(jié)構(gòu)、可以控制閾值電壓、優(yōu)化電流驅(qū)動力、可以高速工作的背柵型多翅片F(xiàn)ET 100的半導體器件及其制造方法。
(第二實施例)如圖7A到7C所示，第二實施例是使用體硅襯底18，代替第一實施例中使用的SOI襯底10，形成背柵型多翅片F(xiàn)ET 200的例子。在使用體硅襯底18的情形，由于翅片114區(qū)域和硅襯底18是不絕緣的，所以必須在翅片114的基底部形成具有與溝道相反導電類型的半導體區(qū)40，溝道不能伸向硅襯底18。
圖7展示了本實施例的背柵型多翅片F(xiàn)ET 200的一個例子。圖7A是平面布圖，圖7B是沿圖7A中剖切線7B-7B所示柵電極22的剖面圖，圖7C是圖7A中剖切線7C-4C所示柵電極22的垂直方向的剖面圖。這里與實施例1一樣，是以n溝道MOSFET為例進行說明，但是對于p溝道MOSFET、CMOSFET也可以同樣考慮。
本實施例的背柵型多翅片F(xiàn)ET 200的平面布圖，如圖7A所示，是與第一實施例的平面布圖相同的。背柵型多翅片F(xiàn)ET 200具有在硅襯底18形成的有源區(qū)110、柵電極22、和布線36，省略對其的詳細說明。如圖7B、7C所示，在翅片114的基底部的硅襯底18中，形成高濃度摻雜p型雜質(zhì)、例如硼B(yǎng)的p型半導體區(qū)40，防止在翅片114形成的溝道向硅襯底18伸出。進一步，有源區(qū)110的基底部埋入絕緣膜42，防止柵電極22與硅襯底18接觸。
采用圖8A到圖10C，說明根據(jù)上述本實施例的背柵型多翅片F(xiàn)ET200的制造工藝的一個例子。上述的平面布圖與第一實施例相同。
(1)從圖8A到8C，是利用與第一實施例的工序(1)相同的手段，在硅襯底18形成有源區(qū)110的圖形的圖。圖8A是平面圖，圖8B是圖8A中剖切線8B-8B所示圖的縱向剖面圖，圖8C是圖8A中剖切線8C-8C所示圖的橫向剖面圖。
如圖8A到8C所示，通過平版印刷術(shù)和蝕刻，形成從硅襯底18突出的有源區(qū)110。有源區(qū)110包含接觸區(qū)112、翅片114、和伸出區(qū)116，以第一絕緣膜20，例如SiN20作為硬掩模，進行構(gòu)圖。使從有源區(qū)110的硅襯底18的底部開始的高度形成得比第一實施例的SOI層16的厚度更大。
(2)然后，如圖9A到9C所示，在翅片114和有源區(qū)110的基底部形成p型半導體區(qū)40，用第二絕緣膜42填埋有源區(qū)110的基底部。圖9A是平面圖，圖9B是圖9A中剖切線9B-9B所示圖的縱向剖面圖，圖9C是圖9A中剖切線9C-9C所示圖的橫向剖面圖。
在硅襯底18整個面地離子注入p型雜質(zhì)例如硼B(yǎng)，在硅襯底18的底部形成p型半導體區(qū)40。之后，整個面地厚淀積第二絕緣膜42，填埋硅襯底18中形成的有源區(qū)110之間的溝。接著，以SiN膜20作為阻擋層，通過CMP對第二絕緣膜42進行平坦化處理，去除SiN膜20之上形成的第二絕緣膜42。進一步，通過干法腐蝕或者濕法腐蝕，蝕刻第二絕緣膜42，僅在溝的底部的硅襯底18上形成第二絕緣膜42。這樣可以形成如圖9A到9C所示的結(jié)構(gòu)。
以下，進行從第一實施例的工序(2)的柵電極22的形成到(5)的布線36的形成，形成圖10A到10C所示的結(jié)構(gòu)。圖10A是平面圖，圖10B是沿圖10A中剖切線10B-10B所示柵電極22的剖面圖，圖10C是圖10A中剖切線10C-10C所示柵電極22的垂直方向剖面圖。
也就是說，形成柵電極22、焊盤電極30、布線36。這樣，可以使用硅襯底18形成背柵型多翅片F(xiàn)ET 200。該背柵型多翅片F(xiàn)ET 200，在硅襯底18中形成的翅片114的基底部，形成p型半導體區(qū)40和絕緣膜42，具有夾持翅片114對置形成的第一和第二柵電極22，具備從接觸區(qū)112朝向柵電極22形成的伸出區(qū)116。由于柵布線36-1、36-2可以獨立于柵電極22地形成，所以尺寸制約小。而且，由于柵電極22通過焊盤電極30與柵布線36-1、36-2連接，所以與在原有布線使用以往的柵電極的雙柵型多翅片F(xiàn)ET相比，也可以減小柵電極22的寄生電阻。結(jié)果，本實施例的背柵型多翅片F(xiàn)ET 200可以減小翅片F(xiàn)ET的寄生電阻和寄生電容以及柵電極22的寄生電阻。
接著，進行多層布線等半導體器件所必需的工序，完成包含背柵型多翅片F(xiàn)ET 200的半導體器件。
這樣，根據(jù)本實施例，可以提供具備使用體硅稱底18、具有可以抑制短溝道效應(yīng)的結(jié)構(gòu)、可以控制閾值電壓、優(yōu)化電流驅(qū)動力、可以高速工作的背柵型多翅片F(xiàn)ET 200的半導體器件及其制造方法。
(第三實施例)形成了具有第一實施例的伸出區(qū)116的有源區(qū)110的翅片F(xiàn)ET，也可以適用于雙柵型翅片F(xiàn)ET 300。
圖11A到11C是使用SOT襯底10形成雙柵型多翅片F(xiàn)ET 300的一個例子。圖11A是平面布圖，圖11B是沿圖11A中剖切線11B-11B所示柵電極22的剖面圖，圖11C是圖11A中剖切線11C-11C所示柵電極22的垂直方向剖面圖。
如圖11B所示，雙柵型多翅片F(xiàn)ET 300的柵電極22不被翅片114切斷，連續(xù)形成為覆蓋翅片114。為此，柵電極22的高度比第一和第二實施例說明的背柵型多翅片F(xiàn)ET的情況更高。而且，焊盤電極30并不在每個翅片114之間都形成，如圖11A所示，可以每隔一個形成。通過這樣形成焊盤電極30，可以僅在柵電極22的單側(cè)形成柵布線36。通過利用該柵布線36對柵電極22進行分流(shunt)，可以防止因柵電極22的寄生電阻而使在偏離焊盤電極30的位置的柵電極施加的柵極電位降低。
如上所述，與第一實施例相比，僅改變柵電極22的形成工序、和焊盤電極30、柵布線36的圖形，就可以采用SOI襯底10，形成雙柵型多翅片F(xiàn)ET 300。
本實施例的雙柵型多翅片F(xiàn)ET 300，可以減小翅片114的寄生電阻，可以減小因焊盤電極30和有源區(qū)110的重疊產(chǎn)生的寄生電容，所以能夠優(yōu)化電流驅(qū)動力，高速工作。
正如到此為止說明的，第一到第三實施例可以做出各種變更進行實施。以下將說明幾個例子。但是，并不限于這些例子。
(變形例1)變形例1的情形是在使用第一實施例的SOI襯底10的背柵型多翅片F(xiàn)ET中，僅在單側(cè)形成伸出區(qū)116。其一例如圖12A到12C所示。圖12A是平面布圖，圖12B是沿圖12A中剖切線12B-12B所示柵電極22的剖面圖，圖12C是圖12A中剖切線12C-12C所示柵電極22的垂直方向剖面圖。
在僅從單側(cè)形成伸出區(qū)116的情形，優(yōu)選在翅片F(xiàn)ET的源側(cè)配置伸出區(qū)116。通過這樣配置，可使因翅片114的寄生電阻而導致在溝道區(qū)26施加的電位的降低得以減小。圖12中，圖的左側(cè)固定為源，僅從左側(cè)的接觸區(qū)112形成伸出區(qū)116。這樣，在僅從源側(cè)形成伸出區(qū)116的情形，從溝道區(qū)26到漏側(cè)的接觸區(qū)112的翅片114的長度，在焊盤電極30和有源區(qū)110不重疊的范圍可以限制得較短。通過這樣，可以減小寄生電阻，可以減小電流驅(qū)動力的降低，可以高速工作。
(變形例2)變形例2的情形是在使用第二實施例的體硅襯底18的背柵型多翅片F(xiàn)ET中，僅在單側(cè)形成伸出區(qū)116。其一例如圖13A到13C所示。圖13A是平面布圖，圖13B是沿圖13A中剖切線13B-13B所示柵電極22的剖面圖，圖13C是圖13A中剖切線13C-13C所示柵電極22的垂直方向剖面圖。
與變形例1同樣，通過僅從源側(cè)形成伸出區(qū)116，可以減小寄生電阻，可以減小電流驅(qū)動力的降低，可以高速工作。
(變形例3)變形例3的情形是在使用第一實施例的SOI襯底10的背柵型多翅片F(xiàn)ET中，不形成伸出區(qū)116。其一例如圖14A到14C所示。圖14A是平面布圖，圖14B是沿圖14A中剖切線14B-14B所示柵電極22的剖面圖，圖14C是圖14A中剖切線14C-14C所示柵電極22的垂直方向剖面圖。
在不形成伸出區(qū)116的情形，源側(cè)和漏側(cè)的接觸區(qū)112之間的翅片114的長度，在焊盤電極30和有源區(qū)110不重疊的范圍可以限制得較短。通過這樣，可以減小寄生電阻的影響，可以抑制電流驅(qū)動力的降低，可以高速工作。
(變形例4)變形例4的情形是在使用第二實施例的體硅襯底18的背柵型多翅片F(xiàn)ET中，不形成伸出區(qū)116。其一例如圖15A到15C所示。圖15A是平面布圖，圖15B是沿圖15A中剖切線15B-15B所示柵電極22的剖面圖，圖15C是圖15A中剖切線15C-15C所示柵電極22的垂直方向剖面圖。
本變形例的情形與變形例3相同，源側(cè)和漏側(cè)的接觸區(qū)112之間的翅片114的長度，在焊盤電極30和有源區(qū)110不重疊的范圍可以限制得較短。通過這樣，可以減小寄生電阻的影響，可以抑制電流驅(qū)動力的降低，可以高速工作。
(變形例5)第三實施例的雙柵型多翅片F(xiàn)ET，可以與第二實施例一樣，變形為使用體硅襯底18，代替SOI襯底10。變形例5的雙柵型多翅片F(xiàn)ET的一例如圖16A到16C所示。圖16A是平面布圖，圖16B是沿圖16A中剖切線16B-16B所示柵電極22的剖面圖，圖16C是圖16A中剖切線16C-16C所示柵電極22的垂直方向剖面圖。
本變形例與第三實施例從第一實施例的變更同樣地，從第二實施例變更而來。亦即，通過比第二實施例僅改變柵電極22的形成工序、和焊盤電極30、柵布線36的圖形，就可以采用體硅襯底18，形成雙柵型多翅片F(xiàn)ET。
(變形例6)變形例6的情形是在使用第三實施例的S0I襯底10的雙柵型多翅片F(xiàn)ET中，僅在單側(cè)形成伸出區(qū)116。其一例如圖17A到17C所示。圖17A是平面布圖，圖17B是沿圖17A中剖切線17B-17B所示柵電極22的剖面圖，圖17C是圖17A中剖切線17C-17C所示柵電極22的垂直方向剖面圖。
與變形例1同樣地，通過僅從源側(cè)形成伸出區(qū)116，可以減小寄生電阻，可以減小電流驅(qū)動力的降低。
本變形例雖未圖示，但也可以使用體硅襯底18。
如上所述，根據(jù)本發(fā)明，可以提供具有能夠抑制短溝道效應(yīng)的結(jié)構(gòu)，可以控制閾值電壓，電流驅(qū)動力優(yōu)異，能夠高速動作的半導體器件及其制造方法。
其它優(yōu)點和改進對于本領(lǐng)域技術(shù)人員來說是顯而易見的。因而，本發(fā)明在其上位概念方面并不限于在此展示和說明的具體細節(jié)和代表性實施例。因此，在不偏離權(quán)利要求書及其等同物所限定的發(fā)明概述的精髓或范圍的條件下，可以做出各種改進。
本申請基于2004年9月30日提交的在先日本專利申請2004-287702號并要求其優(yōu)先權(quán)，在此引證該在先申請的全部內(nèi)容。
權(quán)利要求
1.一種半導體器件，包括；在半導體襯底上設(shè)置的源區(qū)和漏區(qū)；與所述源區(qū)和漏區(qū)連接的多個翅片；第一柵電極，設(shè)置在所述半導體襯底上方，設(shè)置在所述各翅片一個側(cè)面?zhèn)?；第二柵電極，設(shè)置在所述半導體襯底上方，相對于所述翅片與所述第一柵電極對置，設(shè)置在所述各翅片另一個側(cè)面?zhèn)?，與所述第一柵電極分離；與所述各個第一柵電極連接的多個第一焊盤電極；與所述多個第一焊盤電極連接的第一布線；與所述各個第二柵電極連接的多個第二焊盤電極；與所述多個第二焊盤電極連接的第二布線。
2.根據(jù)權(quán)利要求1的半導體器件，其特征在于，所述第一和第二柵電極分別獨立地控制電位。
3.根據(jù)權(quán)利要求1的半導體器件，其特征在于，具有從所述源區(qū)或漏區(qū)向所述第一或第二柵電極伸出、與鄰接的翅片連接而形成的伸出區(qū)。
4.根據(jù)權(quán)利要求3的半導體器件，其特征在于，來自所述源區(qū)的所述伸出區(qū)和來自所述漏區(qū)的所述伸出區(qū)彼此交替地配置。
5.根據(jù)權(quán)利要求3的半導體器件，其特征在于，僅從所述源區(qū)形成所述伸出區(qū)。
6.根據(jù)權(quán)利要求3的半導體器件，其特征在于，所述第一和第二焊盤電極配置成不與所述伸出區(qū)重疊。
7.根據(jù)權(quán)利要求2的半導體器件，其特征在于，具有從所述源區(qū)或漏區(qū)向所述第一或第二柵電極伸出、與鄰接的翅片連接而形成的伸出區(qū)。
8.根據(jù)權(quán)利要求7的半導體器件，其特征在于，來自所述源區(qū)的所述伸出區(qū)和來自所述漏區(qū)的所述伸出區(qū)彼此交替地配置。
9.根據(jù)權(quán)利要求7的半導體器件，其特征在于，僅從所述源區(qū)形成所述伸出區(qū)。
10.根據(jù)權(quán)利要求7的半導體器件，其特征在于，所述第一和第二焊盤電極配置成不與所述伸出區(qū)重疊。
11.根據(jù)權(quán)利要求1的半導體器件，其特征在于，僅在所述翅片內(nèi)的一個側(cè)面?zhèn)刃纬蓽系馈?br> 12.根據(jù)權(quán)利要求1的半導體器件，其特征在于，所述第一和第二柵電極彼此交替地配置。
13.一種半導體器件，包括；在半導體襯底上設(shè)置的源區(qū)和漏區(qū)；與所述源區(qū)和漏區(qū)連接的多個翅片；設(shè)置在所述半導體襯底上方，覆蓋所述各翅片設(shè)置的柵電極；從所述源區(qū)或者漏區(qū)向所述柵電極伸出，與鄰接的翅片連接而形成的伸出區(qū)；與所述柵電極連接的多個焊盤電極；與所述多個焊盤電極連接的布線。
14.一種半導體器件的制造方法，包括以下步驟；在半導體襯底的表面的有源層上形成絕緣膜；在所述有源層和絕緣膜上形成含有多個翅片的有源區(qū)的圖形；在所述有源區(qū)的圖形上淀積柵電極材料；加工所述柵電極材料，形成與所述各翅片的側(cè)面?zhèn)葘χ?、并且相互分離的多個第一和第二柵電極；在所述有源區(qū)的所述第一和第二柵電極所夾部分除外的區(qū)域?qū)刖哂械谝粚щ婎愋偷碾s質(zhì)；形成與所述各個第一柵電極連接的多個第一焊盤電極；形成與所述多個第一焊盤電極連接的第一布線；形成與所述各個第二柵電極連接的多個第二焊盤電極；形成與所述多個第二焊盤電極連接的第二布線。
15.根據(jù)權(quán)利要求14的半導體器件制造方法，其特征在于，所述有源區(qū)包括源區(qū)、漏區(qū)、溝道區(qū)、從所述源區(qū)或漏區(qū)向所述第一或第二柵電極伸出、與鄰接的翅片連接而形成的伸出區(qū)。
16.根據(jù)權(quán)利要求15的半導體器件制造方法，其特征在于，來自所述源區(qū)的所述伸出區(qū)和來自所述漏區(qū)的所述伸出區(qū)彼此交替地配置。
17.根據(jù)權(quán)利要求15的半導體器件制造方法，其特征在于，僅從所述源區(qū)形成所述伸出區(qū)。
18.根據(jù)權(quán)利要求14的半導體器件制造方法，其特征在于，所述第一和第二柵電極彼此交替地配置。
19.一種半導體器件的制造方法，包括以下步驟；在半導體襯底上形成第一絕緣膜；在所述半導體襯底的表面區(qū)域和第一絕緣膜上形成含有多個翅片的有源區(qū)的圖形；在所述半導體襯底的表面導入具有第一導電類型的雜質(zhì)；在所述半導體襯底上淀積第二絕緣膜，填埋所述翅片的下部；在所述有源區(qū)的圖形上淀積柵電極材料；加工所述柵電極材料，形成與所述各翅片的側(cè)面?zhèn)葘χ?、并且相互分離的第一和第二柵電極；在所述有源區(qū)的所述第一和第二柵電極所夾部分除外的區(qū)域?qū)刖哂械诙щ婎愋偷碾s質(zhì)；形成與所述各個第一柵電極連接的多個第一焊盤電極；形成與所述多個第一焊盤電極連接的第一布線；形成與所述各個第二柵電極連接的多個第二焊盤電極；形成與所述多個第二焊盤電極連接的第二布線。
20.一種半導體器件的制造方法，包括以下步驟；在半導體襯底的表面上設(shè)置的有源層上形成絕緣膜；在所述有源層和絕緣膜上形成有源區(qū)的圖形，所述有源區(qū)含有源區(qū)、漏區(qū)、多個翅片、與從該源區(qū)或漏區(qū)伸出鄰接的翅片連接而形成的伸出區(qū)；在所述有源區(qū)的圖形上淀積柵電極材料；加工所述柵電極材料，形成與所述各翅片的側(cè)面?zhèn)葘χ?、并且相互分離的柵電極；在所述有源區(qū)的所述柵電極所夾部分除外的區(qū)域?qū)刖哂械谝粚щ婎愋偷碾s質(zhì)；形成與所述柵電極連接的多個焊盤電極；形成與所述多個焊盤電極連接的布線。
全文摘要
一種半導體器件，具有能夠抑制短溝道效應(yīng)的結(jié)構(gòu)、可以控制閾值電壓、電流驅(qū)動力優(yōu)異、能夠高速動作的多翅片F(xiàn)ET，包括在半導體襯底上設(shè)置的源區(qū)和漏區(qū)；與所述源區(qū)和漏區(qū)連接的多個翅片；設(shè)置在所述半導體襯底上方，設(shè)置在所述各翅片一個側(cè)面?zhèn)鹊牡谝粬烹姌O；設(shè)置在所述半導體襯底上方，相對于所述翅片與所述第一柵電極對置，設(shè)置在所述各翅片另一個側(cè)面?zhèn)?，與所述第一柵電極分離的第二柵電極；與所述各個第一柵電極連接的多個第一焊盤電極；與所述多個第一焊盤電極連接的第一布線；與所述各個第二柵電極連接的多個第二焊盤電極；與所述多個第二焊盤電極連接的第二布線。
文檔編號H01L21/82GK1763950SQ20051010875
公開日2006年4月26日 申請日期2005年9月30日 優(yōu)先權(quán)日2004年9月30日
發(fā)明者稻葉聰 申請人:株式會社東芝