專利名稱：一種集成電路結(jié)構(gòu)及制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，且特別涉及一種利用虛擬圖案(dummypatterns)來形成的集成電路。較特別的是本發(fā)明涉及一種形成集成電路的方法，其不具有虛擬圖案所產(chǎn)生的寄生電容。
背景技術(shù)：
化學(xué)機(jī)械研磨法(Chemical Mechanical Polish，CMP)為一種用以平坦化半導(dǎo)體晶片的處理。CMP采取物理上及化學(xué)上兩者協(xié)同作用的力量以平坦化晶片。當(dāng)晶片被支撐于墊上時，借由施加一負(fù)載力量至晶片后方而完成。當(dāng)含有研磨液及易反應(yīng)的化學(xué)物的研磨液通過下方時，墊和晶片兩者接著被依相反方向旋轉(zhuǎn)。CMP為一種真正達(dá)到整個襯底上整體的平坦化的方法。
借由CMP處理來研磨薄膜中存在的圖案效應(yīng)己廣為人知。由于不同的圖案密度及圖案尺寸一致性的降低，將出現(xiàn)一種微負(fù)載效應(yīng)(micro-loadingeffect)問題。此微負(fù)載效應(yīng)有關(guān)的現(xiàn)象發(fā)生于同時蝕刻或研磨高圖案密度及低圖案密度的區(qū)域。由于從一區(qū)域至另一區(qū)域的薄膜上不同的蝕刻/研磨率，借由蝕刻/研磨處理，大量的反應(yīng)將形成局部地密集或稀疏，并且反應(yīng)物質(zhì)的大量對流將造成蝕刻率的不一致性。有效圖案密度中的大量變動己顯示將會導(dǎo)致顯著且不期望的后研磨(post-polish)薄膜厚度變動。特別的是，此不一致性在電路的表面造成了凹陷(dishing)效應(yīng)。凹陷是指在低圖案密度位置的表面所被研磨的速度比高圖案密度的表面快，因此形成一盤形表面。
為了消除這種凹陷效應(yīng)，有兩種傳統(tǒng)上用來均等有效圖案密度的方法。第一種方法為處理步驟，如公知的反向回蝕，其包含利用掩模以回蝕凸起區(qū)域。第二種方法為布局設(shè)計步驟，如公知的虛擬充填，其修改電路布局并在具有低圖案密度之處加入虛擬圖案。虛擬圖案的加入有助于達(dá)到整個晶片有效圖案密度的一致性，也因此避免凹陷的問題。
一般來說，這種虛擬圖案在執(zhí)行完化學(xué)機(jī)械研磨法后都會留在原處。此虛擬圖案有傳導(dǎo)性，會形成具有內(nèi)層金屬線路的寄生電容。寄生電容由于充放電的時間而造成了阻容遲滯(RC-delay)。內(nèi)層電介質(zhì)層(Inter-LevelDielectric，ILD)的比例概圖和先進(jìn)的處理的高操作頻率將由于寄生電容問題而造成嚴(yán)重的效能下降。在現(xiàn)階段的集成電路技術(shù)發(fā)展中，利用數(shù)字集成電路來作為快速切換電路的需求不斷地增加。隨著集成電路已進(jìn)入高頻率的切換需求，因寄生電容所引起的低效能問題將逐漸增加。

發(fā)明內(nèi)容
本發(fā)明用以解決上述寄生電容的問題，因此本發(fā)明的目的在于提供一種利用CMP平坦化處理來制造集成電路的方法，其并不會在金屬線路與虛擬圖案之間伴隨增加寄生電容。
基于上述目的，本發(fā)明提供一種集成電路結(jié)構(gòu)，至少包含半導(dǎo)體襯底，具有上表面；隔離場區(qū)域，由該襯底的該上表面延伸進(jìn)入該襯底而形成；虛擬襯底區(qū)域，借由該隔離場區(qū)域分開，其中該虛擬襯底區(qū)域具有由該襯底上表面凹入的上表面；通常的主動區(qū)域，借由該隔離場區(qū)域分開，其中該通常主動區(qū)域具有實質(zhì)上與該襯底的上表面成共面的表面；柵電介質(zhì)層，形成于該襯底的上表面上，以及該通常主動區(qū)域中；以及柵電極，形成于該柵電介質(zhì)層上。
上述的集成電路結(jié)構(gòu)，還包含一對間隙壁，形成于沿著該柵電極與該柵電介質(zhì)層的相對邊墻上；源極區(qū)域和漏極區(qū)域，形成于鄰接該柵電極的該通常主動區(qū)域中；硅化金屬層，形成于該源極區(qū)域、該漏極區(qū)域、該柵極區(qū)域以及該虛擬襯底區(qū)域的該凹入表面上方；內(nèi)層電介質(zhì)層，形成于該通常主動區(qū)域、虛擬襯底區(qū)域以及隔離場區(qū)域上方；傳導(dǎo)插塞，形成于該內(nèi)層電介質(zhì)層中且接觸該柵電極；以及金屬線路層，形成于該內(nèi)層電介質(zhì)層上方。
上述的集成電路結(jié)構(gòu)，其中該半導(dǎo)體襯底選自于由絕緣體硅(Silicon OnInsulator，SOI)與體半導(dǎo)體所組成的群組。
上述的集成電路結(jié)構(gòu)，其中該虛擬襯底區(qū)域的該凹入表面由該襯底的上表面凹進(jìn)約2nm至500nm或10nm至200nm。
上述的集成電路結(jié)構(gòu)，其中該主動區(qū)域及該虛擬襯底區(qū)域被隔開約1nm至1μm；該主動區(qū)域具有一尺寸約介于0.0001μm2至10000μm2；以及該虛擬襯底區(qū)域凹入約介于2nm至500nm。
上述的集成電路結(jié)構(gòu)，其中該柵電極至少包含一材料，該材料選自于由半導(dǎo)體、氧化金屬、硅化金屬以及其結(jié)合物實質(zhì)上組成的群組，并且其中該柵電極和該硅化金屬層具有操作功能約介于2.5至6.0*10伏。
基于上述目的，本發(fā)明提供一種形成集成電路的方法，至少包含在一半導(dǎo)體襯底上，由該襯底的表面延伸進(jìn)入該襯底，從而形成隔離場區(qū)域；在該襯底表面上形成柵電介質(zhì)層；在該柵電介質(zhì)層上形成柵電極；形成光刻膠以覆蓋于所選擇的該柵電極與所選擇的該襯底區(qū)域；選擇性地蝕刻未被光刻膠覆蓋的該柵電介質(zhì)層和柵電極；選擇性蝕刻未被該光刻膠覆蓋的該襯底區(qū)域；以及移除該光刻膠。
上述的方法，還包含沿著未經(jīng)蝕刻的柵電極和柵電介質(zhì)層的相對邊墻形成一對間隙壁；在該未經(jīng)蝕刻的柵電極和柵電介質(zhì)層的相對邊墻上形成源極和漏極區(qū)域；硅化該源極、漏極和末經(jīng)蝕刻的柵電極；形成內(nèi)層電介質(zhì)層以覆蓋于該未經(jīng)蝕刻的柵電極和該源極和漏極上；在該內(nèi)層電介質(zhì)層中形成開口；在該開口中形成傳導(dǎo)插塞；以及在該內(nèi)層電介質(zhì)層的表面形成金屬線路，以接觸傳導(dǎo)插塞。
上述的方法，因光刻膠完全或部分地被移除，故其中該柵電極并未受到保護(hù)。
上述的方法，其中該未經(jīng)蝕刻的柵電極的厚度約小于500nm。
上述的方法，其中蝕刻未被該光刻膠覆蓋的該襯底區(qū)域，使其凹入深度約2nm至500nm。
上述的方法，其中該光刻膠延伸超出各柵電極約10nm至10μm。
上述的方法，其中選擇性地蝕刻未被光刻膠保護(hù)的該柵電介質(zhì)層和柵電極的步驟借由干式蝕刻，該干式蝕刻至少包含一氣體，該氣體選自于由HBr、O2、Cl2以及其結(jié)合體實質(zhì)上所組成的群組。
上述的方法，其中該選擇性地蝕刻未受光刻膠保護(hù)的該柵電介質(zhì)層與柵電極借由利用了KOH蝕刻溶液的濕式蝕刻。
上述的方法，其中該隔離場區(qū)域選自于由淺溝槽隔離、局部硅氧化法以及空氣隔離法所組成的群組。


為讓本發(fā)明的上述和其它目的、特征、優(yōu)點與實施例能更明顯易懂，附圖的詳細(xì)說明如下圖1是具有虛擬圖案的部分傳統(tǒng)集成電路的橫向剖面圖；圖2是基于本發(fā)明一較佳實施例所制造的集成電路的一部份的橫向剖面圖；圖3至圖11是集成電路的制造期間階段的橫向剖面圖，其使得本發(fā)明的優(yōu)點特征更為具體化。
圖中標(biāo)號說明2襯底 4隔離場區(qū)域6金屬氧化物半導(dǎo)體晶體管8虛擬圖案12電容 14硅化金屬16內(nèi)層電介質(zhì)層 18金屬線路20金屬插塞 100襯底102隔離場區(qū)域 103柵電介質(zhì)層104柵電極層106柵電極層108虛擬襯底區(qū)域109主動區(qū)域110光刻膠 112間隙壁113半導(dǎo)體 114硅化金屬116硅化金屬118內(nèi)層電介質(zhì)層120金屬插塞122金屬線路薄膜具體實施方式
本較佳實施例的制造及使用詳細(xì)說明于下。此特定實施例僅說明以特定的方法制造及使用本發(fā)明，而非用以限制本發(fā)明的范圍。
將在此說明一種新的形成集成電路的方法。此方法解決了由虛擬圖案寄生電容所產(chǎn)生的阻容遲滯(RC-delay)問題。
圖1示出了傳統(tǒng)的集成電路。隔離場區(qū)域4形成于襯底2中。此隔離場區(qū)域4隔離且定義了主動區(qū)域。根據(jù)主動區(qū)域所處于的位置，可稱為一般主動區(qū)域，其中形成有實際組件，或稱為虛擬襯底區(qū)域，其不是具有虛擬圖案就是其中不具有形成的組件。金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor，MOS)晶體管6為實際組件。組件8為虛擬圖案。硅化金屬14形成于虛擬襯底區(qū)域中。此硅化金屬14與金屬氧化物半導(dǎo)體晶體管6的源/漏極區(qū)域一起顯影。于內(nèi)層電介質(zhì)層(Inter-Level Dielectric，ILD)16沉積后，金屬插塞(metalplug)20穿過內(nèi)層電介質(zhì)層16，并且連接沉積與圖案化金屬線路18。值得注意的是虛擬圖案8并未被移除。電容12存在于虛擬圖案8與金屬線路18之間，并且介于硅化金屬14與金屬線路18之間。這些電容12引起了電路質(zhì)量的下降。
圖2示出了基于本發(fā)明一實施例所形成的集成電路。比較圖1與圖2，可注意到虛擬圖案8已從電路中被移除，并且在原來的硅表面形成嵌入式的虛擬硅襯底圖案14。據(jù)此，可消除重要部分的寄生電容。
圖3至圖11示出了本發(fā)明的一較佳實施例，在圖3中，襯底100為一較佳的半導(dǎo)體或絕緣體。襯底100最好由體(bulk)硅晶片所形成。在另一實施例中，襯底100可為由其它半導(dǎo)體或絕緣材料包含如硅、碳、鍺、鎵、砷、氮、鋁、銦以及磷所形成。襯底100可為單一晶體或復(fù)合物的形式。為了改善組件的效能，襯底100最好能具有張力。在其它實施例中，無張力材料同樣可被使用。
隔離場區(qū)域102形成于襯底100上，在一較佳實施例中，隔離場區(qū)域102為淺溝槽隔離(Sallow Trench Isolations，STI)。最好是借由蝕刻襯底100中的淺溝槽以形成淺溝槽隔離區(qū)域102，并且利用如氧化硅的絕緣體來充填溝槽。STI絕緣體的電介質(zhì)常數(shù)約在0.05～50的范圍中，并且較佳約為0.05～4的范圍。在一較佳實施例中，STI為一應(yīng)力片區(qū)域，即STI材料的結(jié)構(gòu)在周圍的硅區(qū)域上造成應(yīng)力。在另一實施例中，STI區(qū)域由體材料所形成。為了有效地隔離主動區(qū)域，此隔離場區(qū)域具有一最小深度約為30～650nm且較佳約為50～450nm。
在另一實施例中，隔離區(qū)域102借由局部硅氧化法(Localized Oxidizationof Silicon，LOCOS)所形成。一較佳的LOCOS處理為預(yù)蝕(pre-etch)主動區(qū)域，接著形成氮化硅(Si3N4)層以覆蓋主動區(qū)域。接著執(zhí)行一個氧化步驟。當(dāng)暴露出來的區(qū)域形成氧化硅(SiO2)層時，具有氮化硅(Si3N4)所覆蓋的區(qū)域可免于被氧化。
在又一實施例中，隔離區(qū)域102由空氣隔離區(qū)域所形成。襯底100中的深處或凹處的圖案被蝕刻。許多凹處由蝕刻所形成，其利用標(biāo)準(zhǔn)光刻集成電路制造技術(shù)所形成的二氧化硅/氮化硅的傳統(tǒng)掩模。此掩模形成有多個對應(yīng)于凹處圖案的孔隙。接著可基于傳統(tǒng)方法穿過定義于二氧化硅掩模中的孔隙以蝕刻此襯底。
如圖3所示，形成隔離區(qū)域102以隔離主動區(qū)域。主動區(qū)域109為一般主動區(qū)域。襯底區(qū)域108為虛擬襯底區(qū)域。主動區(qū)域及虛擬襯底區(qū)域可為各種形狀，像是方形、矩形以及L形等等。主動/非主動襯底及主動/非主動區(qū)域由隔離場區(qū)域102區(qū)隔開約1nm～10μm，并且具有一典型尺寸約為0.0001μm2～10000μm2。
為便于說明本發(fā)明，用相同的參考號代表主動區(qū)域及其外尺寸。此外尺寸109為一般主動區(qū)域109的表面。外尺寸108為虛擬襯底區(qū)域108的表面。
圖4示出了柵極的形成。柵電介質(zhì)層103形成于襯底100上，緊接著為一柵電極層104。柵電介質(zhì)層103最好包含SiO2、氮氧化物、氮化物或其它高k值材料。盡管柵電極層104可由金屬或一包含金屬、半導(dǎo)體、氧化金屬或硅化金屬的復(fù)合結(jié)構(gòu)所形成，但最好為多晶硅。柵電極層104具有一運作功能約在2.5～6.0*10V(伏)。接著圖案化柵電介質(zhì)層與柵電極，并利用光刻技術(shù)以形成柵極。柵電極可形成于一般主動區(qū)域、虛擬襯底區(qū)域以及隔離場區(qū)域之中。形成于虛擬襯底區(qū)域108或隔離場區(qū)域102中的柵電極為虛擬圖案。圖4所示為形成于隔離場區(qū)域102中的柵電極106。
如圖5所示，形成一光刻膠110以保護(hù)一般主動區(qū)域。為能有效免除主動區(qū)域被過度蝕刻，光刻膠還往金屬氧化物半導(dǎo)體晶體管之處延伸約10nm～10μm，且較佳約為20nm～3μm。光刻膠110具有的厚度介于約10nm～5μm之間，且較佳約為50nm～5μm。
圖6是虛擬圖案經(jīng)移除后的集成電路橫向剖面圖。在一較佳實施例中，借由一使用KOH蝕刻溶液的濕式蝕刻，虛擬圖案106能被較佳的選擇性移除。在另一實施例中，干式蝕刻可在周圍充填著HBr+Cl2+O2的環(huán)境中實施。因外尺寸108并無光刻膠所保護(hù)，所以其下方材料被非等向性蝕刻。外尺寸108被蝕刻至深度約為2nm～500nm，且較佳約為10nm～200nm。因選擇性蝕刻的使用，故外尺寸108中的損失與隔離區(qū)域102中的損失不同。隔離場區(qū)域102中的損失約為10～300nm，且較佳約為10～100nm。在另一實施例中，虛擬電柵極106在間隙壁112形成后移除(請參照圖7)。
在一較佳實施例中，虛擬襯底108與虛擬圖案106同時被蝕刻，在另一實施例中，虛擬襯底108可在柵電極104形成前、柵電極104形成后或間隙壁112形成后予以移除。
如圖7所示，光刻膠110已被移除。如同公知技術(shù)中，光刻膠可在氧氣等離子中的隧穿反應(yīng)器里予以移除。一對間隙壁112形成于沿著該柵電極103與該柵電介質(zhì)層104的相對邊墻上。如下文說明的水楊酸化(salicidation)處理中，間隙壁112可作為自對準(zhǔn)掩模之用?？山栌晒姆椒▉硇纬砷g隙壁112，沉積一電介質(zhì)層并覆蓋整個區(qū)域，此區(qū)域包括襯底100與門電極104，接著利用非等向性蝕刻將電介質(zhì)層由水平表面予以移除，并且留下間隙壁112。
圖8示出了源極與漏極區(qū)域的形成。如一凸起的源/漏極MOS概圖，半導(dǎo)體113外延沉積至一厚度約為400埃(angstrom，)～600埃。半導(dǎo)體113形成了源極與漏極以供產(chǎn)生MOS晶體管，由此為可供選擇地稱作源極與漏極區(qū)域113。形成半導(dǎo)體113的較佳方法為選擇性外延。二氧化硅(SiO2)層形成并覆蓋于襯底100上。穿過二氧化硅(SiO2)以暴露出源/漏極區(qū)域來形成一開口。半導(dǎo)體113接著外延長成。雖然其它的沉積技術(shù)包括化學(xué)氣相沉積法(Chemical Vapor Deposition，CVD)、極高真空化學(xué)氣相沉積法(Ultra HighVacuum Chemical Vapor Deposition，UHVCVD)、原子層化學(xué)氣相沉積法(Atomic Layer Chemical Vapor Deposition，ALCVD)或有機(jī)金屬化學(xué)氣相沉積法(Metal Organic Chemical Vapor Deposition，MOCVD)同樣可使用，但最好能利用分子束外延沉積法(Molecular Bean Epitaxy，MBE)來形成半導(dǎo)體113。較佳的沉積發(fā)生在溫度為300℃～950℃的范圍內(nèi)，且最好在450℃～850℃的范圍內(nèi)，以及低于100米-陶爾(mTorr)的壓力。半導(dǎo)體113外延地成長于所暴露出的單一晶體襯底區(qū)域中。在二氧化硅層上形成一多晶硅晶體。此多晶硅晶體及二氧化硅層接著被蝕刻，僅留下源極、漏極以及多晶硅柵極區(qū)域，源/漏極區(qū)域最終借由植入及熱回火而定義出來。
如圖8所示，硅化金屬114形成且覆蓋于源極和漏極上，并且最好也覆蓋于柵電極104上。硅化金屬114的厚度最好小于約500。硅化金屬114可為-過渡金屬或金屬復(fù)合物如鎳、鈦、鈷、鎢或相似物，或其它借由化學(xué)氣相沉積法(Chemical Vapor Deposition，CVD)、物理氣相沉積法(PhysicalVapor Deposition，PVD)或其它可供選擇的方法所沉積的適當(dāng)?shù)膫鲗?dǎo)材料。在后續(xù)的討論中，層114可替換地稱為金屬層或硅化金屬層。根據(jù)本實施例可了解到層114不是一金屬層就是后面將與下層半導(dǎo)體區(qū)域進(jìn)行內(nèi)反應(yīng)的金屬所形成的硅化金屬。
在一較佳實施例中，金屬114為硅化金屬。此硅化金屬可采用過渡金屬的硅化金屬形式或可包含一種以上的過渡金屬。在一較佳實施例中，金屬層114借由首先沉積薄金屬復(fù)合層，如鈦、鈷、鎳、鎢或其它類似之物具有氮化鈦(TiN)覆蓋以覆蓋于組件上，包括半導(dǎo)體113所暴露出的表面與門電極104。此組件接著借由回火使硅化金屬形成于所沉積的金屬與下方暴露出硅區(qū)域(特別是源/漏極區(qū)域及多晶硅柵電極104)之間。此硅化金屬區(qū)域的結(jié)果如同示于圖8中的金屬層114。盡管所希望的厚度可根據(jù)設(shè)計內(nèi)容而選擇，但此硅化金屬層114的結(jié)果最好在50至500的厚度范圍中。在另一實施例中，硅化金屬層114可借由硅化金屬的沉積來形成，如硅化鈷或硅化鎳直接沉積于源極和漏極區(qū)域上，以及柵電極104利用公知的沉積技術(shù)如CVD來形成。
此硅化金屬114與硅化金屬116同時形成，硅化金屬116同樣形成于虛擬襯底區(qū)域中的外尺寸108上。在前面的步驟中，虛擬襯底108已被置入凹進(jìn)處，增加了硅化金屬與金屬線路間的距離，因此，降低了硅化金屬與金屬線路間的電容。
如圖9所示，內(nèi)層電介質(zhì)層(inter-level dielectric，ILD)118如同公知的前金屬電介質(zhì)層(Pre-Metal Dielectric，PMD)或金屬層間電介質(zhì)層(Inter-MetalDielectric，IMD)沉積覆蓋于電路表面。內(nèi)層電介質(zhì)層118為傳統(tǒng)的氧化硅，其可利用下面幾種方法來沉積，如化學(xué)氣相沉積法(Chemical VaporDeposition，CVD)、旋轉(zhuǎn)式涂敷(Spin-on Coating)、等離子加強(qiáng)式化學(xué)氣相沉積法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、高密度等離子化學(xué)氣相沉積法(High Density Plasma Chemical Vapor Deposition，HDPCVD)、低壓化學(xué)氣相沉積法(Low pressure Chemical Vapor Deposition，LPCVD)或其它公知的沉積技術(shù)。此內(nèi)層電介質(zhì)層包含傳統(tǒng)的硅甲烷基底(silane-based)氧化硅、SiON、SiN、SOG、摻雜氧化硅或乙基烷氧化硅基底(TEOS-based)的氧化硅。內(nèi)層電介質(zhì)層也最好包含低k值材料，如氟化硅玻璃(FluorinatedSilicate Glass，F(xiàn)SG)、聚酰亞胺(Polyimides)、氫硅酸鹽(HydrogenSilsesquioxane，HSQ)、甲醇硅酸鹽(Methylated Silsesquioxane，MSQ)、甲醇硅(Methylated Silica)、氟化非晶碳(Fluorinated Amorphous Carbon)、聚四氟乙烯(鐵弗龍)以及有機(jī)孔和無機(jī)孔(干凝膠，硅土模板)。此內(nèi)層電介質(zhì)層118將提供晶體管與隨后形成的下方金屬線路之間的絕緣。一光刻膠材料(未繪示)將形成且被圖案化并覆蓋于內(nèi)層電介質(zhì)層118上，以使開口能與源極、漏極和柵電介質(zhì)層接觸。
圖10示出了內(nèi)層電介質(zhì)層118所暴露出的部分經(jīng)蝕刻后的集成電路，因此，開口接觸了內(nèi)層電介質(zhì)層中的開口。
圖11示出了金屬插塞(metal plug)已形成于接觸開口后的組件。金屬插塞(metal plug)120可由鎢、鋁、銅或其它公知可供選擇的物質(zhì)來形成。金屬插塞(metal plug)120同樣可為一復(fù)合結(jié)構(gòu)，包括像是由鈦/氮化鈦或氮化鉭以及其它層所形成的埋入層與附著層。
金屬線路薄膜122借由濺鍍以形成于內(nèi)層電介質(zhì)層的表面上。此濺鍍沉積的鈦/鎢薄膜的厚度介于20nm至500nm之間，且較佳約為300nm。接著利用光刻技術(shù)及反應(yīng)性離子蝕刻(Reactive Ion Etchin，RIE)來圖案化金屬線路122。
雖然本發(fā)明已以一較佳實施例公開如上，然而其并非用以限定本發(fā)明，任何熟悉此技術(shù)的人，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)當(dāng)可作各種的更動與潤飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)視后附的權(quán)利要求所限定的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，至少包含半導(dǎo)體襯底，具有上表面；隔離場區(qū)域，由該襯底的該上表面延伸進(jìn)入該襯底而形成；虛擬襯底區(qū)域，借由該隔離場區(qū)域分開，其中該虛擬襯底區(qū)域具有由該襯底上表面凹入的上表面；通常的主動區(qū)域，借由該隔離場區(qū)域分開，其中該通常主動區(qū)域具有實質(zhì)上與該襯底的上表面成共面的表面；柵電介質(zhì)層，形成于該襯底的上表面上，以及該通常主動區(qū)域中；以及柵電極，形成于該柵電介質(zhì)層上。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包含一對間隙壁，形成于沿著該柵電極與該柵電介質(zhì)層的相對邊墻上；源極區(qū)域和漏極區(qū)域，形成于鄰接該柵電極的該通常主動區(qū)域中；硅化金屬層，形成于該源極區(qū)域、該漏極區(qū)域、該柵極區(qū)域以及該虛擬襯底區(qū)域的該凹入表面上方；內(nèi)層電介質(zhì)層，形成于該通常主動區(qū)域、虛擬襯底區(qū)域以及隔離場區(qū)域上方；傳導(dǎo)插塞，形成于該內(nèi)層電介質(zhì)層中且接觸該柵電極；以及金屬線路層，形成于該內(nèi)層電介質(zhì)層上方。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該半導(dǎo)體襯底選自于由絕緣體硅與體半導(dǎo)體所組成的群組。
4.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該虛擬襯底區(qū)域的該凹入表面由該襯底的上表面凹進(jìn)約2nm至500nm或10nm至200nm。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該主動區(qū)域及該虛擬襯底區(qū)域被隔開約1nm至1μm；該主動區(qū)域具有一尺寸約介于0.0001μm2至10000μm2；以及該虛擬襯底區(qū)域凹入約介于2nm至500nm。
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該柵電極至少包含一材料，該材料選自于由半導(dǎo)體、氧化金屬、硅化金屬以及其結(jié)合物實質(zhì)上組成的群組，并且其中該柵電極和該硅化金屬層具有操作功能約介于2.5至6.0*10伏。
7.一種形成集成電路的方法，至少包含在一半導(dǎo)體襯底上，由該襯底的表面延伸進(jìn)入該襯底，從而形成隔離場區(qū)域；在該襯底表面上形成柵電介質(zhì)層；在該柵電介質(zhì)層上形成柵電極；形成光刻膠以覆蓋于所選擇的該柵電極與所選擇的該襯底區(qū)域；選擇性地蝕刻未被光刻膠覆蓋的該柵電介質(zhì)層和柵電極；選擇性蝕刻未被該光刻膠覆蓋的該襯底區(qū)域；以及移除該光刻膠。
8.如權(quán)利要求7所述的方法，還包含沿著未經(jīng)蝕刻的柵電極和柵電介質(zhì)層的相對邊墻形成一對間隙壁；在該未經(jīng)蝕刻的柵電極和柵電介質(zhì)層的相對邊墻上形成源極和漏極區(qū)域；硅化該源極、漏極和末經(jīng)蝕刻的柵電極；形成內(nèi)層電介質(zhì)層以覆蓋于該未經(jīng)蝕刻的柵電極和該源極和漏極上；在該內(nèi)層電介質(zhì)層中形成開口；在該開口中形成傳導(dǎo)插塞；以及在該內(nèi)層電介質(zhì)層的表面形成金屬線路，以接觸傳導(dǎo)插塞。
9.如權(quán)利要求7所述的方法，因光刻膠完全或部分地被移除，故其中該柵電極并未受到保護(hù)。
10.如權(quán)利要求7所述的方法，其中該未經(jīng)蝕刻的柵電極的厚度約小于500nm。
11.如權(quán)利要求7所述的方法，其中蝕刻未被該光刻膠覆蓋的該襯底區(qū)域，使其凹入深度約2nm至500nm。
12.如權(quán)利要求7所述的方法，其中該光刻膠延伸超出各柵電極約10nm至10μm。
13.如權(quán)利要求7所述的方法，其中選擇性地蝕刻未被光刻膠保護(hù)的該柵電介質(zhì)層和柵電極的步驟借由干式蝕刻，該干式蝕刻至少包含一氣體，該氣體選自于由HBr、O2、Cl2以及其結(jié)合體實質(zhì)上所組成的群組。
14.如權(quán)利要求7所述的方法，其中該選擇性地蝕刻未受光刻膠保護(hù)的該柵電介質(zhì)層與柵電極借由利用了KOH蝕刻溶液的濕式蝕刻。
15.如權(quán)利要求7所述的方法，其中該隔離場區(qū)域選自于由淺溝槽隔離、局部硅氧化法以及空氣隔離法所組成的群組。
全文摘要
本發(fā)明提供一種集成電路結(jié)構(gòu)及制造方法，包括在半導(dǎo)體襯底上形成隔離場區(qū)域；在襯底表面上形成柵電介質(zhì)層；在柵電介質(zhì)層上形成柵電極；形成光刻膠且覆蓋于主動區(qū)域上；選擇性地蝕刻虛擬圖案；選擇性地蝕刻虛擬襯底；接著移除光刻膠；在沿著該柵電極與該柵電介質(zhì)層的相對邊墻上形成一對間隙壁；在襯底表面上形成源極和漏極；在柵電極、源極和汲極上形成硅化金屬；隨后形成內(nèi)層電介質(zhì)層；接著形成一接觸開口及金屬線路。本發(fā)明利用CMP平坦化處理，其并不會在金屬線路與虛擬圖案之間伴隨增加寄生電容。
文檔編號H01L21/822GK1728383SQ200510079599
公開日2006年2月1日 申請日期2005年6月23日 優(yōu)先權(quán)日2004年6月25日
發(fā)明者林全益, 吳顯揚(yáng), 楊育佳 申請人:臺灣積體電路制造股份有限公司