專利名稱：半導(dǎo)體器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有由半導(dǎo)體材料構(gòu)成的電阻元件的半導(dǎo)體器件的制造方法。
背景技術(shù)：
現(xiàn)存一種具有由多晶硅等構(gòu)成的電阻器的電阻元件，作為半導(dǎo)體器件中的一個(gè)模擬元件。需要將這種電阻元件高精度地調(diào)整到期望的電阻值，因此，需要一種制造方法，其中能夠獲得其電阻值被穩(wěn)定地限定在期望值的電阻元件。
在專利文獻(xiàn)1和2中描述了這種其電阻值被穩(wěn)定地限定在期望值的電阻元件。在專利文獻(xiàn)1和2中揭示了一些技術(shù)，其中在電阻器的表面上的電連接部分處的電阻值被消除以將電阻值控制在期望值，因此，在相應(yīng)的連接部分形成硅化物層。這里，在專利文獻(xiàn)1中，描述有一種用以在形成電阻器之后形成晶體管的柵極等的模式，并且在專利文獻(xiàn)2中，描述有一種通過同時(shí)形成電阻器和柵極來防止工藝復(fù)雜的模式。
日本專利申請(qǐng)待審公開No.2003-158196[專利文獻(xiàn)2]日本專利申請(qǐng)待審公開No.Hei 10-150154如在上述專利文獻(xiàn)1和2中所述，能夠通過處理電阻元件硅化物的表面的電連接部分來減小電阻元件的整個(gè)電阻值中的連接電阻分量，從而提高可控制性。但是，近年來，在增大對(duì)于包括電阻元件的半導(dǎo)體器件的更小型化和高性能的需求時(shí)，需要不僅精確地控制連接電阻分量而且要精確地控制電阻元件主體的電阻值。
發(fā)明內(nèi)容
鑒于上述問題提出本發(fā)明，其目的在于提供一種半導(dǎo)體器件的制造方法，其中對(duì)于電阻元件的電阻值，通過容易且精確地穩(wěn)定控制連接電阻分量的電阻值和電阻元件主體的電阻值，實(shí)現(xiàn)了包括具有高可靠性的電阻元件的該半導(dǎo)體器件，而不會(huì)增加工藝數(shù)量。
本發(fā)明提供一種半導(dǎo)體器件的制造方法，其中在半導(dǎo)體襯底上形成第一和第二元件隔離結(jié)構(gòu)，并且晶體管被包含在由該第一元件隔離結(jié)構(gòu)限定的有源區(qū)處，電阻元件被包含在該第二元件隔離結(jié)構(gòu)上，包括步驟在包括該第二元件隔離結(jié)構(gòu)的該半導(dǎo)體襯底上形成半導(dǎo)體膜，并且處理該半導(dǎo)體膜，以使該半導(dǎo)體膜分別留在該第二元件隔離結(jié)構(gòu)和所述有源區(qū)上，以形成電阻器和柵極；形成露出所述有源區(qū)的第一掩模，將第一雜質(zhì)摻入在所述有源區(qū)處的所述柵極的兩側(cè)，隨后，除去該第一掩模；形成露出該電阻器的第二掩模，將第二雜質(zhì)摻入該電阻器，隨后，除去該第二掩模；緊接在除去該第二掩模之后，在包括該電阻器和所述柵極的整個(gè)表面上形成絕緣膜；以及處理該絕緣膜以留下覆蓋該電阻器的上表面的一部分并且覆蓋所述柵極的側(cè)表面的絕緣膜。
本發(fā)明提供一種半導(dǎo)體器件的制造方法的另一模式，其中在半導(dǎo)體襯底上形成第一和第二元件隔離結(jié)構(gòu)，并且晶體管被包含在由該第一元件隔離結(jié)構(gòu)限定的有源區(qū)處，電阻元件被包含在該第二元件隔離結(jié)構(gòu)上，包括步驟在包括該第二元件隔離結(jié)構(gòu)的該半導(dǎo)體襯底上形成半導(dǎo)體膜，并且處理該半導(dǎo)體膜，以使該半導(dǎo)體膜留在該第二元件隔離結(jié)構(gòu)上，以形成電阻器；形成露出該電阻器的掩模，通過使用該掩模將雜質(zhì)摻入該電阻器，隨后，除去該掩模；緊接在除去該掩模之后，形成絕緣膜，以覆蓋該電阻器；以及當(dāng)形成該電阻元件時(shí)，處理該絕緣膜以留下具有覆蓋該電阻器的上表面的一部分的形狀的絕緣膜。
圖1是顯示關(guān)于由不同制造工藝形成的電阻元件的、由本發(fā)明人研究出的電阻值的可能繪出的特性圖。
圖2A、2B和2C是按照工藝順序顯示根據(jù)第一實(shí)施例半導(dǎo)體器件的制造方法的示意截面圖。
圖3A、3B和3C是按照?qǐng)D2C之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖4A、4B和4C是按照?qǐng)D3C之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖5A、5B和5C是按照?qǐng)D4C之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖6A、6B和6C是按照?qǐng)D5C之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖7A、7B和7C是按照?qǐng)D6C之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖8A、8B和8C是按照?qǐng)D7C之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖9A和9B是按照?qǐng)D8C之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖10A和10B是按照?qǐng)D9B之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖11A和11B是按照?qǐng)D10B之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖12A、12B和12C是按照?qǐng)D11B之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖13A和13B是按照?qǐng)D12C之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖14A和14B是按照?qǐng)D13B之后的工藝順序顯示根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的示意截面圖。
圖15A和15B是按照工藝順序顯示根據(jù)第一實(shí)施例的修改例的半導(dǎo)體器件的制造方法的示意截面圖。
圖16A、16B和16C是按照?qǐng)D15B之后的工藝順序顯示根據(jù)第一實(shí)施例的修改例的半導(dǎo)體器件的制造方法的示意截面圖。
圖17A、17B和17C是按照?qǐng)D16C之后的工藝順序顯示根據(jù)第一實(shí)施例的修改例的半導(dǎo)體器件的制造方法的示意截面圖。
圖18是按照?qǐng)D17C之后的工藝順序顯示根據(jù)第一實(shí)施例的修改例的半導(dǎo)體器件的制造方法的示意截面圖。
圖19A、19B、19C和19D是按照過程順序顯示根據(jù)第二實(shí)施例半導(dǎo)體器件的制造方法的示意截面圖。
圖20A、20B、20C和20D是按照?qǐng)D19D之后的工藝順序顯示根據(jù)第二實(shí)施例半導(dǎo)體器件的制造方法的示意截面圖。
圖21A、21B和21C是按照?qǐng)D20D之后的工藝順序顯示根據(jù)第二實(shí)施例半導(dǎo)體器件的制造方法的示意截面圖。
圖22A、22B和22C是按照?qǐng)D21C之后的工藝順序顯示根據(jù)第二實(shí)施例半導(dǎo)體器件的制造方法的示意截面圖。
圖23A、23B和23C是按照?qǐng)D22C之后的過程順序顯示根據(jù)第二實(shí)施例半導(dǎo)體器件的制造方法的示意截面圖。
圖24A、24B和24C是按照?qǐng)D23C之后的工藝順序顯示根據(jù)第二實(shí)施例半導(dǎo)體器件的制造方法的示意截面圖。
圖25A、25B和25C是按照?qǐng)D24C之后的工藝順序顯示根據(jù)第二實(shí)施例半導(dǎo)體器件的制造方法的示意截面圖。
具體實(shí)施例方式
-本發(fā)明的基本要旨-本發(fā)明發(fā)明人集中于以有關(guān)電阻元件的電阻值的、將雜質(zhì)摻入電阻器的工藝為中心的重要工藝的順序等，以容易且精確地穩(wěn)定控制連接電阻分量的電阻值和電阻元件主體的電阻值，而不會(huì)增加工藝數(shù)量。
圖1是顯示關(guān)于由不同制造工藝形成的電阻元件的、由本發(fā)明人研究出的電阻值的可能繪出的特性圖。這里，水平軸和縱軸分別表示薄膜電阻值(Ω/sq)和σ(sigma)。
圖1中，在實(shí)驗(yàn)1中以下列順序執(zhí)行工藝(1)將雜質(zhì)摻入電阻器中的工藝(包括使用抗蝕劑和抗蝕劑的剝皮進(jìn)行光刻)；(2)將雜質(zhì)兩次摻入晶體管的有源區(qū)的工藝；(3)熱處理工藝，以激活摻入雜質(zhì)；(4)形成覆蓋電阻器的絕緣膜(將成為硅化物塊層)的工藝。
在實(shí)驗(yàn)2中以下列順序執(zhí)行工藝(1)將雜質(zhì)摻入電阻器中的工藝(包括使用抗蝕劑和抗蝕劑的剝皮進(jìn)行光刻)；(2)緊接在(1)之后熱處理以激活摻入雜質(zhì)的工藝；(3)形成覆蓋電阻器的絕緣膜(將成為硅化物塊層)的工藝。
在實(shí)驗(yàn)3中以下列順序執(zhí)行工藝(1)將雜質(zhì)摻入電阻器中的工藝(包括使用抗蝕劑和抗蝕劑的剝皮進(jìn)行光刻)；(2)緊接在(1)之后形成覆蓋電阻器的絕緣膜(將成為硅化物塊層)的工藝；(3)熱處理以激活摻入雜質(zhì)的工藝。
從圖1中明顯可以看出，實(shí)驗(yàn)1中的電阻值的分散最大，而實(shí)驗(yàn)3中的電阻值的分散最小。在實(shí)驗(yàn)3中，電阻值的均勻性很顯著，很少看到電阻值的分散，并且電阻值被精確地控制在期望值范圍內(nèi)。
為了獲得具有穩(wěn)定的電阻值而不增加工藝數(shù)量的電阻元件，從實(shí)驗(yàn)的結(jié)果本發(fā)明人考慮需要(A)執(zhí)行實(shí)驗(yàn)3的工藝順序，以及(B)在從將雜質(zhì)摻入電阻器到形成硅化物塊層的絕緣膜的過程中盡可能地減少操作(以及操作所需的時(shí)間)。為了滿足后一條件(B)，作為其前提，需要在整個(gè)表面上形成半導(dǎo)體膜(例如，多晶硅膜)的狀態(tài)下不執(zhí)行雜質(zhì)摻入，而是在將半導(dǎo)體膜處理成電阻器之后執(zhí)行雜質(zhì)摻入。因?yàn)殡娮柙途w管(實(shí)際上是具有不同摻入雜質(zhì)的多個(gè)晶體管)形成在相同的襯底上，所以為了將雜質(zhì)摻入電阻器而形成掩模(例如抗蝕劑)是不可缺少的，因此，在此情形中所需的最少操作便是除去相應(yīng)的掩模。也就是說，為了滿足條件(B)，首先從半導(dǎo)體膜中圖案化形成電阻器，通過使用掩模將雜質(zhì)摻入該電阻器中，然后緊接在該相應(yīng)的掩模被除去之后將形成將成為硅化物塊層的絕緣膜。
在此方面，在上述專利文獻(xiàn)1和2中，沒有描述或者暗示有關(guān)本發(fā)明中所述的各個(gè)條件。也就是說，在專利文獻(xiàn)1中，“通過離子注入半導(dǎo)體材料而形成電阻元件的步驟，以及在該電阻元件上形成層間膜的步驟”在其權(quán)利要求7中引述，而在說明書中，清楚地描述了將雜質(zhì)離子注入多晶硅中，隨后，通過處理該多晶硅形成電阻元件，之后，通過柵極絕緣膜和薄氧化膜的成型等而形成層間膜。此外，在專利文獻(xiàn)2中，“通過圖案化多晶硅膜而形成電阻器的步驟，以及形成絕緣膜的步驟”在其權(quán)利要求1中引述，但是在說明書中，沒有詳細(xì)描述有關(guān)從前側(cè)將離子注入多晶硅膜，以及當(dāng)電阻器和柵極具有不同的雜質(zhì)濃度時(shí)，多晶硅膜生長，隨后形成掩模以隔離離子注入。也就是說，在專利文獻(xiàn)1和2中，在多晶硅膜生長成整個(gè)襯底的狀態(tài)下?lián)饺腚s質(zhì)，隨后，該多晶硅膜被處理以圖案化形成電阻器。
相反，本發(fā)明通過利用改變工藝順序而預(yù)見性地想出精確的實(shí)驗(yàn)例如上述實(shí)驗(yàn)(1)至(3)，能夠達(dá)到這些考慮因素最合適的工藝順序的條件(A)，以及盡可能地減少雜質(zhì)摻入電阻器與形成絕緣膜之間的操作的條件(B)。因此，本發(fā)明是與專利文獻(xiàn)1和2無聯(lián)系的專利，專利文獻(xiàn)1和2是沒有經(jīng)過這些預(yù)見而與上述因素和條件完全無關(guān)的。
此外，在本發(fā)明中，通過從相同的半導(dǎo)體膜中同時(shí)形成電阻器和晶體管的柵極而執(zhí)行上述條件(A)和(B)，以在不增加工藝數(shù)量的前提下，容易且精確地穩(wěn)定控制連接電阻分量的電阻值和電阻元件主體的電阻值。在此情形下，通過處理半導(dǎo)體膜同時(shí)形成電阻器和柵極，之后，首先通過將雜質(zhì)摻入有源區(qū)，將柵極用作掩模以形成LDD區(qū)域，其次將雜質(zhì)摻入電阻器。然后，緊接在該掩模被除去之后形成絕緣膜，該絕緣膜被處理，通過將該絕緣膜留在電阻器上形成硅化物塊層，以及通過在柵極的側(cè)壁留下絕緣膜而形成側(cè)壁間隔物。
-應(yīng)用本發(fā)明的具體實(shí)施例-隨后，結(jié)合附圖詳細(xì)描述應(yīng)用本發(fā)明的具體實(shí)施例。
-第一實(shí)施例-本發(fā)明制造的半導(dǎo)體器件是通過集成電阻元件例如11種晶體管而構(gòu)成。這里，作為各種晶體管，有所謂的作為非易失性存儲(chǔ)器的閃存、N溝道高壓(5V)低閾值晶體管(5VN.LowVt)、N溝道高壓(5V)高閾值晶體管(5VN.HighVt)、P溝道高壓(5V)低閾值晶體管(5VP.LowVt)、P溝道高壓(5V)高閾值晶體管(5VN.HighVt)、N溝道中壓(3.3V)(N-3.3)、P溝道中壓(3.3V)(P-3.3)、N溝道低壓(1.2V)高閾值晶體管(1.2VN.HighVt)、N溝道低壓(1.2V)低閾值晶體管(1.2VN.LowVt)、P溝道低壓(1.2V)高閾值晶體管(1.2VP.HighVt)、以及P溝道低壓(1.2V)低閾值晶體管(1.2VP.LowVt)。
閃存構(gòu)成高壓閃存控制電路，該閃存是例如在5V工作的晶體管。
低壓晶體管(低閾值1.2VN.LowVt、1.2VP.LowVt，高閾值1.2VN.HighVt、1.2VP.HighVt)構(gòu)成邏輯電路部件，它們是例如在1.2V工作的晶體管。對(duì)于這些晶體管，超薄柵極絕緣膜被使用，以改善邏輯電路部件的性能。
中壓晶體管構(gòu)成輸入/輸出電路部件，并且它們是例如在2.5V或者3.3V工作的晶體管。2.5V工作的晶體管與3.3V工作的晶體管之間的柵極絕緣膜的薄膜厚度不同，所述薄膜厚度控制閾值電壓的條件、LDD區(qū)域的形成條件等等。但是，不需要安裝兩種晶體管，而是安裝它們中的一種。在本實(shí)施例中，描述的是在3.3V工作的晶體管(N-3.3，P-3.3)將被安裝。
高壓晶體管(低閾值5VN.LowVt、5VP.LowVt；高閾值5VN.HighVt、5VP.HighVt)是例如在5V工作的晶體管。
圖2至圖14B是按照工藝順序顯示根據(jù)第一實(shí)施例半導(dǎo)體器件的制造方法的示意截面圖。在各個(gè)視圖中，電阻元件和11種晶體管(閃存、5VN.LowVt、5VN.HighVt、5VP.LowVt、5VP.HighVt、N-3.3、P-3.3、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt、以及1.2VP.LowVt)從左側(cè)依次形成。這里顯示了各個(gè)視圖的上部、電阻元件的形成區(qū)域以及各個(gè)晶體管的有源區(qū)。
首先，元件隔離結(jié)構(gòu)被形成以限定電阻元件的形成區(qū)域和各個(gè)晶體管的有源區(qū)。
如圖2A所示，通過在硅襯底1的表面層上使用例如STI(淺溝道隔離)方法，將作為元件隔離結(jié)構(gòu)的各第一STI區(qū)域3和第二STI區(qū)域2形成在硅襯底1的元件隔離區(qū)域。通過所謂的LOCOS方法來替代STI可以形成作為元件隔離結(jié)構(gòu)的場氧化膜。11種晶體管的各個(gè)有源區(qū)由各自的第一STI區(qū)域3限定，并且電阻元件的形成區(qū)域由第二STI區(qū)域2限定。然后，各個(gè)有源區(qū)的表面被氧化以形成具有大約10nm膜厚的薄二氧化硅薄膜(未示出)。
隨后，雜質(zhì)被摻入閃存、5VN.LowVt和5VN.HighVt的各個(gè)有源區(qū)。
如圖2B所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括閃存、5VN.LowVt和5VN.HighVt的各個(gè)有源區(qū)的開口11a被形成以形成抗蝕圖案11。然后，該抗蝕圖案11被用作掩膜，在2MeV的加速能以及2×1013/cm2的劑量的條件下，將N型雜質(zhì)，這里是磷(P+)離子注入閃存、5VN.LowVt和5VN.HighVt的各個(gè)有源區(qū)的深層部分。由摻入的雜質(zhì)4表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案11。
隨后，雜質(zhì)被摻入閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)。
如圖2C所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括閃存、5VN.LowVt和5VN.HighVt的各個(gè)有源區(qū)、N-3.3的有源區(qū)、以及1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)的各個(gè)開口12a被形成以形成抗蝕圖案12。然后，該抗蝕圖案12被用作掩膜，在400keV的加速能以及1.4×1013/cm2的劑量的條件下，將用于形成P型阱的P型雜質(zhì)，這里是硼(B+)離子注入閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)。由摻入的雜質(zhì)5表示注入的雜質(zhì)。此外，該抗蝕圖案12被用作掩膜，并且在100keV的加速能以及3×1012/cm2的劑量的條件下，將用于形成溝道停止區(qū)域的P型雜質(zhì)，這里是硼(B+)離子注入閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)。由摻入的雜質(zhì)6表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案12。
隨后，雜質(zhì)被摻入5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)。
如圖3A示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括5VN.HighVt的有源區(qū)、N-3.3的有源區(qū)、以及1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)的各個(gè)開口13a被形成以形成抗蝕圖案13。然后，該抗蝕圖案13被用作掩膜，在100keV的加速能以及4×1012/cm2的劑量的條件下，將P型雜質(zhì)，這里是硼(B+)離子注入5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)。該離子注入不僅用于N溝道高壓晶體管的高閾值控制，而且用于形成N溝道低壓晶體管的溝道停止區(qū)域。由摻入的雜質(zhì)7表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案13。
隨后，雜質(zhì)被摻入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)。
如圖3B所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括5VP.LowVt和5VP.HighVt的各個(gè)有源區(qū)、P-3.3的有源區(qū)、以及1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)的各個(gè)開口14a被形成以形成抗蝕圖案14。然后，該抗蝕劑圖案14被用作掩膜，在600keV的加速能以及1.5×1013/cm2的劑量的條件下，將用于形成N型阱的N型雜質(zhì)，這里是磷(P+)離子注入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)。由摻入的雜質(zhì)8表示注入的雜質(zhì)。此外，該抗蝕圖案14被用作掩膜，并且在240keV的加速能以及9×1011/cm2的劑量的條件下，將用于形成溝道停止區(qū)域的N型雜質(zhì)，這里是磷(P+)離子注入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)。順便提一下，后一離子注入是用于P溝道高壓低閾值晶體管的閾值控制，并且其注入條件能被適當(dāng)?shù)卣{(diào)整。由摻入的雜質(zhì)9表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案14。
隨后，雜質(zhì)被摻入5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)。
如圖3C所示，包括5VP.HighVt的有源區(qū)、P-3.3的有源區(qū)、以及1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)的各個(gè)開口15a被形成以形成抗蝕圖案15。然后，該抗蝕圖案15被用作掩膜，并且在240keV的加速能以及4×1012/cm2的劑量的條件下，將N型雜質(zhì)，這里是磷(P+)離子注入5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)。該離子注入不僅用于P溝道高壓晶體管的高閾值控制，而且用于形成P溝道低壓晶體管的溝道停止區(qū)域。由摻入的雜質(zhì)10表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案15。
隨后，雜質(zhì)被摻入閃存的有源區(qū)。
如圖4A所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括閃存的有源區(qū)的開口16a被形成以形成抗蝕圖案16。然后，該抗蝕圖案16被用作掩膜，并且在40keV的加速能以及6×1013/cm2的劑量的條件下，將用于閃存的閾值控制的P型雜質(zhì)，這里是硼(B+)離子注入閃存的有源區(qū)。由摻入的雜質(zhì)21表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案16。
隨后，閃存的隧道氧化膜形成。
如圖4B所示，在通過使用HF溶液的濕蝕刻除去各個(gè)有源區(qū)的表面上的二氧化硅薄膜之后，在900℃至1050℃的溫度下，對(duì)各個(gè)有源區(qū)的表面進(jìn)行30分鐘熱氧化退火，以形成具有大約10nm膜厚的隧道氧化膜17。
隨后，浮動(dòng)?xùn)艠O和ONO薄膜形成。
如圖4C所示，其中通過例如CVD方法摻入磷(P)的非晶硅膜形成在襯底的整個(gè)表面上，其具有大約90nm的膜厚。通過光刻法和干蝕刻處理該非晶硅薄膜，以島(island)形留在閃存的有源區(qū)上，以形成浮動(dòng)?xùn)艠O18。然后，例如通過使用CVD方法，具有大約5nm膜厚的SiO膜、具有大約10nm膜厚的SiN膜按順序生長，隨后，例如在950℃的溫度下持續(xù)90分鐘熱氧化該SiN膜的表面，以在頂層形成具有大約30nm膜厚的SiO膜。此時(shí)，具有三層結(jié)構(gòu)的ONO膜19被形成，其中順序堆疊SiO膜、SiN膜、以及SiO膜。順便提一下，為了方便在附圖中顯示，ONO膜19顯示為一層。并且，通過在形成隧道氧化膜17以及SiN膜的表面熱氧化時(shí)進(jìn)行熱處理，各個(gè)阱的摻入的雜質(zhì)擴(kuò)散大約0.1μm至0.2μm或者更多，于是變成很寬的狀態(tài)。
隨后，雜質(zhì)被摻入N-3.3的有源區(qū)。
如圖5A所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括N-3.3的有源區(qū)的開口20a被形成以形成抗蝕圖案20。然后，該抗蝕圖案20被用作掩膜，并且在35keV的加速能以及5×1012/cm2的劑量的條件下，將P型雜質(zhì)，這里是硼(B+)經(jīng)由ONO膜19離子注入N-3.3的有源區(qū)。由摻入的雜質(zhì)22表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案20。
隨后，雜質(zhì)被摻入P-3.3的有源區(qū)。
如圖5B所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括P-3.3的有源區(qū)的開口31a被形成以形成抗蝕圖案31。然后，該抗蝕圖案31被用作掩膜，并且在150keV的加速能以及2×1012/cm2的劑量的條件下，將N型雜質(zhì)，這里是砷(As+)經(jīng)由ONO膜19離子注入P-3.3的有源區(qū)。由摻入的雜質(zhì)23表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案31。
隨后，雜質(zhì)被摻入1.2VN.HighVt的有源區(qū)。
如圖5C所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括1.2VN.HighVt的有源區(qū)的開口32a被形成以形成抗蝕圖案32。然后，該抗蝕圖案32被用作掩膜，并且在15keV的加速能以及7×1012/cm2的劑量的條件下，將P型雜質(zhì)，這里是硼(B+)經(jīng)由ONO膜19離子注入1.2VN.HighVt的有源區(qū)。由摻入的雜質(zhì)24表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案32。
隨后，雜質(zhì)被摻入1.2VP.HighVt的有源區(qū)。
如圖6A所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括1.2VP.HighVt的有源區(qū)的開口33a被形成以形成抗蝕圖案33。然后，該抗蝕劑圖案33被用作掩膜，并且在150keV的加速能以及6×1012/cm2的劑量的條件下，將N型雜質(zhì)，這里是砷(As+)經(jīng)由ONO膜19離子注入1.2VP.HighVt的有源區(qū)。由摻入的雜質(zhì)25表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案33。
隨后，處理ONO膜19。
如圖6B所示，抗蝕劑被涂覆在ONO膜19上，通過光刻法處理相應(yīng)的抗蝕劑，并且抗蝕圖案34形成在ONO膜19上，以包含浮動(dòng)?xùn)艠O18。然后，該抗蝕圖案34被用作掩膜，ONO膜19被干蝕刻，并且ONO膜19被處理成一種覆蓋閃存的有源區(qū)上的浮動(dòng)?xùn)艠O18的形狀。然后通過灰化處理等除去抗蝕圖案34。
隨后，在5VN.LowVt、5VN.HighVt、5VP.LowVt和5VP.HighVt的各個(gè)有源區(qū)形成SiO膜。
如圖6C所示，在除了閃存的有源區(qū)之外的各個(gè)有源區(qū)處，通過熱氧化方法在850℃下形成大約13nm膜厚的SiO膜26。然后，抗蝕劑被涂覆在SiO膜26上，通過光刻法處理相應(yīng)的抗蝕劑，并且以包括閃存、5VN.LowVt、5VN.HighVt、5VP.LowVt和5VP.HighVt的各個(gè)有源區(qū)的形狀的抗蝕圖案35形成在SiO膜26上。該抗蝕圖案35被用作掩膜，SiO膜26被蝕刻，并且SiO膜26僅留在5VN.LowVt、5VN.HighVt、5VP.LowVt和5VP.HighVt的各個(gè)有源區(qū)處。然后通過灰化處理等除去抗蝕圖案35。
隨后，在N-3.3和P-3.3的各個(gè)有源區(qū)形成SiO膜。
如圖7A所示，硅襯底1的表面被熱氧化。此時(shí)，在N-3.3、P-3.3、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)處形成具有大約6nm膜厚的SiO膜27，它們的表面暴露在各個(gè)有源區(qū)內(nèi)。同時(shí)，5VN.LowVt、5VN.HighVt、5VP.LowVt和5VP.HighVt的各個(gè)有源區(qū)處的SiO膜26的膜厚增大。然后，抗蝕劑被涂覆在SiO膜26和27上，通過光刻法處理相應(yīng)的抗蝕劑，并且以包括閃存、5VN.LowVt、5VN.HighVt、5VP.LowVt、5VP.HighVt、N-3.3和P-3.3的各個(gè)有源區(qū)的形狀的抗蝕圖案36形成在SiO膜26和27上。該抗蝕圖案36被用作掩膜，SiO膜27被蝕刻，并且SiO膜27僅留在N-3.3和P-3.3的各個(gè)有源區(qū)處。然后通過灰化處理等除去抗蝕圖案36。
隨后，在1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)形成SiO膜。
如圖7B所示，硅襯底1的表面被熱氧化。此時(shí)，在1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)處形成具有大約2.2nm膜厚的SiO膜28，它們的表面暴露在各個(gè)有源區(qū)內(nèi)。同時(shí)，5VN.LowVt、5VN.HighVt、5VP.LowVt和5VP.HighVt的各個(gè)有源區(qū)處的SiO膜26的膜厚以及N-3.3和P-3.3的各個(gè)有源區(qū)處的SiO膜27的膜厚增大。這里，例如，在高壓(5V)驅(qū)動(dòng)的區(qū)域，SiO膜26的膜厚變成大約16nm，在中壓(3.3V)驅(qū)動(dòng)的區(qū)域，SiO膜27的膜厚變成大約7nm，在低壓(1.2V)驅(qū)動(dòng)的區(qū)域，SiO膜28的膜厚變成大約2.2nm，并且它們用作各個(gè)區(qū)域的柵極絕緣膜。
隨后，閃存的控制柵極形成。
如圖7C所示，通過CVD方法，在硅襯底1的整個(gè)表面上聚集多晶硅膜40，以形成大約180nm的膜厚，隨后，在該多晶硅膜40上聚集氮化硅膜(未示出)，以形成大約30nm的膜厚，作為抗反射材料和蝕刻掩膜材料。然后，抗蝕劑被涂覆，并通過光刻法進(jìn)行處理，并且開口37a被形成，其露出閃存的有源區(qū)從而以電極形狀保留抗蝕劑，由此形成抗蝕圖案37。下一步，該抗蝕圖案37被用作掩膜，該氮化硅膜被干蝕刻成蝕刻掩膜，并且多晶硅膜40、ONO膜19以及浮動(dòng)?xùn)艠O18被進(jìn)一步干蝕刻。多晶硅膜40被留作控制柵極80，其經(jīng)由ONO膜19在浮動(dòng)?xùn)艠O18上延伸，并且被留下還用以分別覆蓋電阻器的形成區(qū)域以及除了閃存之外的全部各個(gè)有源區(qū)。然后通過灰化處理等除去抗蝕圖案37。
隨后，在閃存的有源區(qū)處形成LDD區(qū)域。
如圖8A所示，首先，浮動(dòng)?xùn)艠O18、ONO膜19和控制柵極80的兩側(cè)面被熱氧化，以形成具有大約10nm膜厚的二氧化硅膜(未示出)，隨后，通過光刻法形成抗蝕圖案(未示出)，其在形狀上僅使閃存的有源區(qū)開放。下一步，該抗蝕圖案和控制柵極80被用作掩膜，并且在50keV的加速能以及6×1014/cm2的劑量的條件下，將N型雜質(zhì)，這里是砷(As+)離子注入閃存的有源區(qū)處的多晶硅膜40的兩側(cè)，以形成LDD(輕摻雜漏極)區(qū)域29。然后通過灰化處理等除去上述抗蝕圖案。
隨后，在閃存的浮動(dòng)?xùn)艠O18、ONO膜19和控制柵極80的兩側(cè)面處形成側(cè)壁間隔物。
如圖8B所示，首先，浮動(dòng)?xùn)艠O18、ONO膜19和控制柵極80的兩側(cè)面再次被熱氧化，以形成具有大約10nm膜厚的二氧化硅膜(未示出)。隨后，通過例如熱CVD方法在整個(gè)表面上聚集氮化硅膜，通過例如RIE該氮化硅膜的整個(gè)表面被各向異性蝕刻(回蝕刻)，從而通過將該氮化硅膜留在浮動(dòng)?xùn)艠O18、ONO膜19和控制柵極80的兩側(cè)面而形成具有大約100nm膜厚的側(cè)壁間隔物30。
隨后，圖案化形成電阻器的柵極和各個(gè)有源區(qū)。
如圖8C所示，除了控制柵極80之外，通過光刻法和干蝕刻處理多晶硅膜40，以在電阻器的形成區(qū)域圖案化形成電阻器41，以及在除了閃存之外的各個(gè)有源區(qū)圖案化形成柵極42。然后通過灰化處理等除去用于掩膜的抗蝕圖案(未示出)。
隨后，在N-3.3的有源區(qū)形成LDD區(qū)域。
如圖9A所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且露出N-3.3的有源區(qū)的開口38a被形成以形成抗蝕圖案38。然后，該抗蝕圖案38和N-3.3的有源區(qū)處的柵極42被用作掩膜，并且在35keV的加速能以及4×1013/cm2的劑量的條件下，將N型雜質(zhì)，這里是磷(P+)經(jīng)由SiO膜27離子注入N-3.3的有源區(qū)處的柵極42的兩側(cè)，以形成LDD區(qū)域43。然后通過灰化處理等除去抗蝕圖案38。
隨后，在P-3.3的有源區(qū)形成LDD區(qū)域。
如圖9B所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且露出P-3.3的有源區(qū)的開口39a被形成以形成抗蝕圖案39。然后，該抗蝕劑圖案39和P-3.3的有源區(qū)處的柵極42被用作掩膜，并且在10keV的加速能以及4×1013/cm2的劑量的條件下，將P型雜質(zhì)，這里是BF2+經(jīng)由SiO膜27離子注入P-3.3的有源區(qū)處的柵極42的兩側(cè)，以形成LDD區(qū)域44。然后通過灰化處理等除去抗蝕圖案39。
隨后，在1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)形成LDD區(qū)域。
如圖10A所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)的開口60a被形成以形成抗蝕圖案60。然后，該抗蝕圖案60和1.2VN.HighVt、1.2VN.LowVt的各個(gè)有源區(qū)處的柵極42分別被用作掩膜，并且在3keV的加速能以及1.2×1015/cm2的劑量的條件下，將N型雜質(zhì)，這里是砷(As+)經(jīng)由SiO膜28離子注入1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)處的柵極42的兩側(cè)，此外，在80keV的加速能以及6×1012/cm2的劑量的條件下，從四個(gè)方向，例如從相對(duì)于硅襯底1的法線傾斜28°的方向離子注入P型雜質(zhì)，這里是BF2+，以形成LDD區(qū)域45。然后通過灰化處理等除去抗蝕圖案60。
隨后，在1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)形成LDD區(qū)域。
如圖10B所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)的開口51a被形成以形成抗蝕圖案51。然后，該抗蝕圖案51和1.2VP.HighVt、1.2VP.LowVt的各個(gè)有源區(qū)處的柵極42分別被用作掩膜，并且在0.5keV的加速能以及5.7×1014/cm2的劑量的條件下，將P型雜質(zhì)，這里是硼(B+)經(jīng)由SiO膜28離子注入1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)處的柵極42的兩側(cè)，此外，在120keV的加速能以及7×1012/cm2的劑量的條件下，從四個(gè)方向，例如從相對(duì)于硅襯底1的法線傾斜28°的方向離子注入N型雜質(zhì)，這里是砷(As+)，以形成LDD區(qū)域46。然后通過灰化處理等除去抗蝕圖案51。
隨后，在5VN.LowVt和5VN.HighVt的各個(gè)有源區(qū)形成LDD區(qū)域。
如圖11A所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括5VN.LowVt和5VN.HighVt的各個(gè)有源區(qū)的開口52a被形成以形成抗蝕圖案52。然后，該抗蝕圖案52和5VN.LowVt、5VN.HighVt的各個(gè)有源區(qū)處的柵極42分別被用作掩膜，并且在120keV的加速能以及6×1012/cm2的劑量的條件下，從四個(gè)方向，例如從相對(duì)于硅襯底1的法線傾斜28°的方向，將N型雜質(zhì)，這里是砷(As+)經(jīng)由SiO膜26離子注入5VN.LowVt和5VN.HighVt的各個(gè)有源區(qū)處的柵極42的兩側(cè)，以形成LDD區(qū)域47。然后通過灰化處理等除去抗蝕圖案52。
隨后，在5VP.LowVt和5VP.HighVt的各個(gè)有源區(qū)形成LDD區(qū)域。
如圖11B所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括5VP.LowVt、5VP.HighVt的各個(gè)有源區(qū)的開口53a被形成以形成抗蝕圖案53。然后，該抗蝕圖案53和5VP.LowVt、5VP.HighVt的各個(gè)有源區(qū)處的柵極42分別被用作掩膜，并且在80keV的加速能以及4.5×1012/cm2的劑量的條件下，從四個(gè)方向，例如從相對(duì)于硅襯底1的法線傾斜28°的方向，將P型雜質(zhì)，這里是BF2+經(jīng)由SiO膜26離子注入5VP.LowVt和5VP.HighVt的各個(gè)有源區(qū)處的柵極42的兩側(cè)，以形成LDD區(qū)域48。然后通過灰化處理等除去抗蝕圖案53。
隨后，雜質(zhì)被摻入電阻器41以形成電阻元件81。
如圖12A所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且僅露出電阻器41的開口54a被形成以形成抗蝕圖案54。然后，該抗蝕圖案54被用作掩膜，并且在8keV的加速能以及2×1015/cm2的劑量的條件下，將雜質(zhì)，這里是作為P型雜質(zhì)的硼(B+)離子注入電阻器41，以形成電阻元件81。然后通過灰化處理等除去抗蝕圖案54。
隨后，在包括電阻元件81的表面的整個(gè)表面上形成二氧化硅膜。
如圖12B所示，緊接在將抗蝕圖案54除去之后，通過例如熱CVD方法，聚集作為絕緣膜的二氧化硅膜49以覆蓋包括電阻元件81的表面的硅襯底1的整個(gè)表面。然后，抗蝕劑被涂覆在二氧化硅膜49上，通過光刻法處理相應(yīng)的抗蝕劑，以在二氧化硅膜49上形成抗蝕圖案55，其具有覆蓋了相應(yīng)于電阻元件81的上部的一部分的形狀，這里僅覆蓋了電阻元件81的中心部。
隨后，同時(shí)形成硅化物塊層和側(cè)壁間隔物。
如圖12C所示，抗蝕劑圖案55被用作掩膜，并且二氧化硅膜49的整個(gè)表面被干蝕刻。此時(shí)，抗蝕圖案55被用作掩膜以將二氧化硅膜49留在電阻元件81的中心部，并且圖案化形成硅化物塊層50。同時(shí)，二氧化硅膜49被回蝕刻，側(cè)壁間隔物61被形成，從而覆蓋電阻元件81的兩側(cè)面，覆蓋閃存的有源區(qū)處的側(cè)壁間隔物30，以及分別覆蓋5VN.LowVt、5VN.HighVt、5VP.LowVt、5VP.HighVt、N-3.3、P-3.3、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)處的柵極42的兩側(cè)面。
隨后，在5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)處形成源極/漏極(S/D)區(qū)域。
如圖13A所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)的開口55a被形成以形成抗蝕圖案55。然后，該抗蝕圖案55被用作掩膜，并且在5keV的加速能以及4×1015/cm2的劑量的條件下，將P型雜質(zhì)，這里是硼(B+)離子注入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)，以形成源極/漏極區(qū)域62，其與各個(gè)有源區(qū)處的各個(gè)側(cè)壁間隔物61的位置相匹配。此時(shí)，同時(shí)將硼(B+)離子注入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)處的柵極42，從而相應(yīng)的各個(gè)柵極42成為P型。此時(shí)，在5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)形成各個(gè)晶體管。然后通過灰化處理等除去抗蝕圖案55。
隨后，在閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)處形成源極/漏極(S/D)區(qū)域。
如圖13B所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)的開口56a被形成以形成抗蝕圖案56。然后，該抗蝕圖案56被用作掩膜，并且在10keV的加速能以及6×1015/cm2的劑量的條件下，將N型雜質(zhì)，這里是磷(P+)離子注入閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)，以形成源極/漏極區(qū)域63，其與各個(gè)有源區(qū)處的各個(gè)側(cè)壁間隔物61的位置相匹配。此時(shí)，同時(shí)將磷(P+)離子注入閃存的控制柵極80以及5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)處的柵極42，從而控制柵極80和各個(gè)柵極42成為N型。此時(shí)，在閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)形成各個(gè)晶體管(在閃存的有源區(qū)處的存儲(chǔ)單元)。然后通過灰化處理等除去抗蝕圖案56。
隨后，對(duì)硅襯底1進(jìn)行退火處理。這里，進(jìn)行快速退火處理(RTA)，例如，在1025℃下氮?dú)?N2)氣氛中，進(jìn)行3秒鐘。因此，在上述各個(gè)工藝中離子注入的各個(gè)雜質(zhì)例如在電阻元件81中的硼(B+)和在源極/漏極區(qū)域62和63中的硼(B+)和磷(P+)被激活。
隨后，電阻元件被硅化，并且各個(gè)晶體管被硅化。
如圖14A所示，在硅襯底1的整個(gè)表面上聚集硅化物金屬，這里是Co膜以形成大約8nm的膜厚，隨后，進(jìn)行熱處理。通過該熱處理，在電阻元件81的上表面處的硅化物塊層50的兩側(cè)以及各個(gè)晶體管處的柵極42和源極/漏極區(qū)域62、63上分別形成其中Co和硅轉(zhuǎn)化為硅化物的硅化物層64。然后通過濕蝕刻除去未反應(yīng)的Co膜。
隨后，通過層間絕緣膜、用于連接、布線等的塞(plug)的形成而完成該半導(dǎo)體器件。
如圖14B所示，通過例如高密度等離子體(HDP)-CVD方法，在硅襯底1的整個(gè)表面上聚集二氧化硅膜以成為大約600nm的膜厚，從而覆蓋電阻元件81和各個(gè)晶體管，以形成層間絕緣膜65。然后，在層間絕緣膜65處形成各個(gè)接觸孔66。分別形成各個(gè)接觸孔66，使得對(duì)于電阻元件81，硅化物塊層50的兩側(cè)處的硅化物層64的表面部分被露出，并且使得對(duì)于各個(gè)晶體管，源極/漏極區(qū)域62和63上的硅化物層64的表面部分被露出。
下一步，形成基膜(未示出)例如Ti或者TiN，以覆蓋各個(gè)接觸孔66的內(nèi)壁，隨后，例如鎢(W)膜形成在層間絕緣膜65上，以經(jīng)由基膜埋入各個(gè)接觸孔66中，并且通過例如CMP方法(化學(xué)機(jī)械拋光)，使W膜的表面平滑，同時(shí)將層間絕緣膜65用作停止層，從而形成W塞67。
這里，在電阻元件81的上表面處，電阻元件81和W塞67經(jīng)由硅化物層64連接，并且連接部分的電阻值(連接電阻分量)能被減小。在本實(shí)施例中，將雜質(zhì)離子注入從多晶硅膜40圖案化形成的電阻器41，以形成電阻元件81，并且緊接在作為用于離子注入的掩膜的抗蝕圖案54被除去之后，將成為硅化物塊層50的二氧化硅膜49被形成，以覆蓋電阻元件81，因此，電阻元件81主體的電阻值被穩(wěn)定地限定在期望值。從而，在本實(shí)施例中，便能夠總體上穩(wěn)定地控制連接電阻分量和電阻元件81的電阻值。
下一步，通過例如濺射方法，金屬膜例如鋁(Al)膜聚集在層間絕緣膜65的表面上，通過光刻法和干蝕刻，該鋁膜被處理成各個(gè)W塞67上的布線形狀，并且經(jīng)由W塞67而與各種連接部分電連接的各個(gè)布線68被圖案化形成。
隨后，通過又一些層間絕緣膜、用于連接、布線等的塞的形成而完成該半導(dǎo)體器件。
如上所述，根據(jù)本實(shí)施例，有關(guān)電阻元件81的電阻值，連接電阻分量的電阻值和電阻元件81主體的電阻值都能夠容易且精確地被穩(wěn)定控制，而不會(huì)增加工藝數(shù)量，并且能夠?qū)崿F(xiàn)具有高可靠性的包括電阻元件81的半導(dǎo)體器件。此外，在此情形下，通過同時(shí)形成電阻器41和各個(gè)晶體管的柵極42，能夠盡可能地抑制工藝數(shù)量的增加，同時(shí)實(shí)現(xiàn)了電阻值的上述穩(wěn)定控制。
-修改例-這里描述第一實(shí)施例的修改例。在該修改例中，同第一實(shí)施例一樣，揭示包括電阻元件和11種晶體管的半導(dǎo)體器件的制造方法，但是它們的不同之處在于同時(shí)進(jìn)行離子注入晶體管以及離子注入有源區(qū)的一部分。
圖15A至圖18是按照工藝順序顯示根據(jù)該修改例半導(dǎo)體器件的制造方法的主要部分的示意截面圖。在各個(gè)視圖中，電阻元件和11種晶體管(閃存、5VN.LowVt、5VN.HighVt、5VP.LowVt、5VP.HighVt、N-3.3、P-3.3、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt)從左側(cè)依次形成。這里顯示了各個(gè)視圖的上部、電阻元件的形成區(qū)域以及各個(gè)晶體管的有源區(qū)。
在該修改例中，首先進(jìn)行與第一實(shí)施例中圖1至圖11B中相同的各個(gè)工藝。在圖15A中顯示了圖11B所示的抗蝕圖案53被除去之后的狀態(tài)。
隨后，在整個(gè)表面上形成二氧化硅膜。
如圖15B所示，通過例如熱CVD方法，二氧化硅膜69被聚集以成為大約130nm的膜厚，從而覆蓋硅襯底1的整個(gè)表面。
隨后，晶體管41的兩側(cè)面、閃存的側(cè)壁間隔物30的表面以及各個(gè)柵極42的兩側(cè)面處分別形成側(cè)壁間隔物。
如圖16A所述，二氧化硅膜69的整個(gè)表面被各向異性蝕刻(回蝕刻)，并且在晶體管41的兩側(cè)面、閃存的側(cè)壁間隔物30的表面以及各個(gè)柵極42的兩側(cè)面處的二氧化硅膜69被留下以形成側(cè)壁間隔物70。
隨后，雜質(zhì)被摻入晶體管41和5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)，以同時(shí)形成電阻元件81和源極/漏極區(qū)域。
如圖16B所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括電阻器41和5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)的開口57a被形成以形成抗蝕圖案57。然后，該抗蝕圖案57被用作掩膜，并且在5keV的加速能以及4×1015/cm2的劑量的條件下，將P型雜質(zhì)，這里是硼(B+)離子注入電阻器41和5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)，以形成源極/漏極區(qū)域62，其與電阻元件81和各個(gè)有源區(qū)處的各個(gè)側(cè)壁間隔物70的位置相匹配。此時(shí)，同時(shí)將硼(B+)離子注入5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)處的柵極42，從而相應(yīng)的各個(gè)柵極42成為P型。此時(shí)，在電阻元件81和5VP.LowVt、5VP.HighVt、P-3.3、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)形成各個(gè)晶體管。然后通過灰化處理等除去抗蝕圖案57。
隨后，在包括電阻元件81的表面的整個(gè)表面上形成二氧化硅膜。
如圖16C所示，緊接在將抗蝕圖案57除去之后，通過例如熱CVD方法，二氧化硅膜71被聚集成大約100nm的膜厚以覆蓋包括電阻元件81的表面的硅襯底1的整個(gè)表面。然后，抗蝕劑被涂覆在二氧化硅膜71上，通過光刻法處理相應(yīng)的抗蝕劑，形成抗蝕圖案58，其具有覆蓋了相應(yīng)于二氧化硅薄膜71上的電阻元件81的上部的一部分的形狀，這里僅覆蓋了電阻元件81的中心部。
隨后，硅化物塊層和側(cè)壁間隔物同時(shí)形成。
如圖17A所示，抗蝕圖案58被用作掩膜，并且二氧化硅膜71的整個(gè)表面被干蝕刻。此時(shí)，抗蝕圖案58用作掩膜，并將二氧化硅膜71留在電阻元件81的中心部，由此圖案化形成硅化物塊層73。同時(shí)，二氧化硅膜71被回蝕刻，側(cè)壁間隔物72被形成，從而不僅覆蓋電阻元件81的兩側(cè)面，而且分別覆蓋閃存、5VN.LowVt、5VN.HighVt、5VP.LowVt、5VP.HighVt、N-3.3、P-3.3、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt以及1.2VP.LowVt的各個(gè)有源區(qū)處的側(cè)壁間隔物70。
隨后，在閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt以及1.2VN.LowVt的各個(gè)區(qū)域處形成源極/漏極區(qū)域。
如圖17B所示，抗蝕劑被涂覆在硅襯底1上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt以及1.2VN.LowVt的各個(gè)有源區(qū)的開口59a被形成以形成抗蝕劑圖案59。然后，該抗蝕劑圖案59被用作掩膜，并且在10keV的加速能以及6×1015/cm2的劑量的條件下，將N型雜質(zhì)，這里是磷(P+)離子注入閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt以及1.2VN.LowVt的各個(gè)有源區(qū)，以形成源極/漏極區(qū)域63，其與各個(gè)有源區(qū)處的各個(gè)側(cè)壁間隔物72的位置相匹配。此時(shí)，同時(shí)將磷(P+)離子注入閃存的控制柵極80和5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt以及1.2VN.LowVt的各個(gè)有源區(qū)處的柵極42，從而控制柵極80和各個(gè)柵極42成為N型。此時(shí)，在閃存、5VN.LowVt、5VN.HighVt、N-3.3、1.2VN.HighVt以及1.2VN.LowVt的各個(gè)有源區(qū)處形成各個(gè)晶體管(在閃存的有源區(qū)處的存儲(chǔ)單元)。然后通過灰化處理等除去抗蝕圖案59。
隨后，對(duì)硅襯底1進(jìn)行退火處理。這里，進(jìn)行快速退火處理(RTA)，例如，在1025℃下氮?dú)?N2)氣氛中，進(jìn)行3秒鐘。因此，在上述各個(gè)工藝中離子注入的各個(gè)雜質(zhì)例如在電阻元件81中的硼(B+)和在柵極/源極區(qū)域62和63中的硼(B+)和磷(P+)被激活。
隨后，電阻元件被硅化，并且各個(gè)晶體管被硅化。
如圖17C所示，在硅襯底1的整個(gè)表面上聚集硅化物金屬，這里是Co膜以形成大約8nm的膜厚，隨后，進(jìn)行熱處理。通過該熱處理，在電阻元件81的上表面處的硅化物塊層73的兩側(cè)以及各個(gè)晶體管處的柵極42和源極/漏極區(qū)域62、63上分別形成其中Co和硅轉(zhuǎn)化為硅化物的硅化物層64。然后通過濕蝕刻除去未反應(yīng)的Co膜。
隨后，通過層間絕緣膜、用于連接、布線等的塞的形成而完成該半導(dǎo)體器件。
如圖18所示，通過例如高密度等離子體(HDP)-CVD方法，在硅襯底1的整個(gè)表面上聚集二氧化硅膜以成為大約600nm的膜厚，從而覆蓋電阻元件81和各個(gè)晶體管，以形成層間絕緣膜65。然后，在層間絕緣膜65上形成各個(gè)接觸孔66。分別形成各個(gè)接觸孔66，使得對(duì)于電阻元件81，硅化物塊層73的兩側(cè)處的硅化物層64的表面部分被露出，并且使得對(duì)于各個(gè)晶體管，源極/漏極區(qū)域62和63上的硅化物層64的表面部分被露出。
下一步，形成基膜(未示出)例如Ti或者TiN，以覆蓋各個(gè)接觸孔66的內(nèi)壁，隨后，例如鎢(W)膜形成在層間絕緣膜65上，以經(jīng)由基膜埋入各個(gè)接觸孔66中，并且通過例如CMP方法(化學(xué)機(jī)械拋光)，使W膜的表面平滑，同時(shí)將層間絕緣膜65用作停止層，從而形成W塞67。
這里，在電阻元件81的上表面處，電阻元件81和W塞67經(jīng)由硅化物層64連接，并且該連接部分的電阻值(連接電阻分量)能被減小。在本修改例中，將雜質(zhì)離子注入從多晶硅薄膜40圖案化形成的電阻器41，以形成電阻元件81，并且緊接在作為用于離子注入的掩膜的抗蝕圖案57被除去之后，將成為硅化物塊層73的二氧化硅膜71形成，以覆蓋電阻元件81，因此，電阻元件81主體的電阻值被穩(wěn)定地限定在期望值。從而，在本修改例中，便能夠總體上穩(wěn)定地控制連接電阻分量和電阻元件81的電阻值。
下一步，通過例如濺射方法，金屬膜例如鋁(Al)膜聚集在層間絕緣膜65的表面上，通過光刻法和干蝕刻，該鋁膜被處理成各個(gè)W塞67上的布線形狀，并且經(jīng)由W塞67而與各種連接部分電連接的各個(gè)布線68被圖案化形成。
隨后，通過又一些層間絕緣膜、用于連接、布線等的塞的形成而完成該半導(dǎo)體器件。
如上所述，根據(jù)本修改例，有關(guān)電阻元件81的電阻值，連接電阻分量的電阻值和電阻元件81主體的電阻值都能夠容易且精確地被穩(wěn)定控制，而不會(huì)增加工藝數(shù)量，并且能夠?qū)崿F(xiàn)具有高可靠性的包括電阻元件81的半導(dǎo)體器件。此外，在此情形下，通過同時(shí)形成電阻器41和各個(gè)晶體管的柵極42，能夠減少工藝數(shù)量的增加，同時(shí)進(jìn)一步通過同時(shí)進(jìn)行向電阻器41的離子注入和形成各個(gè)源極/漏極區(qū)域62的離子注入，實(shí)現(xiàn)了電阻值的上述穩(wěn)定控制。
-第二實(shí)施例-通過本發(fā)明制造的半導(dǎo)體器件不同于第一實(shí)施例中的半導(dǎo)體器件，并且此實(shí)例中的閃存不是混合裝配的，也就是說，它是通過集成電阻元件、包含輸入/輸出電路部件的中壓晶體管、以及包含邏輯電路部件的低壓晶體管而構(gòu)成的。這里，N溝道中壓(3.3V)(3.3VN)、P溝道中壓(3.3V)(3.3VP)、N溝道低壓(1.2V).高閾值晶體管(1.2VN.HighVt)、N溝道低壓(1.2V).低閾值晶體管(1.2VN.LowVt)、P溝道低壓(1.2V).高閾值晶體管(1.2VP.HighVt)、以及P溝道低壓(1.2V).低閾值晶體管(1.2VP.LowVt)，作為各個(gè)晶體管。
圖19A至圖25C是按照工藝順序顯示根據(jù)第二實(shí)施例半導(dǎo)體器件的制造方法的示意截面圖。在各個(gè)視圖中，電阻元件和6種晶體管(3.3VN、3.3VP、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt、以及1.2VP.LowVt)從左側(cè)依次形成。這里顯示了各個(gè)視圖的上部、電阻元件的形成區(qū)域以及各個(gè)晶體管的有源區(qū)。
首先，元件隔離結(jié)構(gòu)被形成以限定電阻元件的形成區(qū)域和各個(gè)晶體管的有源區(qū)。
如圖19A所示，通過在硅襯底101的表面層上使用例如STI方法，將作為元件隔離結(jié)構(gòu)的各第一STI區(qū)域102和第二STI區(qū)域103形成在硅襯底1的元件隔離區(qū)域。通過所謂的LOCOS方法來替代STI可以形成作為元件隔離結(jié)構(gòu)的場氧化膜。6種晶體管的各個(gè)有源區(qū)由各自的第一STI區(qū)域102限定，并且電阻元件的形成區(qū)域由第二STI區(qū)域103限定。然后，各個(gè)有源區(qū)的表面被氧化以形成具有大約10nm膜厚的薄二氧化硅膜(未示出)。
隨后，雜質(zhì)被摻入3.3VN、1.2VN.HighVt、1.2VN.LowVt的各個(gè)有源區(qū)。
如圖19B所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且分別包括3.3VN的有源區(qū)、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)的各開口111a被形成以形成抗蝕圖案111。然后，該抗蝕圖案111被用作掩膜，在420keV的加速能以及1.4×1013/cm2的劑量的條件下，將用于形成P型阱的P型雜質(zhì)，這里是硼(B+)離子注入3.3VN、1.2VN.HighVt、1.2VN.LowVt的各個(gè)有源區(qū)。由摻入的雜質(zhì)103表示注入的雜質(zhì)。此外，該抗蝕圖案111被用作掩膜，在100keV的加速能以及8×1012/cm2的劑量的條件下，將用于形成溝道停止區(qū)域的P型雜質(zhì)，這里是硼(B+)離子注入3.3VN、1.2VN.HighVt、1.2VN.LowVt的各個(gè)有源區(qū)。由摻入的雜質(zhì)104表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案111。
隨后，雜質(zhì)被摻入3.3VP、1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)。
如圖19C所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括3.3VP的有源區(qū)以及1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)的各個(gè)開口112a被形成以形成抗蝕圖案112。然后，該抗蝕圖案112被用作掩膜，在600keV的加速能以及1.5×1013/cm2的劑量的條件下，將用于形成N型阱的N型雜質(zhì)，這里是磷(P+)離子注入3.3VP、1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)。由摻入的雜質(zhì)105表示注入的雜質(zhì)。此外，該抗蝕圖案112被用作掩膜，并且在240keV的加速能以及8×1012/cm2的劑量的條件下，將用于形成溝道停止區(qū)域的N型雜質(zhì)，這里是磷(P+)離子注入3.3VP、1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)。由摻入的雜質(zhì)106表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案112。
隨后，雜質(zhì)被摻入1.2VN.HighVt的有源區(qū)。
如圖19D所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括1.2VN.HighVt的有源區(qū)的開口113a被形成以形成抗蝕圖案113。然后，該抗蝕圖案113被用作掩膜，在15keV的加速能以及7×1012/cm2的劑量的條件下，將P型雜質(zhì)，這里是硼(B+)離子注入1.2VN.HighVt的有源區(qū)。由摻入的雜質(zhì)107表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案113。
隨后，雜質(zhì)被摻入1.2VP.HighVt的有源區(qū)。
如圖20A所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括1.2VP.HighVt的有源區(qū)的開口114a被形成以形成抗蝕圖案114。然后，該抗蝕圖案114被用作掩膜，在150keV的加速能以及6×1012/cm2的劑量的條件下，將N型雜質(zhì)，這里是砷(As+)離子注入1.2VP.HighVt的有源區(qū)。由摻入的雜質(zhì)108表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案114。
隨后，雜質(zhì)被摻入3.3VN的有源區(qū)。
如圖20B所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括3.3VN的有源區(qū)的開口115a被形成以形成抗蝕圖案115。然后，該抗蝕圖案115被用作掩膜，并且在35keV的加速能以及4.5×1012/cm2的劑量的條件下，將P型雜質(zhì)，這里是硼(B+)離子注入3.3VN的有源區(qū)。由摻入的雜質(zhì)109表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案115。
隨后，雜質(zhì)被摻入3.3VP的有源區(qū)。
如圖20C所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括3.3VP的有源區(qū)的開口116a被形成以形成抗蝕圖案116。然后，該抗蝕圖案116被用作掩膜，在150keV的加速能以及2×1012/cm2的劑量的條件下，將N型雜質(zhì)，這里是砷(As+)離子注入3.3VP的有源區(qū)。由摻入的雜質(zhì)110表示注入的雜質(zhì)。然后通過灰化處理等除去抗蝕圖案116。
隨后，在3.3VN和3.3VP的各個(gè)有源區(qū)形成SiO膜。
如圖20D所示，通過熱氧化方法，在各個(gè)有源區(qū)處形成大約6nm膜厚的SiO膜121。然后，抗蝕劑被涂覆在SiO膜121上，通過光刻法處理相應(yīng)的抗蝕劑，并且在SiO膜121上形成抗蝕圖案117，其為包括3.3VN和3.3VP的各個(gè)有源區(qū)的形狀。然后，該抗蝕劑圖案117被用作掩膜，SiO膜121被蝕刻，并且SiO膜121僅留在3.3VN和3.3VP的各個(gè)有源區(qū)處。然后通過灰化處理等除去抗蝕圖案117。
隨后，在1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)形成SiO膜。
如圖21A所示，硅襯底101的表面被熱氧化。此時(shí)，在1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)處形成具有大約2.2nm膜厚的SiO膜122，它們的表面暴露在各個(gè)有源區(qū)內(nèi)。同時(shí)，3.3VN和3.3VP的各個(gè)有源區(qū)處的SiO膜121的膜厚增大。這里，例如，在中壓(3.3V)工作區(qū)域的SiO膜121的膜厚變成大約7nm，在低壓(1.2V)工作區(qū)域的SiO膜122的膜厚變成大約2.2nm，并且均用作在各個(gè)區(qū)域處的柵極絕緣膜。
隨后，多晶硅膜形成。
如圖21B所示，通過CVD方法，在硅襯底101的整個(gè)表面上聚集多晶硅薄膜123，以形成大約180nm的膜厚，隨后，聚集氮化硅膜(未示出)，以形成大約30nm的膜厚，作為抗反射材料和蝕刻掩膜材料。
隨后，圖案化形成電阻器和在各個(gè)有源區(qū)處的柵極。
如圖21C所示，通過光刻法和干蝕刻處理多晶硅薄膜123，并且分別圖案化形成在電阻器的形成區(qū)域處的電阻器124、以及各個(gè)有源區(qū)處的柵極125。然后通過灰化處理等除去用作掩膜的抗蝕圖案(未示出)。
隨后，在3.3VN的有源區(qū)形成LDD區(qū)域。
如圖22A所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且暴露3.3VN的有源區(qū)的開口118a被形成以形成抗蝕圖案118。然后，該抗蝕圖案118和3.3VN的有源區(qū)處的柵極125被用作掩膜，并且在35keV的加速能以及4×1013/cm2的劑量的條件下，將N型雜質(zhì)，這里是磷(P+)經(jīng)由SiO膜121離子注入3.3VN的有源區(qū)處的柵極125的兩側(cè)，以形成LDD區(qū)域126。然后通過灰化處理等除去抗蝕圖案118。
隨后，在3.3VP的有源區(qū)形成LDD區(qū)域。
如圖22B所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且暴露3.3VP的有源區(qū)的開口119a被形成以形成抗蝕圖案119。然后，該抗蝕圖案119和3.3VP的有源區(qū)處的柵極125被用作掩膜，并且在10keV的加速能以及4×1013/cm2的劑量的條件下，將P型雜質(zhì)，這里是BF2+經(jīng)由SiO膜121離子注入3.3VP的有源區(qū)處的柵極125的兩側(cè)，以形成LDD區(qū)域127。然后通過灰化處理等除去抗蝕圖案119。
隨后，在1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)形成LDD區(qū)域。
如圖22C所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)的開口120a被形成以形成抗蝕圖案120。然后，該抗蝕圖案120和1.2VN.HighVt、1.2VN.LowVt的各個(gè)有源區(qū)處的柵極125分別被用作掩膜，并且在3keV的加速能以及1.2×1015/cm2的劑量的條件下，將N型雜質(zhì)，這里是砷(As+)經(jīng)由SiO膜122離子注入1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)處的柵極125的兩側(cè)，此外，在80keV的加速能以及6×1012/cm2的劑量的條件下，從四個(gè)方向，例如從相對(duì)于硅襯底101的法線傾斜28°的方向離子注入P型雜質(zhì)，這里是BF2+，以形成LDD區(qū)域128。然后通過灰化處理等除去抗蝕圖案120。
隨后，在1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)形成LDD區(qū)域。
如圖23A所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)的開口141a被形成以形成抗蝕圖案141。然后，該抗蝕圖案141和1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)處的柵極125被用作掩膜，并且在0.5keV的加速能以及5.7×1014/cm2的劑量的條件下，將P型雜質(zhì)，這里是硼(B+)經(jīng)由SiO膜122離子注入1.2VP.HighVt和1.2VP.LowVt的各個(gè)有源區(qū)處的柵極125的兩側(cè)，此外，在120keV的加速能以及7×1012/cm2的劑量的條件下，從四個(gè)方向，例如從相對(duì)于硅襯底101的法線傾斜28°的方向離子注入N型雜質(zhì)，這里是砷(As+)，以形成LDD區(qū)域129。然后通過灰化處理等除去抗蝕圖案141。
隨后，雜質(zhì)被摻入電阻器124以形成電阻元件160。
如圖23B所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且僅暴露電阻器124的開口142a被形成以形成抗蝕圖案142。然后，該抗蝕圖案142被用作掩膜，并且在8keV的加速能以及2×1015/cm2的劑量的條件下，將雜質(zhì)，這里是作為P型雜質(zhì)的硼(B+)離子注入電阻器124，以形成電阻元件160。然后通過灰化處理等除去抗蝕圖案142。
隨后，在包括電阻元件160的表面的整個(gè)表面上形成二氧化硅膜。
如圖23C所示，緊接在將抗蝕圖案142除去之后，通過例如熱CVD方法，聚集作為絕緣膜的二氧化硅膜130到大約130nm的膜厚，以覆蓋包括電阻元件160的表面的硅襯底101的整個(gè)表面。然后，抗蝕劑被涂覆在二氧化硅膜130上，通過光刻法處理相應(yīng)的抗蝕劑，以在二氧化硅膜130上形成抗蝕圖案143，其具有覆蓋了相應(yīng)于電阻元件160的上部的一部分的形狀，這里是僅覆蓋了電阻元件160的中心部的形狀。
隨后，同時(shí)形成硅化物塊層和側(cè)壁間隔物。
如圖24A所示，抗蝕圖案143被用作掩膜，并且二氧化硅膜130的整個(gè)表面被干蝕刻。此時(shí)，抗蝕圖案143被用作掩膜以將二氧化硅膜130留在電阻元件160的中心部，由此圖案化形成硅化物塊層151。同時(shí)，二氧化硅膜130被回蝕刻，側(cè)壁間隔物152被形成，從而覆蓋電阻元件160的兩側(cè)面，覆蓋3.3VN、3.3VP、1.2VN.HighVt、1.2VN.LowVt、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)處的柵極125的兩側(cè)面。
隨后，在3.3VP、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)處形成源極/漏極區(qū)域。
如圖24B所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括3.3VP、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)的開口144a被形成以形成抗蝕圖案144。然后，該抗蝕圖案144被用作掩膜，并且在5keV的加速能以及4×1015/cm2的劑量的條件下，將P型雜質(zhì)，這里是硼(B+)離子注入3.3VP、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)，以形成源極/漏極區(qū)域153，其與各個(gè)有源區(qū)處的各個(gè)側(cè)壁間隔物152的位置相匹配。此時(shí)，同時(shí)將硼(B+)離子注入3.3VP、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)處的柵極125，從而相應(yīng)的各個(gè)柵極125成為P型。此時(shí)，在3.3VP、1.2VP.HighVt、以及1.2VP.LowVt的各個(gè)有源區(qū)形成各個(gè)晶體管。然后通過灰化處理等除去抗蝕圖案144。
隨后，在3.3VN、1.2VN.HighVt和1.2VN.LowVt的各個(gè)有源區(qū)處形成源極/漏極區(qū)域。
如圖24C所示，抗蝕劑被涂覆在硅襯底101上，通過光刻法處理相應(yīng)的抗蝕劑，并且包括3.3VN、1.2VN.HighVt、以及1.2VN.LowVt的各個(gè)有源區(qū)的開口145a被形成以形成抗蝕圖案145。然后，該抗蝕圖案145被用作掩膜，并且在10keV的加速能以及6×1015/cm2的劑量的條件下，將N型雜質(zhì)，這里是磷(P+)離子注入3.3VN、1.2VN.HighVt、以及1.2VN.LowVt的各個(gè)有源區(qū)，以形成源極/漏極區(qū)域154，其與各個(gè)有源區(qū)處的各個(gè)側(cè)壁間隔物152的位置相匹配。此時(shí)，同時(shí)將磷(P+)離子注入3.3VN、1.2VN.HighVt、以及1.2VN.LowVt的各個(gè)有源區(qū)處的柵極125，從而相應(yīng)的各個(gè)柵極152成為N型。此時(shí)，在3.3VN、1.2VN.HighVt、以及1.2VN.LowVt的各個(gè)有源區(qū)形成各個(gè)晶體管。然后通過灰化處理等除去抗蝕圖案145。
隨后，對(duì)硅襯底101進(jìn)行退火處理。
如圖25A所示，進(jìn)行快速退火處理(RTA)，例如，在1025℃下氮?dú)?N2)氣氛中，保持3秒鐘。因此，在上述各個(gè)工藝中離子注入的各個(gè)雜質(zhì)例如在電阻元件160中的硼(B+)和在柵極/源極區(qū)域153和154中的硼(B+)和磷(P+)被激活。
隨后，電阻元件被硅化，并且各個(gè)晶體管被硅化。
如圖25B所示，在硅襯底101的整個(gè)表面上聚集硅化物金屬，這里是Co膜以形成大約8nm的膜厚，隨后，進(jìn)行熱處理。通過該熱處理，在電阻元件160的上表面處的硅化物塊層151的兩側(cè)以及各個(gè)晶體管處的柵極125和源極/漏極區(qū)域153、154上分別形成其中Co和硅轉(zhuǎn)化為硅化物的硅化物層155。然后通過濕蝕刻除去未反應(yīng)的Co膜。
隨后，通過層間絕緣膜、用于連接、布線等的塞的形成而完成該半導(dǎo)體器件。
如圖25C所示，通過例如高密度等離子體(HDP)-CVD方法，在硅襯底101的整個(gè)表面上聚集二氧化硅膜以成為大約600nm的膜厚，從而覆蓋電阻元件160和各個(gè)晶體管，以形成層間絕緣膜159。然后，在層間絕緣膜159處形成各個(gè)接觸孔156。分別形成各個(gè)接觸孔156，使得對(duì)于電阻元件160，硅化物塊層151的兩側(cè)處的硅化物層155的表面部分被露出，并且使得對(duì)于各個(gè)晶體管，源極/漏極區(qū)域153和154上的硅化物層155的表面部分被露出。
下一步，形成基膜(未示出)例如Ti或者TiN，以覆蓋各個(gè)接觸孔156的內(nèi)壁，隨后，例如鎢(W)膜形成在層間絕緣膜159上，以經(jīng)由基膜埋入各個(gè)接觸孔156中，并且通過例如CMP方法(化學(xué)機(jī)械拋光)，使W膜的表面平滑，同時(shí)將層間絕緣膜159用作停止層，從而形成W塞157。
這里，在電阻元件160的上表面處，電阻元件160和W塞157經(jīng)由硅化物層155連接，并且該連接部分的電阻值(連接電阻分量)能被減小。在本實(shí)施例中，將雜質(zhì)離子注入從多晶硅膜123圖案化形成的電阻器124，以形成電阻元件160，并且緊接在作為用于離子注入的掩膜的抗蝕圖案142被除去之后，將成為硅化物塊層151的二氧化硅膜130形成，以覆蓋電阻元件160，因此，電阻元件160主體的電阻值被穩(wěn)定地限定在期望值。從而，在本實(shí)施例中，便能夠總體上穩(wěn)定地控制連接電阻分量和電阻元件160的電阻值。
下一步，通過例如濺射方法，金屬膜例如鋁(Al)膜聚集在層間絕緣膜159的表面上，通過光刻法和干蝕刻，該鋁膜被處理成各個(gè)W塞157上的布線形狀，并且經(jīng)由W塞157而與各種連接部分電連接的各個(gè)布線158被圖案化形成。
通過又一些層間絕緣膜、用于連接、布線等的塞的形成而完成該半導(dǎo)體器件。
如上所述，根據(jù)本實(shí)施例，有關(guān)電阻元件160的電阻值，連接電阻分量的電阻值和電阻元件160主體的電阻值都能夠容易且精確地被穩(wěn)定控制，而不會(huì)增加工藝數(shù)量，并且能夠?qū)崿F(xiàn)具有高可靠性的包括電阻元件160的半導(dǎo)體器件。此外，在此情形下，由于同時(shí)形成電阻器124和各個(gè)晶體管的柵極125，能夠盡可能地抑制工藝數(shù)量的增加，同時(shí)實(shí)現(xiàn)了電阻值的上述穩(wěn)定控制。
根據(jù)本發(fā)明，有關(guān)電阻元件的電阻值，連接電阻分量的電阻值和電阻元件主體的電阻值都能夠容易且精確地被穩(wěn)定控制，而不會(huì)增加工藝數(shù)量，并且能夠?qū)崿F(xiàn)具有高可靠性的包括電阻元件的半導(dǎo)體器件。
此外，根據(jù)本發(fā)明，因?yàn)橥瑫r(shí)形成電阻器和晶體管的柵極，能夠盡可能地抑制工藝數(shù)量的增加，同時(shí)實(shí)現(xiàn)了電阻值的上述穩(wěn)定控制。
這些實(shí)施例應(yīng)當(dāng)被視為說明性的而非限制性的，因此落入權(quán)利要求的等效含義和范圍內(nèi)的所有變化都涵蓋在其中。本發(fā)明可以不脫離其實(shí)質(zhì)特征的精神的其它特定形式而體現(xiàn)。
權(quán)利要求
1.一種半導(dǎo)體器件的制造方法，其中在半導(dǎo)體襯底上形成第一和第二元件隔離結(jié)構(gòu)，并且在由該第一元件隔離結(jié)構(gòu)限定的有源區(qū)處含有晶體管，在該第二元件隔離結(jié)構(gòu)上含有電阻元件，該方法包括如下步驟在上面包含該第二元件隔離結(jié)構(gòu)的該半導(dǎo)體襯底上形成半導(dǎo)體膜，并且處理該半導(dǎo)體膜，以使該半導(dǎo)體膜分別留在該第二元件隔離結(jié)構(gòu)和所述有源區(qū)上，以形成電阻器和柵極；形成露出所述有源區(qū)的第一掩模，將第一雜質(zhì)摻入在所述有源區(qū)處的所述柵極的兩側(cè)，隨后，除去該第一掩模；形成露出該電阻器的第二掩模，將第二雜質(zhì)摻入該電阻器，隨后，除去該第二掩模；緊接在除去該第二掩模之后，在包括該電阻器和所述柵極的整個(gè)表面上形成絕緣膜；以及處理該絕緣膜以留下覆蓋該電阻器的上表面的一部分的絕緣膜，和覆蓋所述柵極的側(cè)表面的絕緣膜。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件的制造方法，進(jìn)一步包括如下步驟在處理該絕緣膜的步驟之后，通過熱處理，激活摻入所述有源區(qū)的該第一雜質(zhì)和摻入該電阻器的該第二雜質(zhì)。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件的制造方法，其中在摻入該第二雜質(zhì)的步驟中，該第二雜質(zhì)不僅被摻入該電阻器，而且被摻入所述有源區(qū)。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件的制造方法，進(jìn)一步包括如下步驟在該電阻器的該上表面處的露出部分上，形成硅化物層。
5.一種半導(dǎo)體器件的制造方法，其中在半導(dǎo)體襯底上形成第一和第二元件隔離結(jié)構(gòu)，并且在由該第一元件隔離結(jié)構(gòu)限定的有源區(qū)處含有晶體管，在該第二元件隔離結(jié)構(gòu)上含有電阻元件，包括如下步驟在上面包含該第二元件隔離結(jié)構(gòu)的該半導(dǎo)體襯底上形成半導(dǎo)體膜，并且處理該半導(dǎo)體膜，以使該半導(dǎo)體膜留在該第二元件隔離結(jié)構(gòu)上，以形成電阻器；形成露出該電阻器的掩模，通過使用該掩模將雜質(zhì)摻入該電阻器，隨后，除去該掩模；緊接在除去該掩模之后，形成絕緣膜，以覆蓋該電阻器；以及當(dāng)形成該電阻元件時(shí)，處理該絕緣膜以留下具有覆蓋該電阻器的上表面的一部分的形狀的絕緣膜。
6.根據(jù)權(quán)利要求5的半導(dǎo)體器件的制造方法，進(jìn)一步包括如下步驟在處理該絕緣膜的步驟之后，通過熱處理，激活摻入該電阻器的該雜質(zhì)。
7.根據(jù)權(quán)利要求5的半導(dǎo)體器件的制造方法，其中在處理該半導(dǎo)體膜的步驟中，該半導(dǎo)體膜被這樣處理，使得該半導(dǎo)體膜被留在所述有源區(qū)和該第二元件隔離結(jié)構(gòu)上，以形成該電阻器和所述柵極。
8.根據(jù)權(quán)利要求5的半導(dǎo)體器件的制造方法，其中在處理該絕緣膜的步驟中，該絕緣膜被這樣留下，使得覆蓋所述柵極的側(cè)表面以及該電阻器的上表面的該部分。
9.根據(jù)權(quán)利要求5的半導(dǎo)體器件的制造方法，進(jìn)一步包括如下步驟在將該雜質(zhì)摻入該電阻器的步驟之前，將另一雜質(zhì)摻入所述有源區(qū)處的所述柵極的兩側(cè)。
10.根據(jù)權(quán)利要求5的半導(dǎo)體器件的制造方法，進(jìn)一步包括如下步驟在該電阻器的上表面處的露出部分上形成硅化物層。
11.根據(jù)權(quán)利要求10的半導(dǎo)體器件的制造方法，其中在形成該硅化物層的步驟中，不僅在該電阻器的該上表面處的該露出部分上形成該硅化物層，而且所述有源區(qū)處的晶體管被硅化。
12.根據(jù)權(quán)利要求5的半導(dǎo)體器件的制造方法，其中在將該雜質(zhì)摻入該電阻器的步驟中，該雜質(zhì)不僅被摻入該電阻器，而且被摻入所述有源區(qū)。
全文摘要
本發(fā)明提供半導(dǎo)體器件的制造方法。緊接在除去抗蝕圖案之后，通過例如熱CVD方法，聚集作為絕緣膜的二氧化硅膜以覆蓋包括電阻元件的表面的硅襯底的整個(gè)表面。該二氧化硅膜被處理，以同時(shí)形成在該電阻元件上的硅化物塊、以及各個(gè)晶體管的柵極等的兩側(cè)面處的側(cè)壁間隔物。
文檔編號(hào)H01L27/04GK1815715SQ20051007959
公開日2006年8月9日 申請(qǐng)日期2005年6月23日 優(yōu)先權(quán)日2005年2月4日
發(fā)明者堤智彥, 江間泰示, 兒嶼秀之, 姊崎徹 申請(qǐng)人:富士通株式會(huì)社