專利名稱：垂直晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到半導(dǎo)體器件及其制造方法，更確切地說是涉及到具有改進了的器件性能、簡化了的制造工藝、降低了的背對背埋置帶泄漏、亞100nm級按比例縮小能力的溝槽存儲器單元及其制造方法。
背景技術(shù)：
動態(tài)隨機存取存儲器(DRAM)單元典型地包括存取場效應(yīng)晶體管(FET)和儲存電容器。存取FET使數(shù)據(jù)電荷能夠在寫入和讀出操縱中傳送至儲存電容器和從儲存電容器傳送。儲存電容器上的數(shù)據(jù)電荷在刷新操縱中被周期性地刷新。
存儲器密度典型地受到制造過程中所用光刻工藝確定的最小光刻特征尺寸(F)的限制。例如，能夠儲存256Mb數(shù)據(jù)或以上的目前這一代的高密度動態(tài)隨機存取存儲器(DRAM)，每位數(shù)據(jù)典型地要求8F2的面積。為了進一步提高數(shù)據(jù)儲存能力和降低制造成本，在本技術(shù)中有必要提供甚至密度更高的存儲器。提高半導(dǎo)體存儲器的數(shù)據(jù)儲存能力，要求減小各個存儲器單元的存取FET和儲存電容器的尺寸。但諸如亞閾值泄漏電流、寄生泄漏電流(例如結(jié)泄漏和背對背埋置帶泄漏)、以及α粒子誘發(fā)的軟誤差之類的其它因素，要求使用較大的儲存電容器。于是，在本技術(shù)領(lǐng)域中就需要提高存儲器密度，同時允許使用對泄漏電流和軟誤差提供足夠抗擾性的儲存電容器。在用于密集結(jié)構(gòu)的更廣的集成電路技術(shù)領(lǐng)域和制造技術(shù)中，也存在著需求。
為了減小單元所要求的表面面積，某些技術(shù)在存儲器單元中采用了垂直晶體管。這些技術(shù)雖然提出了尺寸比常規(guī)單元更小的存儲器單元，但未能提供下列情況中的至少一種情況借助于降低結(jié)泄漏和結(jié)電容而改進了的器件性能、借助于取消用來形成淺溝槽隔離(STI)的深紫外(DUV)掩模和溝槽填充工藝而簡化了的制造工藝、改進了的存取FET驅(qū)動電流、降低了的背對背埋置帶泄漏、以及在亞100nm尺寸下適當(dāng)?shù)墓ぷ魈匦浴?br> 例如，其公開在此處被列為參考的2003年6月3日授予IBM的美國專利No.6573561(’561專利)，公開了一種是為DRAM單元一部分的垂直晶體管。如’561專利的

圖1所示，成對的垂直n溝道晶體管(100)被包含在成對的DRAM單元(80)內(nèi)，并被部分硅晶片(10)分隔開。如’561專利的圖1所示，各個垂直FET沿溝槽的側(cè)壁被制作垂直進入到襯底(10)中。如’561專利的圖1所示，此垂直FET包括源區(qū)(130)、漏區(qū)(108)、源區(qū)與漏區(qū)之間的溝道區(qū)(12)、垂直多晶硅柵(140)、以及將垂直多晶硅柵分隔于溝道區(qū)的柵介質(zhì)(120)。成對的垂直晶體管被體硅晶片分隔開，因此，為了DRAM恰當(dāng)?shù)毓ぷ?，這些垂直晶體管必需被彼此隔離。
常規(guī)地說，為了達到充分的器件隔離，淺溝槽隔離(STI)被形成在相鄰晶體管之間。典型地用深紫外(DUV)掩模工藝步驟，隨之以STI填充工藝，來形成STI結(jié)構(gòu)，其中STI的深度約為0.5微米。STI加工常常占據(jù)垂直存取FET所在的上部溝槽周邊的顯著部分。直至2/3的上部溝槽周邊可能由于STI工藝而被占據(jù)。上部溝槽周邊2/3的減小可能導(dǎo)致垂直存取FET寬度的2/3減小，從而使存取FET的驅(qū)動強度減小直至2/3。驅(qū)動強度的這一減小可能使器件的速度嚴(yán)重地下降。此外，若相鄰器件的各個埋置帶未被彼此隔離，則顯著的泄漏可能由于相鄰埋置帶的外擴散而出現(xiàn)在各個相鄰器件之間(背對背泄漏)。用來隔離相鄰存取晶體管和相鄰埋置帶的工藝步驟，增加了工藝的復(fù)雜性和成本。沒有足夠的器件隔離，則由于電容器儲存元件的尺寸無法減小，存儲器陣列的按比例縮小就被寄生泄漏電流禁止，除非泄漏電流也被減小。
此外，諸如’561專利所述的常規(guī)垂直陣列器件也遭受到寄生結(jié)泄漏，與存在于常規(guī)非絕緣體上硅(SOI)水平晶體管中相同的寄生結(jié)泄漏。當(dāng)晶體管的源區(qū)/漏區(qū)與體硅晶片(或阱結(jié)構(gòu))相互作用時，此寄生結(jié)泄漏就出現(xiàn)。SOI技術(shù)利用埋置氧化物層上的薄的被隔離的硅層，大幅度減小了寄生泄漏，從而借助于將源區(qū)/漏區(qū)隔離于體硅晶片(或阱結(jié)構(gòu))而基本上消除了寄生電容。本技術(shù)的目前狀態(tài)缺少具有盡可能小的寄生泄漏和在亞100nm尺寸下具有恰當(dāng)工作特性的適當(dāng)?shù)拇怪标嚵衅骷?br> 例如，其公開在此處被列為參考的2003年5月20日授予PromosTechnologies的美國專利No.6566190(’190專利)，公開了一種是為DRAM單元一部分的垂直晶體管結(jié)構(gòu)。如’190專利的圖18所示，垂直晶體管沿溝槽的側(cè)壁被制作垂直進入到襯底(10)中。如’190專利的圖18所示，此垂直FET包括源區(qū)和漏區(qū)(111)、源區(qū)與漏區(qū)之間的由襯底形成的溝道區(qū)、垂直多晶硅柵(121)、將垂直多晶硅柵分隔于溝道區(qū)的柵介質(zhì)(120)、以及STI區(qū)(160)。此外，如’190專利的圖11所示，埋置帶結(jié)構(gòu)(100)將垂直晶體管的漏連接到埋置電容器的一個節(jié)點(90)。而且，如’190專利的圖13所示，由傾斜注入形成的內(nèi)部熱氧化層(72)被提供來將垂直晶體管器件和埋置帶結(jié)構(gòu)隔離于襯底。由于用來形成熱氧化物隔離層的傾斜注入即使不是在亞100nm尺寸的窄溝槽中無法操作，也非常具有挑戰(zhàn)性，故即使不是不可能，也極端難以如’190專利所述將垂直陣列結(jié)構(gòu)按比例縮小到亞100nm尺寸。而且，如’190專利所述的形成垂直陣列結(jié)構(gòu)的方法要求包括嚴(yán)格的掩模步驟的復(fù)雜的加工，從而更難以控制，更容易失效，且成本更高。
隨著DRAM器件的設(shè)計密度要求縮小到低于亞100nm的尺寸，溝槽和頸圈的形成變得極為困難。常規(guī)的觀點是在亞100nm基本規(guī)則下，需要垂直晶體管以克服寄生泄漏效應(yīng)，且這種垂直晶體管將能夠得到亞8F2面積溝槽的DRAM布局。
器件的開發(fā)也已經(jīng)傾向于改善速度和組合抗鎖定的全耗盡的器件設(shè)計。由于SOI器件基本上無鎖定，故利用薄的絕緣體上硅(SOI)結(jié)構(gòu)，能夠?qū)崿F(xiàn)這種器件。大量成功的研究努力已經(jīng)被專用于形成耐用的SOI應(yīng)用。但部分地由于工藝集成的復(fù)雜性，迄今在具有改進了的器件性能、簡化了的制造工藝、改進了的存取FET驅(qū)動電流、降低了的背對背埋置帶泄漏、以及可按比例縮小到亞100nm尺寸的能力的垂直SOI結(jié)構(gòu)的形成方面，沒有取得多大成功。

發(fā)明內(nèi)容
本發(fā)明于是提供了一種用于克服現(xiàn)有技術(shù)的許多缺點的存儲器單元的器件結(jié)構(gòu)和一種制作垂直晶體管的方法。具體地說，此器件結(jié)構(gòu)和方法借助于降低結(jié)泄漏和結(jié)電容而提供了改進的器件性能。此外，此器件結(jié)構(gòu)和方法借助于取消用來形成淺溝槽隔離(STI)的DUV掩模和溝槽填充加工而提供了簡化的制造工藝。而且，此器件結(jié)構(gòu)和方法提供了改進了的存取FET驅(qū)動電流。此器件結(jié)構(gòu)和方法還提供了降低了的背對背埋置帶泄漏。最后，此器件結(jié)構(gòu)和方法提供了亞100nm尺寸下的適當(dāng)工作特性。
在第一情況下，本發(fā)明是一種垂直晶體管，它包含其上形成有絕緣層的襯底以及形成在絕緣層和襯底中的溝槽，此溝槽具有其側(cè)壁通過絕緣層延伸到襯底的上表面的上部分，并具有其側(cè)壁從上部襯底表面延伸到襯底中的下部分；形成在上部溝槽側(cè)壁附近的外延半導(dǎo)體層；形成在外延半導(dǎo)體層中的上部端子區(qū)和下部端子區(qū)，其中上部端子區(qū)與下部端子區(qū)被溝道區(qū)分隔開；從上部端子區(qū)延伸到下部端子區(qū)并與溝道區(qū)接觸的柵絕緣體；以及形成在柵絕緣體上的柵導(dǎo)體，此柵絕緣體將柵導(dǎo)體與溝道區(qū)隔離。
在第二情況下，本發(fā)明是一種如前所述的垂直晶體管，它還包含溝槽電容器，其中的溝槽電容器位于下部溝槽區(qū)中并被電耦合到垂直晶體管，此溝槽電容器包含安置在襯底中的第一節(jié)點；位于下部溝槽區(qū)中的第二節(jié)點，節(jié)點介質(zhì)將第一節(jié)點隔離于第二節(jié)點；以及用來將第二節(jié)點電耦合到下部端子區(qū)的埋置帶。
在第三情況下，本發(fā)明是一種集成電路，它包含存儲器單元的陣列，各個存儲器單元包含位于溝槽電容器上方并電耦合到溝槽電容器的垂直晶體管，此垂直晶體管包含其上形成有絕緣層的襯底和形成在絕緣層和襯底中的溝槽，此溝槽具有其側(cè)壁通過絕緣層延伸到襯底的上表面的上部分，并具有其側(cè)壁從上部襯底表面延伸到襯底中的下部分；形成在上部溝槽側(cè)壁附近的外延半導(dǎo)體層；形成在外延半導(dǎo)體層中的上部端子區(qū)和下部端子區(qū)，其中上部端子區(qū)與下部端子區(qū)被溝道區(qū)分隔；從上部端子區(qū)延伸到下部端子區(qū)并與溝道區(qū)接觸的柵絕緣體；以及形成在柵絕緣體上的柵導(dǎo)體，此柵絕緣體將柵導(dǎo)體隔離于溝道區(qū)。
在第四情況下，本發(fā)明是一種如前所述的集成電路，它具有形成在第一襯底區(qū)中的邏輯電路和形成在第二襯底區(qū)中的存儲器單元。
在第五情況下，本發(fā)明是一種制作垂直晶體管的方法，它包含下列步驟提供其上形成有絕緣層和形成在絕緣層上的阻擋帽層的襯底；在絕緣層中形成上部溝槽區(qū)；在上部溝槽區(qū)側(cè)壁附近形成犧牲間隔；在襯底中形成下部溝槽區(qū)；清除犧牲間隔；在上部溝槽區(qū)側(cè)壁附近形成外延半導(dǎo)體區(qū)；在外延半導(dǎo)體區(qū)的下部中形成下部端子區(qū)；在外延半導(dǎo)體區(qū)附近形成柵絕緣體；在柵絕緣體上形成柵導(dǎo)體；清除阻擋帽層；以及在外延半導(dǎo)體區(qū)的上部中形成上部端子區(qū)。
在第六情況下，本發(fā)明是一種如前所述的方法，它還包含在下部溝槽區(qū)中形成溝槽電容器，溝槽電容器的形成包含下列步驟在襯底中形成埋置的平板；在埋置的平板附近形成節(jié)點介質(zhì)；在節(jié)點介質(zhì)附近形成內(nèi)節(jié)點，其中，節(jié)點介質(zhì)將內(nèi)節(jié)點隔離于埋置的平板；以及在外延半導(dǎo)體區(qū)的下部表面附近形成埋置帶，其中，埋置帶將下部端子區(qū)耦合到內(nèi)節(jié)點。
在第七情況下，本發(fā)明是如前所述的一種方法，在形成上部溝槽區(qū)之前，還包含在襯底上形成絕緣層；在絕緣層上形成阻擋帽層；在第一襯底部分上的阻擋帽層上形成氮化物層；以及在第一襯底部分中形成邏輯電路。
從附圖所述的本發(fā)明優(yōu)選實施方案的下列更具體的描述中，本發(fā)明的上述和其它的優(yōu)點和特點是顯而易見的。
以下結(jié)合附圖來描述本發(fā)明的優(yōu)選示例性實施方案，其中相似的參考號表示相似的元件，且圖1是流程圖，示出了本發(fā)明的制造方法；圖2-20是本發(fā)明的半導(dǎo)體結(jié)構(gòu)實施方案在圖1的制造方法中的剖面?zhèn)纫晥D。
圖21-24是集成到埋置的DRAM中的本發(fā)明的半導(dǎo)體結(jié)構(gòu)變通實施方案在圖1的制造方法中的剖面?zhèn)纫晥D。
具體實施例方式
本發(fā)明于是提供了一種用于克服現(xiàn)有技術(shù)的許多缺點的存儲器單元的器件結(jié)構(gòu)和一種制作垂直晶體管的方法。具體地說，此器件結(jié)構(gòu)和方法借助于降低結(jié)泄漏和結(jié)電容而提供了改進的器件性能。此外，此結(jié)構(gòu)和方法借助于取消用來形成淺溝槽隔離(STI)的深紫外(DUV)掩模和溝槽填充加工而提供了簡化的制造工藝。而且，此器件結(jié)構(gòu)和方法提供了改進了的存取FET驅(qū)動電流。此器件結(jié)構(gòu)和方法還提供了降低了的背對背埋置帶泄漏。最后，此器件結(jié)構(gòu)和方法提供了亞100nm尺寸下的適當(dāng)工作特性。
接著，參照附圖來描述本發(fā)明，在所有這些附圖中，相同的參考號表示相同的元件。這些附圖被認(rèn)為是說明性的而非限制性的，且被包括來方便本發(fā)明工藝和器件的解釋。
現(xiàn)在參照圖1，示出了用來制作根據(jù)本發(fā)明的垂直晶體管的示例性方法100。此制造方法100使垂直晶體管能夠被制作成具有改進了的性能、簡化了的制造工藝、改進了的驅(qū)動電流、降低了的背對背埋置帶泄漏、以及按比例縮小到亞100nm尺寸的能力。于是，方法100提供了用更可靠和成本－效率更高的制造工藝來生產(chǎn)垂直晶體管的優(yōu)點?，F(xiàn)在按照晶片部分在圖2-10的工藝過程中的一個實施方案的例子來詳細地描述方法100。
圖1的第一步驟102是提供襯底表面上形成有絕緣層且絕緣層上形成有阻擋帽層的適當(dāng)?shù)陌雽?dǎo)體襯底。此襯底可以包含任何半導(dǎo)體材料，例如Si、應(yīng)變Si、Si1-yCy、Si1-x-yGexCy、Si1-xGex、Si合金、Ge、Ge合金、GaAs、InAs、InP、以及其它III-V和II-VI半導(dǎo)體。絕緣層可以是任何適當(dāng)?shù)慕^緣材料，優(yōu)選是氧化物。可以用任何常規(guī)的熱生長或淀積工藝來形成絕緣層。例如可以用低壓化學(xué)氣相淀積(LPCVD)、等離子體增強CVD(PECVD)、或高密度等離子體CVD(HDPCVD)來形成絕緣層。絕緣層的厚度可以約為50nm-1微米，優(yōu)選是100-500nm，更優(yōu)選是300-400nm。阻擋帽層在后續(xù)加工中保護下方的絕緣層，且可以是碳化硅、氮化物、氮氧化物、TERA(可調(diào)抗腐蝕ARC)、或它們的任何組合。阻擋帽層也用作在下方絕緣層和襯底中形成溝槽的硬掩模。此帽層優(yōu)選包含碳化硅?？梢杂弥T如淀積或熱生長之類的常規(guī)加工來形成此阻擋帽層。
現(xiàn)在參照圖2，示出了一種示例性半導(dǎo)體襯底10，其表面上形成有氧化物層11，并在氧化物層11上形成有碳化硅帽層。
參照圖1，方法100的下一步驟104是確定溝槽以及腐蝕阻擋帽層和下方絕緣層，以便形成絕緣層中溝槽的上部分。此上部溝槽區(qū)借助于圖形化以及腐蝕阻擋帽層和下方絕緣體來形成，此腐蝕停止于襯底上?？梢杂萌魏芜m當(dāng)?shù)墓に噥硗瓿蓤D形化，且此圖形化可能典型地牽涉到適當(dāng)光抗蝕劑的淀積和顯影?？梢杂弥T如光刻、電子束光刻、x射線光刻之類的任何適當(dāng)?shù)墓に嚮蛴脕盹@影光抗蝕劑的其它常規(guī)方法，來顯影此光抗蝕劑。在光抗蝕劑已經(jīng)被顯影之后，則可以用任何常規(guī)腐蝕工藝?yán)绶磻?yīng)離子刻蝕(RIE)在對被顯影的光抗蝕劑具有選擇性的情況下腐蝕阻擋帽層和下方絕緣層。
現(xiàn)在參照圖3，示出了碳化硅帽層12和氧化物層11已經(jīng)被圖形化和腐蝕以便形成上部溝槽區(qū)11a之后的半導(dǎo)體襯底10。
參照圖1，下一步驟106是沿上部溝槽區(qū)的側(cè)壁形成犧牲間隔?？梢杂萌魏芜m當(dāng)?shù)墓に噥硗瓿蛇@一點，且可能典型地牽涉到適當(dāng)材料的淀積(例如用LPCVD)，隨之以RIE工藝。此犧牲間隔優(yōu)選可以是厚度約為5-500nm，優(yōu)選為20-200nm，更優(yōu)選為50-100nm的諸如氮化硅之類的氮化物層。如可以看到的那樣，犧牲間隔沿上部溝槽區(qū)側(cè)壁的形成使得外延硅層能夠在其中將要制作本發(fā)明的垂直晶體管的上部溝槽側(cè)壁附近產(chǎn)生。
現(xiàn)在參照圖4，示出了犧牲氮化硅層間隔13已經(jīng)沿上部溝槽區(qū)11a側(cè)壁被形成之后的半導(dǎo)體襯底10。
參照圖1，下一步驟108是借助于在襯底中形成下部溝槽區(qū)而完成溝槽結(jié)構(gòu)的形成。借助于腐蝕未被阻擋帽層(碳化硅帽層用作下部溝槽區(qū)腐蝕過程中的硬掩模)保護的襯底部分，來在襯底中形成下部溝槽區(qū)。一旦在襯底中形成了下部溝槽區(qū)，溝槽結(jié)構(gòu)就完成了，且此溝槽結(jié)構(gòu)包含上部溝槽區(qū)和下部溝槽區(qū)?？梢杂弥T如RIE之類的任何常規(guī)腐蝕技術(shù)將下部溝槽區(qū)腐蝕進入到襯底中。犧牲間隔在此腐蝕過程中保護了上部溝槽區(qū)的側(cè)壁。結(jié)果是形成于氧化層中的上部溝槽區(qū)較下部溝槽區(qū)更寬。如可以看到的那樣，較寬的上部溝槽區(qū)將使外延硅層能夠形成在上部溝槽區(qū)的側(cè)壁附近。
現(xiàn)在參照圖5，示出了已經(jīng)形成了溝槽14之后的半導(dǎo)體襯底10。溝槽14包含形成在氧化物層11中的上部溝槽區(qū)15和形成在襯底10中的下部溝槽區(qū)17。如可以看到的那樣，溝槽電容器將隨后被形成在下部溝槽區(qū)中。
參照圖1，下一步驟110是在下部溝槽區(qū)中形成溝槽電容器。首先形成外電容器節(jié)點。此外電容器節(jié)點可以由襯底原樣形成，或可以在襯底中可選地形成埋置板。此埋置板是重摻雜的襯底部分。可以用諸如本技術(shù)眾所周知的氣相摻雜、液相摻雜、等離子體摻雜、等離子體浸入離子注入、從諸如砷摻雜的硅酸鹽玻璃之類的固體膜的外擴散摻雜、或它們的任何組合之類的任何常規(guī)工藝，來形成此埋置板。在形成埋置板之前或之后，可以完成溝槽電容的提高。借助于在下部溝槽區(qū)中形成瓶狀，在下部溝槽區(qū)側(cè)壁上形成半球狀硅晶粒(HSG)而使其糙化，或利用任何其它適當(dāng)?shù)某Ｒ?guī)溝槽電容增強方法，能夠提高電容?？梢赃M行這些常規(guī)方法中二個或多個的組合，例如瓶狀化與HSG的組合。接著，形成電容器節(jié)點介質(zhì)。此節(jié)點介質(zhì)可以是任何適當(dāng)?shù)慕橘|(zhì)，例如氮化物、氧化物、氮氧化物、Al2O3、ZrO2、HfO2、或它們的任何適當(dāng)組合?？梢杂弥T如淀積和/或熱生長之類的常規(guī)技術(shù)來形成節(jié)點介質(zhì)。最后，借助于用諸如摻雜的多晶硅、摻雜的鍺、金屬、硅化物、金屬的氮化物(例如TiN或TaN)之類的適當(dāng)導(dǎo)電材料填充溝槽，來形成內(nèi)電容器節(jié)點。此導(dǎo)電材料優(yōu)選是用LPCVD方法形成的摻雜的多晶硅。多晶硅填充的下部溝槽區(qū)將構(gòu)成溝槽電容器的內(nèi)節(jié)點，而埋置板將構(gòu)成外節(jié)點。
現(xiàn)在參照圖6，示出了用多晶硅21填充溝槽之后的半導(dǎo)體襯底10。溝槽電容器可以由埋置板19、節(jié)點介質(zhì)20、以及多晶硅21組成。
參照圖1，下一步驟112是形成絕緣頸圈，用來將溝槽電容器的內(nèi)節(jié)點隔離于襯底的上側(cè)部分，并最終形成垂直晶體管同時填充溝槽。首先，用RIE工藝使導(dǎo)體填充的溝槽凹陷到襯底表面以下，以便形成溝槽電容器的內(nèi)節(jié)點。接著，在下部溝槽區(qū)的上側(cè)壁上以及上部溝槽區(qū)的側(cè)壁上形成絕緣頸圈。在形成頸圈之前，可以可選地從下部溝槽區(qū)的上側(cè)壁以及從犧牲氮化硅間隔的表面清除電容器節(jié)點介質(zhì)。此頸圈可以包含諸如氧化物的任何適當(dāng)?shù)慕^緣材料，并可以用任何常規(guī)淀積工藝(例如LPCVD)隨之以RIE工藝來形成。頸圈的厚度可以為10-100nm，優(yōu)選為20-50nm，最優(yōu)選為25-30nm。最后，用諸如摻雜的多晶硅、摻雜的鍺、金屬、硅化物、金屬的氮化物(例如TiN或TaN)之類的導(dǎo)電材料填充從內(nèi)電容器節(jié)點向上延伸的溝槽部分。此導(dǎo)電材料優(yōu)選是用LPCVD方法形成的摻雜的多晶硅。此導(dǎo)電材料被絕緣頸圈隔離于犧牲氮化硅間隔和襯底的上側(cè)表面。可以可選地執(zhí)行諸如CMP之類的整平工藝。
現(xiàn)在參照圖7，示出了已經(jīng)形成氧化物頸圈22并已經(jīng)用多晶硅23填充溝槽之后的半導(dǎo)體襯底10。多晶硅23被氧化物頸圈22隔離于犧牲氮化硅間隔13和襯底10的上側(cè)表面。溝槽電容器將由埋置板19、節(jié)點介質(zhì)20、以及內(nèi)電容器節(jié)點21組成。
參照圖1，下一步驟114是使多晶硅填充的溝槽凹陷且隨后在凹陷的多晶硅上形成絕緣帽，用來防止硅在隨后的外延生長工藝中生長在剩余的多晶硅上。首先，用諸如RIE或濕法腐蝕之類的常規(guī)腐蝕工藝，使多晶硅填充的溝槽凹陷。此凹陷的多晶硅將用作內(nèi)電容器節(jié)點的端子，并將垂直晶體管的一個節(jié)點電耦合到內(nèi)電容器節(jié)點。接著，在凹陷的多晶硅的頂部上形成絕緣帽層。此帽層將在后續(xù)的外延生長過程中防止硅生長在凹陷的多晶硅上。優(yōu)選可以用凹陷多晶硅的氧化或氮化來形成此帽層?；蛘?，可以用任何常規(guī)的淀積工藝來形成此帽層。若用淀積方法來形成帽，則能夠被生長在頸圈的側(cè)壁上以及凹陷的多晶的頂部上。
現(xiàn)在參照圖8，示出了多晶硅填充的溝槽已經(jīng)被凹陷且絕緣帽層24已經(jīng)被形成在內(nèi)電容器節(jié)點端子24a上之后的半導(dǎo)體襯底10。
參照圖1，下一步驟116是清除犧牲間隔，以便在頸圈與絕緣層之間形成間隙。
現(xiàn)在參照圖9，示出了犧牲氮化硅間隔13已經(jīng)被清除從而在氧化物頸圈22與氧化物層11之間形成間隙之后的半導(dǎo)體襯底10。熱磷酸(H3PO4)工藝可以被用來清除此犧牲氮化物間隔。如可以看到的那樣，形成在氧化物頸圈22與氧化物層11之間的間隙隨后將被從襯底10外延生長的硅層填充。
參照圖1，一步驟118是在上部溝槽區(qū)的側(cè)壁附近形成外延硅區(qū)。此外延硅區(qū)可以從襯底形成并填充形成在絕緣頸圈與絕緣層之間的間隙，導(dǎo)致一個垂直的絕緣體上硅(SOI)區(qū)。可以用任何適當(dāng)?shù)某Ｒ?guī)選擇性生長工藝來形成此外延硅區(qū)。例如。超高真空化學(xué)氣相淀積(UHVCVD)可以被用來生長器件質(zhì)量的外延硅層。也可以采用諸如快速熱化學(xué)氣相淀積(RTCVD)、低壓化學(xué)氣相淀積(LPCVD)、有限反應(yīng)加工CVD(LRPCVD)、以及分子束外延(MBE)之類的其它常規(guī)技術(shù)。此外延硅區(qū)可以用鍺和/或碳摻雜，以便借助于在外延工藝中加入鍺和/或碳類劑而形成Si1-xGex和/或Si1-x-yGexCy。Si1-xGex中的x數(shù)值優(yōu)選為0.05-0.8，更優(yōu)選為0.2-0.5，最優(yōu)選約為0.35。Si1-x-yGexCy中的y數(shù)值優(yōu)選小于0.02。更優(yōu)選約為0.005。
現(xiàn)在參照圖10，示出了已經(jīng)在形成于氧化物層11中的上部溝槽區(qū)側(cè)壁附近形成了外延硅區(qū)25之后的半導(dǎo)體襯底10。形成在內(nèi)電容器節(jié)點端子24a上的氧化物帽層24，在選擇性外延SOI的生長過程中防止了硅形成在端子的頂部上。此外，外延硅區(qū)25被氧化物層11環(huán)繞，因而被充分地隔離于包含在鄰近溝槽中的其它垂直外延硅區(qū)。于是無需諸如STI加工之類的額外加工來形成器件隔離。
參照圖1，下一步驟120是一個可選步驟，此步驟是在外延硅區(qū)中形成凹陷以及用絕緣材料填充凹陷(草痕(divot))。可以用諸如RIE或濕法腐蝕之類的任何常規(guī)腐蝕工藝來凹陷外延硅層。此外延硅優(yōu)選被凹陷到或稍許低于絕緣帽12與周圍氧化物層11之間的界面。然后用諸如碳化硅、氮化物、TERA、或它們的任何適當(dāng)組合填充此凹陷。碳化硅草痕將防止垂直SOI在后續(xù)工藝中被損傷?，F(xiàn)在參照圖11，示出了外延硅區(qū)25已經(jīng)被凹陷和被碳化硅草痕26填充之后的半導(dǎo)體襯底10。
參照圖1，下一步驟122是清除絕緣帽層和腐蝕部分形成在上部溝槽區(qū)中的絕緣頸圈。任何適當(dāng)?shù)母g工藝都可以被用來清除絕緣帽層和腐蝕絕緣頸圈。例如，包含HF的腐蝕化學(xué)劑可以被用來腐蝕形成在上部溝槽區(qū)中的絕緣頸圈和清除絕緣帽層。此頸圈被凹陷到內(nèi)電容器節(jié)點端子的表面以下，其深度優(yōu)選為10-120nm，更優(yōu)選為30-80nm，最優(yōu)選為50-60nm，從而在垂直SOI與內(nèi)電容器節(jié)點端子之間形成草痕?？梢栽诤罄m(xù)工藝中用導(dǎo)電材料填充此草痕以形成埋置帶。此埋置帶將用作后續(xù)形成的垂直晶體管的源區(qū)/漏區(qū)的一個端子，并將經(jīng)由內(nèi)電容器節(jié)點端子被電耦合到下方溝槽電容器的內(nèi)節(jié)點。
現(xiàn)在參照圖12，示出了氧化物頸圈22的上部已經(jīng)被腐蝕且絕緣帽層24已經(jīng)被清除之后的半導(dǎo)體襯底10。氧化物頸圈22的下部在腐蝕之后仍然保留。頸圈的這一部分將內(nèi)電容器節(jié)點端子24a隔離于襯底10，還將外延硅區(qū)25的下部隔離于內(nèi)電容器節(jié)點端子24a。如可以看到的那樣，絕緣帽層24已經(jīng)被清除，從而方便了存儲器件埋置帶部分的形成。
參照圖1，下一步驟124是形成埋置帶區(qū)和外擴散區(qū)。埋置帶區(qū)用作后續(xù)形成的垂直晶體管的源區(qū)/漏區(qū)的一個端子，并經(jīng)由內(nèi)電容器節(jié)點端子被電耦合到下方溝槽電容器的內(nèi)節(jié)點。借助于在凹陷的絕緣頸圈頂部上和凹陷的多晶硅區(qū)上表面以下填充草痕，來形成埋置帶區(qū)。此草痕可以是不摻雜的或摻雜的多晶硅薄層。在后續(xù)的熱加工過程中，諸如砷之類的摻雜劑外擴散到下部外延硅區(qū)中，從而形成垂直晶體管的下部端子區(qū)(源/漏)。在一個實施方案中，摻雜劑能夠從摻雜的埋置帶區(qū)外擴散。在埋置帶區(qū)未被摻雜的另一實施方案中，摻雜劑能夠從凹陷的多晶硅層通過埋置帶區(qū)外擴散?？梢岳玫矸e和腐蝕工藝來形成草痕。例如，用LPCVD工藝淀積的厚度為20nm的多晶硅層足以填充寬約30nm和深60nm的草痕。利用包含氨基化學(xué)劑的定時濕法化學(xué)腐蝕，來清除形成在垂直SOI側(cè)壁上和內(nèi)節(jié)點多晶頂部上的多晶硅層?；蛘?，可以用諸如等離子體增強CVD(PECVD)、快速熱CVD(RTCVD)、原子層淀積(ALD)之類的其它淀積工藝，來淀積多晶硅層。利用諸如包含硝酸(HNO3)和氫氟酸(HF)的定時濕法腐蝕之類的任何其它適當(dāng)?shù)墓に?，能夠?zhí)行多晶硅的回腐蝕?？梢钥蛇x地在形成埋置帶之前，在凹陷的多晶硅層與外延硅區(qū)的界面處形成約為10埃的熱氮化物薄層，來防止形成諸如位錯之類的缺陷。
現(xiàn)在參照圖13，示出了埋置帶區(qū)27和下部端子區(qū)28已經(jīng)被形成之后的半導(dǎo)體襯底10。埋置帶區(qū)27將下部端子區(qū)28電耦合到內(nèi)電容器節(jié)點端子24a。下部端子區(qū)28構(gòu)成后續(xù)要形成在上部溝槽區(qū)中的垂直晶體管的源區(qū)(或漏區(qū))。
參照圖1，下一步驟126是在埋置帶區(qū)和內(nèi)電容器節(jié)點端子上形成溝槽頂部絕緣層。此絕緣層優(yōu)選是溝槽頂部氧化物(TTO)層。此溝槽頂部絕緣層可以用淀積和回腐蝕工藝來形成。例如，由于高密度等離子體HDPCVD工藝的各向異性性質(zhì)(HPD工藝沿垂直方向的淀積速率高于沿橫向方向的速率)，故HPD氧化物被形成為在溝槽側(cè)壁上約為25nm，而在埋置帶和內(nèi)電容器節(jié)點端子二者上為70nm。然后用包含緩沖HF(BHF)即稀釋HF(DHF)的定時濕法腐蝕方法清除溝槽側(cè)壁上的HPD氧化物。此定時濕法腐蝕能夠清除埋置帶和內(nèi)電容器節(jié)點端子上大致相同量的HPD氧化物。因此，定時濕法腐蝕之后，得到的TTO厚度可以大致約為40nm。在TTO淀積之前，可以可選地形成厚度約為5nm的熱氧化物犧牲層，以便在HDPCVD工藝過程中保護外延硅區(qū)的暴露表面免受等離子體的攻擊。若存在熱氧化物的可選犧牲層，則可以用緩沖HF(BHF)即稀釋HF(DHF)一起清除犧牲熱氧化物層和HPD氧化物。此時可以用氣相摻雜(GPD)對外延硅區(qū)的垂直溝道進行摻雜?；蛘?，可以采用離子注入、等離子體摻雜、等離子體浸入離子注入、液相摻雜、固相摻雜、或它們的任何適當(dāng)組合。
現(xiàn)在參照圖14，示出了溝槽頂部氧化物(TTO)層29已經(jīng)被形成之后的半導(dǎo)體襯底10。如可以看到的那樣，TTO層29將提供柵導(dǎo)體與垂直晶體管源/漏區(qū)以及內(nèi)電容器節(jié)點端子24a二者之間的隔離。
參照圖1，下一步驟128是形成柵絕緣體和柵導(dǎo)體?？梢杂脽嵫趸椒▉硇纬蓶沤^緣體?；蛘呖梢杂玫矸e工藝來形成柵絕緣體。此柵絕緣體可以是任何適當(dāng)?shù)慕^緣體材料。例如，此柵絕緣體可以是氧化物、氮化物、氮氧化物、Al2O3、ZrO2、HfO2、Ta2O3、TiO2、鈣鈦礦型氧化物、或它們的任何適當(dāng)組合，包括它們的多層組合。柵絕緣體的厚度可以約為2-10nm，優(yōu)選為5-6nm。在已經(jīng)形成柵絕緣體之后，則可以利用諸如化學(xué)氣相淀積(CVD)、等離子體輔助CVD、高密度等離子體化學(xué)氣相淀積(HDPCVD)、原子層淀積(ALD)、電鍍、濺射、蒸發(fā)、或化學(xué)溶液淀積之類的常規(guī)淀積工藝，用柵導(dǎo)體來填充溝槽。此柵導(dǎo)體優(yōu)選是摻雜的多晶硅，但也可以包含Ge、SiGe、SiGeC、金屬硅化物、金屬氮化物、金屬(例如W、Re、Ru、Ti、Ta、Hf、Mo、Nb、Ni、Al)、或任何其它適當(dāng)?shù)膶?dǎo)電材料。在淀積柵導(dǎo)體之后，可以用諸如化學(xué)機械整平(CMP)之類的常規(guī)整平方法來整平此柵導(dǎo)體。
現(xiàn)在參照圖15，示出了已經(jīng)形成柵絕緣體30和柵導(dǎo)體31之后的半導(dǎo)體襯底10。柵絕緣體30被插入在柵導(dǎo)體31與外延硅區(qū)25之間，并將柵導(dǎo)體31隔離于外延硅區(qū)25。
參照圖1，下一步驟130是一個可選步驟，此步驟是在柵導(dǎo)體的上部與外延硅區(qū)上部和阻擋帽層二者之間形成溝槽頂部絕緣間隔。雖然柵絕緣體能夠單獨提供足夠的隔離，但可選的溝槽頂部絕緣間隔能夠借助于改善柵導(dǎo)體與外延硅區(qū)之間的隔離而進一步提高垂直晶體管的可靠性。首先，柵導(dǎo)體被凹陷到周圍絕緣層的上表面以下。此時，借助于用諸如離子注入、氣相摻雜、液相摻雜、固相摻雜、等離子體摻雜、等離子體浸入離子注入、或它們的任何適當(dāng)組合之類的任何適當(dāng)?shù)膿诫s工藝對內(nèi)溝槽的SOI上部分進行摻雜，能夠形成垂直晶體管的上部端子區(qū)(源/漏)?；蛘撸梢栽诤罄m(xù)工藝中形成上部端子。接著，例如用LPCVD淀積諸如氮化物的絕緣材料。在淀積絕緣材料之前，可以可選地生長一個薄的熱氧化物，以便提高氮化物的粘合性。接著，絕緣材料的內(nèi)部被腐蝕(例如RIE)，直至達到凹陷柵導(dǎo)體的頂部表面。絕緣材料的剩余部分構(gòu)成了溝槽頂部絕緣間隔。然后用導(dǎo)體，優(yōu)選為多晶硅，來填充被腐蝕的絕緣材料部分?？梢岳缬肅MP來整平此柵導(dǎo)體。
現(xiàn)在參照圖16，示出了溝槽頂部絕緣間隔32已經(jīng)被形成之后的半導(dǎo)體襯底10。垂直晶體管的柵導(dǎo)體包含下部柵導(dǎo)體區(qū)31和上部柵導(dǎo)體區(qū)33。由于形成了溝槽頂部絕緣間隔32，故上部柵導(dǎo)體區(qū)33比下部柵導(dǎo)體區(qū)31更窄。溝槽頂部絕緣間隔32將上部柵導(dǎo)體區(qū)33隔離于外延硅區(qū)25的上部。絕緣草痕26在形成間隔的工藝中保護了垂直SOI。
參照圖1，下一步驟132是清除阻擋帽層和可選的絕緣草痕。可以用諸如干法腐蝕(例如等離子體腐蝕或RIE)、濕法腐蝕、或它們的任何適當(dāng)組合之類的任何適當(dāng)?shù)某Ｒ?guī)腐蝕工藝來清除阻擋帽層和絕緣草痕。此時，借助于用諸如離子注入、氣相摻雜、液相摻雜、固相摻雜、等離子體摻雜、等離子體浸入離子注入、或它們的任何適當(dāng)組合之類的任何適當(dāng)?shù)膿诫s工藝對垂直SOI上部分進行摻雜，能夠形成垂直晶體管的上部端子區(qū)(源/漏)。或者，可以在前面溝槽頂部絕緣間隔工藝中如前所述形成上部端子。
現(xiàn)在參照圖17，示出了已經(jīng)清除了碳化硅帽層12和SiC草痕26之后且已經(jīng)形成了上部端子區(qū)34之后的半導(dǎo)體襯底10。如可以看到的那樣，上部端子區(qū)34和上部柵導(dǎo)體區(qū)33將具有形成于其上的接觸，從而完成了本發(fā)明的垂直晶體管。
參照圖1，下一步驟134是借助于形成陣列頂部絕緣層而整平結(jié)構(gòu)的表面。此陣列頂部絕緣層優(yōu)選是用HDPCVD之類的淀積工藝或任何其它適當(dāng)?shù)墓に囆纬傻难趸飳?。然后可以用諸如CMP的工藝或任何其它適當(dāng)?shù)恼焦に?，來整平陣列頂部絕緣層。現(xiàn)在參照圖18，示出了陣列頂部絕緣層35已經(jīng)被形成之后的半導(dǎo)體襯底10。
參照圖1，下一步驟136是形成有源和無源字線接觸。各個接觸可以包括一個或多個導(dǎo)電層、形成在導(dǎo)電層頂部上的絕緣帽層、以及形成在字線結(jié)構(gòu)側(cè)壁上的絕緣間隔。此導(dǎo)電層優(yōu)選是其下方具有可選的多晶硅層的鎢層?；蛘?，導(dǎo)電層可以包含Ge、SiGe、SiGeC、金屬硅化物、金屬氮化物、金屬(例如W、Re、Ru、Ti、Ta、Hf、Mo、Nb、Ni、Al)、或任何其它適當(dāng)?shù)膶?dǎo)電材料。絕緣帽層優(yōu)選是氮化物層，但也可以包含氧化物、氮氧化物、碳化硅、或任何其它適當(dāng)?shù)慕^緣材料?？梢岳弥T如化學(xué)氣相淀積(CVD)、低壓CVD(LPCVD)、快速熱CVD(RTCVD)、等離子體增強CVD(PECVD)、原子層淀積(ALD)、電鍍、濺射、蒸發(fā)、或化學(xué)溶液淀積之類的任何適當(dāng)?shù)墓に嚕瑏硇纬纱藢?dǎo)電層和絕緣層。絕緣間隔優(yōu)選包含其下方具有可選氧化物層的氮化物層。無源字線接觸被耦合到圖19中未示出的下一行溝槽。
現(xiàn)在參照圖19，示出了已經(jīng)形成了有源和無源字線接觸之后的半導(dǎo)體襯底10。有源字線接觸被形成在上部柵導(dǎo)體區(qū)33的頂部上，且包含導(dǎo)電層36、絕緣帽37、以及間隔38。無源字線接觸被形成在陣列頂部絕緣層35的頂部上，且包含導(dǎo)電層40、絕緣帽41、以及間隔42。各個字線可以偏離溝槽或可以不偏離溝槽。圖19示出了不偏離的情況。
參照圖1，下一步驟138是形成位線接觸。首先，諸如硼磷硅酸鹽玻璃(BPSG)之類的絕緣層被淀積在字線接觸上然后被圖形化，以便形成接觸疊層。接著，陣列頂部絕緣層被腐蝕，以便形成到垂直晶體管上部端子區(qū)的接觸區(qū)。在腐蝕陣列頂部絕緣層之后，用諸如多晶硅或金屬之類的導(dǎo)電材料或任何其它適當(dāng)導(dǎo)電材料填充開放的接觸區(qū)。最后，可以用諸如CMP之類的工藝或任何其它適當(dāng)?shù)恼焦に噥碚綄?dǎo)電材料。
現(xiàn)在參照圖20，示出了位線絕緣層43被腐蝕并已經(jīng)形成了位線接觸45之后的半導(dǎo)體襯底10。陣列頂部絕緣層35已經(jīng)被腐蝕以提供到上部端子區(qū)34的接觸區(qū)。位線接觸45被耦合到上部端子區(qū)34，從而完成了到本發(fā)明垂直存儲器陣列的所有接觸。溝槽頂部絕緣間隔32將上部柵導(dǎo)體區(qū)33隔離于上部端子區(qū)34和位線接觸45二者。接觸間隔38還將字線接觸36和40隔離于位線接觸45，從而將字線電隔離于位線。本發(fā)明的垂直晶體管就已經(jīng)被制作好了。此垂直晶體管包含上部端子區(qū)34、下部端子區(qū)28、柵絕緣層30、包含下部柵導(dǎo)體區(qū)31和上部柵導(dǎo)體區(qū)33的柵導(dǎo)體、以及由垂直插入在上部端子區(qū)34與下部端子區(qū)28之間的外延硅區(qū)25區(qū)段組成的溝道區(qū)。上部端子區(qū)34可以是漏區(qū)，而下部端子區(qū)28可以是源區(qū)。下部端子區(qū)28可以通過埋置帶27被電耦合到埋置溝槽電容器的內(nèi)電容器節(jié)點端子24a。有源字線36接觸到上部柵導(dǎo)體區(qū)33，且位線45接觸到上部端子區(qū)34。由于不需要隔離相鄰的垂直器件的STI，故上部溝槽周邊不會由于STI加工而被占據(jù)。因此，垂直晶體管的整個溝道寬度都得到了利用，存取FET的驅(qū)動強度從而不被降低。
在工作過程中，當(dāng)字線激活時，本發(fā)明的垂直晶體管能夠?qū)β裰玫臏喜垭娙萜鬟M行充電或放電。字線激活了柵導(dǎo)體，從而反轉(zhuǎn)垂直晶體管的溝道區(qū)。利用溝道區(qū)反轉(zhuǎn)，埋置的溝槽電容器的內(nèi)節(jié)點21能夠響應(yīng)于位線45的狀態(tài)而被充電或放電。電荷通過下列電流路徑從位線45被轉(zhuǎn)移到內(nèi)電容器節(jié)點21位線45到上部端子區(qū)34，上部端子區(qū)34通過垂直晶體管的反轉(zhuǎn)溝道到下部端子區(qū)28，下部端子區(qū)28到埋置帶27，埋置帶27到內(nèi)電容器節(jié)點端子24a，以及內(nèi)電容器節(jié)點端子24a到內(nèi)電容器節(jié)點21。
本發(fā)明于是提供了一種用來制作用于克服現(xiàn)有技術(shù)許多缺點的存儲器單元的垂直晶體管的器件結(jié)構(gòu)和方法。具體地說，此器件結(jié)構(gòu)和方法借助于降低結(jié)泄漏和結(jié)電容而提供了改進的器件性能。此外，此結(jié)構(gòu)和方法借助于取消用來形成淺溝槽隔離(STI)的DUV掩模和溝槽填充加工而提供了簡化的制造工藝。而且，此器件結(jié)構(gòu)和方法提供了改進了的存取FET驅(qū)動電流。此器件結(jié)構(gòu)和方法還提供了降低了的背對背埋置帶泄漏。最后，此器件結(jié)構(gòu)和方法提供了亞100nm尺寸下的適當(dāng)工作特性。
本發(fā)明的結(jié)構(gòu)和方法能夠可選地用埋置DRAM技術(shù)來實現(xiàn)，從而使得能夠在同一個襯底上集成邏輯電路和存儲電路。如圖21所示，在圖1的步驟102中，半導(dǎo)體襯底100被提供有形成在襯底表面上的絕緣層110、形成在絕緣層上的阻擋帽層120、以及形成在阻擋帽層上的襯墊材料(例如氮化物)130。如圖22所示，在進行圖1的步驟104之前，可以用任何適當(dāng)?shù)墓に噷σr墊層進行圖形化，典型地可能牽涉到光抗蝕劑140的淀積和顯影?？梢杂弥T如光刻、電子束光刻、x-射線光刻、或用來顯影光抗蝕劑的其它常規(guī)方法，來顯影光抗蝕劑。如圖23所示，在光抗蝕劑已經(jīng)被顯影之后，可以用例如反應(yīng)離子刻蝕(RIE)的任何常規(guī)腐蝕工藝在對被顯影的光抗蝕劑有選擇性的條件下腐蝕襯墊氮化物層130。然后可以用任何適當(dāng)?shù)募夹g(shù)，例如液體抗蝕劑剝離工藝或其中光抗蝕劑被氧化(通常稱為燒蝕)的氧等離子體工藝，來清除被顯影的光抗蝕劑。于是，根據(jù)本發(fā)明，如圖24所示，被腐蝕的襯墊層130僅僅保留在圖1的后續(xù)垂直晶體管工藝步驟104-138中待要保護的襯底部分上。未被氮化物襯墊保護的襯底部分則能夠根據(jù)圖1的步驟104-138而被加工，以便形成垂直存儲器件。因此，襯底的被保護部分在形成垂直器件的過程中被保留，于是使得能夠在同一個襯底上形成埋置的DRAM電路和邏輯電路?？梢杂萌魏芜m當(dāng)?shù)某Ｒ?guī)工藝來形成邏輯電路，且邏輯電路可以包含諸如CMOS、雙極、BiCMOS、芯片上系統(tǒng)(SoC)、或它們的任何適當(dāng)組合。
為了最好地解釋本發(fā)明及其實際應(yīng)用，從而使本技術(shù)領(lǐng)域的一般熟練人員能夠利用本發(fā)明，提出了此處所述的各個實施方案和例子。但本技術(shù)領(lǐng)域的一般熟練人員可以理解的是，上面的描述和例子僅僅是為了說明和舉例的目的而提出。所提出的描述不被認(rèn)為是無遺漏的或是將本發(fā)明限制在所公開的準(zhǔn)確形式。根據(jù)上面的論述，許多修正和變化是可能的而不偏離下列權(quán)利要求的構(gòu)思與范圍。因此，除非另有規(guī)定，附圖或此處指出的本發(fā)明的任何組成部分都是以可能的組成部分的例子的形式，而不是以限制的形式被給出。同樣，除非另有規(guī)定，此處指出的本發(fā)明的方法的各個步驟的任何步驟或順序都以各個步驟的可能步驟或順序的例子的形式，而不是以限制的形式被給出。
權(quán)利要求
1.一種垂直晶體管，它包含其上形成有絕緣層的襯底以及形成在所述襯底和所述絕緣層中的溝槽，所述溝槽具有其側(cè)壁通過所述絕緣層延伸到所述襯底的上表面的上部分，并具有其側(cè)壁從所述上部襯底表面延伸到所述襯底中的下部分；形成在至少一個所述上部溝槽側(cè)壁附近的半導(dǎo)體區(qū)；形成在所述半導(dǎo)體區(qū)中的上部端子區(qū)和下部端子區(qū)，其中，所述上部端子區(qū)與所述下部端子區(qū)被溝道區(qū)分隔開；從所述上部端子區(qū)延伸到所述下部端子區(qū)并與所述溝道區(qū)接觸的柵絕緣體；以及形成在所述柵絕緣體上的柵導(dǎo)體，所述柵絕緣體將所述柵導(dǎo)體與所述溝道區(qū)隔離。
2.權(quán)利要求1的垂直晶體管，還包含插入在所述柵導(dǎo)體的上側(cè)表面與所述上部端子區(qū)之間的溝槽頂部絕緣間隔，其中，所述溝槽頂部絕緣間隔將所述柵導(dǎo)體與所述上部端子區(qū)隔離。
3.權(quán)利要求1的垂直晶體管，還包含位于所述柵導(dǎo)體下方且與所述柵導(dǎo)體的底部表面接觸的溝槽頂部絕緣層，其中，所述溝槽頂部絕緣層將所述柵導(dǎo)體與所述下部端子區(qū)隔離。
4.權(quán)利要求3的垂直晶體管，還包含溝槽電容器，其中，所述溝槽電容器位于所述下部溝槽區(qū)中，并被電耦合到所述下部端子區(qū)，所述溝槽電容器包含安置在所述襯底中的第一節(jié)點；位于所述溝槽頂部絕緣層下方且被節(jié)點介質(zhì)隔離于所述第一節(jié)點的第二節(jié)點，所述第二節(jié)點填充所述下部溝槽區(qū)，并向上延伸到所述溝槽頂部絕緣層的底部表面，其中，所述第二節(jié)點被絕緣頸圈隔離于所述襯底，并被所述溝槽頂部絕緣層隔離于所述柵導(dǎo)體；以及插入在所述第二節(jié)點的上側(cè)表面與所述下部端子區(qū)之間且插入在所述絕緣頸圈的頂部表面與所述溝槽頂部絕緣層的底部表面之間的埋置帶，其中，所述埋置帶將所述第二節(jié)點電耦合到所述下部端子區(qū)，被所述溝槽頂部絕緣層隔離于所述柵導(dǎo)體，并被所述絕緣頸圈隔離于所述襯底。
5.權(quán)利要求1的垂直晶體管，其中，所述上部端子區(qū)與所述下部端子區(qū)之間的距離小于100nm。
6.權(quán)利要求1的垂直晶體管，還包含位于所述上部端子區(qū)上方且與所述上部端子區(qū)接觸的導(dǎo)體；以及位于所述柵導(dǎo)體上方且與所述柵導(dǎo)體接觸的接觸疊層。
7.權(quán)利要求6的垂直晶體管，其中，所述接觸疊層包含與所述柵導(dǎo)體接觸的鎢栓塞；位于所述鎢栓塞上的氮化硅層；位于所述氮化硅層上的BPSG層；以及從所述氮化硅層的頂側(cè)表面延伸到所述鎢栓塞的底側(cè)表面的絕緣接觸間隔，其中，所述絕緣接觸間隔將所述鎢栓塞隔離于所述導(dǎo)體。
8.權(quán)利要求1的垂直晶體管，其中，所述絕緣層的厚度約為50nm-1微米。
9.權(quán)利要求1的垂直晶體管，其中，所述襯底選自Si、應(yīng)變Si、Si1-yCy、Si1-x-yGexCy、Si1-xGex、Si合金、Ge、Ge合金、GaAs、InAs、以及InP。
10.權(quán)利要求1的垂直晶體管，其中，所述半導(dǎo)體區(qū)選自Si1-xGex和Si1-x-yGexCy。
11.權(quán)利要求10的垂直晶體管，其中，x約為0.05-0.8，y大約小于0.02。
12.權(quán)利要求1的垂直晶體管，其中，用選自鍺和碳的摻雜劑對所述半導(dǎo)體區(qū)進行注入。
13.一種集成電路，它包含存儲器單元的陣列，各個存儲器單元包含位于溝槽電容器上并電耦合到所述溝槽電容器的垂直晶體管，所述垂直晶體管包含其上形成有絕緣層的襯底以及形成在所述襯底和所述絕緣層中的溝槽，所述溝槽具有其側(cè)壁通過所述絕緣層延伸到所述襯底的上表面的上部分，并具有其側(cè)壁從所述上部襯底表面延伸到所述襯底中的下部分；形成在至少一個所述上部溝槽區(qū)側(cè)壁附近的半導(dǎo)體區(qū)；形成在所述半導(dǎo)體區(qū)中的上部端子區(qū)和下部端子區(qū)，其中，所述上部端子區(qū)與所述下部端子區(qū)被溝道區(qū)分隔開；從所述源區(qū)延伸到所述漏區(qū)且與所述溝道區(qū)接觸的柵絕緣體；以及形成在所述柵絕緣體上的柵導(dǎo)體，所述柵絕緣體將所述柵導(dǎo)體與所述溝道區(qū)隔離開。
14.權(quán)利要求13的集成電路，除了所述存儲器單元之外，還包含邏輯電路。
15.權(quán)利要求14的集成電路，其中，所述邏輯電路選自CMOS電路、雙極電路、BiCMOS電路、以及芯片上系統(tǒng)電路。
16.一種制作垂直晶體管的方法，它包含下列步驟提供其上形成有絕緣層的襯底；在所述絕緣層中形成上部溝槽區(qū)；在至少一個所述上部溝槽區(qū)側(cè)壁附近形成犧牲間隔；在所述襯底中形成下部溝槽區(qū)，其中，所述上部溝槽區(qū)與下部溝槽區(qū)對準(zhǔn)，并構(gòu)成一個溝槽；在至少一個所述上部溝槽區(qū)側(cè)壁附近形成半導(dǎo)體區(qū)；在所述半導(dǎo)體區(qū)的下部中形成下部端子區(qū)；在所述半導(dǎo)體區(qū)的溝道區(qū)附近形成柵絕緣體；在所述柵絕緣體上形成柵導(dǎo)體；以及在所述半導(dǎo)體區(qū)的上部中形成上部端子區(qū)。
17.權(quán)利要求16的方法，還包含在所述下部溝槽區(qū)中形成溝槽電容器，包含下列步驟在所述襯底中形成第一節(jié)點；在所述第一節(jié)點附近形成節(jié)點介質(zhì)；在所述節(jié)點介質(zhì)附近形成第二節(jié)點，其中，所述節(jié)點介質(zhì)將所述第二節(jié)點隔離于所述第一節(jié)點；以及在所述下部端子區(qū)附近形成埋置帶，其中，所述埋置帶將所述下部端子區(qū)耦合到所述第二節(jié)點。
18.權(quán)利要求16的方法，其中，形成所述下部端子區(qū)的步驟包含摻雜劑從所述埋置帶外擴散到所述半導(dǎo)體區(qū)的所述下部中。
19.權(quán)利要求16的方法，在形成所述上部溝槽區(qū)之前，還包含在所述絕緣層上形成阻擋帽層；以及在所述襯底第一部分上的所述阻擋帽層上形成襯墊層，其中，形成所述上部溝槽區(qū)的步驟包含在所述阻擋帽層和所述絕緣層中形成所述上部溝槽區(qū)。
20.權(quán)利要求19的方法，還包含在所述第一襯底部分中形成邏輯電路。
全文摘要
本發(fā)明提供了一種制作垂直晶體管的結(jié)構(gòu)和方法。本發(fā)明的結(jié)構(gòu)包含其上形成有絕緣層的襯底和形成在其中的溝槽，此溝槽具有通過絕緣層延伸到襯底上表面的上部溝槽區(qū)，并具有從上部襯底表面延伸到襯底中的下部溝槽區(qū)；形成在上部溝槽側(cè)壁附近的半導(dǎo)體層；形成在半導(dǎo)體層中的上部端子區(qū)和下部端子區(qū)，其中，溝道區(qū)將上部端子區(qū)與下部端子區(qū)分隔開；從上部端子區(qū)延伸到下部端子區(qū)并與溝道區(qū)接觸的柵絕緣體；以及形成在柵絕緣體上的柵導(dǎo)體，此柵絕緣體將柵導(dǎo)體隔離于溝道區(qū)。
文檔編號H01L27/108GK1713396SQ20051007794
公開日2005年12月28日 申請日期2005年6月15日 優(yōu)先權(quán)日2004年6月23日
發(fā)明者程慷果, 拉瑪查恩德拉·迪瓦卡魯尼, 奧萊格·格魯斯切恩科夫 申請人:國際商業(yè)機器公司