專利名稱：薄膜晶體管的電路、設(shè)計(jì)方法和程序、設(shè)計(jì)程序記錄介質(zhì)的制作方法
背景技術(shù)：
本發(fā)明涉及一種使用具有相對大尺寸晶粒的結(jié)晶半導(dǎo)體薄膜的薄膜晶體管電路、該薄膜晶體管電路的設(shè)計(jì)方法、該薄膜晶體管電路的設(shè)計(jì)程序、設(shè)計(jì)程序記錄介質(zhì)、設(shè)計(jì)庫數(shù)據(jù)庫和顯示器件。
平板顯示器件已經(jīng)發(fā)現(xiàn)用在各種領(lǐng)域中，因?yàn)樗鼈兙哂泻穸缺　⒅亓枯p和功耗低的特點(diǎn)。總之，有源矩陣平板顯示器件已經(jīng)廣泛地用在OA設(shè)備中，在該OA設(shè)備中需要高分辨率和高圖像質(zhì)量。這種類型的顯示器件包括大量薄膜晶體管(TFT)，每個薄膜晶體管與設(shè)置成矩陣形式的相應(yīng)一個像素相鄰設(shè)置并作為像素開關(guān)元件連接到其上。隨著近年來多媒體通信技術(shù)的發(fā)展，功能加強(qiáng)(function-intensive)平板顯示器件作為下一代個人使用的顯示器件已經(jīng)引起人們的注意。這種平板顯示器件具有所謂的板上系統(tǒng)的結(jié)構(gòu)，其中包括與圖像顯示器相關(guān)的驅(qū)動電路、存儲電路、DA轉(zhuǎn)換電路和圖像處理電路的各種外圍電路與像素陣列集成在一起。
為了實(shí)現(xiàn)功能加強(qiáng)顯示器件，需要通過薄膜晶體管來構(gòu)成外圍電路部件，例如邏輯電路、存儲器元件、模擬放大器等，其中所述薄膜晶體管使用形成在由玻璃等構(gòu)成的絕緣襯底上的高載流子遷移率的半導(dǎo)體薄膜。迄今為止，已經(jīng)提出了各種技術(shù)在低溫下形成這種薄膜。
通過使用激光的再結(jié)晶方法，可以獲得具有比方說矩形形狀晶粒的硅膜作為結(jié)晶半導(dǎo)體薄膜(例如，參見日本未審專利公報Nos.2002-237455和2003-22969)。
晶體管單獨(dú)地設(shè)置在通過使用激光的再結(jié)晶方法獲得的結(jié)晶半導(dǎo)體薄膜的晶粒中(例如，參見日本未審專利公報Nos.2003-86604、導(dǎo)體薄膜的晶粒中(例如，參見日本未審專利公報Nos.2003-86604、2003-31497、2003-124230、2003-318127、2003-197521、2003-197527)。
上述專利公報公開了獲得尺寸足夠大的晶粒以便容納薄膜晶體管的溝道區(qū)的技術(shù)，但是沒有公開適當(dāng)?shù)睾陀行У卦诰哂羞@種晶粒的結(jié)晶半導(dǎo)體薄膜上設(shè)計(jì)諸如外圍電路等薄膜晶體管電路的技術(shù)。
在薄膜晶體管電路的制造中，需要制備各種光掩模，用于對結(jié)晶半導(dǎo)體薄膜和布線層進(jìn)行構(gòu)圖。上述常規(guī)技術(shù)對于制備實(shí)際的光掩模是不夠的。
在制備光掩模時，需要確定薄膜晶體管電路所需的薄膜晶體管和布線的設(shè)置并在各種光掩模中反映這些設(shè)置。然而，利用大尺寸薄膜晶體管電路，人工地布置所有的薄膜晶體管和布線將不可避免地增加設(shè)計(jì)周期和錯誤布線的發(fā)生頻率，導(dǎo)致設(shè)計(jì)成本加速增加。
常規(guī)地，存在一種作為計(jì)算機(jī)的設(shè)計(jì)工具，該計(jì)算機(jī)模擬了薄膜晶體管電路。這種設(shè)計(jì)工具的使用允許自動化地對薄膜晶體管和布線進(jìn)行布局。這種布局結(jié)果允許薄膜晶體管的溝道區(qū)設(shè)置在結(jié)晶半導(dǎo)體薄膜的結(jié)晶度不良的部分中。因此難以將自動布局應(yīng)用于使用結(jié)晶半導(dǎo)體薄膜的薄膜晶體管電路的光掩模。
在上述專利公報No.2003-31497或2003-318127中，公開了通過使用移相的基于激光的結(jié)晶方法來形成大面積晶粒的方法。當(dāng)在形成實(shí)際的薄膜晶體管電路中使用這種方法時，為了形成在設(shè)置上對應(yīng)于構(gòu)成晶體管電路的薄膜晶體管的結(jié)晶區(qū)域，需要特殊地設(shè)計(jì)用于激光的相位調(diào)制的移相掩模的圖形。上述已知文獻(xiàn)的公開內(nèi)容不足以有效地制備實(shí)際的移相掩模。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種薄膜晶體管電路的設(shè)計(jì)方法、薄膜晶體管電路的設(shè)計(jì)程序、儲存設(shè)計(jì)程序的記錄介質(zhì)、設(shè)計(jì)庫數(shù)據(jù)庫、薄膜晶體管電路和顯示器件，它們中的每一個都允許制造用于結(jié)晶半導(dǎo)體薄膜的適當(dāng)?shù)暮陀行У墓庋谀！?br> 根據(jù)本發(fā)明的第一方案，提供一種使用結(jié)晶半導(dǎo)體薄膜的薄膜晶體管電路的設(shè)計(jì)方法，該方法包括如下步驟在計(jì)算機(jī)中限定表示晶粒限定區(qū)域的設(shè)置的結(jié)晶陣列圖形，所述晶粒限定區(qū)域針對結(jié)晶半導(dǎo)體薄膜的二維分割進(jìn)行排列，并且每個晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒；以及在結(jié)晶陣列圖形的基礎(chǔ)上，使計(jì)算機(jī)產(chǎn)生薄膜晶體管的器件圖形和與薄膜晶體管互連的布線的布線圖形，其中每個所述薄膜晶體管具有位于固定于相應(yīng)一個晶粒限定區(qū)域中的位置上的溝道區(qū)。
根據(jù)本發(fā)明的第二方案，提供一種使用結(jié)晶半導(dǎo)體薄膜的薄膜晶體管電路的設(shè)計(jì)程序，使計(jì)算機(jī)執(zhí)行如下處理限定表示晶粒限定區(qū)域的設(shè)置的結(jié)晶陣列圖形，所述晶粒限定區(qū)域針對結(jié)晶半導(dǎo)體薄膜的二維分割進(jìn)行排列，并且每個晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒；以及，在結(jié)晶陣列圖形的基礎(chǔ)上，產(chǎn)生薄膜晶體管的器件圖形和與薄膜晶體管互連的布線的布線圖形，其中每個所述薄膜晶體管具有位于固定于相應(yīng)一個晶粒限定區(qū)域中的位置上的溝道區(qū)。
根據(jù)本發(fā)明的第三方案，提供一種記錄有使用結(jié)晶半導(dǎo)體薄膜的薄膜晶體管電路的設(shè)計(jì)程序的設(shè)計(jì)程序記錄介質(zhì)，使計(jì)算機(jī)執(zhí)行如下處理限定表示晶粒限定區(qū)域的設(shè)置的結(jié)晶陣列圖形，所述晶粒限定區(qū)域針對結(jié)晶半導(dǎo)體薄膜的二兩維分割進(jìn)行排列，并且每個晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒；以及，在結(jié)晶陣列圖形的基礎(chǔ)上，產(chǎn)生薄膜晶體管的器件圖形和與薄膜晶體管互連的布線的布線圖形，其中每個所述薄膜晶體管具有位于相應(yīng)一個晶粒限定區(qū)域中的固定位置上的溝道區(qū)。
根據(jù)本發(fā)明的第四方案，提供一種使用結(jié)晶半導(dǎo)體薄膜的薄膜晶體管電路的設(shè)計(jì)程序，使計(jì)算機(jī)執(zhí)行如下處理限定表示晶粒限定區(qū)域的設(shè)置的結(jié)晶陣列圖形，所述晶粒限定區(qū)域針對結(jié)晶半導(dǎo)體薄膜的二維分割排進(jìn)行列成，并且每個晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒；在結(jié)晶陣列圖形的基礎(chǔ)上，產(chǎn)生薄膜晶體管的器件圖形和與薄膜晶體管互連的布線的布線圖形，其中每個所述薄膜晶體管具有位于固定于相應(yīng)一個晶粒限定區(qū)域中的位置上的溝道區(qū)；以及根據(jù)結(jié)晶陣列圖形確定移相掩模圖形，以便限定適合于薄膜晶體管的器件圖形的并通過基于激光的結(jié)晶方法在半導(dǎo)體薄膜上實(shí)現(xiàn)的晶粒限定區(qū)域。
根據(jù)本發(fā)明的第五方案，提供一種記錄有使用結(jié)晶半導(dǎo)體薄膜的薄膜晶體管電路的設(shè)計(jì)程序的設(shè)計(jì)程序記錄介質(zhì)，使計(jì)算機(jī)執(zhí)行如下處理限定表示晶粒限定區(qū)域的設(shè)置的結(jié)晶陣列圖形，所述晶粒限定區(qū)域針對結(jié)晶半導(dǎo)體薄膜的二維分割進(jìn)行排列，并且每個晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒；在結(jié)晶陣列圖形的基礎(chǔ)上，產(chǎn)生薄膜晶體管的器件圖形和與薄膜晶體管互連的布線的布線圖形，其中每個所述薄膜晶體管具有位于固定于相應(yīng)一個晶粒限定區(qū)域中的位置上的溝道區(qū)；以及根據(jù)結(jié)晶陣列圖形確定移相掩模圖形，以便通過基于激光的結(jié)晶方法限定適合于薄膜晶體管的器件圖形和在半導(dǎo)體薄膜上實(shí)現(xiàn)的晶粒限定區(qū)域。
根據(jù)本發(fā)明的第六方案，提供一種使用結(jié)晶半導(dǎo)體薄膜的薄膜晶體管電路的設(shè)計(jì)庫數(shù)據(jù)庫，該設(shè)計(jì)庫數(shù)據(jù)庫包含表示各種邏輯門電路的標(biāo)準(zhǔn)單元和宏單元中的至少一個，每個所述宏單元表示一些邏輯門電路的組合，其中每個邏輯門電路包括兩個或多個薄膜晶體管以及與所述兩個或多個薄膜晶體管互連的布線，其中所述薄膜晶體管每個都具有位于固定在一個晶粒限定區(qū)域中的位置上的溝道區(qū)。
根據(jù)本發(fā)明的第七方案，提供一種薄膜晶體管電路，它包括被二維地分割為晶粒限定區(qū)域的結(jié)晶半導(dǎo)體薄膜，每個晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒；薄膜晶體管，每個薄膜晶體管都具有位于固定于相應(yīng)一個晶粒限定區(qū)域中的位置上的溝道區(qū)；以及與薄膜晶體管互連的布線。
根據(jù)本發(fā)明的第八方案，提供一種顯示器件，它包括具有以矩陣形式排列的像素的有源矩陣電路；連接到有源矩陣電路的驅(qū)動控制電路；和支撐有源矩陣電路和驅(qū)動控制電路的薄膜半導(dǎo)體襯底，其中驅(qū)動控制電路包括薄膜晶體管電路，該薄膜晶體管電路包括被二維地分割成晶粒限定區(qū)域的結(jié)晶半導(dǎo)體薄膜，每個晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒；薄膜晶體管，每個薄膜晶體管都具有位于固定于相應(yīng)一個晶粒限定區(qū)域中的位置上的溝道區(qū)；以及與薄膜晶體管互連的布線。
在設(shè)計(jì)方法、設(shè)計(jì)程序、設(shè)計(jì)程序記錄介質(zhì)、設(shè)計(jì)庫數(shù)據(jù)庫、薄膜晶體管電路和顯示器件中，結(jié)晶半導(dǎo)體薄膜被分割成晶粒限定區(qū)域，每個晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒，并且每個薄膜晶體管的溝道區(qū)位于固定在相應(yīng)一個晶粒限定區(qū)域中的位置上。這樣，通過以晶粒限定區(qū)域?yàn)閱挝徊贾帽∧ぞw管和布線，溝道區(qū)和晶粒之間的位置關(guān)系可以最佳化。此外，晶粒限定區(qū)域單元的布置條件允許使用計(jì)算機(jī)作為設(shè)計(jì)工具進(jìn)行自動布置。這樣，可以制造用于結(jié)晶半導(dǎo)體薄膜的合適的和有效的光掩模，并且可以降低設(shè)計(jì)成本。
而且，通過根據(jù)結(jié)晶陣列圖形自動地確定移相掩模圖形，可以顯著減少設(shè)計(jì)移相掩模所需的時間。
本發(fā)明的另外的目的和優(yōu)點(diǎn)將在下面的說明中闡明，所述另外的目的和優(yōu)點(diǎn)可以部分地從下面的說明中顯然看出，或者可以通過實(shí)施本發(fā)明而學(xué)習(xí)到。本發(fā)明的目的和優(yōu)點(diǎn)可以通過下面特別指出的手段和組合來實(shí)現(xiàn)和獲得。


附圖結(jié)合在說明書中并構(gòu)成說明書的一部分，附圖表示本發(fā)明的實(shí)施例并與前面給出的一般性說明和下面給出的實(shí)施例的詳細(xì)說明一起用于解釋本發(fā)明的原理。
圖1示出在制造根據(jù)本發(fā)明實(shí)施例的薄膜晶體管電路時使用的薄膜半導(dǎo)體襯底的剖面結(jié)構(gòu)；圖2示出圖1中所示的薄膜半導(dǎo)體襯底的平面結(jié)構(gòu)；圖3示出圖2中所示的晶粒限定區(qū)域之一的電子顯微鏡圖像；圖4示意性地示出作為用于圖1所示的薄膜半導(dǎo)體襯底的設(shè)計(jì)工具模擬薄膜晶體管電路的計(jì)算機(jī)的結(jié)構(gòu)；圖5是示出實(shí)際上由圖4所示計(jì)算機(jī)執(zhí)行的薄膜晶體管電路設(shè)計(jì)程序的流程的流程圖；圖6示出在圖5所示的設(shè)計(jì)程序中使用的反相器電路；圖7示出圖6所示的反相器電路的等效電路；圖8示出圖7所示的反相器電路的標(biāo)準(zhǔn)單元；圖9示出在圖5所示的設(shè)計(jì)程序中使用的AND電路；圖10示出圖9中所示AND電路的等效電路；圖11示出圖10中所示AND電路的標(biāo)準(zhǔn)單元；圖12示出在圖5所示設(shè)計(jì)程序中使用的XOR電路的等效電路；圖13示出圖12所示XOR電路的標(biāo)準(zhǔn)單元；圖14示出包括反相器電路、AND電路和XOR電路的半加法器，其中這些電路的等效電路示于圖7、10和12中；圖15示出作為圖8、11和13中所示標(biāo)準(zhǔn)單元的組合的半加法器的宏單元；圖16是沿著圖15的線I-I’截取的半加法器的剖面圖；圖17是用于解釋在形成圖1所示的結(jié)晶半導(dǎo)體薄膜的激光退火工藝中使用的移相器的示圖；圖18示出經(jīng)過圖17所示的移相器而施加于半導(dǎo)體薄膜的激光的強(qiáng)度分布；圖19是用于解釋在形成圖1所示結(jié)晶半導(dǎo)體薄膜的激光退火工藝中使用的另一移相器的示圖；圖20示出圖19所示的區(qū)域之間的相位差；圖21示意性地示出將通過圖5所示設(shè)計(jì)程序設(shè)計(jì)的薄膜晶體管電路結(jié)合到其中的有源矩陣液晶顯示器件的結(jié)構(gòu)；以及圖22是示出圖5所示設(shè)計(jì)程序的修改版的流程的流程圖。
發(fā)明的詳細(xì)說明下面將參照

根據(jù)本發(fā)明實(shí)施例的薄膜晶體管電路。
圖1示出在制造薄膜晶體管電路時使用的薄膜半導(dǎo)體襯底1的剖面結(jié)構(gòu)，以及圖2示出薄膜半導(dǎo)體襯底1的平面結(jié)構(gòu)。薄膜半導(dǎo)體襯底1由諸如無堿玻璃的透明絕緣襯底2、形成在透明絕緣襯底2上的SiNx膜3、形成在SiNx膜3上的SiO2膜4以及結(jié)晶半導(dǎo)體薄膜5構(gòu)成。結(jié)晶半導(dǎo)體薄膜5例如是通過使非晶硅膜結(jié)晶來獲得的，并且包括以矩陣形式規(guī)則間隔地排列的晶粒SX和圍繞晶粒SX的細(xì)粒徑的非晶硅或多晶硅。就是說，結(jié)晶半導(dǎo)體薄膜5被二維地分割成晶粒限定區(qū)域10，每個晶粒限定區(qū)域10容納比預(yù)定尺寸大的相應(yīng)一個晶粒SX。每個晶粒SX是大約4乘以4μm的近似為矩形的單晶硅。每個晶粒限定區(qū)域10稍微大于晶粒SX并具有大約5乘以5μm的尺寸。
圖3示出圖2所示的晶粒限定區(qū)域10之一的電子顯微鏡圖像。在每個晶粒限定區(qū)域中，晶粒邊界GB存在于距離周邊寬度為大約0.5μm的部分中。這部分形成電有源缺陷區(qū)，該區(qū)域用作載流子的產(chǎn)生/復(fù)合中心；因此，希望從薄膜晶體管的溝道區(qū)中排除該部分。預(yù)定尺寸指的是每個薄膜晶體管的溝道區(qū)的尺寸。
上述結(jié)晶半導(dǎo)體薄膜5僅僅在對應(yīng)于位于缺陷區(qū)內(nèi)的晶粒SX的部分中是單晶的，因此與全部都是單晶的正常單晶半導(dǎo)體襯底大大地不同。在使用這種結(jié)晶半導(dǎo)體薄膜5制造薄膜晶體管電路時，為了獲得高性能和均勻的特性，在薄膜晶體管的布局中反映結(jié)晶半導(dǎo)體薄膜5的特殊晶體結(jié)構(gòu)是有效的。
圖4示意性地示出作為設(shè)計(jì)工具模擬薄膜晶體管電路的計(jì)算機(jī)的結(jié)構(gòu)。該計(jì)算機(jī)包括控制總體操作的CPU11、儲存各個固定數(shù)據(jù)的ROM12、臨時儲存輸入到CPU11中的數(shù)據(jù)和從CPU11中輸出的數(shù)據(jù)的RAM13、在CPU11的控制下顯示各個圖像的顯示器件14、將各個數(shù)據(jù)輸入到CPU11中的鍵盤15、在顯示器件上顯示的圖像中規(guī)定坐標(biāo)位置的諸如定點(diǎn)器件的輔助輸入器件16、從外部的外圍器件接收數(shù)據(jù)和向外圍器件發(fā)送數(shù)據(jù)的外圍器件接口17、以及儲存由CPU11運(yùn)行的設(shè)計(jì)程序、庫數(shù)據(jù)庫等的硬盤驅(qū)動器18。
計(jì)算機(jī)通過運(yùn)行儲存在硬盤驅(qū)動器18中的設(shè)計(jì)程序來執(zhí)行設(shè)計(jì)薄膜晶體管電路的過程。在這個設(shè)計(jì)過程中，CPU11限定表示晶粒限定區(qū)域10的設(shè)置的結(jié)晶陣列圖形10A，所述晶粒限定區(qū)域10針對結(jié)晶半導(dǎo)體薄膜5的二維分割進(jìn)行排列，并且每個晶粒限定區(qū)域容納比預(yù)定尺寸大的相應(yīng)一個晶粒SX。在結(jié)晶陣列圖形10A的基礎(chǔ)上，CPU11產(chǎn)生薄膜晶體管的器件圖形和與薄膜晶體管互連的布線的圖形，其中每個所述薄膜晶體管具有位于固定在相應(yīng)一個晶粒限定區(qū)域中的位置上的溝道區(qū)。這樣構(gòu)成結(jié)晶陣列圖形10A以至于晶粒限定區(qū)域10排列成矩陣形式，并且每個晶粒限定區(qū)域10容納大致為矩形的晶粒。
硬盤驅(qū)動器18儲存包含寄存在其中的標(biāo)準(zhǔn)單元和宏單元的庫數(shù)據(jù)庫。標(biāo)準(zhǔn)單元表示各種邏輯門電路。每個邏輯門電路包括兩個或更多個薄膜晶體管和與所述兩個或多個薄膜晶體管互連的布線，其中每個所述薄膜晶體管具有位于固定在一個晶粒限定區(qū)域10中的位置上的溝道區(qū)。宏單元表示各種邏輯門電路的組合。在產(chǎn)生器件圖形和布線圖形時，CPU11在外部輸入電路信息基礎(chǔ)上參考庫數(shù)據(jù)庫。庫數(shù)據(jù)庫可以只包含標(biāo)準(zhǔn)單元；然而，對它來說更有效的是還包含宏單元。
希望在器件圖形中，每個薄膜晶體管的溝道長度和寬度設(shè)置成小于晶粒限定區(qū)域10的一邊的長度。由此，可以在一個晶粒SX內(nèi)容納這些薄膜晶體管中的每一個的整個溝道區(qū)。
薄膜晶體管以晶粒限定區(qū)域的一邊的長度的整數(shù)倍的間隔設(shè)置在器件圖形中。就是說，以晶粒限定區(qū)域?yàn)閱挝辉O(shè)置這些晶體管。
假設(shè)晶粒限定區(qū)域的一邊的長度為LC，每個晶體管的溝道長度和寬度中的較大一個的尺寸為LG，結(jié)晶陣列圖形10A和器件圖形之間的對準(zhǔn)容限是LA，滿足以下關(guān)系是很重要的LC≥(LG+2×LA)。
圖5示出實(shí)際由圖4所示的計(jì)算機(jī)執(zhí)行的薄膜晶體管電路設(shè)計(jì)程序的流程。
在電路設(shè)計(jì)之前，在處理施加于薄膜晶體管電路制造工藝的規(guī)則時，準(zhǔn)備布線層的數(shù)量和在結(jié)晶中使用的移相器的圖形作為結(jié)晶陣列圖形10A的指標(biāo)，從結(jié)晶陣列圖形10A的指標(biāo)中確定工藝技術(shù)指標(biāo)。然后，標(biāo)準(zhǔn)單元庫作為庫數(shù)據(jù)庫寄存在硬盤驅(qū)動器18中，其中根據(jù)工藝技術(shù)指標(biāo)規(guī)定各種邏輯門電路的圖形設(shè)置、門延遲時間、驅(qū)動能力等。標(biāo)準(zhǔn)單元庫取決于晶粒限定區(qū)域的圖形設(shè)置。這樣，使單元結(jié)構(gòu)通過引入用于根據(jù)圖形設(shè)置自動地調(diào)整薄膜晶體管的布局位置的縮放比例參數(shù)而成為可縮放的。相應(yīng)地，對于晶粒限定區(qū)域10的尺寸變化，將不需要標(biāo)準(zhǔn)單元庫的重構(gòu)。
在實(shí)際電路設(shè)計(jì)中，利用硬件描述語言HDL或抽象水平比HDL高的C語言在步驟ST1中描述將要執(zhí)行的薄膜晶體管電路的功能。在描述內(nèi)容基礎(chǔ)上在步驟ST2中進(jìn)行邏輯電路合成。此時，將參考上述標(biāo)準(zhǔn)單元庫。通過執(zhí)行測試模擬而在步驟ST3中檢驗(yàn)薄膜晶體管電路的功能。如果模擬結(jié)果是令人滿意的，則在步驟ST4中承認(rèn)邏輯電路合成的結(jié)果，然后在步驟ST5中產(chǎn)生網(wǎng)表。隨后，在步驟ST6中在網(wǎng)表和單元庫信息的基礎(chǔ)上確定邏輯門電路的單元設(shè)置，然后在步驟ST7中確定單元之間的布線。在步驟ST8中再次檢驗(yàn)單元的設(shè)置。如果希望的指標(biāo)是令人滿意的，則認(rèn)可薄膜晶體管電路。在步驟ST9中，將以上述方式實(shí)際上獲得的薄膜晶體管電路的布局?jǐn)?shù)據(jù)儲存到硬盤驅(qū)動器18中。此外，將布局?jǐn)?shù)據(jù)轉(zhuǎn)換為用于薄膜晶體管電路的光掩模數(shù)據(jù)并輸出到外部TFT掩模數(shù)據(jù)存儲器。
盡管在很多方面用與商業(yè)上可獲得的半導(dǎo)體自動設(shè)計(jì)工具的設(shè)計(jì)程序相同，但是上述設(shè)計(jì)程序不僅限定和寄存了形成通用庫的標(biāo)準(zhǔn)單元，而且限定和寄存了代表晶粒限定區(qū)域10的結(jié)晶陣列圖形10A的標(biāo)準(zhǔn)單元，其中晶粒限定區(qū)域10針對結(jié)晶半導(dǎo)體薄膜5的二維分割進(jìn)行排列，并且每個晶粒限定區(qū)域10容納比預(yù)定尺寸大的晶粒SX中的相應(yīng)一個。通過制備這種結(jié)晶陣列圖形10A的標(biāo)準(zhǔn)單元作為布局條件，可以自動地布置薄膜晶體管和相關(guān)的布線層。
在薄膜晶體管電路設(shè)計(jì)工藝中，用圖6中所示的這種電路標(biāo)記代表CMOS反相器，該CMOS反相器是形成薄膜晶體管電路的一部分的邏輯門電路。如圖7所示，該CMOS反相器由P溝道MOS晶體管P和N溝道MOS晶體管N構(gòu)成，它們都是用不同晶粒SX形成的薄膜晶體管。每個晶粒SX具有正方形并且一邊的尺寸為4μm。CMOS反相器的結(jié)構(gòu)作為圖8所示的標(biāo)準(zhǔn)單元進(jìn)行注冊。利用這種標(biāo)準(zhǔn)單元，CMOS反相器占據(jù)7×4個在Y和X方向上設(shè)置的晶粒限定區(qū)域10。使用兩個半導(dǎo)體島SI形成MOS晶體管P和N，其中所述兩個半導(dǎo)體島SI是通過對結(jié)晶半導(dǎo)體薄膜5進(jìn)行構(gòu)圖而獲得的，并且每個半導(dǎo)體島SI具有在相應(yīng)半導(dǎo)體島SI內(nèi)在X方向上設(shè)置的源極區(qū)和極區(qū)、位于相應(yīng)半導(dǎo)體島SI內(nèi)之間的溝道區(qū)CH以及位于溝道區(qū)CH上方的柵電極GM。柵極電極GM在Y方向上延伸。每個P和N溝道晶體管P和N的溝道區(qū)CH的長度設(shè)置為1μm。P溝道晶體管的溝道區(qū)的寬度設(shè)置為2μm，N溝道晶體管的溝道寬度設(shè)置為1μm。這些晶體管的每個的溝道區(qū)CH設(shè)置成以一個晶粒限定區(qū)域10的中心部分作為目標(biāo)(固定部分)。這樣，晶體管的溝道區(qū)CH以5μm為單位，晶粒限定區(qū)域10的陣列間距，設(shè)置在X或Y方向上。
在圖8中，VSS表示作為第一層Al(鋁)布線層的一部分的地布線，VDD表示作為第一層Al布線層的另一部分的電源布線，CONT1表示用于將第一層Al布線層連接到半導(dǎo)體島SI和柵極電極GM的通孔，以及CONT2表示用于將第一層Al布線層連接到用于單元之間的布線的第二層Al布線層的通孔。接觸孔CONT1形成在源極區(qū)和漏極區(qū)上，其雜質(zhì)濃度設(shè)置為高于半導(dǎo)體島SI中的溝道區(qū)CH的雜質(zhì)濃度。源極區(qū)和漏極區(qū)中的每一個設(shè)置成穿過晶界GB。只要源極區(qū)和漏極區(qū)呈現(xiàn)出所希望的低電阻，晶界GB的存在就不會在晶體管操作中產(chǎn)生問題。
在設(shè)計(jì)程序中，通過識別信號輸入部分VIN和信號輸出部分VOUT的設(shè)置來確定標(biāo)準(zhǔn)單元之間的布線，如圖8所示。
在本實(shí)施例中，結(jié)晶陣列圖形10A和器件圖形之間的對準(zhǔn)容限LA是0.5μm，每個晶粒限定區(qū)域10的一邊的長度LC為5μm，并且晶體管溝道長度和寬度中較大一個的尺寸LG為2μm；這樣，LC＝5和(LG+2×LA)＝2+2×0.5＝3，滿足上述關(guān)系LC≥(LG+2×LA)。
利用上述結(jié)晶陣列圖形10A的標(biāo)準(zhǔn)單元，薄膜晶體管的溝道區(qū)CH只位于由結(jié)晶半導(dǎo)體薄膜5中的細(xì)粒徑的多晶半導(dǎo)體包圍的晶粒SX中。由此，可獲得高性能電路。
此外，在薄膜晶體管電路設(shè)計(jì)工藝中，使用如圖9所示的這種電路符號來表示作為邏輯門電路的AND電路，其中該邏輯門電路形成薄膜晶體管電路的一部分。AND電路具有例如如圖10所示的CMOS結(jié)構(gòu)，并且包括P溝道晶體管P1至P3和N溝道晶體管N1至N3，它們都是使用不同晶粒SX形成的的薄膜晶體管。在第一和第二信號輸入VIN1和VIN2的輸入信號的邏輯積是在信號輸出VOUT的輸出。AND電路的結(jié)構(gòu)注冊為如圖11所示的標(biāo)準(zhǔn)單元。對于所有晶體管P1至P3和N1至N3，溝道區(qū)CH的溝道長度設(shè)置為1μm。對于N溝道晶體管N1至N3和P溝道晶體管P1和P2，溝道寬度設(shè)置為2μm，而P溝道晶體管P3的溝道寬度設(shè)置為4μm。如在圖8所示的標(biāo)準(zhǔn)單元中，這些晶體管中的每一個的溝道區(qū)CH設(shè)置成以一個晶粒限定區(qū)域10的中心部分作為目標(biāo)。對于具有特別大溝道寬度的晶體管P3，它是由兩個子晶體管形成的，這兩個子晶體管具有分配給不同半導(dǎo)體島中的晶粒限定區(qū)域10的溝道區(qū)，從而不含有晶粒邊界GB，并且并聯(lián)連接，從而獲得總的溝道寬度。
為了使這對子晶體管作為晶體管P3工作，子晶體管的溝道區(qū)形成在具有相同晶面指數(shù)的晶粒的表面中，并且子晶體管的連接設(shè)置成具有彼此相同的主電流方向。
而且，在薄膜晶體管電路設(shè)計(jì)程序中，例如XOR電路用作邏輯門電路，它形成薄膜晶體管電路的一部分。XOR電路具有例如如圖12所示的CMOS結(jié)構(gòu)，并包括P溝道MOS晶體管P1至P4和N溝道晶體管N1-N4，它們都是使用不同晶粒SX形成的薄膜晶體管。來自第一和第二信號輸入VIN1和VIN2的輸入信號的異邏輯和在信號輸出VOUT輸出。XOR電路的結(jié)構(gòu)注冊為如圖13所示的標(biāo)準(zhǔn)單元。對于所有晶體管P1至P4和N1至N4，溝道區(qū)CH的長度設(shè)置為1μm。對于晶體管N1至N-4，溝道寬度設(shè)置為2μm，對于晶體管P1至P4，溝道寬度設(shè)置為4μm。這些晶體管中的每一個的溝道區(qū)CH設(shè)置成以一個晶粒限定區(qū)域10的中心作為目標(biāo)。如在圖11中所示的AND電路中，每個P溝道晶體管P1至P4由并聯(lián)連接的兩個子晶體管形成，其溝道寬度(＝4μm)作為子晶體管的總溝道寬度(＝2μm×2)而獲得。
圖8、11和13中所示的標(biāo)準(zhǔn)單元是在電路設(shè)計(jì)中使用的標(biāo)準(zhǔn)單元庫的一部分。用于很多其它邏輯門電路的標(biāo)準(zhǔn)單元實(shí)際上注冊在標(biāo)準(zhǔn)單元庫中。與圖8、11和13所示的標(biāo)準(zhǔn)單元一樣，用于邏輯門電路的所有標(biāo)準(zhǔn)單元具有占據(jù)七個在平面電路圖形內(nèi)的Y方向上排列的晶粒限定區(qū)域10的特征。在X方向上占據(jù)的晶粒限定區(qū)域的數(shù)量可以隨著電路規(guī)模而改變。
圖14示出包括反相器電路、AND電路和XOR電路的半加法器，這些電路的等效電路示于圖7、10和12中。具體地說，兩個反相器INV、一個AND電路AND和一個XOR電路XOR設(shè)置在半加法器中。圖15示出作為圖8、11和13中所示的標(biāo)準(zhǔn)單元的組合的半加法器的宏單元。這個宏單元可以與標(biāo)準(zhǔn)單元一起注冊在庫數(shù)據(jù)庫中。在宏單元中，標(biāo)準(zhǔn)單元通過在設(shè)計(jì)程序中自動確定的布線來互連。
Y方向上的尺寸對于所有標(biāo)準(zhǔn)單元進(jìn)行標(biāo)準(zhǔn)化。這樣，通過在X方向上設(shè)置標(biāo)準(zhǔn)單元和在這些單元上自動地布置電源和地布線，可以實(shí)際上獲得所希望功能的邏輯電路塊。這些單元通過設(shè)置在單元放置區(qū)域外部并平行于地布線的第一層Al布線、設(shè)置成在垂直于地布線的方向上從單元的輸入和輸出接觸伸出的第二層Al布線以及連接到第一層和第二層Al布線的通孔CONT2而互連。這些單元設(shè)置成彼此相對，從而作為整體而且在結(jié)晶陣列圖形的標(biāo)準(zhǔn)單元的基礎(chǔ)上保持各個薄膜晶體管的溝道區(qū)的規(guī)則設(shè)置。結(jié)果是，構(gòu)成薄膜晶體管電路的所有薄膜晶體管可以設(shè)置成與晶粒SX的陣列間距一致。
圖16示出沿著圖15的線I-I’截取的半加法器的剖面結(jié)構(gòu)。如上所述，薄膜半導(dǎo)體襯底1由諸如無堿玻璃的透明絕緣襯底2、形成在透明絕緣襯底2上的SiNx膜3、形成在SiNx膜3上的SiO2膜4以及諸如結(jié)晶硅的結(jié)晶半導(dǎo)體薄膜5構(gòu)成。SiNx膜3形成為緩沖絕緣膜，以便防止雜質(zhì)從透明絕緣襯底1擴(kuò)散。SiNx膜3、SiO2膜4以及結(jié)晶半導(dǎo)體薄膜5的厚度分別是50、100和200nm。結(jié)晶半導(dǎo)體薄膜5用厚度為30nm的SiO2的柵極絕緣膜20覆蓋。MoW合金的柵極電極GM形成在柵極絕緣膜20上。
用SiO2的第一層間絕緣膜21覆蓋整個結(jié)構(gòu)。在層間絕緣膜21中形成接觸通孔CONT1。電源布線VDD、地布線VSS和單元內(nèi)布線22形成在層間絕緣膜21上并經(jīng)通孔CONT1連接。布線VDD、VSS和22中的每一個是Mo/Al/Mo的三層金屬膜。
用SiO2的第二層間絕緣膜23覆蓋整個結(jié)構(gòu)。在層間絕緣膜23中形成接觸通孔CONT2。標(biāo)準(zhǔn)單元之間的布線24是形成在層間絕緣膜23上的Al層，單元內(nèi)布線22經(jīng)接觸通孔CONT2連接到布線24。
然后用SiNx的保護(hù)絕緣膜25覆蓋整個結(jié)構(gòu)。
這里，將更詳細(xì)地說明在半導(dǎo)體薄膜5中獲得晶粒SX的陣列的方法，每個晶粒SX具有大約4×4μm的大致矩形的形狀。
當(dāng)透明絕緣襯底1是沒有高溫電阻的玻璃襯底時，與制造單晶硅晶圓的情況相同，最希望的是通過施加紫外線激光的脈沖來進(jìn)行用于熔化和使非晶硅再結(jié)晶的激光退火處理，由此獲得結(jié)晶半導(dǎo)體薄膜5，其中非晶硅部分地結(jié)晶。此時，為了獲得具有最大可能區(qū)域的晶粒SX，希望采用這樣一項(xiàng)技術(shù)，即使用具有合適圖形的移相器使薄膜半導(dǎo)體襯底1的表面上的激光束強(qiáng)度具有空間分布，由此產(chǎn)生橫向溫度梯度。由此，引起橫向晶體生長，從而獲得晶粒陣列，其中每個晶粒具有在一邊上大約4μm的近似矩形的形狀。
接著，將參照圖17說明使用移相器的退火工藝的具體例子。
圖17所示的移相器50由諸如石英的透明介質(zhì)形成并具有如下圖形其中并排設(shè)置不同厚度的第一和第二條形部分(相位設(shè)置部分)50b和50c。入射激光束在部分50b和50c之間的階梯邊界(移相線)上衍射和彼此干涉。這樣，移相器50使入射激光束的強(qiáng)度具有周期性空間分布。相位π的激光束從第一條形部分50b射出，并且相位0的激光束從第二條形部分50c射出。這樣，來自第一條形部分50b的激光束的相位與來自第二條形部分50c的激光束的相位相反(獲得180度的相位差)。每個條形部分50b和50c具有10μm的寬度。作為例子，使用其折射率為1.5的矩形石英襯底形成移相器50，從而獲得相對于具有248nm波長的激光的上述相位差。在這種情況下，針對條形部分50b刻蝕石英襯底，由此形成比條形部分50c更薄的條形部分50b。刻蝕深度確定為對應(yīng)相位π的248nm。此外，針對條形部分50c，不刻蝕石英襯底。
在如此制造的移相器50中，經(jīng)過第二條形部分50c的激光束相對于經(jīng)過厚度比第二條形部分小的第一條形部分50b的激光束延遲了180度。結(jié)果是，在經(jīng)過第一條形部分50b的激光束和經(jīng)過第二條形部分50c的激光束之間發(fā)生干涉和衍射，產(chǎn)生如圖18所示的這種激光強(qiáng)度分布。由于來自相鄰條形部分的激光束在相位上是相反的，因此在與相鄰條形部分之間的移相線相對應(yīng)的位置上的激光強(qiáng)度變得最小，比方說0。其中光強(qiáng)最小的部分或者其附近部分形成晶核，該晶核在半導(dǎo)體結(jié)晶中生長成晶粒。在上述移相器50的例子中，盡管如圖17所示，移相線以平行直線的形式延伸，但是這不是限制性的。
例如，還可以將相位0和相位π的相位設(shè)置部分排列成方格圖形，由此使移相線垂直相交。在這種情況下，沿著移相線獲得光強(qiáng)0的柵格狀圖形。為此，在這些線上的任意位置上產(chǎn)生晶核，導(dǎo)致難以控制晶粒位置和形狀的問題。為此，為了控制晶核的產(chǎn)生，希望提供強(qiáng)度0的點(diǎn)。為此，在垂直相交的移相線上相移量設(shè)置為小于180度。由此，強(qiáng)度減小了但是在對應(yīng)于移相線的位置上并不完全變?yōu)?。同時，通過使交叉點(diǎn)周圍的復(fù)透射率的和為0，可以使對應(yīng)于交叉點(diǎn)的位置上的強(qiáng)度為0。
這將參照圖19和20進(jìn)行說明。掩模50具有一組正方形圖形，每個正方形圖形由四個正方形部分50e、50f、50g和50h構(gòu)成，它們并排設(shè)置并且厚度不同，如圖19所示。正方形圖形并排設(shè)置，如圖20所示。第一正方形部分50e是最薄的并將其相位設(shè)為0。第四正方形部分50h是最厚的并具有與第一正方形部分50e相差3π/2的相位差。第二和第三部分50f和50g具有在正方形部分50e和50h之間的厚度，并具有分別與第一正方形部分50e相差π/2和π的相位差。
在這種掩模中，第一到第四正方形部分鄰接的位置，即正方形圖形的中心，形成強(qiáng)度0的點(diǎn)。因此，晶粒的晶核從這個點(diǎn)生長，可以很容易地控制晶粒的位置和形狀。使用這種移相器的技術(shù)在2003年3月19日申請的在日本專利申請No.2002-120312的基礎(chǔ)上通過與本申請相同的代理人的國際申請No.PCT/JP03/03366中有說明。
圖21示意性地示出將通過圖5所示的設(shè)計(jì)程序設(shè)計(jì)的薄膜晶體管電路結(jié)合到其中的有源矩陣液晶顯示器件的結(jié)構(gòu)。這種液晶顯示器件裝備有具有設(shè)置成矩陣形式的液晶像素PX的有源矩陣電路AMX、驅(qū)動控制電路CNT和薄膜半導(dǎo)體襯底1，該薄膜半導(dǎo)體襯底支撐有源矩陣電路AMX和驅(qū)動控制電路CNT。
在薄膜半導(dǎo)體襯底1上，TFT有源矩陣電路AMX具有設(shè)置成垂直相交的掃描線61和視頻信號線62、和開關(guān)元件W，每個開關(guān)元件由薄膜晶體管形成并連接到位于由線61和62限定的矩形像素區(qū)域中的相應(yīng)一個中的液晶像素PX上。驅(qū)動控制電路CNT由掃描電路63、信號提供電路64、DC-DC轉(zhuǎn)換器65和控制器66構(gòu)成。這些部件被集成在使用薄膜晶體管電路的薄膜半導(dǎo)體襯底1上，其中每個薄膜晶體管電路由被二維地分割成晶粒限定區(qū)域的結(jié)晶半導(dǎo)體薄膜、薄膜晶體管以及與薄膜晶體管互連的布線構(gòu)成，其中每個所述晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒，每個所述薄膜晶體管具有位于固定在相應(yīng)一個晶粒限定區(qū)域中的位置上的溝道區(qū)?？刂破?6從外部接收視頻數(shù)據(jù)DATA和控制信號并進(jìn)行所需的數(shù)字?jǐn)?shù)據(jù)處理，從而將掃描信號和視頻信號施加到掃描電路63和信號提供電路64。DC-DC轉(zhuǎn)換器65將來自外部的電源電壓DC轉(zhuǎn)換成掃描電路63和信號提供電路64所需要的電壓。掃描電路63和信號提供電路64通過開關(guān)元件W驅(qū)動液晶像素PX。
控制器66很大程度上取決于外部接口和內(nèi)部驅(qū)動系統(tǒng)的用戶指標(biāo)，并要求具有超過特定速度的工作速度。因此希望由圖4所示的由計(jì)算機(jī)設(shè)計(jì)的薄膜晶體管電路主要施加于控制器66。通過采用使用標(biāo)準(zhǔn)單元的上述設(shè)計(jì)程序，與其中所有薄膜晶體管電路都是定制設(shè)計(jì)的常規(guī)方法相比可以顯著地提高生產(chǎn)率。此外，通過在反映晶體平面圖形的特性的結(jié)晶陣列圖形中使用標(biāo)準(zhǔn)單元，如本發(fā)明這樣，可以獲得與使用單晶半導(dǎo)體晶圓時基本上相同的性能，可以實(shí)現(xiàn)更高功能和性能的顯示器件。而且，上述薄膜晶體管電路設(shè)計(jì)方法在其中不僅控制器66而且更復(fù)雜的數(shù)字邏輯電路也集成在薄膜半導(dǎo)體襯底上的產(chǎn)品上呈現(xiàn)出更大的優(yōu)點(diǎn)。
圖5所示的薄膜晶體管電路設(shè)計(jì)程序例如可以修改為圖22所示的那樣。在這一修改中，使用薄膜晶體管電路的布局?jǐn)?shù)據(jù)自動地產(chǎn)生移相掩模圖形。
本修改的步驟ST1-ST9與圖5所示的設(shè)計(jì)程序相同。就是說，利用硬件描述語言HDL或抽象水平比HDL高的C語言在步驟ST1中描述將要實(shí)現(xiàn)的薄膜晶體管電路的功能。在該描述內(nèi)容基礎(chǔ)上在步驟ST2中進(jìn)行邏輯電路合成。此時，將參考上述標(biāo)準(zhǔn)單元庫。通過執(zhí)行測試模擬而在步驟ST3中檢驗(yàn)薄膜晶體管電路的功能。如果模擬結(jié)果是令人滿意的，則在步驟ST4中確認(rèn)邏輯電路合成的結(jié)果，然后在步驟ST5中產(chǎn)生網(wǎng)表。隨后，在步驟ST6中在網(wǎng)表和單元庫信息的基礎(chǔ)上確定邏輯門電路的單元設(shè)置，然后在步驟ST7中確定單元之間的布線。在步驟ST8中再次檢驗(yàn)單元的設(shè)置。如果希望的指標(biāo)是令人滿意的，則確認(rèn)薄膜晶體管電路。在步驟ST9中，將以上述方式實(shí)際獲得的薄膜晶體管電路的布局?jǐn)?shù)據(jù)儲存到硬盤驅(qū)動器18中。此外，將布局?jǐn)?shù)據(jù)轉(zhuǎn)換成用于薄膜晶體管電路的光掩模數(shù)據(jù)并輸出到外部TFT掩模數(shù)據(jù)存儲器和移相器掩模數(shù)據(jù)存儲器。
之后，在步驟ST10中實(shí)現(xiàn)移相掩模圖形的自動生成。根據(jù)結(jié)晶陣列圖形確定移相掩模圖形，從而限定適于薄膜晶體管的器件圖形的并通過激光器基結(jié)晶方法在半導(dǎo)體薄膜上實(shí)現(xiàn)的晶粒限定區(qū)域。當(dāng)在步驟ST10中實(shí)際上獲得移相掩模圖形并在步驟ST11中確認(rèn)時，將移相掩模圖形轉(zhuǎn)換成用于移相器的光掩模數(shù)據(jù)并輸出到外部的移相器掩模數(shù)據(jù)存儲器。
此外，上述移相掩模圖形可包括用于使一部分半導(dǎo)體薄膜結(jié)晶的部分作為特定形狀的對準(zhǔn)標(biāo)記，該對準(zhǔn)標(biāo)記用于在結(jié)晶之后使薄膜晶體管電路的光掩模與半導(dǎo)體薄膜對準(zhǔn)。
附加的優(yōu)點(diǎn)和修改對于本領(lǐng)域技術(shù)人員來說是很容易想到的。因此，本發(fā)明在其較寬的方面不限于這里所示和所述的具體細(xì)節(jié)和典型的實(shí)施例。相應(yīng)地，在不脫離由所附權(quán)利要求書及其等效形式限定的一般發(fā)明概念的精神或范圍的情況下可以進(jìn)行各種修改。
權(quán)利要求
1.一種使用結(jié)晶半導(dǎo)體薄膜(5)的薄膜晶體管電路的設(shè)計(jì)方法，該方法的特征在于包括以下步驟在計(jì)算機(jī)中限定表示晶粒限定區(qū)域(10)的設(shè)置的結(jié)晶陣列圖形(10A)，所述晶粒限定區(qū)域針對所述結(jié)晶半導(dǎo)體薄膜(5)的二維分割進(jìn)行排列，并且每個所述晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒(SX)；以及在所述結(jié)晶陣列圖形(10A)的基礎(chǔ)上，使計(jì)算機(jī)產(chǎn)生薄膜晶體管(P，N)的器件圖形和與所述薄膜晶體管(P，N)互連的布線(22)的布線圖形，其中每個所述薄膜晶體管具有位于固定于相應(yīng)一個所述晶粒限定區(qū)域(10)中的位置上的溝道區(qū)(CH)。
2.根據(jù)權(quán)利要求1所述的設(shè)計(jì)方法，其特征在于這樣構(gòu)成所述結(jié)晶陣列圖形(10A)以至于所述晶粒限定區(qū)域(10)排列成矩陣形式并容納晶粒(SX)，每個所述晶粒大致為矩形形狀。
3.根據(jù)權(quán)利要求2所述的設(shè)計(jì)方法，其特征在于還包括以下步驟在計(jì)算機(jī)中構(gòu)成含有標(biāo)準(zhǔn)單元的庫數(shù)據(jù)庫，所述標(biāo)準(zhǔn)單元代表各種邏輯門電路，每個所述邏輯門電路包括兩個或更多個薄膜晶體管(P，N)和與所述兩個或更多個薄膜晶體管(P，N)互連的布線(22)，其中所述薄膜晶體管(P，N)的溝道區(qū)(CH)位于固定在晶粒限定區(qū)域(10)之一中的位置上；以及在從外部輸入的電路信息基礎(chǔ)上使計(jì)算機(jī)參照所述庫數(shù)據(jù)庫，從而產(chǎn)生所述器件圖形和所述布線圖形。
4.根據(jù)權(quán)利要求3所述的設(shè)計(jì)方法，其特征在于所述庫數(shù)據(jù)庫還含有宏單元，每個所述宏單元代表一些邏輯門電路的組合。
5.根據(jù)權(quán)利要求2所述的設(shè)計(jì)方法，其特征在于在所述器件圖形中確定所述薄膜晶體管(P，N)，從而具有不超過每個晶粒限定區(qū)域(10)的一邊的長度的溝道長度和溝道寬度。
6.根據(jù)權(quán)利要求2所述的設(shè)計(jì)方法，其特征在于所述薄膜晶體管(P，N)以每個晶粒限定區(qū)域(10)的一邊的長度的整數(shù)倍的間隔進(jìn)行設(shè)置。
7.根據(jù)權(quán)利要求2所述的設(shè)計(jì)方法，其特征在于每個晶粒限定區(qū)域(10)的一邊的長度LC、每個薄膜晶體管的溝道長度和溝道寬度中較大的一個的尺寸LG以及所述結(jié)晶陣列圖形(10A)與器件圖形之間的對準(zhǔn)容限LA設(shè)置成滿足以下關(guān)系LC≥(LG+2×LA)。
8.一種使用結(jié)晶半導(dǎo)體薄膜(5)的薄膜晶體管電路的設(shè)計(jì)程序，其特征在于該程序使計(jì)算機(jī)執(zhí)行如下處理限定表示晶粒限定區(qū)域(10)的設(shè)置的結(jié)晶陣列圖形(10A)，所述晶粒限定區(qū)域針對所述結(jié)晶半導(dǎo)體薄膜(5)的二維分割而進(jìn)行排列，并且每個所述晶粒限定區(qū)域(10)容納比預(yù)定尺寸大的晶粒(SX)；以及在所述結(jié)晶陣列圖形(10A)的基礎(chǔ)上，產(chǎn)生薄膜晶體管(P，N)的器件圖形和與所述薄膜晶體管(P，N)互連的布線(22)的布線圖形，其中每個所述薄膜晶體管具有位于固定于相應(yīng)一個所述晶粒限定區(qū)域(10)中的位置上的溝道區(qū)(CH)。
9.根據(jù)權(quán)利要求8所述的設(shè)計(jì)程序，其特征在于這樣構(gòu)成所述結(jié)晶陣列圖形(10A)以至于所述晶粒限定區(qū)域(10)排列成矩陣形式并容納晶粒(SX)，每個所述晶粒大致為矩形形狀。
10.根據(jù)權(quán)利要求8所述的設(shè)計(jì)程序，其特征在于該程序還使計(jì)算機(jī)執(zhí)行以下處理構(gòu)成含有標(biāo)準(zhǔn)單元的庫數(shù)據(jù)庫，所述標(biāo)準(zhǔn)單元代表各種邏輯門電路，每個所述邏輯門電路包括兩個或更多個薄膜晶體管(P，N)和與所述兩個或更多個薄膜晶體管(P，N)互連的布線(22)，其中所述薄膜晶體管(P，N)的溝道區(qū)(CH)位于固定在所述晶粒限定區(qū)域(10)之一中的位置上；和在從外部輸入的電路信息基礎(chǔ)上，參照所述庫數(shù)據(jù)庫，從而產(chǎn)生所述器件圖形和所述布線圖形。
11.根據(jù)權(quán)利要求10所述的設(shè)計(jì)程序，其特征在于所述庫數(shù)據(jù)庫還含有宏單元，每個所述宏單元代表一些邏輯門電路的組合。
12.一種記錄有使用結(jié)晶半導(dǎo)體薄膜(5)的薄膜晶體管電路的設(shè)計(jì)程序的記錄介質(zhì)，其特征在于該程序使計(jì)算機(jī)執(zhí)行如下處理限定表示晶粒限定區(qū)域(10)的設(shè)置的結(jié)晶陣列圖形(10A)，所述晶粒限定區(qū)域(10)針對所述結(jié)晶半導(dǎo)體薄膜(5)的二維分割而進(jìn)行排列，并且每個所述晶粒限定區(qū)域(10)容納比預(yù)定尺寸大的晶粒(SX)；以及在所述結(jié)晶陣列圖形(10A)的基礎(chǔ)上，產(chǎn)生薄膜晶體管(P，N)的器件圖形和與所述薄膜晶體管(P，N)互連的布線(22)的布線圖形，其中每個所述薄膜晶體管(P，N)具有位于在相應(yīng)一個的所述晶粒限定區(qū)域(10)中的固定位置上的溝道區(qū)(CH)。
13.根據(jù)權(quán)利要求12所述的記錄介質(zhì)，其特征在于這樣構(gòu)成所述結(jié)晶陣列圖形(10A)以至于所述晶粒限定區(qū)域(10)排列成矩陣形式并容納晶粒(SX)，每個所述晶粒大致為矩形形狀。
14.根據(jù)權(quán)利要求13所述的記錄介質(zhì)，其特征在于該設(shè)計(jì)程序還使計(jì)算機(jī)執(zhí)行以下處理構(gòu)成含有標(biāo)準(zhǔn)單元的庫數(shù)據(jù)庫，所述標(biāo)準(zhǔn)單元代表各種邏輯門電路，每個所述邏輯門電路包括兩個或更多個薄膜晶體管(P，N)和與所述兩個或更多個薄膜晶體管(P，N)互連的布線(22)，其中所述薄膜晶體管(P，N)的溝道區(qū)(CH)位于固定在所述晶粒限定區(qū)域(10)之一中的位置上；以及在從外部輸入的電路信息基礎(chǔ)上，參照所述庫數(shù)據(jù)庫，從而產(chǎn)生所述器件圖形和所述布線圖形。
15.根據(jù)權(quán)利要求14所述的記錄介質(zhì)，其特征在于所述庫數(shù)據(jù)庫還含有宏單元，每個所述宏單元代表一些邏輯門電路的組合。
16.一種使用結(jié)晶半導(dǎo)體薄膜(5)的薄膜晶體管電路的設(shè)計(jì)程序，其特征在于該程序使計(jì)算機(jī)執(zhí)行如下處理限定表示晶粒限定區(qū)域(10)的設(shè)置的結(jié)晶陣列圖形(10A)，所述晶粒限定區(qū)域(10)針對所述結(jié)晶半導(dǎo)體薄膜(5)的二維分割而進(jìn)行排列，并且每個所述晶粒限定區(qū)域(10)容納比預(yù)定尺寸大的晶粒(SX)；在所述結(jié)晶陣列圖形(10A)的基礎(chǔ)上，產(chǎn)生薄膜晶體管(P，N)的器件圖形和與所述薄膜晶體管(P，N)互連的布線(22)的布線圖形，其中每個所述薄膜晶體管(P，N)具有位于固定于相應(yīng)一個所述晶粒限定區(qū)域(10)中的位置上的溝道區(qū)(CH)；以及根據(jù)所述結(jié)晶陣列圖形(10A)確定移相掩模圖形，從而限定適合于所述薄膜晶體管(P，N)的器件圖形的、并通過基于激光的結(jié)晶方法在半導(dǎo)體薄膜上實(shí)現(xiàn)的所述晶粒限定區(qū)域(10)。
17.根據(jù)權(quán)利要求16所述的設(shè)計(jì)程序，其特征在于所述移相掩摸圖形包括用于使一部分所述半導(dǎo)體薄膜結(jié)晶的部分作為特定形狀的對準(zhǔn)標(biāo)記。
18.一種記錄有使用結(jié)晶半導(dǎo)體薄膜(5)的薄膜晶體管電路的設(shè)計(jì)程序的記錄介質(zhì)，其特征在于所述程序使計(jì)算機(jī)執(zhí)行如下處理限定表示晶粒限定區(qū)域(10)的設(shè)置的結(jié)晶陣列圖形(10A)，所述晶粒限定區(qū)域(10)針對所述結(jié)晶半導(dǎo)體薄膜(5)的二維分割而進(jìn)行排列，并且每個所述晶粒限定區(qū)域(10)容納比預(yù)定尺寸大的晶粒(SX)；在所述結(jié)晶陣列圖形(10A)的基礎(chǔ)上，產(chǎn)生薄膜晶體管(P，N)的器件圖形和與所述薄膜晶體管(P，N)互連的布線(22)的布線圖形，其中每個所述薄膜晶體管(P，N)具有位于固定于相應(yīng)一個所述晶粒限定區(qū)域(10)中的位置上的溝道區(qū)(CH)；以及根據(jù)所述結(jié)晶陣列圖形(10A)確定移相掩模圖形，從而限定適合于所述薄膜晶體管(P，N)的器件圖形的、并通過基于激光的結(jié)晶方法在半導(dǎo)體薄膜上實(shí)現(xiàn)的所述晶粒限定區(qū)域(10)。
19.根據(jù)權(quán)利要求18所述的設(shè)計(jì)程序，其特征在于所述移相掩模圖形包括用于使一部分所述半導(dǎo)體薄膜結(jié)晶的部分作為特定形狀的對準(zhǔn)標(biāo)記。
20.一種使用結(jié)晶半導(dǎo)體薄膜(5)的薄膜晶體管電路的設(shè)計(jì)庫數(shù)據(jù)庫，其特征在于包含表示各種邏輯門電路的標(biāo)準(zhǔn)單元和宏單元中的至少一個，每個所述宏單元表示一些邏輯門電路的組合，其中每個邏輯門電路包括兩個或多個薄膜晶體管(P，N)以及與所述兩個或多個薄膜晶體管(P，N)互連的布線(22)，其中每個所述薄膜晶體管(P，N)具有位于固定在所述晶粒限定區(qū)域(10)之一中的位置上的溝道區(qū)(CH)。
21.一種薄膜晶體管電路，其特征在于包括被二維地分割為晶粒限定區(qū)域(10)的結(jié)晶半導(dǎo)體薄膜(5)，每個所述晶粒限定區(qū)域(10)容納比預(yù)定尺寸大的晶粒(SX)；薄膜晶體管(P，N)，每個所述薄膜晶體管(P，N)具有位于固定于相應(yīng)一個的所述晶粒限定區(qū)域(10)中的位置上的溝道區(qū)(CH)；以及與所述薄膜晶體管(P，N)互連的布線(22)。
22.根據(jù)權(quán)利要求21所述的薄膜晶體管電路，其特征在于所述薄膜晶體管(P，N)和所述布線(22)形成邏輯門電路，每個所述邏輯門電路具有占據(jù)預(yù)定量的晶粒限定區(qū)域(10)的共用結(jié)構(gòu)。
23.根據(jù)權(quán)利要求21所述的薄膜晶體管電路，其特征在于所述晶粒限定區(qū)域(10)排列成矩陣形式并容納晶粒(SX)，每個所述晶粒大致為矩形形狀。
24.根據(jù)權(quán)利要求21所述的薄膜晶體管電路，其特征在于至少一個所述薄膜晶體管(P，N)包括一對子晶體管，這對子晶體管具有形成在具有相同晶面指數(shù)的晶粒(SX)的表面上的溝道區(qū)(CH)，并且連接成具有彼此相同的主電流方向。
25.一種顯示器件，其特征在于包括具有排列成矩陣形式的像素(PX)的有源矩陣電路(AMX)；連接到所述有源矩陣電路(AMX)的驅(qū)動控制電路(CNT)；以及支撐所述有源矩陣電路(AMX)和所述驅(qū)動控制電路(CNT)的薄膜半導(dǎo)體襯底(1)；其中所述驅(qū)動控制電路(CNT)包括薄膜晶體管電路，該薄膜晶體管電路包括被二維地分割成晶粒限定區(qū)域的結(jié)晶半導(dǎo)體薄膜(5)，每個所述晶粒限定區(qū)域容納比預(yù)定尺寸大的晶粒；薄膜晶體管(W)，每個所述薄膜晶體管具有位于固定于相應(yīng)一個所述晶粒限定區(qū)域中的位置上的溝道區(qū)；和與所述薄膜晶體管(W)互連的布線(61，62)。
全文摘要
一種薄膜晶體管電路包括被二維地分割成晶粒限定區(qū)域(10)的結(jié)晶半導(dǎo)體薄膜(5)，每個晶粒限定區(qū)域(10)容納比預(yù)定尺寸大的晶粒(SX)；薄膜晶體管，每個薄膜晶體管具有位于相應(yīng)一個晶粒限定區(qū)域(10)的中心位置上的溝道區(qū)；以及與薄膜晶體管互連的布線。
文檔編號H01L21/82GK1707774SQ20051007784
公開日2005年12月14日 申請日期2005年6月9日 優(yōu)先權(quán)日2004年6月10日
發(fā)明者河內(nèi)玄士朗 申請人:株式會社液晶先端技術(shù)開發(fā)中心