專利名稱：具有應(yīng)變與無應(yīng)變晶體管的集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明與半導(dǎo)體元件制程具有廣泛的相關(guān)性，特別涉及一種是關(guān)于應(yīng)變場效晶體管(Strained Field Effect Transistor)及其制作方法。
背景技術(shù)：
隨著網(wǎng)路通訊蓬勃的發(fā)展，為此新興市場提供具有高效能的寬頻元件與電路元件也日益殷切。由于系統(tǒng)單芯片(System-on-a-Chip，SoC)可提供具有高效能的晶體管與嵌入型高密度記憶體，因此可應(yīng)用系統(tǒng)單芯片來提升寬頻元件的性能，用以協(xié)助加大頻寬并達到預(yù)期的高傳輸速度與低操作頻率。
一系統(tǒng)單芯片(SoC)中可包含記憶胞、邏輯、類比與輸入/輸出(I/ODevice)等元件。其中，記憶胞的種類可包括如動態(tài)隨機存取記憶體(Dynamic Random Access Memory，DRAM)、靜態(tài)隨機存取記憶體(StaticRandom Access Memory，SRAM)、快閃記憶體(Flash Memory)、電子可抹除且可程式只讀記憶體(Electrically Erasable Programmable Eead OnlyMemory，EEPROM)、可抹除且可程式只讀記憶體(Erasable ProgrammableRead Only Memory，EPROM)或其他類似的記憶體等。邏輯元件與部份的I/O元件通常需含有具有高效能性質(zhì)的晶體管，用以加快訊號轉(zhuǎn)換的速度。PMOS的邏輯元件與一些需要高驅(qū)動電流的I/O元件可采用選擇性的磊晶長成應(yīng)變材料(例如硅鍺，即SiGe)做為其源極/汲極區(qū)的材質(zhì)。同樣地，針對部份系統(tǒng)單芯片中的NMOS晶體管，亦可藉由一應(yīng)力源，例如拉伸薄膜，來達到提升其電子遷移率的目的。此拉伸薄膜是在沉積時因受到一應(yīng)力的作用，因此其內(nèi)部會含有一拉伸應(yīng)力。此拉伸應(yīng)力將會由此應(yīng)力源(即拉伸薄膜)轉(zhuǎn)移至下方的通道，使得以在通道之間強迫硅晶格稍做拉伸，進而提升穿過晶格的電子遷移率。
然而，高速度效能對芯片上的部分元件而言并非絕對必要。因此，對一些不需要高驅(qū)動電流的NMOS邏輯電路元件、PMOS記憶胞以及其他PMOS的I/O元件或類比元件而言，其毋須利用可引發(fā)應(yīng)變的技術(shù)方法加以制作，亦毋須選用可產(chǎn)生應(yīng)變的材料做為其應(yīng)力源。這些元件不會因為制程的復(fù)雜度、成本考量與良率問題而在制程中受到影響或損害。不過，這些考量與問題會卻會影響到那些因為需要有高驅(qū)動電流流通而在源極與汲極區(qū)采用應(yīng)變材料的元件。
由此可見，上述現(xiàn)有的集成電路及其制造方法在結(jié)構(gòu)、方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決集成電路及其制造方法存在的問題，相關(guān)廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的集成電路及其制造方法，便成了當(dāng)前業(yè)界極需改進的目標(biāo)。
有鑒于上述現(xiàn)有的集成電路及其制造方法存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計制造多年豐富的實務(wù)經(jīng)驗及專業(yè)知識，并配合學(xué)理的運用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新的具有應(yīng)變與無應(yīng)變晶體管的集成電路及其制造方法，能夠改進一般現(xiàn)有的集成電路及其制造方法，使其更具有實用性。經(jīng)過不斷的研究、設(shè)計，并經(jīng)反復(fù)試作樣品及改進后，終于創(chuàng)設(shè)出確具實用價值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的集成電路及其制造方法存在的缺陷，而提供一種新型結(jié)構(gòu)的具有應(yīng)變與無應(yīng)變晶體管的集成電路，所要解決的技術(shù)問題是在PMOS元件中沉積SiGe磊晶層，用以提升其載子的遷移率。
本發(fā)明的另一目的在于，克服現(xiàn)有的集成電路及其制造方法存在的缺陷，而提供一種新的具有應(yīng)變與無應(yīng)變晶體管的集成電路，所要解決的技術(shù)問題是在沉積一薄膜時對其施以一拉伸應(yīng)力，使得以在進行處理的芯片表面上形成一拉伸薄膜，用以提升NMOS晶體管的電流效能結(jié)，合此拉伸薄膜與上述的強化裝置并應(yīng)用在PMOS元件上，來達到上述的優(yōu)點(簡化元件與制程的調(diào)整、提升產(chǎn)品良率以及具有良好彈性)。
本發(fā)明的另一目的在于，克服現(xiàn)有的集成電路及其制造方法存在的缺陷，而提供一種新的具有應(yīng)變與無應(yīng)變晶體管的集成電路，簡化元件與制程的調(diào)整、提升產(chǎn)品良率以及具有良好彈性本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件，該半導(dǎo)體元件至少包括一PMOS元件，位在一基板的一邏輯核心區(qū)塊中，其中該PMOS元件至少包含一源極以及一汲極，并且該源極與該汲極中的至少一個至少包含一第一應(yīng)力源；一第一NMOS元件，位在該基板的該邏輯核心區(qū)塊中，其中該第一NMOS元件至少包含一第二應(yīng)力源；以及一第二NMOS元件，位在該基板的一嵌入式記憶體中，其中該第二NMOS元件至少包含該第二應(yīng)力源。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)措施來進一步實現(xiàn)。
前述的半導(dǎo)體元件，其中所述的第一應(yīng)力源本質(zhì)上至少包含一SiGe磊晶層。
前述的半導(dǎo)體元件，其中所述的SiGe磊晶層的材質(zhì)組成中包含含量小于25％的一鍺成分。
前述的半導(dǎo)體元件，其中所述的鍺成分是成一梯度分布。
前述的半導(dǎo)體元件，其中所述的第二應(yīng)力源的種類至少包括一拉伸薄膜。
前述的半導(dǎo)體元件，其中所述的第二應(yīng)力源的種類至少包括一接觸窗蝕刻終止層。
前述的半導(dǎo)體元件，其中所述的第二應(yīng)力源的種類至少包括一氮化硅層。
前述的半導(dǎo)體元件，其中所述的第二應(yīng)力源的厚度大于約250。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件，該半導(dǎo)體元件至少包括一第一PMOS元件，位在一基板的一邏輯核心區(qū)塊的一第一區(qū)中，其中該第一PMOS元件至少包含一源極以及一汲極，并且該第一PMOS元件的該源極與該汲極中的至少一個至少包含一第一應(yīng)力源；一第二PMOS元件，位在該基板的該邏輯核心區(qū)塊的一第二區(qū)中，其中該第二PMOS元件至少包含一源極以及一汲極，并且該第二PMOS元件的該源極與該汲極中的至少一個不包含該第一應(yīng)力源；一第一NMOS元件，位在該基板的該邏輯核心區(qū)塊中，其中該第一NMOS元件至少包含一第二應(yīng)力源；以及一第二NMOS元件，位在該基板的一嵌入式記憶體中，其中該第二NMOS元件至少包含該第二應(yīng)力源。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)措施來進一步實現(xiàn)。
前述的半導(dǎo)體元件，其中所述的第一應(yīng)力源本質(zhì)上至少包含一SiGe磊晶層。
前述的半導(dǎo)體元件，其中所述的SiGe磊晶層的材質(zhì)組成中包含含量小于25％的一鍺成分。
前述的半導(dǎo)體元件，其中所述的鍺成分是成一梯度分布。
前述的半導(dǎo)體元件，其中所述的第二應(yīng)力源的種類至少包括一拉伸薄膜。
前述的半導(dǎo)體元件，其中所述的第二應(yīng)力源的種類至少包括一接觸窗蝕刻終止層。
前述的半導(dǎo)體元件，其中所述的第二應(yīng)力源的種類至少包括一氮化硅層。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體結(jié)構(gòu)的制造方法，該方法至少包括在一基板的一第一區(qū)中制作一第一PMOS元件，其包含一源極以及一汲極，其中該第一PMOS元件的該源極與該汲極中的至少一個至少包含一第一應(yīng)力源；在該基板的一第二區(qū)中制作一第二PMOS元件，其包含一源極以及一汲極，其中該第二PMOS元件的該源極與該汲極中的至少一個不包含該第一應(yīng)力源；在該基板的該第一區(qū)中制作一第一NMOS元件，其包含一第二應(yīng)力源的；以及在該基板的一第三區(qū)中制作一第二NMOS元件，其包含該第二應(yīng)力源的。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)措施來進一步實現(xiàn)。
前述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中所述的第一應(yīng)力源是一SiGe磊晶層。
前述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中所述的第二應(yīng)力源是一氮化硅層。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。由以上技術(shù)方案可知，本發(fā)明利用系統(tǒng)層次能帶間隙的工程技術(shù)，針對元件中一些需有較高驅(qū)動電流通過的區(qū)域的結(jié)構(gòu)加以改良。例如，可對p型金屬氧化半導(dǎo)體元件中的應(yīng)變源極/汲極以及對n型金屬氧化半導(dǎo)體中的拉伸薄膜等這些部位。對此集成電路中無須有高驅(qū)動電流通過的其他區(qū)域，可采用習(xí)知的結(jié)構(gòu)。也就是說，可在PMOS元件中采用硅鍺磊晶，用以提升其載子的遷移率。其中，此SiGe磊晶層以分布在源極/汲極、元件間的接合或在通道的內(nèi)部為佳。另外，可在部分NMOS元件中以及在需要提升電子遷移率的元件中采用拉伸薄膜。此拉伸薄膜以氮化硅層為佳，且以利用電漿沉積技術(shù)所制造的氮化硅接觸窗蝕刻終止層為較佳。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。由以上技術(shù)方案可知，為了達到前述發(fā)明目的，這些在系統(tǒng)單芯片制程中會碰到的問題，可利用本發(fā)明實施例中的系統(tǒng)層次工程技術(shù)加以克服或杜防其發(fā)生。例如，只選擇在需要有或?qū)⒁懈唑?qū)動電流通過的這些區(qū)域中改良其元件結(jié)構(gòu)，如制作PMOS元件中的源極/汲極時可采用應(yīng)變材料以及在NMOS元件上沉積一拉伸薄膜。至于此集成電路的其余區(qū)域，因為不需考量到高驅(qū)動電流的問題，所以可采用一般習(xí)知的元件結(jié)構(gòu)。
在本發(fā)明的較佳實施例中，可在PMOS元件中沉積SiGe磊晶層，用以提升其載子的遷移率。其中，為了能顯著地改良PMOS元件的效能，此SiGe磊晶層以沉積在PMOS元件的源極/汲極區(qū)以及在其材料間的接合處或在通道內(nèi)為較佳。
在本發(fā)明的其他較佳實施例中，亦可在沉積一薄膜時對其施以一拉伸應(yīng)力，使得以在進行處理的芯片表面上形成一拉伸薄膜，用以提升NMOS晶體管的電流效能。例如，沉積一氮化硅接觸窗蝕刻終止層(Contact Etch StopLayer，CESL)。此拉伸薄膜會將所含的應(yīng)力移轉(zhuǎn)到下方的NMOS通道，用以在通道間拉伸硅晶體，使得以提升NMOS晶體管的電子遷移率。其中，在NMOS元件中以及在需要提升電子遷移率的元件區(qū)域中，此拉伸薄膜以氮化硅層為佳，且以氮化硅接觸窗蝕刻終止層(CESL)為較佳。這些沉積層可利用電漿沉積技術(shù)制得。至于此集成電路上的剩余部位則可采用習(xí)知的NMOS結(jié)構(gòu)。
借由上述技術(shù)方案，本發(fā)明具有應(yīng)變與無應(yīng)變晶體管的集成電路及其制造方法至少具有下列優(yōu)點1、可降低制程的缺陷率，以及因為降低缺陷率而可提升其產(chǎn)品的良率。這些優(yōu)點可藉由對集成電路(例如系統(tǒng)單芯片)中一些需具有高效能表現(xiàn)的元件采用應(yīng)變材質(zhì)(例如SiGe)而達成。對此集成電路的其余部位則可采用習(xí)知的基本結(jié)構(gòu)，用以幫助降低產(chǎn)品的缺陷密集度。其中，元件的高效能表現(xiàn)可包括如高電洞遷移率、高運算速度或高驅(qū)動電流等。
2、此外，PMOS的效能以及短通道效應(yīng)會受到應(yīng)變材料的沉積溫度與參數(shù)的影響。然而，在本發(fā)明的較佳實施例中，只需考量到如何最佳化那些需具有高效能表現(xiàn)的晶體管的制作參數(shù)，而其余不需有高效能表現(xiàn)的晶體管(其不包含應(yīng)變材質(zhì))則無須加以考慮。因此，本發(fā)明還有一優(yōu)點，就可簡化元件與制程的調(diào)整(Tuning)。也就是說，本發(fā)明僅對集成電路中的部分元件與區(qū)域采用此較為復(fù)雜的結(jié)構(gòu)，因此，可縮短產(chǎn)品的學(xué)習(xí)時間，亦可節(jié)省生產(chǎn)成本。
3、此外，本發(fā)明的較佳實施例還有另一優(yōu)點，可利用拉伸薄膜(TensileFilm)選擇性地改善NMOS元件的效能表現(xiàn)。更具體地來說，就是可在NMOS元件的某些區(qū)域上選擇性地采用此拉伸薄膜，以及/或者可結(jié)合此拉伸薄膜與上述的強化裝置并應(yīng)用在PMOS元件上，來達到上述的優(yōu)點(簡化元件與制程的調(diào)整、提升產(chǎn)品良率以及具有良好彈性)。此外，亦可采用應(yīng)變引發(fā)層(Strain Inducing layer)改善在接觸窗蝕刻制程中所形成的窗洞輪廓，并可改善在閘極、源極與汲極部位上自行對準(zhǔn)金屬硅化物(Salicide)的損耗問題。
綜上所述，本發(fā)明特殊的具有應(yīng)變與無應(yīng)變晶體管的集成電路及其制造方法。其具有上述諸多的優(yōu)點及實用價值，并在同類產(chǎn)品及方法中未見有類似的結(jié)構(gòu)設(shè)計及方法公開發(fā)表或使用而確屬創(chuàng)新，其不論在產(chǎn)品結(jié)構(gòu)、方法或功能上皆有較大的改進，在技術(shù)上有較大的進步，并產(chǎn)生了好用及實用的效果，且較現(xiàn)有的集成電路及其制造方法具有增進的多項功效，從而更加適于實用，而具有產(chǎn)業(yè)的廣泛利用價值，誠為一新穎、進步、實用的新設(shè)計。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細(xì)說明如下。


圖1是繪示依照本發(fā)明一較佳實施例的系統(tǒng)單芯片平面架構(gòu)圖。
圖2a是繪示依照一習(xí)知技術(shù)的較佳實施例的一半導(dǎo)體元件的剖面示意圖，其中包含在松弛SiGe緩沖層上制作一應(yīng)變硅晶晶體管作為一應(yīng)力源，用以在應(yīng)變硅晶層的上端引發(fā)應(yīng)力。
圖2b與圖2c是繪示晶格剖面示意圖，用以說明在一Si/SiGe異質(zhì)結(jié)構(gòu)中的應(yīng)力來源。
圖3是繪示依照另一習(xí)知技術(shù)的較佳實施例的部分芯片的剖面示意圖，用以說明利用一高應(yīng)力薄膜將應(yīng)力引入位于晶體管的下方通道中。
圖4是繪示依據(jù)本發(fā)明的一個或數(shù)個較佳實施例所制造的集成電路元件的部分結(jié)構(gòu)剖面正視圖。
101系統(tǒng)單芯片 103核心區(qū)塊105I/O區(qū)塊 107類比區(qū)塊109隨機存取記憶體區(qū)塊(RAM) 201半導(dǎo)體元件203晶體管 205應(yīng)變硅晶層207松弛SiGe緩沖層 209濃度漸進式SiGe緩沖層211硅基板 213通道301晶體管 303高應(yīng)力薄膜305通道 307硅基板401集成電路元件 403PMOS元件405邏輯核心區(qū)塊 407源極409汲極 411aNMOS元件411bNMOS元件413電容器415嵌入式記憶體 417閘極419金氧半場效晶體管 421I/O與類比區(qū)塊423應(yīng)力源 425MOS元件427淺溝渠隔離區(qū)塊具體實施方式
以下將詳細(xì)討論本發(fā)明的數(shù)個較佳實施例的制程及其使用方法。然而，值得重視的是，本發(fā)明提供許多可據(jù)以實施的發(fā)明概念、特定的范例構(gòu)件與程序描述，僅是用來協(xié)助了解本發(fā)明內(nèi)容。當(dāng)然，這些僅是作為范例，并不能用以限制本發(fā)明的專利申請范圍。需了解到，凡舉依本發(fā)明提及的技術(shù)所做不同型態(tài)與細(xì)節(jié)的改變，皆不脫離本發(fā)明的專利申請范圍所涵蓋的范圍。
本發(fā)明將在特定的段落中，以數(shù)個較佳實施例說明本發(fā)明內(nèi)容，亦即列舉說明如何對不同區(qū)域的集成電路元件采用不同的壓力源(Stressor)。此壓力源可包含應(yīng)變材料與應(yīng)變引發(fā)技術(shù)。本發(fā)明方法亦可應(yīng)用在其他的系統(tǒng)單芯片上。
一些本發(fā)明的優(yōu)點與特征將以本發(fā)明的數(shù)個實施例加以闡明。
請參閱圖1，其繪示在一較佳實施例中的系統(tǒng)單芯片的平面架構(gòu)圖。例如，此系統(tǒng)單芯片101可包含一核心區(qū)塊103。提升此核心區(qū)塊103的效能，將有助于提升系統(tǒng)單芯片101的產(chǎn)品性能。因此，就制程上的考量而言，在核心區(qū)塊103中需采用能提升產(chǎn)品效能的材料與制作方法；在非核心區(qū)塊中因為其元件效能的考量是次要的，因此這部分的制程可采用習(xí)知的制造方法。此非核心區(qū)塊可包含輸入/輸出(I/O)區(qū)塊105或類比區(qū)塊107(圖1所繪示)。圖1中的箭頭是表示系統(tǒng)單芯片101中的信息傳輸連接路線。習(xí)知技藝者可明白，當(dāng)其他元件包含此非核心區(qū)塊的時候，I/O區(qū)塊105或類比區(qū)塊107亦可納入核心區(qū)塊103中。此外，I/O區(qū)塊105更至少可以含有一需要高電流量的數(shù)據(jù)總線(Data Bus)、一計時器、一控制訊號、其他元件或一般的晶體管。
現(xiàn)在將注意力由芯片層面轉(zhuǎn)移到個別元件層面。值得注意的是，對于將微縮MOS晶體管的技術(shù)推進至小于100nm技術(shù)節(jié)點的制程來說，如何制作出具有淺而陡峭的源極-汲極延伸接合(Source-Drain ExtensionJunction)是為一重大的挑戰(zhàn)。然而，這還必須克服短通道效應(yīng)所產(chǎn)生的問題，使得以成功地縮減元件的尺寸并使驅(qū)動電流保持在一足夠大的量。此短通道效應(yīng)在PMOS元件中尤其顯著。這是因為PMOS元件中的源極與汲極的接合深度較一般的NMOS元件來的深。
因此，為抑制短通道效應(yīng)的惡化，可在非凹槽狀的源極/汲極區(qū)(例如突起狀的源極/汲極區(qū))中采用SiGe做為其淺接合的材質(zhì)。現(xiàn)今已知道，在一雙軸應(yīng)變薄膜(Biaxial Strain Film，例如SiGe磊晶層)中的硅晶體可提升載子的遷移率，用以改善電流的效能。在另一已知的結(jié)構(gòu)中，PMOS晶體管的特征在于其結(jié)構(gòu)中含有以磊晶方式長成并嵌入于源極與汲極區(qū)中的SiGe磊晶層。此類結(jié)構(gòu)的制作過程，首先是對此硅基板進行蝕刻制程形成凹槽。接著選擇性地使用SiGe磊晶成長在此凹槽中。對于具有此結(jié)構(gòu)的PMOS元件而言，其電流效能的優(yōu)劣是取決于Ge的成分組成、SiGe的沉積厚度、凹槽的深度與凹槽的蝕刻輪廓等因素。
現(xiàn)今，有許多方法可將應(yīng)力引入晶體管的通道中。請參閱圖2a，其繪示在一較佳習(xí)知實施例中一半導(dǎo)體元件的剖面示意圖。此半導(dǎo)體元件201的結(jié)構(gòu)由下而上依序為硅基板211、濃度漸進式SiGe緩沖層209、松弛SiGe緩沖層207、應(yīng)變硅晶層205以及晶體管203。另外，晶體管203的下方還有一通道213，其位于應(yīng)變硅晶層205中。此前案已紀(jì)錄于一篇論文中，作者為J.Wclser等人，發(fā)表于1992年冬季在美國舊金山所舉辦的“國際電子元件研討會”的論文文摘的第1000～1002頁。
相較于應(yīng)變硅晶層205，松弛SiGe緩沖層207有一較大的晶格常數(shù)，亦即松弛SiGe緩沖層207中的原子結(jié)構(gòu)排列較應(yīng)變硅晶層205來的疏松。因此，沉積于松弛SiGe緩沖層207上的應(yīng)變硅晶層205，其晶格在側(cè)邊方向上會受到由松弛SiGe緩沖層207引發(fā)的雙軸拉伸應(yīng)力。此外，位于應(yīng)變硅晶層205中的通道213亦會受到此雙軸拉伸應(yīng)力的作用。上述的拉伸結(jié)果繪示于圖2b與圖2c。也就是說，此松弛SiGe緩沖層207扮演一應(yīng)力源(Stressor)的角色，用以將應(yīng)力導(dǎo)入上方的通道213。
因此，晶體管中的電子與電洞遷移率皆會因?qū)νǖ?13施以一雙軸拉伸應(yīng)力而有顯著的提升。不過，若考量到互補式金氧半導(dǎo)體(ComplementaryMetal-Oxide Semiconductor，CMOS)制程，則此習(xí)知技術(shù)會面臨到一挑戰(zhàn)。由于此應(yīng)變硅晶層205在晶體管的結(jié)構(gòu)完成之前，因為受到拉伸應(yīng)力的影響，所以是處于形變的狀態(tài)，然而隨后CMOS制程中的高溫處理步驟會松弛應(yīng)變硅晶層205，導(dǎo)致其應(yīng)力強度的減弱。此習(xí)知技術(shù)還有一缺點，就是因為必須長出厚度達微米尺寸的SiGe緩沖層，所以其制作成本非常昂貴。另外，因為在松弛SiGe緩沖層207中存在著為數(shù)眾多的差排(Dislocation)缺陷，而且部分的差排會因為接觸而與應(yīng)變硅晶層205發(fā)生交互作用，使差排的分布由松弛SiGe緩沖層207擴大至應(yīng)變硅晶層205。這個現(xiàn)象會導(dǎo)致芯片含有高缺陷密度。由上述的原因可知，此習(xí)知技術(shù)會因制作成本考量與材料基本性質(zhì)而在應(yīng)用性上有所限制。
請參閱圖3，其繪示在另一習(xí)知技術(shù)中的部分芯片結(jié)構(gòu)剖面示意圖。其中，高應(yīng)力薄膜303(即為應(yīng)力源)是在晶體管301完整地形成在硅基板307上后，再沉積覆蓋于此晶體管301上。此高應(yīng)力薄膜303是藉由微調(diào)硅晶體的晶格間隔，將應(yīng)力導(dǎo)入通道305中。也就是說，通道305中的應(yīng)力是在完成晶體管301的制作后，藉由在此晶體管301上沉積一高應(yīng)力薄膜303才產(chǎn)生的。因此，高應(yīng)力薄膜303對通道305的影響格外顯著。此習(xí)知技術(shù)已詳述記載于一篇已公開發(fā)表的論文中，其在此是作為一參考文獻。此論文的作者為A.Shimizu等人，標(biāo)題為“區(qū)域機械應(yīng)力的調(diào)控一個用于提升CMOS效能的新方法”(Local Mechanical Stress Control(LMC)a NewTechnique for CMOS Performance Enhancement)，發(fā)表于2001年國際電子元件研討會所公開的科技論文文摘的第433～436頁。
由此高應(yīng)力薄膜303所提供的應(yīng)力，其施力的方向基本上是與源極到汲極方向(Source-to-Drain Direction)相平行的單軸方向。然而，當(dāng)單軸擠壓應(yīng)力降低電子遷移率的時候，單軸拉伸應(yīng)力亦會降低電洞的遷移率。此時可采用Ge離子植入的方式，選擇性的釋放此應(yīng)力，用以避免降低電洞與電子的遷移率，使高應(yīng)力薄膜303能發(fā)揮應(yīng)力源的功能，有效改善PMOS元件與NMOS元件的效能。
此外，應(yīng)力亦可藉由形成隔離結(jié)構(gòu)(如淺溝渠隔離結(jié)構(gòu))而產(chǎn)生并施加于通道區(qū)域中。因此，在此習(xí)知技術(shù)中，不論是對n通道晶體管或p通道晶體管，可對所有的晶體管采用相同的隔離結(jié)構(gòu)，用以將應(yīng)力引入通道。
請參閱圖4，其繪示依據(jù)本發(fā)明的一個或數(shù)個較佳實施例所制造的集成電路的部分結(jié)構(gòu)剖面正視圖。依據(jù)本發(fā)明的數(shù)個較佳實施例，本發(fā)明方法是對一集成電路401中不同的區(qū)域采用不同的應(yīng)力源，用以提升晶體管的效能。此應(yīng)力源的來源可包括應(yīng)變材料或應(yīng)變技術(shù)。經(jīng)由提升晶體管的效能，可提升產(chǎn)品的良率并可降低制作成本。同時，亦可提升元件的效能。
本發(fā)明方法可應(yīng)用在如形成于一基板上的集成電路等的半導(dǎo)體元件上。依然請參閱圖4，此集成電路401在其邏輯核心區(qū)塊405內(nèi)至少包含一個PMOS元件403。其中，此PMOS元件403在源極407與汲極409中包含第一應(yīng)力源(亦即應(yīng)變材料)。另外，此集成電路401在邏輯核心區(qū)塊405中還包括至少一個NMOS元件411a，且在另一區(qū)的嵌入式記憶體415中亦包括至少一個NMOS元件411b。在此集成電路401的結(jié)構(gòu)中，NMOS元件亦可包含第二應(yīng)力源，例如拉伸薄膜(請參閱圖3，如編號303所繪示)。
在其他較佳實施例中，此第二應(yīng)力源可為一接觸窗蝕刻終止層(Contact Etch Stop Layer)。此接觸窗蝕刻終止層的沉積厚度以大于約250為佳，并且以可施與大于約5.0×104dynes/cm的應(yīng)力為佳。此第二應(yīng)力源的材質(zhì)以氮化硅為佳，其可利用低壓化學(xué)氣相沉積法(low pressurechemical vapor deposition，LPCVD)或電漿加強式化學(xué)氣相沉積法(PlasmaEnhanced Chemical Vapor Deposition，PECVD)來進行承制。
依然請參閱圖4，在源極407與汲極409中的第一應(yīng)力源，其材質(zhì)可包含硅、鍺、鎵(Gallium)、砷(Arsenide)或碳等材料，或晶格結(jié)構(gòu)與基板或應(yīng)力源周圍區(qū)域不匹配的其他材質(zhì)。在一實施例中，對SiGe應(yīng)力源而言，其材質(zhì)組成中以包含含量小于25％的鍺成分為佳。在另一實施例中，此鍺成分在此SiGe應(yīng)力源中的分布可以如梯度般不具均一性。
晶體管元件中包括一閘極電極，其尺寸以小于約90nm為佳。如圖4所示的閘極417，其結(jié)構(gòu)中包含一介電常數(shù)大于約3.9的閘極介電層以及一閘極導(dǎo)體層。其中，此閘極介電層可選用如二氧化硅(例如SiO2)、氧化鋁(例如Al2O3)、氮氧化硅(例如SiON)或氮化硅(例如Si3N4)等做為其材質(zhì)。而此閘極導(dǎo)體層可選用如多晶硅、金屬、金屬硅化物或是這些材料的組合物做為其材質(zhì)。在閘極417中的金屬硅化物的材質(zhì)可包含如硅化鈷或硅化鎳等，且其沉積厚度以約在100到400之間為佳。此外，源極407與汲極409這兩個區(qū)域中所使用的材質(zhì)亦可包括此金屬硅化物。
在另一實施例中，集成電路元件401在I/O與類比區(qū)塊421中包含至少一個MOS元件425，其結(jié)構(gòu)中含有應(yīng)力源423。集成電路元件401中的I/O與類比區(qū)塊421亦包含至少一個金氧半場效晶體管419(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)，其結(jié)構(gòu)中并不含應(yīng)力源，因此無法對MOS元件425施加應(yīng)力。在PMOS元件中，其應(yīng)力源423的材質(zhì)一般選用SiGe。同樣地，對NMOS元件亦可選用傳統(tǒng)的應(yīng)力源，例如一應(yīng)變的蝕刻終止層。
在另一個未繪示的實施例中，上述的集成電路可在其邏輯核心區(qū)塊中的一第一區(qū)域內(nèi)包含至少一個PMOS元件，此PMOS元件的結(jié)構(gòu)包含一第一應(yīng)力源，而在此邏輯核心區(qū)塊中的一第二區(qū)域內(nèi)包含至少一個的PMOS元件，其結(jié)構(gòu)中不含應(yīng)力源。此外，此集成電路在邏輯核心區(qū)塊中含有至少一個NMOS元件，且在嵌入式記憶體415內(nèi)包含至少一個含有一第二應(yīng)力源的元件。
上述所揭露的數(shù)個實施例中所使用的基板可包含具有<100>面或<110>面的內(nèi)部硅基板(Bulk Silicon Substrate)；或可包含具有絕緣層上覆硅(Silicon on Insulator，SOI)的基板；或可包含利用如SiGe、SiGeC或是石英等材料所制成的基板。此外，若能在此基板上制作隔離區(qū)，用以將集成電路板上的區(qū)塊相隔開來則更佳。例如，制作如圖4所繪示的淺溝渠隔離區(qū)427，其溝渠的深度大于約2,500，且其結(jié)構(gòu)中含有一厚度約在50到300之間的襯底氧化層和/或襯底氮化硅層。
上述所揭露的記憶體415可為記憶體陣列的一部份，例如靜態(tài)隨機存取記憶體(Static Random Access Memory，SRAM)、動態(tài)隨機存取記憶體(Dynamic Random Access Memory，DRAM)、快閃記憶體(Flash Memory)、可抹除且可程式只讀記憶體(Erasable Programmble Read Only Memory，EPROM)、電子可抹除且可程式只讀記憶體(Electrically Erasable Programmable ReadOnly Memory，EEPROM)，以及相似的記憶體。例如電容器、電阻器、I/O元件或是相似的裝置亦可套用本發(fā)明所揭露的晶體管與其制作方法，以期獲得較佳的產(chǎn)品效能。另外，上述的第一應(yīng)力源的制作方法已揭露于美國專利申請序號為10/423,513的專利說明書中(TSM03-0173)。
由上述內(nèi)容所揭露的本發(fā)明較佳實施例，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種更動與潤飾。例如，本發(fā)明所屬的技術(shù)領(lǐng)域中的習(xí)知技藝者可了解到，在不脫離本發(fā)明的范圍之內(nèi)，所使用的材料與方法可略有不同。例如，本發(fā)明并不局限于以硅為主的集成電路。不過，本發(fā)明有助于混合式半導(dǎo)體元件(例如使用鎵砷化合物做為其材質(zhì)的半導(dǎo)體)的制作。
權(quán)利要求
1.一種半導(dǎo)體元件，其特征在于該半導(dǎo)體元件至少包括一PMOS元件，位在一基板的一邏輯核心區(qū)塊中，其中該PMOS元件至少包含一源極以及一汲極，并且該源極與該汲極中的至少一個至少包含一第一應(yīng)力源；一第一NMOS元件，位在該基板的該邏輯核心區(qū)塊中，其中該第一NMOS元件至少包含一第二應(yīng)力源；以及一第二NMOS元件，位在該基板的一嵌入式記憶體中，其中該第二NMOS元件至少包含該第二應(yīng)力源。
2.根據(jù)權(quán)利要求1所述的一種半導(dǎo)體元件，其特征在于其中所述的第一應(yīng)力源本質(zhì)上至少包含一SiGe磊晶層。
3.根據(jù)權(quán)利要求2所述的一種半導(dǎo)體元件，其特征在于其中所述的SiGe磊晶層的材質(zhì)組成中包含含量小于25％的一鍺成分。
4.根據(jù)權(quán)利要求3所述的一種半導(dǎo)體元件，其特征在于其中所述的鍺成分是成一梯度分布。
5.根據(jù)權(quán)利要求1所述的一種半導(dǎo)體元件，其特征在于其中所述的第二應(yīng)力源的種類至少包括一拉伸薄膜。
6.根據(jù)權(quán)利要求1所述的一種半導(dǎo)體元件，其特征在于其中所述的第二應(yīng)力源的種類至少包括一接觸窗蝕刻終止層。
7.根據(jù)權(quán)利要求1所述的一種半導(dǎo)體元件，其特征在于其中所述的第二應(yīng)力源的種類至少包括一氮化硅層。
8.根據(jù)權(quán)利要求1所述的一種半導(dǎo)體元件，其特征在于其中所述的第二應(yīng)力源的厚度大于約250。
9.一種半導(dǎo)體元件，其特征在于該半導(dǎo)體元件至少包括一第一PMOS元件，位在一基板的一邏輯核心區(qū)塊的一第一區(qū)中，其中該第一PMOS元件至少包含一源極以及一汲極，并且該第一PMOS元件的該源極與該汲極中的至少一個至少包含一第一應(yīng)力源；一第二PMOS元件，位在該基板的該邏輯核心區(qū)塊的一第二區(qū)中，其中該第二PMOS元件至少包含一源極以及一汲極，并且該第二PMOS元件的該源極與該汲極中的至少一個不包含該第一應(yīng)力源；一第一NMOS元件，位在該基板的該邏輯核心區(qū)塊中，其中該第一NMOS元件至少包含一第二應(yīng)力源；以及一第二NMOS元件，位在該基板的一嵌入式記憶體中，其中該第二NMOS元件至少包含該第二應(yīng)力源。
10.根據(jù)權(quán)利要求9所述的一種半導(dǎo)體元件，其特征在于其中所述的第一應(yīng)力源本質(zhì)上至少包含一SiGe磊晶層。
11.根據(jù)權(quán)利要求9所述的一種半導(dǎo)體元件，其特征在于其中所述的SiGe磊晶層的材質(zhì)組成中包含含量小于25％的一鍺成分。
12.根據(jù)權(quán)利要求11所述的一種半導(dǎo)體元件，其特征在于其中所述的鍺成分是成一梯度分布。
13.根據(jù)權(quán)利要求9所述的一種半導(dǎo)體元件，其特征在于其中所述的第二應(yīng)力源的種類至少包括一拉伸薄膜。
14.根據(jù)權(quán)利要求9所述的一種半導(dǎo)體元件，其特征在于其中所述的第二應(yīng)力源的種類至少包括一接觸窗蝕刻終止層。
15.根據(jù)權(quán)利要求9所述的一種半導(dǎo)體元件，其特征在于其中所述的第二應(yīng)力源的種類至少包括一氮化硅層。
16.一種半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于該方法至少包括在一基板的一第一區(qū)中制作一第一PMOS元件，其包含一源極以及一汲極，其中該第一PMOS元件的該源極與該汲極中的至少一個至少包含一第一應(yīng)力源；在該基板的一第二區(qū)中制作一第二PMOS元件，其包含一源極以及一汲極，其中該第二PMOS元件的該源極與該汲極中的至少一個不包含該第一應(yīng)力源；在該基板的該第一區(qū)中制作一第一NMOS元件，其包含一第二應(yīng)力源的；以及在該基板的一第三區(qū)中制作一第二NMOS元件，其包含該第二應(yīng)力源的。
17.根據(jù)權(quán)利要求16所述的一種半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于其中所述的第一應(yīng)力源是一SiGe磊晶層。
18.根據(jù)權(quán)利要求16所述的一種半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于其中所述的第二應(yīng)力源是一氮化硅層。
全文摘要
一種具有應(yīng)變與無應(yīng)變晶體管的集成電路及其制造方法，利用系統(tǒng)層次能帶間隙的工程技術(shù)，針對元件中一些需有較高驅(qū)動電流通過的區(qū)域的結(jié)構(gòu)加以改良。例如，可對p型金屬氧化半導(dǎo)體元件中的應(yīng)變源極/汲極以及對n型金屬氧化半導(dǎo)體中的拉伸薄膜等這些部位。對此集成電路中無須有高驅(qū)動電流通過的其他區(qū)域，可采用習(xí)知的結(jié)構(gòu)。也就是說，可在PMOS元件中采用硅鍺磊晶，用以提升其載子的遷移率。其中，此SiGe磊晶層以分布在源極/汲極、元件間的接合或在通道的內(nèi)部為佳。另外，可在部分NMOS元件中以及在需要提升電子遷移率的元件中采用拉伸薄膜。此拉伸薄膜以氮化硅層為佳，且以利用電漿沉積技術(shù)所制造的氮化硅接觸窗蝕刻終止層為較佳。
文檔編號H01L27/105GK1702865SQ20051007100
公開日2005年11月30日 申請日期2005年5月18日 優(yōu)先權(quán)日2004年5月26日
發(fā)明者陳永修, 章勛明 申請人:臺灣積體電路制造股份有限公司