專(zhuān)利名稱(chēng)：Nor型快閃記憶體及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種快閃記憶體，且特別是有關(guān)于一種NOR型快閃記憶體(NOR-type flash memory)及其制造方法。
背景技術(shù)：
快閃記憶體元件由于具有可多次進(jìn)行資料的存入、讀取、抹除等動(dòng)作，且存入的資料在斷電后也不會(huì)消失的優(yōu)點(diǎn)，所以已成為個(gè)人電腦和電子設(shè)備所廣泛采用的一種非揮發(fā)性記憶體元件。
請(qǐng)參閱圖1所示，是習(xí)知一種NOR型快閃記憶體的俯視圖，而圖2是圖1的II-II’線(xiàn)的剖視圖。
請(qǐng)同時(shí)參閱圖1與圖2所示，在基底100內(nèi)有以y方向交錯(cuò)排列的擴(kuò)散區(qū)102與隔離結(jié)構(gòu)104，且在基底100上有以x方向間隔排列的控制閘極106。而記憶胞中的浮置閘極(未繪示)與穿隧介電層(未繪示)則是位于每一個(gè)擴(kuò)散區(qū)102與控制閘極106重疊的區(qū)域110中。除此之外，在控制閘極106一側(cè)的擴(kuò)散區(qū)102可作為源極區(qū)108a、另一側(cè)的擴(kuò)散區(qū)102則可作為汲極區(qū)108b。而且，通常同一行的汲極區(qū)108b是藉由多個(gè)接觸窗112外接到一導(dǎo)線(xiàn)(未繪示)。相較下，同一行的源極區(qū)108a則如圖2所示，是先去除源極區(qū)108a中的隔離結(jié)構(gòu)104，再于其中所暴露出的基底100內(nèi)形成摻雜區(qū)114連接同一行的源極區(qū)108a，最后再經(jīng)由設(shè)置在兩隔離結(jié)構(gòu)104間的一源極拾起線(xiàn)(source pickup line)116及其中的接觸窗118外接到一導(dǎo)線(xiàn)(未繪示)，使源極區(qū)108a電性導(dǎo)通。
然而，因?yàn)樯鲜鼋Y(jié)構(gòu)具有很多的接觸窗，所以在設(shè)計(jì)陣列結(jié)構(gòu)時(shí)需要預(yù)留很多連接汲極區(qū)的接觸窗面積，導(dǎo)致NOR型快閃記憶體的面積無(wú)法進(jìn)一步縮小，而與目前半導(dǎo)體往小型化發(fā)展的趨勢(shì)相違背。

發(fā)明內(nèi)容
本發(fā)明的目的就是在提供一種NOR型快閃記憶體，以進(jìn)一步縮小陣列面積，同時(shí)使記憶體中的每個(gè)訊號(hào)傳送距離保持相同。
本發(fā)明的再一目的是提供一種NOR型快閃記憶體的制造方法，可與傳統(tǒng)制程相容而不需額外的制程就能制作出新穎的NOR型快閃記憶體。
本發(fā)明提出一種NOR型快閃記憶體，包括基底、數(shù)條控制閘極、數(shù)條摻雜區(qū)(source/drain doping region)、隔離層、數(shù)個(gè)隔離結(jié)構(gòu)、多個(gè)浮置閘極、穿隧介電層與閘間介電層所構(gòu)成。其中，控制閘極以第一方向排列于基底上、摻雜區(qū)則以第二方向排列于基底內(nèi)。再者，隔離層是位于控制閘極和摻雜區(qū)之間，隔離結(jié)構(gòu)則位于摻雜區(qū)及與控制閘極重疊以外的基底中。而浮置閘極是位于隔離層之間的基底與控制閘極間、穿隧介電層則位于基底與浮置閘極之間、閘間介電層是位于控制閘極與浮置閘極之間。
依照本發(fā)明的較佳實(shí)施例所述NOR型快閃記憶體，更包括設(shè)置于兩控制閘極之間的源極與汲極連接區(qū)(source/drain connecting region)以及分別和前述源極與汲極連接區(qū)內(nèi)的摻雜區(qū)相連的接觸窗。
依照本發(fā)明的較佳實(shí)施例所述NOR型快閃記憶體，上述的控制閘極與浮置閘極包括多晶硅層、上述的閘間介電層的材質(zhì)包括介電質(zhì)-氮化物-介電質(zhì)(dielectric-nitride-dielectric)、上述的隔離層包括由高密度電漿(high density plasma，HDP)制程所形成的材質(zhì)層。
依照本發(fā)明的較佳實(shí)施例所述NOR型快閃記憶體，更包括位于控制閘極頂部的硅化金屬層。另外，還包括數(shù)個(gè)位于控制閘極與浮置閘極的側(cè)壁的間隙壁。
本發(fā)明再提出一種NOR型快閃記憶體的制造方法，包括在一基底中形成以一第一方向排列的數(shù)條溝渠隔離結(jié)構(gòu)，再在基底上形成一穿隧介電層、在穿隧介電層上形成以一第二方向排列的數(shù)條第一導(dǎo)體層，且第一導(dǎo)體層橫跨溝渠隔離結(jié)構(gòu)。接著，去除第一導(dǎo)體層之間的穿隧介電層，以暴露出部分溝渠隔離結(jié)構(gòu)，再將暴露出的溝渠隔離結(jié)構(gòu)去除，以暴露出這些溝渠隔離結(jié)構(gòu)底部的基底。隨后，進(jìn)行一離子植入制程，以在第一導(dǎo)體層之間暴露出的基底內(nèi)形成數(shù)個(gè)摻雜區(qū)。然后，在第一導(dǎo)體層之間填入一隔離層，并露出第一導(dǎo)體層的頂部，再在基底上形成一閘間介電層覆蓋第一導(dǎo)體層，然后在閘間介電層上形成一第二導(dǎo)體層。接著，圖案化第二導(dǎo)體層，以形成呈第一方向排列的數(shù)條控制閘極，之后藉由控制閘極作為罩幕，去除閘間介電層與底下的第一導(dǎo)體層，以形成數(shù)個(gè)浮置閘極。
依照本發(fā)明的較佳實(shí)施例所述NOR型快閃記憶體的制造方法，上述形成第一導(dǎo)體層的步驟包括先在基底上沉積一第一多晶硅層，再在第一多晶硅層上形成一氮化硅圖案層，然后以氮化硅圖案層為罩幕，蝕刻去除露出的第一多晶硅層。而且，前述氮化硅圖案層可在隔離層填入后被去除。
依照本發(fā)明的較佳實(shí)施例所述NOR型快閃記憶體的制造方法，上述在第一導(dǎo)體層之間填入隔離層的步驟包括先利用高密度電漿制程在基底上沉積一材質(zhì)層，再利用化學(xué)機(jī)械研磨制程磨除材質(zhì)層，直到露出第一導(dǎo)體層的頂部。之后，可選擇移除部分被磨除的材質(zhì)層，使材質(zhì)層的頂部低于第一導(dǎo)體層的頂部，以增加閘極耦合率(gate coupling ratio，GCR)。
依照本發(fā)明的較佳實(shí)施例所述NOR型快閃記憶體的制造方法，上述形成第二導(dǎo)體層的步驟包括形成一第二多晶硅層。
依照本發(fā)明的較佳實(shí)施例所述NOR型快閃記憶體的制造方法，上述形成浮置閘極后更可包括在控制閘極上形成一硅化金屬層。此外，上述形成浮置閘極后還可包括在控制閘極與浮置閘極的側(cè)壁形成數(shù)個(gè)間隙壁。
依照本發(fā)明的較佳實(shí)施例所述NOR型快閃記憶體的制造方法，上述形成浮置閘極后更包括形成和摻雜區(qū)相連的數(shù)個(gè)接觸窗。
本發(fā)明因?yàn)椴捎每刂崎l極和摻雜區(qū)交錯(cuò)配置的NOR型快閃記憶體，所以可省去連接汲極區(qū)的接觸窗面積，而使整體陣列面積降低，且能夠使訊號(hào)傳送距離保持相同。此外，本發(fā)明的制造方法可與傳統(tǒng)制程相容，因此不需額外的制程即可制作出新穎的NOR型快閃記憶體。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下。


圖1是習(xí)知一種NOR型快閃記憶體的俯視圖。
圖2是圖1的II-II’線(xiàn)的剖視圖。
圖3是依照本發(fā)明的一較佳實(shí)施例的NOR型快閃記憶體的俯視圖。
圖4-I、圖4-II、圖4-III、圖4-IV與圖4-V則分別是圖3的I-I’線(xiàn)段、II-II’線(xiàn)段、III-III’線(xiàn)段、IV-IV’線(xiàn)段與V-V’線(xiàn)段的剖視圖。
圖5-IV是圖4-IV的結(jié)構(gòu)的另一范例的剖視圖。
圖6A-I至圖6D-I是圖3的I-I’線(xiàn)段的制造流程剖視圖。
圖6A-II至圖6E-II是圖3的II-II’線(xiàn)段的制造流程剖視圖。
圖6A-III至圖6E-III是圖3的III-III’線(xiàn)段的制造流程剖視圖。
圖6A-IV至圖6E-IV是圖3的IV-IV’線(xiàn)段的制造流程剖視圖。
100、300基底102擴(kuò)散區(qū)104、308隔離結(jié)構(gòu)106、302控制閘極108a源極區(qū)108b汲極區(qū)112、118、320接觸窗114、304摻雜區(qū)116源極拾起線(xiàn)306隔離層310浮置閘極312穿隧介電層
314閘間介電層316源極與汲極連接區(qū)318介電層322硅化金屬層324間隙壁602、610導(dǎo)體層608溝渠隔離結(jié)構(gòu)612離子植入制程具體實(shí)施方式
第一實(shí)施例圖3是依照本發(fā)明的第一實(shí)施例的NOR型快閃記憶體的俯視圖。圖4-I、圖4-II、圖4-III與圖4-IV則分別是圖3的I-I’線(xiàn)段、II-II’線(xiàn)段、III-III’線(xiàn)段與IV-IV’線(xiàn)段的剖視圖。
請(qǐng)同時(shí)參閱圖3與圖4-I、圖4-II、圖4-III和圖4-IV所示，本實(shí)施例的NOR型快閃記憶體基本上是由基底300、數(shù)條控制閘極302、數(shù)條摻雜區(qū)304、隔離層306、數(shù)個(gè)隔離結(jié)構(gòu)308、多個(gè)浮置閘極310、穿隧介電層312與閘間介電層314所構(gòu)成。其中，控制閘極302以第一方向排列于基底300上，摻雜區(qū)304則以第二方向排列于基底300內(nèi)，且在本實(shí)施例的NOR型快閃記憶體中，摻雜區(qū)304是作為源極與汲極之用。再者，隔離層306是位于控制閘極302和摻雜區(qū)304之間，且隔離層306例如是由高密度電漿(high density plasma，HDP)制程所形成的材質(zhì)層，而隔離結(jié)構(gòu)308則在摻雜區(qū)304及與控制閘極302重疊以外的基底300中。此外，浮置閘極310位于隔離層306之間的基底300與控制閘極302間，且浮置閘極310例如是多晶硅層或其它適合的導(dǎo)體層。穿隧介電層312則位于基底300與浮置閘極310間，而閘間介電層314是位于控制閘極302與浮置閘極310之間，其中閘間介電層314的材質(zhì)譬如是介電質(zhì)-氮化物-介電質(zhì)，較佳為氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)。
此外，上述結(jié)構(gòu)中呈條狀的摻雜區(qū)304可從NOR型快閃記憶體向外延伸，以便在記憶體以外的區(qū)域設(shè)置外接電源的接觸窗?；蛘撸x擇直接在圖3的結(jié)構(gòu)中設(shè)置一些源極與汲極連接區(qū)(source/drain connectingregion)316，以便供應(yīng)電流到作為源極與汲極的各條摻雜區(qū)304，如圖3與圖4-V所示，其中圖4-V為圖3的V-V’線(xiàn)段的剖視圖。
請(qǐng)參照?qǐng)D3與圖4-V，源極與汲極連接區(qū)316是設(shè)置于兩控制閘極302之間，且可在覆蓋于基底300上的一層介電層318中設(shè)置一個(gè)和源極與汲極連接區(qū)316內(nèi)的摻雜區(qū)304相連的接觸窗320，而上述介電層318通常是在于后續(xù)制程期間形成的；舉例來(lái)說(shuō)，介電層318譬如是內(nèi)層介電層(ILD)。
除此之外，前述有關(guān)圖4-IV還可以有另一種結(jié)構(gòu)，如圖5-IV所示。
請(qǐng)參閱圖5-IV所示，為了提升導(dǎo)電率，可以在控制閘極302是多晶硅層時(shí)，在其頂部加上一層硅化金屬層322。另外，在控制閘極310與浮置閘極302的側(cè)壁還可設(shè)置間隙壁324。
第二實(shí)施例本發(fā)明的NOR型快閃記憶體的制造流程將于后文中詳述，但其僅是作為應(yīng)用本發(fā)明的實(shí)施例，而非將本發(fā)明限制在以下方式。另外，以下所使用的“主要元件符號(hào)”如與前面各圖相同者，則代表相通或類(lèi)似的元件。
圖6A-I至圖6D-I是圖3的I-I’線(xiàn)段的制造流程剖視圖。圖6A-II至圖6E-II是圖3的II-II’線(xiàn)段的制造流程剖視圖。圖6A-III至圖6E-III是圖3的III-III’線(xiàn)段的制造流程剖視圖。圖6A-IV至圖6E-IV是圖3的IV-IV’線(xiàn)段的制造流程剖視圖。
請(qǐng)同時(shí)參閱圖6A-I至圖6A-IV所示，在一基底300中先形成以第一方向(如圖3所示)排列的數(shù)條溝渠隔離結(jié)構(gòu)608，再在基底300上形成一穿隧介電層312。然后，在穿隧介電層312上形成以第二方向(如圖3所示)排列的數(shù)條第一導(dǎo)體層610，且第一導(dǎo)體層610橫跨溝渠隔離結(jié)構(gòu)608，而此步驟譬如是先在基底300上沉積一層多晶硅層，再在多晶硅層上形成一氮化硅圖案層，之后以氮化硅圖案層為罩幕，蝕刻去除露出的多晶硅層。
接著，請(qǐng)同時(shí)參閱圖6B-I至圖6B-III所示，去除第一導(dǎo)體層610之間的穿隧介電層312，以暴露出部分溝渠隔離結(jié)構(gòu)608，再將暴露出的溝渠隔離結(jié)構(gòu)608去除。此時(shí)，遺留下來(lái)的溝渠隔離結(jié)構(gòu)即為第一實(shí)施例的隔離結(jié)構(gòu)308，而且這些被去除的溝渠隔離結(jié)構(gòu)608底部的基底300會(huì)被暴露出來(lái)。隨后，進(jìn)行一離子植入制程612，以在第一導(dǎo)體層610之間暴露出的基底300內(nèi)形成數(shù)個(gè)摻雜區(qū)304。而在這一組圖式所示的制程期間，圖3的IV-IV’線(xiàn)段的剖面圖則仍如圖6A-IV一樣，只是原本標(biāo)示為608的整條溝渠隔離結(jié)構(gòu)因?yàn)楸蝗コ粢徊糠郑蔀楦綦x結(jié)構(gòu)308。
然后，請(qǐng)同時(shí)參閱圖6C-I至圖6C-III所示，在第一導(dǎo)體層610之間填入一隔離層306，并露出第一導(dǎo)體層610的頂部，而填入隔離層306的方法例如是利用高密度電漿制程在基底300上沉積一材質(zhì)層，再利用化學(xué)機(jī)械研磨制程磨除材質(zhì)層，直到露出第一導(dǎo)體層610的頂部。此外，如果在前面形成第一導(dǎo)體層610的時(shí)候有用一層氮化硅圖案層作為罩幕，則可選擇在填入隔離層306后將其去除。此時(shí)，在圖3的IV-IV’線(xiàn)段的剖面圖則仍如圖6A-IV一樣。
之后，請(qǐng)同時(shí)參閱圖6D-I至圖6D-IV所示，如果要增加閘極耦合率(gate coupling ratio，GCR)，可選擇先移除部分被磨除的材質(zhì)層(亦即隔離層306)，使材質(zhì)層的頂部低于第一導(dǎo)體層610的頂部。接著，在基底300上形成一閘間介電層314覆蓋第一導(dǎo)體層610，且其步驟例如包括形成一氧化物-氮化物-氧化物層。然后，在閘間介電層314上形成一第二導(dǎo)體層602，而形成第二導(dǎo)體層602的步驟例如包括形成一層多晶硅層。
接著，請(qǐng)同時(shí)參閱圖6E-II至圖6E-IV所示，圖案化第二導(dǎo)體層602，以形成呈第一方向排列的數(shù)條控制閘極302，之后藉由控制閘極302作為罩幕，去除閘間介電層314與底下的第一導(dǎo)體層610，以形成數(shù)個(gè)浮置閘極310。此時(shí)，在圖3的I-I’線(xiàn)段的剖面圖則仍如圖6D-I一樣。
此外，本實(shí)施例的制造流程尚有其它選擇性的步驟。舉例來(lái)說(shuō)，可參照前面第一實(shí)施例的圖5-IV，在形成浮置閘極310后，在控制閘極302上形成一硅化金屬層322，以提升導(dǎo)電率。再者，形成浮置閘極310之后也可在控制閘極302與浮置閘極310的側(cè)壁形成間隙壁324。
另外，為使說(shuō)明書(shū)簡(jiǎn)單明了，請(qǐng)參照前面第一實(shí)施例的圖4-V，在形成浮置閘極后可在基底300上形成一內(nèi)層介電層318，之后在內(nèi)層介電層318中形成與摻雜區(qū)304相連的接觸窗320。
綜上所述，本發(fā)明的特點(diǎn)在于采用控制閘極和摻雜區(qū)交錯(cuò)配置的NOR型快閃記憶體，所以可大幅降低記憶體的陣列面積，而且還能夠使訊號(hào)傳送距離保持相同。此外，本發(fā)明的制程可與傳統(tǒng)制程相容，因此不需額外的制程即可制作出本發(fā)明的NOR型快閃記憶體。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的申請(qǐng)專(zhuān)利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種NOR型快閃記憶體，其特征在于其包括一基底；多數(shù)條控制閘極，以一第一方向排列于該基底上；多數(shù)條摻雜區(qū)，以一第二方向排列于該基底內(nèi)；一隔離層，位于該些控制閘極與該些摻雜區(qū)之間；多數(shù)個(gè)隔離結(jié)構(gòu)，位于該些摻雜區(qū)及與該些控制閘極重疊以外的該基底中；多數(shù)個(gè)浮置閘極，位于該隔離層之間的該基底與該些控制閘極之間；多數(shù)個(gè)穿隧介電層，位于該基底與該些浮置閘極之間；以及多數(shù)個(gè)閘間介電層，位于該些控制閘極與該些浮置閘極之間。
2.根據(jù)權(quán)利要求1所述的NOR型快閃記憶體，其特征在于其更包括多數(shù)個(gè)源極與汲極連接區(qū)，設(shè)置于兩控制閘極之間；以及多數(shù)個(gè)接觸窗，分別與該些源極與汲極連接區(qū)內(nèi)的該些摻雜區(qū)相連。
3.根據(jù)權(quán)利要求1所述的NOR型快閃記憶體，其特征在于其中該些控制閘極與該些浮置閘極包括多晶硅層。
4.根據(jù)權(quán)利要求1所述的NOR型快閃記憶體，其特征在于其中該些閘間介電層的材質(zhì)包括介電質(zhì)-氮化物-介電質(zhì)。
5.根據(jù)權(quán)利要求1所述的NOR型快閃記憶體，其特征在于其中所述的隔離層包括材質(zhì)層。
6.根據(jù)權(quán)利要求1所述的NOR型快閃記憶體，其特征在于其更包括一硅化金屬層，位于該些控制閘極的頂部。
7.根據(jù)權(quán)利要求1所述的NOR型快閃記憶體，其特征在于其更包括多數(shù)個(gè)間隙壁，位于該些控制閘極與該些浮置閘極的側(cè)壁。
8.一種NOR型快閃記憶體的制造方法，其特征在于其包括在一基底中形成以一第一方向排列的多數(shù)條溝渠隔離結(jié)構(gòu)；在該基底上形成一穿隧介電層；在該穿隧介電層上形成以一第二方向排列的多數(shù)條第一導(dǎo)體層，該些第一導(dǎo)體層橫跨該些溝渠隔離結(jié)構(gòu)；去除該些第一導(dǎo)體層之間的該穿隧介電層，以暴露出部分該些溝渠隔離結(jié)構(gòu)；去除暴露出的該些溝渠隔離結(jié)構(gòu)，以暴露出該些溝渠隔離結(jié)構(gòu)底部的該基底；進(jìn)行一離子植入制程，以在該些第一導(dǎo)體層之間暴露出的該基底內(nèi)形成多數(shù)個(gè)摻雜區(qū)；在該些第一導(dǎo)體層之間填入一隔離層，并露出該些第一導(dǎo)體層的頂部；在該基底上形成一閘間介電層覆蓋該些第一導(dǎo)體層；在該閘間介電層上形成一第二導(dǎo)體層；圖案化該第二導(dǎo)體層，以形成呈該第一方向排列的多數(shù)條控制閘極；以及藉由該些控制閘極作為罩幕，去除該閘間介電層與底下的該些第一導(dǎo)體層，以形成多數(shù)個(gè)浮置閘極。
9.根據(jù)權(quán)利要求8所述的NOR型快閃記憶體的制造方法，其特征在于其中在該穿隧介電層上形成以該第二方向排列的該些第一導(dǎo)體層的步驟，包括在該基底上沉積一第一多晶硅層；在該第一多晶硅層上形成一氮化硅圖案層；以及以該氮化硅圖案層為罩幕，蝕刻去除露出的該第一多晶硅層。
10.根據(jù)權(quán)利要求9所述的NOR型快閃記憶體的制造方法，其特征在于其中在該些第一導(dǎo)體層之間填入該隔離層之后，更包括去除該氮化硅圖案層。
11.根據(jù)權(quán)利要求8所述的NOR型快閃記憶體的制造方法，其特征在于其中在該些第一導(dǎo)體層之間填入該隔離層的步驟，包括利用高密度電漿制程，在該基底上沉積一材質(zhì)層；以及利用化學(xué)機(jī)械研磨制程磨除該材質(zhì)層，直到露出該些第一導(dǎo)體層的頂部。
12.根據(jù)權(quán)利要求11所述的NOR型快閃記憶體的制造方法，其特征在于其中利用化學(xué)機(jī)械研磨制程磨除該材質(zhì)層后，更包括移除部分被磨除的該材質(zhì)層，以使該材質(zhì)層的頂部低于該些第一導(dǎo)體層的頂部。
13.根據(jù)權(quán)利要求8所述的NOR型快閃記憶體的制造方法，其特征在于其中形成該閘間介電層的步驟包括形成一介電質(zhì)-氮化物-介電質(zhì)層。
14.根據(jù)權(quán)利要求8所述的NOR型快閃記憶體的制造方法，其特征在于其中形成該第二導(dǎo)體層的步驟包括形成一第二多晶硅層。
15.根據(jù)權(quán)利要求14所述的NOR型快閃記憶體的制造方法，其特征在于其中形成該些浮置閘極后更包括在各該控制閘極上形成一硅化金屬層。
16.根據(jù)權(quán)利要求8所述的NOR型快閃記憶體的制造方法，其特征在于其中形成該些浮置閘極后，更包括在該些控制閘極與該些浮置閘極的側(cè)壁形成多數(shù)個(gè)間隙壁。
17.根據(jù)權(quán)利要求8所述的NOR型快閃記憶體的制造方法，其特征在于其中形成該些浮置閘極后，更包括在該基底上形成一內(nèi)層介電層；以及在該內(nèi)層介電層中形成與該些摻雜區(qū)相連的多數(shù)個(gè)接觸窗。
全文摘要
一種NOR型快閃記憶體，是由基底、控制閘極、摻雜區(qū)、隔離層、隔離結(jié)構(gòu)、浮置閘極、穿隧介電層與閘間介電層所構(gòu)成。其中，控制閘極以第一方向排列于基底上、摻雜區(qū)則以第二方向排列于基底內(nèi)。隔離層是位于控制閘極與摻雜區(qū)之間，隔離結(jié)構(gòu)則在摻雜區(qū)及與控制閘極重疊以外的基底中。而浮置閘極位于隔離層之間的基底與控制閘極間、穿隧介電層位于基底與浮置閘極間、閘間介電層位于控制與浮置閘極間。由于控制閘極和摻雜區(qū)交錯(cuò)配置，所以可省去連接汲極區(qū)的接觸窗面積，且能夠使訊號(hào)傳送距離保持相同。
文檔編號(hào)H01L21/8234GK1862817SQ20051006923
公開(kāi)日2006年11月15日 申請(qǐng)日期2005年5月12日 優(yōu)先權(quán)日2005年5月12日
發(fā)明者林新富, 吳俊沛 申請(qǐng)人:旺宏電子股份有限公司