專利名稱：半導體單元布局結(jié)構的制作方法
技術領域：
本發(fā)明涉及一種半導體裝置的結(jié)構，特別是涉及一種半導體單元(semiconductor cell)的布局(layout)結(jié)構。
背景技術：
在半導體集成電路設計的領域中，設計者時常會采用單元(cell)的概念，以簡化設計流程，而現(xiàn)代的大規(guī)模集成電路即主要是由許多標準單元(standard cell)所構成者。所謂“標準單元”即是指具有特定功能的邏輯電路(如與非門(NAND gate)、或非門(NOR gate)等)的區(qū)塊，或是其它種類電路的區(qū)塊，其“高度”(height)皆固定，且電路布局已經(jīng)過周密的設計，以使其空間應用效率最佳化。標準單元的相關基礎知識例如可見于美國專利第5,798,541號中。在一般集成電路工藝的數(shù)據(jù)庫中，通常會存有上千種的標準單元的信息。
請參照圖1，例示現(xiàn)有集成電路中在單元寬度方向(與單元高度方向垂直的方向)上相鄰的兩個標準單元100與200，各自包含一CMOS元件。亦即單元100包含NMOS晶體管(簡稱NMOS)110與PMOS晶體管(簡稱PMOS)120，單元200包含NMOS 210與PMOS 220。單元100與200具有相同的“高度”H，且單元100與200所占的寬度WT0為二者各自寬度W1與W2之和，此即表示單元100與200所占的面積為二者各自面積之和。以此類推，現(xiàn)有的集成電路中所有單元所占面積即等于其各自所占面積之和。
然而，由于業(yè)界對集成電路元件集成度的要求不斷提高，所以在使用標準單元建構集成電路時，時常會有空間不足的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的即是提供一種半導體單元布局結(jié)構，以提高集成電路的元件密度。
本發(fā)明的半導體單元布局結(jié)構包括多個半導體單元，其中至少有一對單元之間有至少一重疊構件存在，使得此對單元所占面積小于其各自面積之和。
在本發(fā)明的一優(yōu)選實施例中，上述的單元包括高度相同的多個標準單元，其在與此高度方向垂直的寬度方向上排成多列，而該對單元之間的重疊構件例如是由該對單元各自的對應構件在該寬度方向上重疊而得者。上述標準單元排成多列的狀態(tài)例如可參考美國專利第5,798,541號的圖式。
再者，該對單元包括第一與第二單元，其中第一單元例如是包括第一CMOS元件，且該第二單元例如是包括第二CMOS元件。在此情形下，該對單元之間的重疊構件例如是包括PMOS的N井區(qū)(或N基底區(qū))與NMOS的P井區(qū)(或P基底區(qū))，而有N井區(qū)與P基底區(qū)、N基底區(qū)與P井區(qū)，以及N井區(qū)與P井區(qū)等組合。重疊的N井/基底區(qū)由第一CMOS元件的PMOS的N井/基底區(qū)與第二CMOS元件的PMOS的N井/基底區(qū)重疊而成；而重疊的P井/基底區(qū)則由第一CMOS元件的NMOS的P井/基底區(qū)與第二CMOS元件的NMOS的P井/基底區(qū)重疊而成。
再者，該對單元可進一步重疊更多的部分，使二者間有更多的重疊構件。例如，第一CMOS元件的NMOS的(第一)N型源/漏極區(qū)可與第二CMOS元件的NMOS的(第二)N型源/漏極區(qū)重疊，且第一CMOS元件的PMOS的(第一)P型源/漏極區(qū)可與第二CMOS元件的PMOS的(第二)P型源/漏極區(qū)重疊。于此情形下，當?shù)谝?、第二N、P型源/漏極區(qū)各自的外緣更有同型摻雜的擴散區(qū)時，第一N型源/漏極區(qū)的擴散區(qū)與第二N型源/漏極區(qū)的擴散區(qū)重疊，且第一P型源/漏極區(qū)的擴散區(qū)與第二P型源/漏極區(qū)的擴散區(qū)重疊。
此外，第一N型源/漏極區(qū)的接觸窗可與第二N型源/漏極區(qū)的接觸窗重疊，且第一P型源/漏極區(qū)的接觸窗可與該第二P型源/漏極區(qū)的接觸窗重疊。
如上所述，由于本發(fā)明的半導體單元布局結(jié)構的單元之間有重疊構件存在，所以該些單元所占面積小于其各自面積之和，而得以提高集成電路的元件密度。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例，并配合附圖作詳細說明如下。


圖1例示現(xiàn)有兩相鄰的含CMOS元件的標準單元。
圖2繪示依照本發(fā)明的優(yōu)選實施例，令圖1的兩個標準單元的對應井/基底區(qū)重疊所得的布局結(jié)構。
圖3繪示依照本發(fā)明的優(yōu)選實施例，進一步令圖2的兩個標準單元的對應源/漏極區(qū)重疊所得的布局結(jié)構。
圖4繪示現(xiàn)有兩相鄰的含CMOS元件的標準單元，其還包括擴散區(qū)、接觸窗及連接接觸窗的導線層。
圖5繪示依照本發(fā)明的優(yōu)選實施例，令圖4的兩個標準單元的井區(qū)、源/漏極區(qū)、擴散區(qū)及接觸窗各自重疊所得的布局結(jié)構。
簡單符號說明100、200第一、第二標準單元102、202、302、402柵極線110、210第一、第二NMOS晶體管120、220第一、第二PMOS晶體管112、212第一、第二P井/基底區(qū)122、222第一、第二N井/基底區(qū)114、214第一、第二N型源/漏極區(qū)124、224第一、第二P型源/漏極區(qū)310、410第一、第二NMOS晶體管320、420第一、第二PMOS晶體管312、412第一、第二P井區(qū)322、422第一、第二N井區(qū)314、414第一、第二N型源/漏極區(qū)324、424第一、第二P型源/漏極區(qū)316、416第一、第二N型擴散區(qū)326、426第一、第二P型擴散區(qū)318、328、418、428接觸窗330、340、430、440導線層H、W*高度代號、寬度代號具體實施方式
以下將以兩相鄰的含CMOS元件的標準單元為例進一步說明本發(fā)明。雖然圖式僅繪出兩個單元，但此絕不表示本發(fā)明應用至僅含兩個單元的集成電路。由于以單元概念設計的集成電路中的單元數(shù)目必定遠大于2，故本領域技術人員應知此二單元只是眾多單元中用以舉例說明的兩個單元而已。
同時，本發(fā)明的應用亦非僅限于含CMOS的標準單元，而可擴及含有任何其它種類元件的單元，只要相鄰兩單元之間有可重疊的構件即可。再者，本發(fā)明亦非僅限于相鄰兩單元只與彼此互相重疊的情形，而可應用至連續(xù)3個或更多在寬度方向上排列的單元中任兩相鄰單元間皆有重疊構件的情形。
圖2繪示依照本發(fā)明的優(yōu)選實施例，令圖1的兩個標準單元部分重疊所得的布局結(jié)構。詳言之，單元100的NMOS 110的P井/基底區(qū)112與單元200的NMOS 210的P井/基底區(qū)212部分重疊，且單元100的PMOS 120的N井/基底區(qū)122與單元200的PMOS 220的N井/基底區(qū)222部分重疊。如本領域技術人員所知，CMOS元件的井區(qū)設計可采用N井-P井、N井-P基底、N基底-P井等組合，所以本例有可能是P井區(qū)112與212重疊且N井區(qū)122與222重疊、P基底區(qū)112與212重疊且N井區(qū)122與222重疊，或是P井區(qū)112與212重疊且N基底區(qū)122與222重疊。另外，單元100的CMOS元件尚包括柵極線102，且單元200的CMOS元件尚包括柵極線202。
再者，如果單元100的NMOS 110的N型源/漏極區(qū)114與單元200的NMOS 210的N型源/漏極區(qū)214須在不同時間施加電壓，或是二者須施加不同的電壓，則N型源/漏極區(qū)114與214間優(yōu)選有一特定距離(d)，以免單元100與200互相干擾。同理，單元100的PMOS 120的P型源/漏極區(qū)124與單元200的PMOS 220的P型源/漏極區(qū)224之間亦可有一特定距離，以免單元100與200互相干擾。
于圖2所示實施例中，單元100與200所占寬度WT1小于單元100與200各自的寬度W1與W2之和，亦即，單元100與200所占面積小于二者各自面積之和。
請參照圖3，如果NMOS 110的N型源/漏極區(qū)114與NMOS 210的N型源/漏極區(qū)214在設計上可同時施加相同電壓，且PMOS 120的P型源/漏極區(qū)124與NMOS 220的P型源/漏極區(qū)224在設計上亦可同時施加相同電壓，則除了圖2所繪的井/基底區(qū)重疊外，更可進一步增加重疊的比例，令N型源/漏極區(qū)114與N型源/漏極區(qū)214重疊，且P型源/漏極區(qū)124與P型源/漏極區(qū)224重疊。此時單元100與200所占的寬度WT2即比前例的WT1更小，表示可以節(jié)省更多的空間。
除前述柵極線、井區(qū)與源/漏極區(qū)外，上述兩個相鄰的含CMOS元件的標準單元(300、400)還可包括擴散區(qū)、接觸窗及連接接觸窗的導線層等，此種單元的現(xiàn)有布局結(jié)構例如圖4所示。在圖4中，N型擴散區(qū)316位于N型源/漏極區(qū)314周圍、N型擴散區(qū)416位于N型源/漏極區(qū)414周圍、P型擴散區(qū)326位于P型源/漏極區(qū)324周圍，且P型擴散區(qū)426位于P型源/漏極區(qū)424周圍。接觸窗318、328、418、428分別位在源/漏極區(qū)314、324、414、424上，且導線層330、340、430、440分別與接觸窗318、328、418、428連接。其中，導線層330與430例如是電源線(VCCline)，導線層340與440例如是接地線(VSSline)。單元300與400還包括一些局部內(nèi)連線(未繪出)，以具有特定的功能，如NOR柵或NAND柵等功能。
請參照圖5，當單元300與400中的源/漏極區(qū)重疊時，N型擴散區(qū)316與N型擴散區(qū)416重疊，且P型擴散區(qū)326與P型擴散區(qū)426擴散區(qū)重疊。另外，如導線層330與430在使用時同時施加相同電壓，則導線層330與430即可重疊。如導線層340與440在使用時同時施加相同電壓，則導線層340與440亦可重疊。
再者，當單元300、400中的N型源/漏極區(qū)314與N型源/漏極區(qū)414重疊時，前者的接觸窗318亦可與后者的接觸窗418重疊；而當P型源/漏極區(qū)324與P型源/漏極區(qū)424重疊時，前者的接觸窗328亦可與后者的接觸窗428重疊。此時單元300與400所占寬度WT3亦小于二者各自寬度W1與W2之和，如同各前例的情形。
綜上所述，在本發(fā)明的優(yōu)選實施例中，兩相鄰的含CMOS標準單元之間至少可有井/基底區(qū)重疊，或進一步有源/漏極互相重疊，或再進一步有擴散區(qū)、導線層或接觸窗等互相重疊。無論那一種情形，皆可使此二單元所占的面積小于二者各自面積之和。依此類推，集成電路中所有單元所占的面積即可小于其各自面積之和，而得以提高集成電路的元件密度。
雖然本發(fā)明以優(yōu)選實施例揭露如上，然而其并非用以限定本發(fā)明，本領域的技術人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動與潤飾，因此本發(fā)明的保護范圍應當以后附的權利要求所界定者為準。
權利要求
1.一種半導體單元布局結(jié)構，包括多個半導體單元，其中至少有一對單元之間有至少一重疊構件存在，使得該對單元所占面積小于其各自面積之和。
2.如權利要求1所述的半導體單元布局結(jié)構，其中該些半導體單元包括高度相同的多個標準單元，其在與該高度方向垂直的一寬度方向上排成多列。
3.如權利要求2所述的半導體單元布局結(jié)構，其中該對單元間的該重疊構件由該對單元各自的對應構件在該寬度方向上重疊而獲得。
4.如權利要求3所述的半導體單元布局結(jié)構，其中該對單元包括第一與第二單元，該第一單元包括第一CMOS元件，且該第二單元包括第二CMOS元件。
5.如權利要求4所述的半導體單元布局結(jié)構，其中該第一CMOS元件包括第一N基底區(qū)與第一P井區(qū)；該第二CMOS元件包括第二N基底區(qū)與第二P井區(qū)；該第一N基底區(qū)與該第二N基底區(qū)重疊；以及該第一P井區(qū)與該第二P井區(qū)重疊。
6.如權利要求4所述的半導體單元布局結(jié)構，其中該第一CMOS元件包括第一N井區(qū)與第一P基底區(qū)；該第二CMOS元件包括第二N井區(qū)與第二P基底區(qū)；該第一N井區(qū)與該第二N井區(qū)重疊；以及該第一P基底區(qū)與該第二P基底區(qū)重疊。
7.如權利要求4所述的半導體單元布局結(jié)構，其中該第一CMOS元件包括第一N井區(qū)與第一P井區(qū)；該第二CMOS元件包括第二N井區(qū)與第二P井區(qū)；該第一N井區(qū)與該第二N井區(qū)重疊；以及該第一P井區(qū)與該第二P井區(qū)重疊。
8.如權利要求7所述的半導體單元布局結(jié)構，其中該第一CMOS元件還包括第一N型源/漏極區(qū)與第一P型源/漏極區(qū)；該第二CMOS元件還包括第二N型源/漏極區(qū)與第二P型源/漏極區(qū)；該第一第二N型源/漏極區(qū)互相重疊；以及該第一第二P型源/漏極區(qū)互相重疊。
9.如權利要求8所述的半導體單元布局結(jié)構，其中該第一、第二N、P型源/漏極區(qū)各自的外緣還有同型摻雜的擴散區(qū)；該第一N型源/漏極區(qū)的擴散區(qū)與該第二N型源/漏極區(qū)的擴散區(qū)重疊；以及該第一P型源/漏極區(qū)的擴散區(qū)與該第二P型源/漏極區(qū)的擴散區(qū)重疊。
10.如權利要求8所述的半導體單元布局結(jié)構，其中該第一、第二N、P型源/漏極區(qū)各自之上皆有接觸窗；該第一N型源/漏極區(qū)的接觸窗與該第二N型源/漏極區(qū)的接觸窗重疊；以及該第一P型源/漏極區(qū)的接觸窗與該第二P型源/漏極區(qū)的接觸窗重疊。
全文摘要
一種半導體單元布局結(jié)構，包括多個半導體單元，其中至少有一對單元之間有至少一重疊構件存在，使得此對單元所占面積小于其各自面積之和。
文檔編號H01L21/70GK1838410SQ20051005927
公開日2006年9月27日 申請日期2005年3月25日 優(yōu)先權日2005年3月25日
發(fā)明者廖作祥 申請人:聯(lián)華電子股份有限公司