專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及SOI(絕緣體上的硅)結(jié)構(gòu)的半導(dǎo)體裝置。
背景技術(shù)：
被稱為SOI器件的半導(dǎo)體裝置作為高速、低功耗的器件，最近越來越引人注目。
在SOI層與硅襯底之間夾入埋入氧化膜的SOI結(jié)構(gòu)的SOI襯底中制造該SOI器件。特別是，使作為上層硅層的SOI層薄膜化(～約幾微米)了的SOI器件被稱為薄膜SOI器件而引人注目，預(yù)期可應(yīng)用于攜帶裝置用LSI等中。迄今為止，利用貫通SOI層的Si(硅)而到達埋入氧化膜而形成的元件隔離用氧化膜對SOI元件(SOI結(jié)構(gòu)的SOI層中形成的(半導(dǎo)體)元件)進行了完全隔離。
由于該完全隔離技術(shù)將元件與其它元件進行了完全的導(dǎo)電性的絕緣，故具有無“鎖定”(不產(chǎn)生“鎖定”(latchup))、抗噪聲性能強等的特長。但是，由于晶體管在導(dǎo)電性地浮置(floating)狀態(tài)下工作，故存在下述問題或是在延遲時間方面產(chǎn)生了頻率依存性，或是產(chǎn)生了在漏電流-漏電壓特性中產(chǎn)生凸峰(hump)的彎折(kink)效應(yīng)等的襯底浮置效應(yīng)。為了抑制該襯底浮置效應(yīng)，下述的部分隔離技術(shù)是有效的以不與埋入氧化膜相接的方式在上層部中形成隔離氧化膜(部分氧化膜)，與下層部的SOI層的一部分一起構(gòu)成部分隔離區(qū)，通過在用部分隔離區(qū)進行了元件隔離的區(qū)域中設(shè)置的體區(qū)上設(shè)置體端子，經(jīng)部分氧化膜下的SOI層可固定襯底電位(體電位)。但是，存在在該部分隔離技術(shù)中喪失作為完全隔離技術(shù)的優(yōu)點的無“鎖定”這樣的優(yōu)點的問題。
因此，開發(fā)了將兩者的優(yōu)點結(jié)合起來的部分隔離及完全隔離合并使用技術(shù)。在部分隔離及完全隔離合并使用技術(shù)中，部分隔離及完全隔離合并使用的槽深度不同。因此，在淀積隔離氧化膜的氧化膜后的CMP處理后，槽深度深的完全隔離部分與部分隔離部分相比，產(chǎn)生凹坑(dishing)。因而，存在在柵氧化膜的可靠性方面重要的隔離邊緣的形狀在部分隔離和完全隔離中不同的問題。此外，在合并使用的工藝中，由于完全隔離的隔離邊緣低，故存在邊緣部分的MOS晶體管的閾值電壓局部地下降、可能導(dǎo)致漏泄電流增加的問題。
此外，在現(xiàn)有的器件中，由于離體端子的距離在各個晶體管中不同，故存在體電阻發(fā)生離散性、漏泄電流發(fā)生離散性的問題。
另外，存在即使利用經(jīng)部分氧化膜下的SOI層來固定體電位的部分隔離技術(shù)也不能說能以良好的穩(wěn)定性固定體電位的問題。

發(fā)明內(nèi)容
本發(fā)明是為了解決上述問題而進行的，其目的在于得到能進行在利用部分隔離區(qū)進行了元件隔離的元件形成區(qū)中的體區(qū)的穩(wěn)定性良好的體電位固定的SOI結(jié)構(gòu)的半導(dǎo)體裝置、在進行了部分隔離或部分隔離及完全隔離合并使用時可構(gòu)成高功能的半導(dǎo)體集成電路的半導(dǎo)體裝置及其制造方法。
本發(fā)明提供了一種由半導(dǎo)體襯底、埋入絕緣層和SOI層構(gòu)成的SOI結(jié)構(gòu)的半導(dǎo)體裝置，其特征在于具備第1和第2元件形成區(qū)，設(shè)置在上述SOI層中；部分隔離區(qū)，由在上述SOI層的上層部設(shè)置的部分絕緣膜和作為上述部分絕緣膜下的上述SOI層的一部分的半導(dǎo)體區(qū)構(gòu)成，對上述第1和第2元件形成區(qū)間進行元件隔離；以及第1和第2MOS晶體管，分別在上述第1和第2元件形成區(qū)中形成；使上述第1和第2MOS晶體管間的體區(qū)的結(jié)構(gòu)、柵電極的結(jié)構(gòu)和體電位固定的有無中的至少一個因素不同，來使上述第1和第2MOS晶體管的晶體管特性不同。
本發(fā)明還提供了由半導(dǎo)體襯底、埋入絕緣層和SOI層構(gòu)成的SOI結(jié)構(gòu)的半導(dǎo)體裝置，其特征在于具備第1和第2元件形成區(qū)，設(shè)置在上述SOI層中；部分隔離區(qū)，由在上述SOI層的上層部設(shè)置的部分絕緣膜和作為上述部分絕緣膜下的上述SOI層的一部分的半導(dǎo)體區(qū)構(gòu)成，對上述第1元件形成區(qū)進行元件隔離，使其與其它區(qū)域隔離開；完全隔離區(qū)，由貫通上述SOI層而設(shè)置的完全絕緣膜構(gòu)成，對上述第2元件形成區(qū)進行元件隔離，使其與其它區(qū)域隔離開；第1MOS晶體管，在上述第1元件形成區(qū)中形成；以及第2MOS晶體管，在上述第2元件形成區(qū)中形成；上述第1和第2MOS晶體管具有不同的晶體管特性。


圖1是示出現(xiàn)有的PDSOI-MOSFET的一例的剖面圖。
圖2是示出現(xiàn)有的PDSOI-MOSFET的一例的平面圖。
圖3是示出作為本發(fā)明的實施例1(第1形態(tài))的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。
圖4是示出圖3的A2-A2剖面的剖面圖。
圖5是示出圖3的B1-B1剖面的剖面圖。
圖6是示出實施例1的第2形態(tài)的剖面圖。
圖7是示出實施例1的第3形態(tài)的剖面圖。
圖8是示出實施例1的第4形態(tài)的剖面圖。
圖9是作為本發(fā)明的實施例2的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。
圖10是示出作為本發(fā)明的實施例3的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。
圖11是示出圖10的A4-A4剖面的剖面圖。
圖12是示出圖11的A5-A5剖面的剖面圖。
圖13是示出作為本發(fā)明的實施例4的第1形態(tài)的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。
圖14是示出作為本發(fā)明的實施例4的第2形態(tài)的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。
圖15是示出作為本發(fā)明的實施例4的第3形態(tài)的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。
圖16是示出PDSOI-MOSFET的類型5(其1)的平面結(jié)構(gòu)的平面圖。
圖17是示出PDSOI-MOSFET的類型5(其2)的平面結(jié)構(gòu)的平面圖。
圖18是示出類型A的PDSOI-MOSFET的剖面結(jié)構(gòu)的剖面圖。
圖19是示出類型A的PDSOI-MOSFET的平面結(jié)構(gòu)的平面圖。
圖20是示出類型B的PDSOI-MOSFET的平面結(jié)構(gòu)的平面圖。
圖21是示出類型D的PDSOI-MOSFET的平面結(jié)構(gòu)的平面圖。
圖22是概念性地示出實施例6的半導(dǎo)體裝置的平面結(jié)構(gòu)的說明圖。
圖23是示出實施例6的半導(dǎo)體裝置的應(yīng)用例1的電路圖。
圖24是示出實施例6的半導(dǎo)體裝置的應(yīng)用例2的電路圖。
圖25是示出被完全隔離了的FDSOI-MOSFET的結(jié)構(gòu)的剖面圖。
圖26是示出作為本發(fā)明的實施例7的第1形態(tài)的半導(dǎo)體裝置的電阻元件形成區(qū)的剖面圖。
圖27是示出實施倒7的第1形態(tài)的平面圖。
圖28是示出一般的電阻元件形成區(qū)的剖面圖。
圖29是示出作為實施例7的第2形態(tài)的半導(dǎo)體裝置的電阻元件形成區(qū)的剖面圖。
圖30是示出作為實施例7的第3形態(tài)的半導(dǎo)體裝置的電阻元件形成區(qū)的剖面圖。
圖31是示出6晶體管CMOS結(jié)構(gòu)的SRAM單元的電路圖。
圖32是示出實現(xiàn)圖31中的SRAM單元用的布局結(jié)構(gòu)的平面圖。
圖33是示出高電阻負載型的SRAM單元的電路圖。
圖34是示出實現(xiàn)圖33中的SRAM單元用的布局結(jié)構(gòu)的平面圖。
圖35是示出一般的H柵電極的平面圖。
圖36是作為本發(fā)明的實施例8的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。
圖37是示出圖36的D1-D1剖面的剖面圖。
圖38是示出部分隔離流程的剖面圖。
圖39是示出部分隔離流程的剖面圖。
圖40是示出部分隔離流程的剖面圖。
圖41是示出部分隔離流程的剖面圖。
圖42是示出部分隔離流程的剖面圖。
圖43是示出部分隔離流程的剖面圖。
圖44是示出部分隔離流程的剖面圖。
圖45是示出部分隔離流程的剖面圖。
圖46是示出部分隔離流程的剖面圖。
圖47是示出部分隔離流程的剖面圖。
圖48是示出部分隔離流程的剖面圖。
圖49是示出部分隔離流程的剖面圖。
圖50是示出部分隔離流程的剖面圖。
圖51是示出部分隔離流程的剖面圖。
圖52是示出部分隔離流程的剖面圖。
圖53是示出完全隔離流程的剖面圖。
圖54是示出完全隔離流程的剖面圖。
圖55是示出完全隔離流程的剖面圖。
圖56是示出完全隔離流程的剖面圖。
圖57是示出完全隔離流程的剖面圖。
圖58是示出柵電極用的多晶硅層的形成時的部分隔離區(qū)周邊區(qū)域的剖面圖。
圖59是示出柵電極用的多晶硅層的形成時的部分隔離區(qū)周邊區(qū)域的剖面圖。
具體實施例方式
(技術(shù)背景)部分隔離技術(shù)的優(yōu)點是通過能從外部設(shè)定由部分隔離區(qū)設(shè)置在元件形成區(qū)外的體區(qū)的電位、能經(jīng)部分氧化膜下的SOI層來固定襯底電位，但該優(yōu)點對于高耐壓元件或需要高的熱載流子的可靠性的器件來說，不一定是充分的。這是因為，由于因部分氧化膜正下方的SOI層的膜厚薄而存在有限的體電阻，故也有產(chǎn)生了彎折的情況。由于這一點，即使在部分隔離技術(shù)中，也有熱載流子的可靠性、延遲時間的頻率依存性不一定充分的技術(shù)背景。
因此，在部分隔離技術(shù)或部分隔離及完全隔離合并使用技術(shù)中，為了防止因隔離邊緣不同而引起的柵氧化膜可靠性的下降，通過在特別需要可靠性的部分上使用后述的H柵電極或T柵電極，可使體電位固定的可靠性提高、同時可抑制邊緣漏泄電流的增加。
(單一種類的晶體管)在具有體端子的部分隔離中，通過采用使用了以后詳細地敘述的H柵電極、T柵電極和源系(source tie)結(jié)構(gòu)中的一種結(jié)構(gòu)的單一種類的晶體管，可進一步提高固定體電位的穩(wěn)定性，可進一步解決熱載流子、延遲時間的頻率依存性的問題。但是，由于這樣的方法使電路的速度下降，故希望在需要高速性的部分上使用現(xiàn)有的器件(使用通常結(jié)構(gòu)的柵電極的器件等)。
(多種晶體管的組合)此外，如果部分地不設(shè)置體端子、使晶體管在浮置狀態(tài)下工作，則由于能降低閾值電壓，故可制造漏電流大的晶體管。因而，通過與由體端子得到的體固定結(jié)構(gòu)的晶體管一起、在電路內(nèi)混入體浮置結(jié)構(gòu)的晶體管，可制造高速、低功耗的電路。
此外，在部分隔離技術(shù)中，通過在各自的晶體管中使用設(shè)置體端子的H柵電極、T柵電極或源系結(jié)構(gòu)，可抑制因離體端子的距離的不同引起的閾值離散性。此外，如果使用不采用體端子的浮置結(jié)構(gòu)，則當(dāng)然可抑制因體電阻引起的閾值離散性，這一點是明白的。但是，在浮置結(jié)構(gòu)中，存在閾值電壓有頻率依存性的缺點。
這樣，通過使具有各種各樣的特長的多種晶體管組合在一起，在設(shè)計上可提供高功能的器件。
<實施例1>
(現(xiàn)有的PDSOI-MOSFET)圖1是示出作為現(xiàn)有的MOS晶體管的一種的PD(部分耗盡)SOI-MOSFET的一例的剖面圖，圖2是示出現(xiàn)有的PDSOI-MOSFET的平面圖。圖2的A1-A1剖面相當(dāng)于圖1。
PDSOI-MOSFET如圖1中所示，具有柵電極7正下方的耗盡層90不到達埋入氧化膜2的特征。由于該特征的緣故，PDSOI-MOSFET在閾值電壓的控制性方面良好。
如圖1和圖2中所示，通過在半導(dǎo)體襯底(未圖示)上形成的埋入氧化膜2上形成SOI層4，施行了SOI結(jié)構(gòu)的SOI襯底。利用由部分氧化膜31和部分氧化膜31下的p阱區(qū)11構(gòu)成的部分隔離區(qū)，對SOI層4進行元件隔離。
在SOI層4中有選擇地形成的源區(qū)51和漏區(qū)61分別以從SOI層4的表面到達背面(埋入氧化膜2的表面)的深度被形成。
在源區(qū)51、漏區(qū)61間的SOI層4上形成柵氧化膜5，在柵氧化膜5上形成柵電極7。此外，在柵電極7的側(cè)面上形成側(cè)壁6。而且，在源區(qū)51和漏區(qū)61上分別設(shè)置源端子26和漏端子27。
此外，用部分氧化膜31和其下方的p阱區(qū)11進行元件隔離，在從SOI層4的表面到背面形成體區(qū)10。體區(qū)10經(jīng)p阱區(qū)11與柵電極7下的SOI層4、即體區(qū)主要部導(dǎo)電性地連接。
因而，對在該體區(qū)10上設(shè)置的體端子25供給規(guī)定的電位，通過進行圖1的部分隔離及完全隔離合并使用的體固定(固定作為柵氧化膜5下的SOI層4的溝道電位)，可抑制上述的浮置效應(yīng)。
(實施例1的PDSOI-MOSFET)圖3是示出作為本發(fā)明的實施例1的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖，圖4是示出圖3的A2-A2剖面的剖面圖，圖5是示出圖3的B1-B1剖面的剖面圖。
實施例1的半導(dǎo)體裝置是在被部分隔離了的SOI層中設(shè)置的、由具有H柵電極的PDSOI-MOSFET進行了體固定的半導(dǎo)體裝置。
如圖3中所示，H柵電極71中，利用左右(圖中上下)的“I”(柵延伸區(qū)、第1和第2體區(qū)源、漏鄰接部)，導(dǎo)電性地隔離在源區(qū)51和漏區(qū)61上在柵寬W方向上鄰接地形成的體區(qū)13與漏區(qū)61和源區(qū)51，中央的“-”起到原來的MOS晶體管的柵電極的功能。再有，在H柵電極71的左右(圖中上下)的“I”的下方經(jīng)絕緣膜形成了p-的體區(qū)。
而且，如圖3和圖5中所示，從作為H柵電極71的柵電極主要部下的SOI層4的體區(qū)主要部起，在沿柵長方向的第1方向和其相反的第2方向上延伸、而且在柵寬方向上鄰接地形成2個體區(qū)13、13(第1和第2體區(qū)源、漏鄰接部)。
因而，利用H柵電極71的左右的“I”，導(dǎo)電性地隔斷源區(qū)51和漏區(qū)61與體區(qū)13、13，不會將從體端子28得到的體電位直接傳遞到漏區(qū)61、源區(qū)51上。
在SOI層4中有選擇地形成的源區(qū)51和漏區(qū)61分別以從SOI層4的表面到達背面的深度被形成。
在源區(qū)51、漏區(qū)61間的SOI層4上形成柵氧化膜5，在柵氧化膜5上形成H柵電極71的中央的“-”部，在H柵電極71的側(cè)面上形成側(cè)壁6。而且，在源區(qū)51和漏區(qū)61上分別設(shè)置源端子26和漏端子27(在圖4中，省略圖示)。
此外，從SOI層4的表面到背面形成用部分氧化膜31和其下方的p阱區(qū)11的部分隔離區(qū)進行了元件隔離的體區(qū)10。體區(qū)10經(jīng)p阱區(qū)11與H柵電極71下的SOI層4、即體區(qū)主要部導(dǎo)電性地連接。
再者，如上所述，與作為柵氧化膜5下的SOI層4的體區(qū)主要部(溝道區(qū))鄰接地形成了體區(qū)13。
因而，除了在體區(qū)10上設(shè)置的體端子25外，由于通過對在體區(qū)13上設(shè)置的體端子28供給規(guī)定的電位，可進行實施例的PDSOI-MOSFET的體固定，故可穩(wěn)定地進行作為體區(qū)主要部的電位的體電位固定，可大幅度地抑制浮置效應(yīng)。
這樣的結(jié)構(gòu)的實施例1的PDSOI-MOSFET具有H柵電極71的中央的“-”部的正下方的耗盡層90不到達埋入氧化膜2的特征。由于該特征的緣故，PDSOI-MOSFET在閾值電壓的控制性方面良好。
因而，在實施例1的半導(dǎo)體裝置中，通過作成H柵電極結(jié)構(gòu)并在PDSOI-MOSFET的形成區(qū)域內(nèi)設(shè)置體區(qū)13、13，與圖1和圖2中示出的現(xiàn)有的PDSOI-MOSFET相比，可降低體電阻，可進行穩(wěn)定性良好的體電位固定。以下，詳細地敘述這一點。
在圖1和圖2中示出的現(xiàn)有的PDSOI-MOSFET中，由于經(jīng)部分隔離正下方的薄的p阱區(qū)11導(dǎo)電性地連接了體端子25與溝道區(qū)，故體電阻比較高，晶體管特性隨離體端子25的距離容易產(chǎn)生離散性。
與此不同，在實施例1的結(jié)構(gòu)中，除了經(jīng)部分隔離區(qū)(部分氧化膜31和在其下方的p阱區(qū)11)設(shè)置的體區(qū)10上的體端子25外，可在PDSOI-MOSFET形成區(qū)內(nèi)的源區(qū)51和漏區(qū)61附近形成的體區(qū)13上設(shè)置體端子28。利用該2種類型的體端子25、28，可降低體電阻的電阻值，可有效地抑制晶體管特性的離散性。
此外，通過降低體電阻，可提高漏擊穿電壓。相反，在部分氧化膜31下的p阱區(qū)11的膜厚與SOI層4的膜厚成比例的情況下，如果設(shè)定為相同的體電阻，則通過采用H柵電極結(jié)構(gòu)，可減薄SOI層4的膜厚。
通過減薄SOI層4的膜厚，可減小源、漏的線分量(縱方向的分量)的結(jié)電容，具有可實現(xiàn)高速化的可能性。此外，通過作成H柵電極結(jié)構(gòu)，可減小起因于隔離的邊緣漏泄(邊緣寄生MOS)。此外，可抑制因隔離邊緣引起的柵氧化膜可靠性的惡化。再有，在后面詳細地敘述起因于隔離的邊緣漏泄和柵氧化膜可靠性的惡化。
如果將具有上述的特征的實施例1的PDSOI-MOSFET使用于強烈地要求體電位固定的I/O電路、模擬電路(PLL、讀出放大電路)、定時電路、動態(tài)電路等，則是特別有效的。
(根據(jù)源、漏區(qū)的分類)(第1形態(tài)源區(qū)和漏區(qū)都直接與埋入氧化膜2相接的結(jié)構(gòu)(在圖3～圖5中示出的結(jié)構(gòu)))如圖4中所示，由于源區(qū)51和漏區(qū)61直接與埋入氧化膜2相接，故由體區(qū)10上的體端子25得到的體電位的固定效果較弱。
但是，在該第1形態(tài)的結(jié)構(gòu)中，由于pn結(jié)界面的面積減小了不在源區(qū)51和漏區(qū)61的底面形成pn結(jié)的部分，故可抑制結(jié)漏泄。此外，可減小結(jié)電容。
(第2形態(tài)源區(qū)和漏區(qū)不用說、連從源區(qū)和漏區(qū)延伸的耗盡層也不與埋入氧化膜2相接的結(jié)構(gòu))圖6是示出實施例1的第2形態(tài)的剖面圖。再有，圖6相當(dāng)于圖3的A2-A2剖面。
如該圖中所示，在SOI層4內(nèi)以不到達埋入氧化膜2的方式形成源區(qū)52和漏區(qū)62，再者，在通常工作時從源區(qū)52和漏區(qū)62延伸的耗盡層91也不到達埋入氧化膜2。再有，其它的結(jié)構(gòu)與第1形態(tài)相同。
這樣，第2形態(tài)具有下述優(yōu)點由于源區(qū)52和漏區(qū)62以及從源區(qū)52和漏區(qū)62延伸的耗盡層91都不到達埋入氧化膜2的緣故，故可謀求降低從體端子25到達溝道區(qū)的體電阻R1，使由體電阻25得到的體電位固定效果為最大。但是，存在pn結(jié)電容變大的缺點。
(第3形態(tài)漏區(qū)沒有與埋入氧化膜相接，但從漏區(qū)延伸的耗盡層與埋入氧化膜相接的結(jié)構(gòu))圖7是示出實施例1的第3形態(tài)的剖面圖。再有，圖7相當(dāng)于圖3的A2-A2剖面。
如該圖中所示，在SOI層4內(nèi)以不到達埋入氧化膜2的方式形成源區(qū)53和漏區(qū)63，但在通常工作時從源區(qū)53和漏區(qū)63延伸的耗盡層92到達埋入氧化膜2。再有，其它的結(jié)構(gòu)與第1形態(tài)相同。
在第3形態(tài)中，由于漏區(qū)63未與埋入氧化膜2直接相接，故與第1形態(tài)相比，具有體電位固定效果。而且，由于耗盡層92與埋入氧化膜2相接，故也可減小pn結(jié)電容。該降低pn結(jié)電容的優(yōu)點在從漏區(qū)63延伸的耗盡層92在電壓0V下與埋入氧化膜2相接的情況下，其效果好。再有，在圖7的例子中，雖然來自源區(qū)53的耗盡層92也與埋入氧化膜2相接，但在未與埋入氧化膜2相接的結(jié)構(gòu)中也可起到同樣的效果。
(第4形態(tài)與源區(qū)相比，漏區(qū)的形成深度較深，漏區(qū)或從漏區(qū)延伸的耗盡層與埋入氧化膜相接的非對稱結(jié)構(gòu))圖8是示出實施例1的第4形態(tài)的剖面圖。再有，圖8相當(dāng)于圖3的A2-A2剖面。
如該圖中所示，呈現(xiàn)了源區(qū)52和從源區(qū)52延伸的耗盡層94不到達埋入氧化膜2、而漏區(qū)61與埋入氧化膜2直接相接的源、漏非對稱結(jié)構(gòu)。再有，其它的結(jié)構(gòu)與第1形態(tài)相同。
再有，可作成抗蝕劑掩模分開進行源、漏的離子注入來制造源、漏非對稱結(jié)構(gòu)。
在這樣的結(jié)構(gòu)的第4形態(tài)中，由于源區(qū)52的結(jié)電容幾乎對電路的工作速度沒有影響，故即使從源區(qū)52延伸的耗盡層94不與埋入氧化膜2相接，也沒有不良影響。通過來自源區(qū)52的耗盡層94未與埋入氧化膜2相接，從溝道區(qū)起可減小源區(qū)52附近區(qū)域下的體電阻R1S的電阻值。此外，雖然也可用耗盡層94與埋入氧化膜2相接的結(jié)構(gòu)來形成源區(qū)，但希望作成耗盡層94不到達埋入氧化膜2的結(jié)構(gòu)，以便能減小pn結(jié)界面的面積。
關(guān)于漏區(qū)61，由于漏區(qū)61與埋入氧化膜2相接，故可減小結(jié)電容和pn結(jié)界面的面積。再者，如果構(gòu)成為漏區(qū)61不與埋入氧化膜2相接、在通常工作時的來自漏區(qū)61的耗盡層與埋入氧化膜2相接，則可謀求降低體電阻的電阻值。
<實施例2>
圖9是示出作為本發(fā)明的實施例2的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。再有，圖9的A3-A3剖面與圖4中示出的形狀相同，圖9的B1-B1剖面除了只在一方形成了體區(qū)13外，與圖5中示出的形狀相同。
如圖9中所示，實施例2的PDSOI-MOSFET是采用了T柵電極72來代替實施例1的H柵電極71的結(jié)構(gòu)。即，在實施例1的H柵電極71中，在左右的“I”的附近分別形成了體區(qū)13，但在實施例2的T柵電極72中，在一個“I”的附近與H柵電極71同樣地形成了體區(qū)13。由于其它的結(jié)構(gòu)與實施例1相同，故省略其說明。
因而，實施例2的T柵電極72與實施例1相同，通過利用在2種類型的體區(qū)10和13上設(shè)置的體端子25和28進行體固定，可降低體電阻的電阻值，可有效地抑制晶體管特性的離散性。
此外，因為實施例2的T柵電極72可減小覆蓋有源區(qū)(源區(qū)51、漏區(qū)61等沒有形成部分氧化膜31的區(qū)域)的邊緣的面積，故與H柵電極71相比，可減小柵電容。因此，與實施例1的PDSOI-MOSFET相比，可高速地進行電路工作。
關(guān)于隔離邊緣的問題，與實施例1相同，即使在具有T柵電極72的實施例2中，也有效果。
因而，如果將實施例2的PDSOI-MOSFET使用于強烈地要求體電位固定的I/O電路、模擬電路(PLL、讀出放大器)、定時電路、動態(tài)電路等，則是特別有效的。
此外，關(guān)于實施例2的結(jié)構(gòu)，根據(jù)源、漏區(qū)的結(jié)位置，可分類為與實施例1相同的第1形態(tài)至第4形態(tài)。
<實施例3>
圖10是示出作為本發(fā)明的實施例3的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。再有，圖11是示出圖10的A4-A4剖面的剖面圖，圖12是示出圖11的A5-A5剖面的剖面圖。
如這些圖中所示，實施例3的源區(qū)在被分離為2個的源區(qū)54之間呈現(xiàn)了由p+區(qū)55(體固定用半導(dǎo)體區(qū))構(gòu)成的源系結(jié)構(gòu)。
此外，分別以從SOI層4的表面到達背面的深度形成源區(qū)54、p+區(qū)55和漏區(qū)61。
在源區(qū)54(p+區(qū)55)、漏區(qū)61間的SOI層4上形成柵氧化膜5，在柵氧化膜5上形成柵電極7，在柵電極7的側(cè)面上形成側(cè)壁6。
此外，用部分氧化膜31和其下方的p阱區(qū)11進行元件隔離，在從SOI層4的表面到背面形成體區(qū)10。體區(qū)10經(jīng)部分氧化膜31下的p阱區(qū)11與柵電極7下的SOI層4、即體區(qū)主要部導(dǎo)電性地連接。
這樣的實施例3的PDSOI-MOSFET中的源系結(jié)構(gòu)，如圖10、圖11和圖12中所示，在源結(jié)區(qū)中，可同時固定源和體的電位。具體地說，由于源區(qū)的一部分成為p+區(qū)55，故通過將源區(qū)54和p+區(qū)55設(shè)定為相同的電位，能以良好的穩(wěn)定性進行體電位固定。當(dāng)然，也可進行由體區(qū)10得到的體固定。
因而，如果將實施例3的PDSOI-MOSFET使用于強烈地要求體電位固定的I/O電路、模擬電路(PLL、讀出放大器)、定時電路、動態(tài)電路等，則是特別有效的。
此外，關(guān)于實施例3的結(jié)構(gòu)，根據(jù)源、漏區(qū)的結(jié)位置，可分類為與實施例1相同的第1形態(tài)至第4形態(tài)。
<實施例4>
圖13是示出作為本發(fā)明的實施例4的第1形態(tài)的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。再有，圖13的A6-A6剖面與圖11中示出的形狀相同，圖13的A7-A7剖面與圖12中示出的形狀相同，圖13的B3-B3剖面與圖5中示出的形狀相同。
實施例4的第1形態(tài)是將實施例1的H柵電極71與實施例3的源系結(jié)構(gòu)組合起來的結(jié)構(gòu)，通過合并實施例1和實施例3各自的體電位固定(由體區(qū)10、2個體區(qū)13和p+區(qū)55進行的體電位固定)，可謀求體電位固定的進一步的強化。
圖14是示出作為本發(fā)明的實施例4的第2形態(tài)的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。再有，圖14的A8-A8剖面與圖11中示出的形狀相同，圖14的A9-A9剖面與圖12中示出的形狀相同。
實施例4的第2形態(tài)是將實施例2的T柵電極72與實施例3的源系結(jié)構(gòu)組合起來的結(jié)構(gòu)，通過合并實施例2和實施例3各自的體電位固定(由體區(qū)10、1個體區(qū)13和p+區(qū)55進行的體電位固定)，可謀求體電位固定的進一步的強化。
圖15是示出作為本發(fā)明的實施例4的第3形態(tài)的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。再有，圖15的A10-A10剖面與圖11中示出的形狀相同，圖15的A11-A11剖面與圖12中示出的形狀相同，圖15的B4-B4剖面與圖5中示出的形狀相同。
實施例4的第3形態(tài)是將改進了實施例1的H柵電極71的特殊H柵電極73與實施例3的源系結(jié)構(gòu)組合起來的結(jié)構(gòu)，通過合并實施例1和實施例3各自的體電位固定，可謀求體電位固定的進一步的強化。
再者，在實施例4的第3形態(tài)中，特殊H柵電極73利用分離部73a分離源區(qū)54與p+區(qū)55。
由于實施例3和實施例4的第1和第2形態(tài)的柵電極沒有相當(dāng)于分離部73a的部分，故在源區(qū)54上形成硅化物區(qū)時，源區(qū)54與p+區(qū)55短路了。因此，不能可逆地利用源和漏的作用。
另一方面，由于在第3形態(tài)中存在分離部73a，故即使在源區(qū)54上形成硅化物區(qū)，由于因分離部73a的緣故，源區(qū)54不與p+區(qū)55短路，故能可逆地利用源和漏的作用。但是，由于柵電容增加了分離部73a存在的部分，故與第1形態(tài)相比，工作速度變慢。再有，在分離部73a的下方經(jīng)氧化膜形成了p-的體區(qū)。
因而，如果將實施例4的第1～第3形態(tài)的PDSOI-MOSFET使用于強烈地要求體電位固定的I/O電路、模擬電路(PLL、讀出放大器)、定時電路、動態(tài)電路等，則是特別有效的。
此外，關(guān)于實施例4的結(jié)構(gòu)，根據(jù)源、漏區(qū)的結(jié)位置，可分類為與實施例1相同的第1形態(tài)至第4形態(tài)。
<實施例5>
實施例1～實施例4分別是具有利用部分隔離區(qū)進行元件隔離的單一的PDSOI-MOSFET的半導(dǎo)體裝置，但在實施例5中，是具有利用部分隔離區(qū)進行元件隔離的多種的PDSOI-MOSFET的半導(dǎo)體裝置。以下，列舉PDSOI-MOSFET的種類。
類型1用通常的柵結(jié)構(gòu)(參照圖1和圖2)進行體電位固定。
類型2用H柵電極結(jié)構(gòu)進行體電位固定(實施例1)。
類型3用T柵電極結(jié)構(gòu)進行體電位固定(實施例2)。
類型4用源系結(jié)構(gòu)進行體電位固定(實施例3)。
再有，有重復(fù)類型4與類型2或類型3的情況(實施例4)。
(體浮置類型)圖16是示出PDSOI-MOSFET的類型5(其1)的平面結(jié)構(gòu)的平面圖。如該圖中所示，不存在體區(qū)10和體端子25的PDSOI-MOSFET的體區(qū)主要部呈浮置狀態(tài)。
圖17是示出PDSOI-MOSFET的類型5(其2)的平面結(jié)構(gòu)的平面圖。如該圖中所示，在即使設(shè)置體區(qū)10但不進行由體端子進行的電位固定的結(jié)構(gòu)中，PDSOI-MOSFET的體區(qū)也呈浮置狀態(tài)。
這樣，將使體區(qū)為浮置狀態(tài)的類型作為新的種類來分類。類型5的PDSOI-MOSFET起到可將閾值電壓設(shè)定得比進行體電位固定的類型1～類型4的閾值電壓低的效果。
在這樣的體浮置類型中，將柵電極7那樣的通常的電極結(jié)構(gòu)的類型分類為類型5，與類型2和類型3同樣地用H柵電極結(jié)構(gòu)和T柵電極結(jié)構(gòu)置換柵電極7而使之成為體浮置的類型分類為類型6和類型7。再有，在類型6和類型7中，當(dāng)然不進行由體區(qū)13上的體端子28進行的體電位固定。
以下，列舉PDSOI-MOSFET的浮置類型的種類。
類型5用通常的柵結(jié)構(gòu)使之成為體浮置(通常，是用圖15示出那樣的不設(shè)置體區(qū)10的連結(jié)體結(jié)構(gòu))。
類型6用H柵電極結(jié)構(gòu)使之成為體浮置。
類型7用T柵電極結(jié)構(gòu)使之成為體浮置。
再有，由于體區(qū)的大小為類型6＞類型7＞類型5，故根據(jù)朝向體區(qū)的載流子的散逸的容易程度，在其它的條件相同的情況下，閾值電壓成為類型5＜類型7＜類型6的順序。
在利用部分隔離區(qū)進行了元件隔離的2個以上的元件形成區(qū)中形成了以上敘述的類型1～類型7中的2個以上的類型的PDSOI-MOSFET的半導(dǎo)體裝置是實施例5的半導(dǎo)體裝置。
在這樣的結(jié)構(gòu)實施例5的半導(dǎo)體裝置中，在利用部分隔離區(qū)進行了元件隔離的多個元件形成區(qū)中，使體區(qū)的結(jié)構(gòu)、柵電極的結(jié)構(gòu)和體電位固定的有無中的至少一個因素不同，可設(shè)置閾值電壓等的晶體管特性不同的多種PDSOI-MOSFET。
其結(jié)果，可使用多種PDSOI-MOSFET中的與晶體管特性對應(yīng)的PDSOI-MOSFET來構(gòu)成高功能的半導(dǎo)體集成電路。
再者，通過在多種PDSOI-MOSFET的每一種中分別變更溝道濃度、SOI層4的膜厚、柵氧化膜5的膜厚、材料等，可將多種PDSOI-MOSFET各自的閾值電壓設(shè)定為不同的值。
此外，從類型1～類型4中使用2個以上的類型的PDSOI-MOSFET，通過將各自的襯底偏壓(體電位固定電壓)設(shè)定為不同的值，也可分別得到閾值電壓不同的PDSOI-MOSFET。
<實施例6>
實施例6的半導(dǎo)體裝置是除了利用部分隔離區(qū)進行了元件隔離的第1元件形成區(qū)外、還具有利用完全隔離區(qū)(從SOI層4的表面到達背面(埋入氧化膜2)的元件隔離用的絕緣膜)進行了元件隔離的第2元件形成區(qū)的部分隔離及完全隔離合并使用型的半導(dǎo)體裝置。
以下，列舉利用完全隔離區(qū)進行元件隔離的PDSOI-MOSFET的種類。
圖18是示出類型A的PDSOI-MOSFET的剖面結(jié)構(gòu)的剖面圖。如該圖中所示，在利用作為以從SOI層4的表面到達背面(埋入氧化膜2)的方式設(shè)置的完全隔離區(qū)的完全氧化膜32進行了元件隔離的區(qū)域中形成了PDSOI-MOSFET。再有，除了將部分氧化膜31置換為完全氧化膜32這一點和不存在體區(qū)10和體端子25這一點外，與圖4中示出的實施例1的平面結(jié)構(gòu)相同。
圖19是示出類型A的PDSOI-MOSFET的平面結(jié)構(gòu)的平面圖。圖19的A12-A12剖面相當(dāng)于圖18。
如該圖中所示，除了將部分氧化膜31置換為完全氧化膜32這一點和不存在體區(qū)10這一點外，與圖4中示出的實施例1的平面結(jié)構(gòu)相同。
因而，類型A的PDSOI-MOSFET通過利用在2個體區(qū)13上設(shè)置的2個體端子28進行體電位固定，可降低體電阻的電阻值，可有效地抑制晶體管特性的離散性。但是，不能象實施例1那樣進行由在體區(qū)10上設(shè)置的體端子25進行的體電位固定。
圖20是示出類型B的PDSOI-MOSFET的平面結(jié)構(gòu)的平面圖。如該圖中所示，除了將部分氧化膜31置換為完全氧化膜32這一點和不存在體區(qū)10這一點外，與實施例2的平面結(jié)構(gòu)相同。此外，圖20的A13-A13剖面與圖18中示出的剖面結(jié)構(gòu)相同。
因而，類型B的PDSOI-MOSFET通過利用在1個體區(qū)13上設(shè)置的體端子28進行體電位固定，可降低體電阻的電阻值，可有效地抑制晶體管特性的離散性。但是，不能象實施例2那樣進行由在體區(qū)10上設(shè)置的體端子25進行的體電位固定。
此外，象實施例3那樣，在完全隔離區(qū)中用源系結(jié)構(gòu)進行了體電位固定的類型為類型C。
圖21是示出類型D的PDSOI-MOSFET的平面結(jié)構(gòu)的平面圖。如該圖中所示，除了將部分氧化膜31置換為完全氧化膜32這一點外，與在圖16中示出的進行了部分隔離的類型5的PDSOI-MOSFET相同。此外，圖21的A14-A14剖面與圖18中示出的剖面結(jié)構(gòu)相同。
同樣，除了將部分氧化膜31置換為完全氧化膜32這一點外的與類型6和類型7的PDSOI-MOSFET同樣的結(jié)構(gòu)作為類型E和類型F而存在。
再有，基于與類型5～類型7同樣的原因，在其它的條件相同的情況下，閾值電壓成為類型D＜類型F＜類型E的關(guān)系。
以上，類型A～類型F是在利用完全隔離區(qū)進行了元件隔離的第2區(qū)域上形成的PDSOI-MOSFET的種類。如果將上述的類型A～類型F歸納起來，則如下所述。
類型A用H柵電極結(jié)構(gòu)進行體電位固定(與實施例1類似，但不進行由體區(qū)10進行的體電位固定)。
類型B用T柵電極結(jié)構(gòu)進行體電位固定(與實施例2類似，但不進行由體區(qū)10進行的體電位固定)。
類型C用源系結(jié)構(gòu)進行體電位固定(與實施例3類似，但不進行由p+區(qū)55進行的體電位固定)。
類型D用通常的柵結(jié)構(gòu)使之成為體浮置。
類型E用H柵電極結(jié)構(gòu)使之成為體浮置。
類型F用T柵電極結(jié)構(gòu)使之成為體浮置。
由于在利用完全隔離區(qū)進行了元件隔離的第2元件形成區(qū)中形成這些類型A～類型F的PDSOI-MOSFET，故可起到無“鎖定”的效果。
此外，通過象類型A和類型B那樣采用H柵電極結(jié)構(gòu)和T柵電極結(jié)構(gòu)、或象類型C那樣采用源系結(jié)構(gòu)，可固定體電位，抑制襯底浮置效應(yīng)。
另一方面，在利用部分隔離區(qū)進行了元件隔離的第1元件形成區(qū)中形成的PDSOI-MOSFET的種類成為在實施例5中已敘述的類型1～類型7。
再有，關(guān)于PDSOI-MOSFET的閾值電壓，在其它的條件相同的情況下，以下那樣的關(guān)系成立?！竿耆綦x浮置結(jié)構(gòu)(類型D～F)＜部分隔離浮置結(jié)構(gòu)(類型5～7)＜體電位固定結(jié)構(gòu)(類型A、B、類型1～4)」。
再有，之所以部分隔離浮置結(jié)構(gòu)的閾值比完全隔離浮置結(jié)構(gòu)的閾值高，是因為，由于部分隔離浮置結(jié)構(gòu)的體區(qū)比完全隔離浮置結(jié)構(gòu)的體區(qū)大，故具有使導(dǎo)致襯底浮置效應(yīng)的載流子(在NMOS中，是空穴，在PMOS中，是電子)消失的效果。
實施例6是下述的半導(dǎo)體裝置在部分隔離及完全隔離合并使用結(jié)構(gòu)中，在利用部分隔離區(qū)進行了元件隔離的第1元件形成區(qū)中形成上述的類型1～類型7中的1種以上的類型的PDSOI-MOSFET，同時在利用完全隔離區(qū)進行了元件隔離的第2元件形成區(qū)中形成上述的類型A～類型F中的1種以上的類型的PDSOI-MOSFET。
這樣的結(jié)構(gòu)的實施例6的半導(dǎo)體裝置通過具有多種PDSOI-MOSFET，可設(shè)置適用于各自的用途的PDSOI-MOSFET。
再者，通過在多種PDSOI-MOSFET的每一種中分別變更溝道濃度、SOI層4的膜厚、柵氧化膜5的膜厚、材料等，可將多種PDSOI-MOSFET各自的閾值電壓設(shè)定為不同的值。
此外，從類型1～類型4中使用2個以上的類型的PDSOI-MOSFET，通過將各自的襯底偏壓(體電位固定電壓)設(shè)定為不同的值，也可分別得到閾值電壓不同的PDSOI-MOSFET。
圖22是概念性地示出了實施例6的半導(dǎo)體裝置的平面結(jié)構(gòu)的說明圖。如該圖中所示，以混合存在的方式設(shè)置了由部分氧化膜31得到的部分隔離區(qū)131(131A～131G)和由完全氧化膜32得到的完全隔離區(qū)132。在圖22的例子中，在部分隔離區(qū)131B中設(shè)置了類型1～4的體電位固定類型的PDSOI-MOSFET，在完全隔離區(qū)132中設(shè)置了類型A、類型B、類型D～類型F的PDSOI-MOSFET，在部分隔離區(qū)131D中設(shè)置了類型5的體浮置類型的PDSOI-MOSFET，在部分隔離區(qū)131E中設(shè)置了類型6和類型7的體浮置類型的PDSOI-MOSFET。
(應(yīng)用例1)圖23是示出實施例6的半導(dǎo)體裝置的應(yīng)用例1的電路圖。如該圖中所示，由PMOS晶體管Q11～Q13和NMOS晶體管Q21～Q23構(gòu)成了3輸入端的與非門(半導(dǎo)體集成電路)。
在節(jié)點N1、接地電平之間按Q21～Q23的順序串聯(lián)地連接NMOS晶體管Q21～Q23，在輸出端子33、節(jié)點N1之間并列地連接PMOS晶體管Q11～Q13。而且，將輸入信號IN1輸入到PMOS晶體管Q11和NMOS晶體管Q21的柵上，將輸入信號IN2輸入到PMOS晶體管Q12和NMOS晶體管Q22的柵上，將輸入信號IN3輸入到PMOS晶體管Q13和NMOS晶體管Q23的柵上。
在這樣的結(jié)構(gòu)中，對于NMOS晶體管Q21，使用完全隔離浮置結(jié)構(gòu)(例如，類型D)，對于NMOS晶體管Q22，使用部分隔離浮置結(jié)構(gòu)且沒有體區(qū)和體端子的連結(jié)體結(jié)構(gòu)(類型5)，對于NMOS晶體管Q23，使用部分隔離體電位固定結(jié)構(gòu)(例如，類型1～類型4的某一種)。
這樣，對于NMOS晶體管Q21～Q23分開使用多種PDSOI-MOSFET，對于NMOS晶體管Q21～Q23來說，配置成使襯底偏置效應(yīng)變大。
即，通過按Q21～Q23的順序使用襯底偏置效應(yīng)的影響強的特性的MOS晶體管作為處于按Q21～Q23的順序容易受到襯底偏置效應(yīng)的影響的狀況的NMOS晶體管Q21～Q23，可有效地抑制由襯底偏置效應(yīng)引起的速度下降。
(應(yīng)用例2)
圖24是示出實施例6的半導(dǎo)體裝置的應(yīng)用例2的電路圖。如該圖中所示，通過串聯(lián)地連接多個倒相器IV，施行了倒相器鏈(或環(huán)形振蕩器)。
各倒相器IV由PMOS晶體管Q15和NMOS晶體管Q25構(gòu)成，PMOS晶體管Q15與節(jié)點N2共同地連接，節(jié)點N2經(jīng)PMOS晶體管Q14與電源電壓VDD連接，對PMOS晶體管Q14的柵施加控制信號S14。此外，NMOS晶體管Q25的源共同地接地。
再有，在PMOS晶體管Q14為關(guān)斷狀態(tài)時，可使各倒相器IV成為非激活狀態(tài)，在PMOS晶體管Q14為導(dǎo)通狀態(tài)時，可使各倒相器IV成為激活狀態(tài)。
在這樣的結(jié)構(gòu)中，對于構(gòu)成倒相器IV的PMOS晶體管Q15和NMOS晶體管Q25，使用完全隔離浮置結(jié)構(gòu)(類型D～類型F)或部分隔離連結(jié)體結(jié)構(gòu)(類型5)。由于這些結(jié)構(gòu)的閾值電壓比體電位固定結(jié)構(gòu)的閾值電壓低，故可使倒相器IV高速地工作。
另一方面，通過對于倒相器IV的開關(guān)控制用PMOS晶體管Q14使用部分隔離體電位固定結(jié)構(gòu)(類型1～類型4)，由于可提高閾值電壓，故可謀求電源關(guān)斷時的低功耗化。
這樣，通過用構(gòu)成倒相器IV的MOS晶體管Q15和Q25以及PMOS晶體管Q14分開使用多種PDSOI-MOSFET來改變兩者的閾值電壓，可謀求高速化、低功耗化。
(補充)圖25是示出被完全隔離區(qū)進行了元件隔離的FD(全耗盡)SOI-MOSFET的結(jié)構(gòu)的剖面圖。如該圖中所示，外觀上的結(jié)構(gòu)與在圖16中示出的完全隔離體浮置結(jié)構(gòu)相同。
但是，F(xiàn)DSOI-MOSFET在柵電極7正下方的耗盡層94到達埋入氧化膜2這一點與PDSOI-MOSFET不同。此外，在FDSOI-MOSFET中，也可以是源、漏的n-區(qū)到達埋入氧化膜2的結(jié)構(gòu)。
再有，圖25中示出的FDSOI-MOSFET可用完全隔離結(jié)構(gòu)的類型A～類型F的任一結(jié)構(gòu)來實現(xiàn)，也可部分隔離結(jié)構(gòu)的類型1～類型7的任一結(jié)構(gòu)來實現(xiàn)。
FDSOI-MOSFET具有子閾值系數(shù)好、即開關(guān)速度快的優(yōu)點。但是，也有因SOI層4的膜厚的離散性而導(dǎo)致閾值發(fā)生離散性的缺點。在這一點上，由于PDSOI-MOSFET的柵正下方的耗盡層不與埋入氧化膜相接，故閾值電壓的控制性良好。
在實施例5或?qū)嵤├?中使用的晶體管種類中，除了圖25中示出的FDSOI-MOSFET外，也可謀求所使用的晶體管種類的進一步的多樣化。
再有，在實施例1～實施例6中，主要示出了NMOS晶體管的結(jié)構(gòu)，但也可應(yīng)用于PMOS、CMOS中，這一點是明白的。
<實施例7>
(第1形態(tài))圖26是示出作為本發(fā)明的實施例7的第1形態(tài)的半導(dǎo)體裝置的電阻元件形成區(qū)的剖面圖，圖27是平面圖。圖27的C1-C1剖面相當(dāng)于圖26。
如這些圖中所示，利用部分氧化膜31a及其下方的p阱區(qū)11進行隔離，設(shè)置p+區(qū)21和22。p+區(qū)21和p+區(qū)22經(jīng)部分氧化膜31a下的p阱區(qū)11導(dǎo)電性地連接，在p+區(qū)21上的電阻端子23與p+區(qū)22上的電阻端子24之間，可形成電阻元件R3。
即，使用作為部分氧化膜31a下的SOI層4的p阱區(qū)11來形成電阻元件R3。而且，利用部分氧化膜31a膜厚(即，部分氧化膜31a下的p阱區(qū)11的膜厚)，可控制電阻元件R3的電阻值。
而且，利用與部分氧化膜31a不同的部分氧化膜31對電阻元件R3的外周進行元件隔離。形成n區(qū)12和n+保護環(huán)區(qū)20。n+保護環(huán)區(qū)20是在n區(qū)12中有選擇地被形成的區(qū)域。利用n+保護環(huán)區(qū)20和n區(qū)12，可使被形成電阻元件R3的電阻元件形成區(qū)與其它的元件隔離。
圖28是示出一般的電阻元件的剖面圖。如該圖中所示，在p阱區(qū)11的上層部有選擇地設(shè)置p+區(qū)21和22。通過經(jīng)p阱區(qū)11導(dǎo)電性地連接p+區(qū)21和p+區(qū)22，可在p+區(qū)21上的電阻端子23與p+區(qū)22上的電阻端子24之間形成電阻元件R3。再有，其它的結(jié)構(gòu)與第1形態(tài)相同。
由于在圖23中示出的第1形態(tài)利用部分氧化膜31下的p阱區(qū)11來形成電阻，故可增加在圖28中示出的一般的電阻元件電阻值。
(第2形態(tài))圖29是示出作為實施例7的第2形態(tài)的半導(dǎo)體裝置的電阻元件的剖面圖。第2形態(tài)采用了部分隔離及完全隔離合并使用結(jié)構(gòu)。
如該圖中所示，與第1形態(tài)相同，利用處于p+區(qū)21上的電阻端子23與p+區(qū)22上的電阻端子24之間的部分氧化膜31下的p阱區(qū)11，可形成電阻元件R3。
由于電阻元件R3被完全氧化膜32與周圍完全隔離，故沒有必要象第1形態(tài)那樣設(shè)置n區(qū)12和n+保護環(huán)區(qū)20。
(第3形態(tài))圖30是示出作為實施例7的第3形態(tài)的半導(dǎo)體裝置的電阻元件形成區(qū)的剖面圖。
如該圖中所示，利用作為部分氧化膜31及其下方的p阱區(qū)11的部分隔離區(qū)進行元件隔離，設(shè)置p+區(qū)21和22。p+區(qū)21和p+區(qū)22經(jīng)2個部分氧化膜31a下的p阱區(qū)11和不形成部分氧化膜31的p阱區(qū)11a導(dǎo)電性地連接，可在p+區(qū)21上的電阻端子23與p+區(qū)22上的電阻端子24之間形成電阻元件R34。再有，其它的結(jié)構(gòu)與第1形態(tài)相同。
由于第3形態(tài)中利用在上部不形成部分氧化膜31的p阱區(qū)11a形成電阻元件R34，故可抑制在部分氧化膜31的形成時的凹坑問題。
在以上示出的實施例7中，由于在源、漏區(qū)形成時通過部分氧化膜31注入決定電阻值的雜質(zhì)，故通過象第3形態(tài)那樣設(shè)置不形成部分氧化膜31的區(qū)域，可抑制電阻值的離散性。
(應(yīng)用例)圖31是示出6晶體管CMOS結(jié)構(gòu)的SRAM單元的電路圖。如該圖中所示，通過在節(jié)點N11、N12間交叉連接由NMOS晶體管Q1和PMOS晶體管Q5構(gòu)成的CMOS倒相器和由NMOS晶體管Q2和PMOS晶體管Q6構(gòu)成的CMOS倒相器，構(gòu)成了鎖存器。
而且，在位線BL1與節(jié)點N11間插入NMOS晶體管Q3、在位線BL2與節(jié)點N12間插入NMOS晶體管Q4、NMOS晶體管Q3和Q4的柵連接到字線WL上。再有，NMOS晶體管Q1、Q2、PMOS晶體管Q5、Q6被稱為驅(qū)動晶體管，NMOS晶體管Q3、Q4被稱為存取晶體管。
圖32是示出實現(xiàn)圖31中示出的SRAM單元用的布局結(jié)構(gòu)的平面圖。如該圖中所示，利用部分氧化膜31進行元件隔離，有選擇地形成有源區(qū)66～69。再有，有源區(qū)66、69是n型雜質(zhì)區(qū)，有源區(qū)67、68是p型雜質(zhì)區(qū)。
而且，在圖32上，橫跨有源區(qū)66上形成柵電極78，橫跨有源區(qū)66和67上形成柵電極79，橫跨有源區(qū)68和69上形成柵電極80，橫跨有源區(qū)69上形成柵電極81。
此外，關(guān)于有源區(qū)66～69、柵電極78～82，分別在規(guī)定的部位上設(shè)置接點76，經(jīng)該接點76與未圖示的位線BL、字線WL等的布線導(dǎo)電性地連接。此外，有源區(qū)67經(jīng)共用接點77與柵電極80導(dǎo)電性地連接，有源區(qū)68經(jīng)共用接點77與柵電極79導(dǎo)電性地連接。
通過這樣來構(gòu)成，利用有源區(qū)66和柵電極79構(gòu)成了NMOS晶體管Q1，利用有源區(qū)69和柵電極80構(gòu)成了NMOS晶體管Q2，利用有源區(qū)66和柵電極78構(gòu)成了NMOS晶體管Q3，利用有源區(qū)69和柵電極81構(gòu)成了NMOS晶體管Q4，利用有源區(qū)67和柵電極79構(gòu)成了PMOS晶體管Q5，利用有源區(qū)68和柵電極80構(gòu)成了PMOS晶體管Q6。
圖33是示出高電阻負載型的SRAM單元的電路圖。如該圖中所示，通過在節(jié)點N11、N12間交叉連接由NMOS晶體管Q1和電阻R11構(gòu)成的NMOS倒相器和由NMOS晶體管Q2和R12構(gòu)成的NMOS倒相器，構(gòu)成了鎖存器。其它的結(jié)構(gòu)與圖31中示出的SRAM單元相同。
圖34是示出實現(xiàn)圖33中示出的SRAM單元用的布局結(jié)構(gòu)的平面圖。如該圖中所示，利用部分氧化膜31進行元件隔離，有選擇地形成有源區(qū)66、69。再有，有源區(qū)66、69是n型雜質(zhì)區(qū)。
再者，有選擇地形成p+區(qū)21a、21b、22a和22b，在p+區(qū)21a、21b與22a、22b之間分別設(shè)置分別在實施例7的第2形態(tài)中示出的形成電阻元件的電阻層形成阱區(qū)82a和82b。再有，利用在周圍形成的完全氧化膜32，將電阻層形成阱區(qū)82a和p+區(qū)21a、22a以及電阻層形成阱區(qū)82b和p+區(qū)21b、22b與其它的元件完全隔離。
而且，在圖34上，橫跨有源區(qū)66上形成柵電極78，橫跨有源區(qū)66上形成柵電極79，橫跨有源區(qū)69上形成柵電極80，橫跨有源區(qū)69上形成柵電極81。
此外，關(guān)于有源區(qū)66、69、柵電極78～82，分別在規(guī)定的部位上設(shè)置接點76，經(jīng)該接點76與未圖示的位線BL、字線WL等的布線導(dǎo)電性地連接。此外，p+區(qū)22a經(jīng)共用接點77與柵電極80導(dǎo)電性地連接，p+區(qū)22b經(jīng)共用接點77與柵電極79導(dǎo)電性地連接。
通過這樣來構(gòu)成，利用有源區(qū)66和柵電極79構(gòu)成了NMOS晶體管Q1，利用有源區(qū)69和柵電極80構(gòu)成了NMOS晶體管Q2，利用有源區(qū)66和柵電極78構(gòu)成了NMOS晶體管Q3，利用有源區(qū)69和柵電極81構(gòu)成了NMOS晶體管Q4，利用p+區(qū)21a、22a和電阻層形成阱區(qū)82a構(gòu)成了成為負載電阻(負載元件)的電阻R11，利用p+區(qū)21b、22b和電阻層形成阱區(qū)82b構(gòu)成了成為負載電阻的電阻R12。
如果比較圖32與圖34，則通過使電阻層形成阱區(qū)82a、82b的形成面積比有源區(qū)67、68的形成面積窄，可減小SRAM單元的面積。
<實施例8>
圖35是示出一般的H柵電極的平面圖。如圖35中所示，在H柵電極71中，利用左右的“I”，導(dǎo)電性地隔離在源區(qū)50和漏區(qū)60上在柵寬W方向上鄰接地形成的體區(qū)16與漏區(qū)60和源區(qū)50，中央的“-”起到原來的MOS晶體管的柵電極的功能。
在這樣的結(jié)構(gòu)中，注入到體區(qū)16中的p+注入掩模開口部15覆蓋H柵電極71的端部。因而，在H柵電極71的端部，與n型的雜質(zhì)一起也注入p型的雜質(zhì)，存在對于H柵電極71下的柵氧化膜的雜質(zhì)注入時的損傷變大的問題。此外，關(guān)于工藝溫度，作為p型雜質(zhì)被注入了的B、BF2等擴散到有源區(qū)中形成的柵電極區(qū)域，存在引起閾值電壓的離散性的問題。
圖36是示出作為本發(fā)明的實施例8的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。圖37是示出圖36的D1-D1剖面的剖面圖。
如這些圖中所示，通過在H柵電極71中在與左右的“I”鄰接的區(qū)域中設(shè)置p-體區(qū)17b、與p-體區(qū)17b鄰接地設(shè)置p+體區(qū)17a，形成了體區(qū)17。
這樣，通過從H柵電極71起離開距離r1設(shè)置p+體區(qū)17a，可將p+注入掩模開口部15b設(shè)置成可靠地不覆蓋H柵電極71的端部。
因而，與圖35中示出的結(jié)構(gòu)相比，由于可大幅度地減輕對于H柵電極71下的柵氧化膜的雜質(zhì)注入時的損傷，故可提高柵氧化膜的可靠性，有效地抑制閾值電壓的離散性。
另外，由于在p+體區(qū)17a與H柵電極71之間設(shè)置了距離r1，故作為p型雜質(zhì)被注入了的B、BF2等不會擴散到有源區(qū)中形成的柵電極區(qū)域而引起閾值電壓的離散性。
即，在圖36的結(jié)構(gòu)中，由于p型的雜質(zhì)注入到H柵電極71的端部的情況充其量成為袋狀區(qū)域形成時的程度，故可將H柵電極71的端部的p型的雜質(zhì)濃度抑制為5×1018cm-3以下，可抑制閾值電壓的離散性。
此外，如圖37中所示，在H柵電極71下的SOI層4與p+體區(qū)17a之間設(shè)置雜質(zhì)濃度低的p-體區(qū)17b，可能導(dǎo)致體電阻的電阻值上升。
但是，通過在p-體區(qū)17b上設(shè)置硅化物等，可比較容易地解決該問題。再有，實施例8不僅可應(yīng)用于H柵電極結(jié)構(gòu)，也可原封不動地應(yīng)用于T柵電極結(jié)構(gòu)，這一點是明白的。
此外，關(guān)于隔離技術(shù)，實施例8被用于使用完全隔離、部分隔離、部分隔離及完全隔離合并使用制造的H柵電極結(jié)構(gòu)和T柵電極結(jié)構(gòu)。該結(jié)構(gòu)也可應(yīng)用于PMOS、CMOS，這一點是明白的。
再有，在實施例1～實施例8中，關(guān)于在單晶硅上制造的SOI晶體管進行了敘述，但當(dāng)然也可應(yīng)用于在多晶硅上制造的多晶硅TFT(薄膜晶體管)。
<部分隔離流程>
以下示出部分隔離、部分隔離及完全隔離合并使用流程的例子。
圖38～圖52是示出在由部分隔離區(qū)進行了元件隔離的第1區(qū)域中形成元件的部分隔離流程的剖面圖。以下，參照這些圖，說明部分隔離流程。
首先，如圖38中所示，準(zhǔn)備作為初始晶片的SOI襯底。SOI襯底由半導(dǎo)體襯底1、埋入氧化膜2和SOI層4的層疊結(jié)構(gòu)形成，在典型的情況下，SOI層4的膜厚為30～400nm、埋入氧化膜2的膜厚為100～500nm。在功率器件的用途中，SOI層4的膜厚為幾微米～幾十微米。
其次，如圖39中所示，在SOI層4的表面上形成氧化膜35。使用熱氧化膜、TEOS氧化膜等作為氧化膜35.氧化膜35的膜厚約為5～40nm。其次，在氧化膜35上淀積氮化膜36。氮化膜36的膜厚約為50～300nm?？衫肔PCVD(低壓化學(xué)汽相淀積)或等離子氮化膜CVD來淀積氮化膜36。
其次，進行對于氮化膜36的光刻。即，將在氮化膜36上形成的抗蝕劑作為掩模來使用，在RIE(反應(yīng)離子刻蝕)或ECR(電子回旋共振)裝置中對氮化膜36進行構(gòu)圖。其次，用灰化法及過硫酸鹽水溶液除去抗蝕劑。
然后，如圖40中所示，將已被構(gòu)圖的氮化膜36作為掩模，使用RIE或ECR裝置，對氧化膜35和SOI層4進行刻蝕，有選擇地形成槽37。此時，以殘存SOI層4的一部分的方式形成槽37。
其次，如圖41中所示，在整個面上淀積氧化膜38。可使用等離子TEOS裝置、HDP(高密度等離子)裝置等來淀積氧化膜38。氧化膜38的膜厚約為100～500nm。其次，使用CMP(化學(xué)機械拋光)裝置，使表面平坦化。此外，可作成將氧化膜38埋入到槽37中的狀態(tài)。
其后，進行1000℃～1100℃的熱處理，使已被淀積的氧化膜38的膜質(zhì)量提高。此外，在淀積氧化膜38之前的圖40中示出的階段中，在槽37的內(nèi)壁上進行900℃～1000℃的高溫?zé)嵫趸?，使槽的上部和底部的SOI層4的角部變圓，由于這樣做緩和了應(yīng)力，故是有效的。
其次，如圖42中所示，使用RIE、ECR或濕法刻蝕對氧化膜進行了回刻(etchback)后，其次，通過使用熱磷酸來除去氮化膜36，完成部分氧化膜31。由該部分氧化膜31和部分氧化膜31下的SOI層4進行了隔離的區(qū)域成為元件形成區(qū)。此時，也可完全地除去殘留在SOI層4(有源區(qū))上的氧化膜35，再次淀積熱氧化膜或氧化膜。
然后，如圖43中所示，將用光刻處理進行了構(gòu)圖的抗蝕劑39作為掩模，注入B(硼)離子，形成p阱區(qū)11。
接著，如圖44中所示，將用光刻處理進行了構(gòu)圖的抗蝕劑41作為掩模，注入P(磷)離子，形成n阱區(qū)12。
在n阱區(qū)12的形成中，除了P以外，也可使用As、Sb等的雜質(zhì)，在p阱區(qū)11的形成中，除了B以外，也可使用BF2、In等的雜質(zhì)。使p阱區(qū)11和n阱區(qū)12的雜質(zhì)濃度都為1×1015～1×1019cm-3。
然后，如圖45中所示，在利用濕法刻蝕除去了在SOI層4的表面上形成的氧化膜35后，形成柵氧化膜用的氧化膜56。作為氧化膜56，除了通常的熱氧化膜、氮化氧化膜外，也可使用Al2O3等的金屬氧化膜、Ta2O5、BST等的高介電常數(shù)氧化膜等。
其次，使用LPCVD裝置，淀積約100～400nm的多晶硅層。作為多晶硅層，也可使用摻了P、B等的雜質(zhì)的多晶硅層。此外，也可使用W、Ta、Al等的金屬電極，來代替作為該柵電極的材料的多晶硅層。
其次，在進行了光刻后，使用RIE或ECR等的各向異性刻蝕裝置對該多晶硅層進行加工、形成柵電極7。此時，也可在多晶硅層上淀積氧化膜或氮化膜/氧化膜的絕緣膜，在進行光刻后，以該絕緣膜作為掩模，對多晶硅層進行加工。在圖45中，代表性地示出了柵電極7，但也可形成H柵電極71、T柵電極72、特殊H柵電極73等的結(jié)構(gòu)的柵電極，也可在每個元件形成區(qū)中變更柵電極結(jié)構(gòu)。
其次，如圖46中所示，將由光刻處理進行了構(gòu)圖的抗蝕劑43和柵電極7作為掩模，注入p型的雜質(zhì)，形成袋狀區(qū)11a。袋狀區(qū)11a起到抑制伴隨微細化的短溝道效應(yīng)的作用。短溝道效應(yīng)也受源、漏的結(jié)深、柵氧化膜等的條件的影響。因而，如果將這些條件最佳化以抑制短溝道效應(yīng)，則也可省略該袋狀區(qū)的形成工序。
作為袋狀區(qū)形成時的p型雜質(zhì)，以約1×1012～1×1014cm-2的劑量注入B或BF2或In，形成袋狀區(qū)11a。
再者，在袋狀區(qū)形成后，以抗蝕劑43和柵電極7為掩模，注入n型雜質(zhì)，形成n延伸區(qū)44。作為n型雜質(zhì)，以約1×1013～1×1015cm-2的劑量使用As、P或Sb即可。
其次，如圖47中所示，將由光刻處理進行了構(gòu)圖的抗蝕劑45和柵電極7作為掩模，注入n型的雜質(zhì)，形成袋狀區(qū)12a。
作為袋狀區(qū)形成時的n型雜質(zhì)，以約1×1012～1×1014cm-2的劑量使用As、P或Sb，形成袋狀區(qū)11a。
再者，在袋狀區(qū)形成后，以抗蝕劑45和柵電極7為掩模，注入p型雜質(zhì)，形成p延伸區(qū)46。作為p型雜質(zhì)，以約1×1013～1×1015cm-2的劑量使用B、BF2或In即可。
再有，在圖46和圖47中，為了方便起見，都用「p-」圖示了袋狀區(qū)11a和p延伸區(qū)46，但實際上p延伸區(qū)46的雜質(zhì)濃度較高。同樣，為了方便起見，都用「n-」圖示了袋狀區(qū)12a和n延伸區(qū)44，但實際上n延伸區(qū)44的雜質(zhì)濃度較高。
在從此開始說明的圖48以后的圖中，以NMOS晶體管和PMOS晶體管中的NMOS晶體管為代表進行說明。再有，即使在PMOS晶體管中，除了導(dǎo)電型為與NMOS晶體管相反的關(guān)系這一點外，與NMOS晶體管同樣地形成。
其次，如圖48中所示，在柵電極7的側(cè)面上淀積側(cè)壁膜。作為該側(cè)壁膜，使用TEOS膜、等離子氧化膜。此外，也可使用由LPCVD或等離子CVD形成的Si3N4或Si3N4/SiO2的二層結(jié)構(gòu)的絕緣膜。在淀積后，進行回刻，形成側(cè)壁6。
其次，進行光刻，在NMOS形成區(qū)域中注入n型的雜質(zhì)，形成源區(qū)52和漏區(qū)62。作為n型的雜質(zhì)，以約1×1014～1×1016cm-2的劑量注入As、P、Sb等。在源區(qū)52和漏區(qū)62的形成時，也可同時形成PMOS的n型的體區(qū)。
再有，雖然在圖48中未圖示，但可通過以約1×1014～1×1016cm-2的劑量注入B、BF2、In等來形成PMOS的源、漏區(qū)。此時，也可同時形成NMOS的p型的體區(qū)。其次，進行激活源、漏區(qū)用的退火處理(800～1150℃)。
其次，如圖49中所示，除去進行硅化的部分(源區(qū)52、漏區(qū)62上或柵電極7上或體區(qū)(未圖示)上等)的氧化膜56。因而，只殘存柵電極7和側(cè)壁6a下的氧化膜56，柵電極7下的氧化膜56成為柵氧化膜5，側(cè)壁6a下的氧化膜56和側(cè)壁6a成為側(cè)壁6。然后，在源區(qū)52、漏區(qū)62或柵電極7的表面上形成硅化區(qū)47、48和49。
此時，通過在由部分隔離區(qū)進行了元件隔離的2個以上的元件形成區(qū)中分別形成類型1～類型7的PDSOI-MOSFET中的2個以上的PDSOI-MOSFET，可得到實施例5的半導(dǎo)體裝置。
在圖49中，描述了即使在源、漏和柵上也進行硅化的硅化工藝。也有只對柵進行硅化的工藝、或根據(jù)用途對于源、漏和柵都形成硅化物保護膜、不完全地進行硅化的情況。作為硅化物，可使用TiSi2、CoSi2、NiSi2、WSi2、TaSi2、MoSi2、HfSi2、Pd2Si、PtSi2、ZrSi2等。
其次，如圖50中所示，在整個面上以約1微米的厚度淀積由氧化膜構(gòu)成的層間絕緣膜85。其次，為了使層間絕緣膜85平坦化，進行CMP。其后，進行接點形成用的光刻，利用刻蝕處理在硅化區(qū)47、48上形成接觸孔84。
其次，如圖51中所示，在整個面上淀積W(鎢)。也可淀積Al、TiN、D-多晶硅層。此外，作為成膜方法，關(guān)于W，有包封CVD法和選擇CVD法。關(guān)于Al，有高溫濺射法和回流濺射法，關(guān)于TiN、D-多晶硅層，有LPCVD法。為了提高W與基底絕緣膜的密接性，也可在淀積W之前形成Ti、TiN、TiW。在此，說明關(guān)于包封CVD法的情況的W。在W淀積后，利用回刻，實現(xiàn)完全的平坦化。
其次，如圖52中所示，淀積成為第1層金屬的鋁布線層88。當(dāng)然，作為鋁布線層88的材料，可使用AlCuSi、Cu、D-多晶硅層。在光刻后，加工鋁布線層88。
其次，在包含鋁布線層88的整個面上淀積層間絕緣膜87，為了消除凹凸臺階差，使用CMP技術(shù)等進行平坦化。
其次，如圖53中所示，開出成為第2層金屬的與金屬布線的連接孔(通路孔)，在與接點同樣地進行了鎢層89的埋入后，在與第1層金屬同樣地形成了成為第2層金屬的鋁布線層97后，在整個面上淀積層間絕緣膜96，與層間絕緣膜87同樣地進行平坦化。
以后，在需要第3層金屬以上的金屬布線的器件的情況下，在重復(fù)進行了圖52或圖53中示出的工序后，淀積芯片保護膜(鈍化膜)，開出鍵合引線連接用的窗口(pad)，結(jié)束全部的工序。
對于該CMOS工序，說明了使用n+柵、p+柵的雙柵工藝，但當(dāng)然也可使用單柵工藝或金屬柵(W、Ta等)工藝。
<部分隔離及完全隔離合并使用流程>
圖54～圖57是示出部分隔離及完全隔離合并使用的半導(dǎo)體裝置的制造方法的完全隔離區(qū)形成工序的剖面圖。以下，參照這些圖，說明部分隔離及完全隔離合并使用流程。
首先，在進行圖38～圖40中示出的部分隔離流程后，如圖54中所示，以被光刻處理進行了構(gòu)圖的抗蝕劑98為掩模，附加進行對于槽37的槽刻蝕，關(guān)于完全隔離的部分，以貫通SOI層4的方式進行刻蝕，形成到達埋入氧化膜2的槽57。
其次，如圖55中所示，在剝離抗蝕劑98后，在整個面上淀積氧化膜99。該氧化膜99是使用等離子TEOS、HDP裝置等淀積的。氧化膜99的膜厚約為100～500nm。由于在部分隔離用的槽37與完全隔離用的槽57的深度中存在t1的差異，故對應(yīng)于圖中的t1這部分，在槽37與槽57之間在氧化膜99的形成高度上產(chǎn)生了反映t1的臺階差t2。
其后，如圖56中所示，使用CMP裝置使表面平坦化，成為將氧化膜99埋入槽37中、將氧化膜100埋入槽57中的狀態(tài)。但是，由于在部分隔離區(qū)和完全隔離區(qū)中在氧化膜99上產(chǎn)生了上述的臺階差t2的高度，故產(chǎn)生完全隔離部分(氧化膜100)的凹坑。其后，進行1000℃～1100℃的熱處理，使淀積膜的膜質(zhì)量提高。此外，在淀積氧化膜之前，在槽內(nèi)壁上進行900℃～1000℃的高溫?zé)嵫趸共鄣纳喜亢偷撞康腟OI層4的角部變圓，由于這樣做緩和了應(yīng)力，故是有效的。
其次，如圖57中所示，使用RIE、ECR或濕法刻蝕對氧化膜99和100進行回刻。其次，使用熱磷酸除去氧化膜35。其結(jié)果，分別完成部分氧化膜31和完全氧化膜32。其結(jié)果，形成由部分氧化膜31與周圍進行元件隔離的第1元件形成區(qū)和形成由完全氧化膜32與周圍進行元件隔離的第2元件形成區(qū)。此時，也可完全除去在SOI層4的表面(有源區(qū))上殘存的氧化膜35，再次淀積熱氧化或氧化膜。
圖58是示出柵電極7用的多晶硅層70的形成時的部分隔離區(qū)周邊區(qū)域的剖面圖。如該圖中所示，在以膜厚t0形成了多晶硅層70的情況下，反映在部分氧化膜31與氧化膜56之間產(chǎn)生的比較大的臺階差、部分氧化膜31的邊緣附近區(qū)域上的膜厚為t11(＞t0)。
圖59是示出柵電極7用的多晶硅層70的形成時的完全隔離區(qū)周邊區(qū)域的剖面圖。如該圖中所示，在以膜厚t0形成了多晶硅層70的情況下，反映在完全氧化膜32與氧化膜56之間產(chǎn)生的比較小的臺階差、完全氧化膜32的邊緣附近區(qū)域上的膜厚為t12(＞t0)。
這樣，在部分隔離用的部分氧化膜31和完全隔離用的完全氧化膜32中，起因于各自的邊緣形狀、即隔離邊緣形狀不同，由于在部分氧化膜31與氧化膜56之間產(chǎn)生的臺階差比在完全氧化膜32與氧化膜56之間產(chǎn)生的臺階差大，故t11＞t12成立。
因而，為了得到圖45中示出的柵電極7，在對多晶硅層70進行刻蝕處理時，決定刻蝕時間等的刻蝕參數(shù)來進行，以便能可靠地除去多晶硅層79中的最大的膜厚t11部分。
因此，關(guān)于膜厚t12的部分，相當(dāng)于(t11-t12)的部分被過刻蝕，刻蝕損傷(等離子損傷)變大。其結(jié)果，可能導(dǎo)致成為完全氧化膜32的邊緣附近區(qū)域的柵氧化膜的氧化膜56的可靠性的惡化。
關(guān)于該問題，在H柵電極中，由于用“I”的部分覆蓋比通常的柵多的隔離邊緣部分，故可抑制隔離邊緣部分的柵氧化膜的可靠性惡化。
即，利用H柵電極的形成，有效地減小容易受到損傷的隔離邊緣部分。此外，關(guān)于在隔離邊緣形狀變低的完全隔離的部分中制造的晶體管，因柵氧化膜變薄、閾值電壓下降而引起的局部的寄生MOS導(dǎo)致的漏泄電流增加的問題令人擔(dān)心。利用本發(fā)明的H柵電極也可抑制該問題。
其后的工序與部分隔離流程的圖42～圖54中示出的工序相同，如果在由部分隔離區(qū)進行了元件隔離的第1元件形成區(qū)上例如形成類型1～類型7的某一種PDSOI-MOSFET、在由完全隔離區(qū)進行了元件隔離的第2元件形成區(qū)上形成類型A～類型F的某一種PDSOI-MOSFET，則完成實施例6的半導(dǎo)體裝置。
如以上所說明的那樣，由于本發(fā)明的第1方面所述的半導(dǎo)體裝置在元件形成區(qū)內(nèi)具有可從外部進行電位固定的體區(qū)電位設(shè)定部，故能以良好的穩(wěn)定性固定作為體區(qū)主要部的電位的體電位，其中，通過利用柵電極的柵延伸區(qū)導(dǎo)電性地隔斷體區(qū)源、漏鄰接部與源和漏區(qū)，體區(qū)源、漏鄰接部的存在對MOS晶體管的工作不會產(chǎn)生任何不良影響，能以良好的穩(wěn)定性固定體電位。
本發(fā)明的第2方面所述的半導(dǎo)體裝置中，由于能從第1和第2體區(qū)源、漏鄰接部分別進行體電位固定，故能進一步以良好的穩(wěn)定性固定體電位。
本發(fā)明的第3方面所述的半導(dǎo)體裝置中，一邊作成一個柵延伸區(qū)，能將柵電容抑制到必要的最小限度，一邊能利用一個體區(qū)源、漏鄰接部以良好的穩(wěn)定性固定體電位。
本發(fā)明的第4方面所述的半導(dǎo)體裝置中，由于體區(qū)源、漏鄰接部在從柵延伸區(qū)起隔開規(guī)定的距離的區(qū)域中具有與其它區(qū)域相比雜質(zhì)濃度高的高濃度區(qū)域，故在高濃度區(qū)域形成用的第2導(dǎo)電型的雜質(zhì)的注入時，能可靠地不對柵延伸區(qū)注入第2導(dǎo)電型的雜質(zhì)。
本發(fā)明的第5方面所述的半導(dǎo)體裝置中，由于可將柵延伸區(qū)的第2導(dǎo)電型的雜質(zhì)濃度抑制為5×1018cm-3以下，故可抑制MOS晶體管的閾值電壓的離散性。
本發(fā)明的第6方面所述的半導(dǎo)體裝置中，通過進行與源區(qū)混在一起形成的第2導(dǎo)電型的體電位固定用半導(dǎo)體區(qū)的電位固定，能以良好的穩(wěn)定性固定體電位。體電位固定用半導(dǎo)體區(qū)的存在不會對將體區(qū)和源區(qū)設(shè)定為相同的電位而工作的MOS晶體管產(chǎn)生任何不良影響。
本發(fā)明的第7方面所述的半導(dǎo)體裝置中，除了體區(qū)電位設(shè)定部外，可從元件形成區(qū)外的體區(qū)經(jīng)部分絕緣膜下半導(dǎo)體區(qū)進行體區(qū)的電位固定。
由于本發(fā)明的第8方面所述的半導(dǎo)體裝置的MOS晶體管中的源和漏區(qū)具有到達埋入絕緣層的形成深度，故對應(yīng)于在各自的底面上不形成pn結(jié)的部分，可抑制結(jié)漏泄。
由于本發(fā)明的第9方面所述的半導(dǎo)體裝置的MOS晶體管中的源和漏區(qū)具有在通常工作時從源和漏區(qū)起延伸的耗盡層不到達埋入絕緣層的形成深度，故在從元件形成區(qū)外對體區(qū)進行電位固定的情況下，能以良好的穩(wěn)定性固定體電位。
由于本發(fā)明的第10方面所述的半導(dǎo)體裝置的MOS晶體管中的源和漏區(qū)具有不到達埋入絕緣層的形成深度、而在通常工作時從漏區(qū)起延伸的耗盡層到達埋入絕緣層的形成深度，故一邊可減小結(jié)電容、一邊可從元件形成區(qū)外進行體電位的固定。
由于本發(fā)明的第11方面所述的半導(dǎo)體裝置的MOS晶體管中的漏區(qū)具有與源區(qū)相比其形成深度深的、而且在通常工作時從漏區(qū)起延伸的耗盡層到達埋入絕緣層的形成深度，故一邊可從元件形成區(qū)外經(jīng)源區(qū)進行體電位的固定、一邊可將漏區(qū)中的結(jié)電容抑制得較小。
本發(fā)明的第12方面所述的半導(dǎo)體裝置中，通過使第1和第2MOS晶體管間的體區(qū)的結(jié)構(gòu)、柵電極的結(jié)構(gòu)和體電位固定的有無中的至少一個因素不同，可構(gòu)成由第1和第2MOS晶體管構(gòu)成的高功能的半導(dǎo)體集成電路。
本發(fā)明的第13方面所述的半導(dǎo)體裝置中，通過在由部分隔離區(qū)進行了元件隔離的第1MOS晶體管與由完全隔離區(qū)進行了元件隔離的第2MOS晶體管之間使晶體管特性不同，可構(gòu)成由第1和第2MOS晶體管構(gòu)成的高功能的半導(dǎo)體集成電路。
權(quán)利要求
1.一種半導(dǎo)體裝置，該半導(dǎo)體裝置是由半導(dǎo)體襯底、埋入絕緣層和SOI層構(gòu)成的SOI結(jié)構(gòu)的半導(dǎo)體裝置，其特征在于具備第1和第2元件形成區(qū)，設(shè)置在上述SOI層中；部分隔離區(qū)，由在上述SOI層的上層部設(shè)置的部分絕緣膜和作為上述部分絕緣膜下的上述SOI層的一部分的半導(dǎo)體區(qū)構(gòu)成，對上述第1和第2元件形成區(qū)間進行元件隔離；以及第1和第2MOS晶體管，分別在上述第1和第2元件形成區(qū)中形成，使上述第1和第2MOS晶體管間的體區(qū)的結(jié)構(gòu)、柵電極的結(jié)構(gòu)和體電位固定的有無中的至少一個因素不同，來使上述第1和第2MOS晶體管的晶體管特性不同。
2.一種半導(dǎo)體裝置，該半導(dǎo)體裝置是由半導(dǎo)體襯底、埋入絕緣層和SOI層構(gòu)成的SOI結(jié)構(gòu)的半導(dǎo)體裝置，其特征在于具備第1和第2元件形成區(qū)，設(shè)置在上述SOI層中；部分隔離區(qū)，由在上述SOI層的上層部設(shè)置的部分絕緣膜和作為上述部分絕緣膜下的上述SOI層的一部分的半導(dǎo)體區(qū)構(gòu)成，對上述第1元件形成區(qū)進行元件隔離，使其與其它區(qū)域隔離開；完全隔離區(qū)，由貫通上述SOI層而設(shè)置的完全絕緣膜構(gòu)成，對上述第2元件形成區(qū)進行元件隔離，使其與其它區(qū)域隔離開；第1MOS晶體管，在上述第1元件形成區(qū)中形成；以及第2MOS晶體管，在上述第2元件形成區(qū)中形成，上述第1和第2MOS晶體管具有不同的晶體管特性。
全文摘要
本發(fā)明的目的是得到能以良好的穩(wěn)定性固定由部分隔離區(qū)進行了元件隔離的元件形成區(qū)中的體區(qū)的電位的SO1(絕緣體上的硅)結(jié)構(gòu)的半導(dǎo)體裝置。解決方法是在由部分氧化膜(31)進行了元件隔離的元件形成區(qū)中形成由源區(qū)(51)、漏區(qū)(61)和H柵電極(71)構(gòu)成的MOS晶體管。在H柵電極(71)中，利用左右(圖中上下)的“I”，導(dǎo)電性地隔離在源區(qū)(51)和漏區(qū)(61)上在柵寬W方向上鄰接地形成的體區(qū)(13)與漏區(qū)(61)和源區(qū)(51)，中央的“－”起到原來的MOS晶體管的柵電極的功能。
文檔編號H01L27/11GK1655361SQ200510052500
公開日2005年8月17日 申請日期2001年12月14日 優(yōu)先權(quán)日2001年2月13日
發(fā)明者松本拓治, 前田茂伸, 巖松俊明, 一法師隆史 申請人:三菱電機株式會社