專利名稱：低電壓觸發(fā)與保存區(qū)靜電放電器件的制作方法
技術(shù)領域：
本發(fā)明一般地涉及集成電路以及制造半導體器件的集成電路加工方法。更具體地說，本發(fā)明提供了用于靜電放電(ESD)保護的方法和結(jié)構(gòu)。本發(fā)明已被應用于制造高級集成電路器件。但是應當認識到，本發(fā)明具有更廣闊的應用范圍。
背景技術(shù)：
集成電路已經(jīng)從單個硅晶片上制備的少數(shù)互連器件發(fā)展成為數(shù)以百萬計的器件。傳統(tǒng)集成電路提供的性能和復雜度遠遠超出了最初的預想。為了在復雜度和電路密度(即，在給定的芯片面積上能夠封裝的器件數(shù)目)方面獲得進步，最小器件的特征尺寸(又被稱為器件“幾何圖形”)伴隨每一代集成電路的發(fā)展而變得更小。
日益增加的電路密度不僅提高了集成電路的性能和復雜度，也降低了消費者的成本。集成電路或芯片制造設備可能花費數(shù)億甚至數(shù)十億美元。每個制造設備具有一定的晶圓產(chǎn)量，并且每個晶圓上將具有一定數(shù)量的集成電路。因此，通過使集成電路的個體器件更小，可以在每個晶圓上制備更多的器件，進而提供了制造設備的產(chǎn)出。把器件制備得更小非常有挑戰(zhàn)性，因為集成制造過程中使用的每道工藝都有一個極限。換句話說，一個給定的工藝通常只能低到某一特征尺寸，之后要么需要改變工藝要么需要改變器件布圖設計。此外，隨著器件要求被越來越快的設計，某些現(xiàn)有工藝和材料存在工藝限制。
例如，隨著器件尺寸變小，器件通常對有害的靜電放電更敏感。因此，使用現(xiàn)有的ESD保護電路來將供電波動(power surge)從敏感的器件轉(zhuǎn)移到地。然而，對于亞0.25微米器件來說，由ESD波動引起的柵極氧化物失效仍然是主要的風險，對亞0.13微米器件來說尤為如此。在這些更小的器件中，柵極氧化物擊穿電壓通常低于現(xiàn)有ESD保護器件的一般觸發(fā)電壓(至少為6伏)。結(jié)果是器件故障的情況增加。在本說明書中，尤其是在下文中可以找到這些以及其它的不利之處。
從上文可以看出，需要一種用于ESD保護的改進技術(shù)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了涉及集成電路的技術(shù)。更具體地說，本發(fā)明提供了一種ESD保護器件。僅僅作為示例，本發(fā)明已被應用于高級集成電路。但是應當認識到，本發(fā)明具有更廣闊的應用范圍。
在一個具體實施例中，本發(fā)明提供了一種靜電放電(ESD)保護器件。該器件包括半導體襯底。在半導體襯底中設置第一阱區(qū)和第二阱區(qū)，并且隔離區(qū)位于中間。在第二阱區(qū)中設置多個N+注入?yún)^(qū)。所述多個N+注入?yún)^(qū)中的每個N+注入?yún)^(qū)被設置成距離鄰近N+注入?yún)^(qū)約預定長度。所述多個N+注入?yún)^(qū)耦合在一起。多個NLDD區(qū)被設置在所述多個N+注入?yún)^(qū)之間，每個NLDD區(qū)延伸約所述預定長度。多個環(huán)形注入(pocketimplant)位于所述多個NLDD區(qū)之下，每個環(huán)形注入延伸約所述預定長度。多個金屬硅化物(salicide)塊區(qū)被設置在所述多個NLDD區(qū)上方，并且延伸約所述預定長度。ESD保護器件的擊穿電壓小于約3.5伏。
在另一實施例中，本發(fā)明提供了一種集成電路器件，其包括襯底、NMOS器件和ESD保護器件。NMOS器件包括柵極金屬層和在所述柵極金屬層之下的氧化物層。在一個具體實施例中，氧化物層的厚度小于約20埃。ESD保護器件包括半導體襯底中的第一阱區(qū)和第二阱區(qū)。隔離區(qū)被設置在第一阱區(qū)和第二阱區(qū)之間。多個N+注入?yún)^(qū)被設置在第二阱區(qū)中。所述多個N+注入?yún)^(qū)的每個N+注入?yún)^(qū)被設置成距離鄰近N+注入?yún)^(qū)約一個長度。所述多個N+注入?yún)^(qū)耦合在一起。多個NLDD區(qū)被設置在所述多個N+注入?yún)^(qū)之間，每個NLDD區(qū)延伸約所述長度。多個環(huán)形注入位于所述多個NLDD區(qū)之下，每個環(huán)形注入延伸約所述長度。多個金屬硅化物塊區(qū)被設置在所述多個NLDD區(qū)上方，并且延伸約所述長度。ESD保護器件的擊穿電壓小于NMOS器件的氧化物層的擊穿電壓。
通過本發(fā)明，實現(xiàn)了許多優(yōu)于傳統(tǒng)技術(shù)的優(yōu)點。例如，給出的技術(shù)提供了具有低電壓ESD保護的集成電路。此外，用于ESD保護的技術(shù)與傳統(tǒng)工藝技術(shù)相兼容，不用對傳統(tǒng)設備和工藝進行實質(zhì)的修改。根據(jù)實施例，可以實現(xiàn)這些優(yōu)點中的一個或多個。在本說明書特別是下文中，將詳細描述這些以及其它優(yōu)點。
參考隨后的詳細說明和附圖，可以更全面地理解本發(fā)明的各種其它目的、特征和優(yōu)點。


圖1是圖示根據(jù)本發(fā)明實施例的集成電路的簡化示圖；圖2是根據(jù)本發(fā)明實施例的ESD保護器件的簡化橫截面示圖。
具體實施例方式
根據(jù)本發(fā)明，提供了涉及集成電路的技術(shù)。更具體地說，本發(fā)明提供了一種ESD保護器件。僅僅作為示例，本發(fā)明已被應用于高級集成電路。但是應當認識到，本發(fā)明具有更廣闊的應用范圍。
圖1是圖示根據(jù)本發(fā)明實施例的集成電路10的簡化示圖。該示圖僅僅是示例，它不應不適當?shù)叵拗茩?quán)利要求的范圍。本領域普通技術(shù)人員將意識到許多變化、修改和替換形式。如所示，集成電路10包括襯底102上的ESD保護器件100(或ESD保護電路)和有源區(qū)200。在一個實施例中，襯底102是半導體襯底，或者優(yōu)選為硅襯底。襯底102可以是塊體(bulk)晶圓或絕緣體上硅(SOI)襯底。有源區(qū)200包含至少一個MOS晶體管(例如，NMOS晶體管)。所述至少一個MOS晶體管包括柵極金屬層和位于柵極金屬層之下的氧化物層。在一個具體實施例中，所述至少一個MOS晶體管是利用0.13微米或更小的設計規(guī)則來制造的。ESD保護器件100用來保護所述至少一個MOS晶體管，所述至少一個MOS晶體管可以被通過其柵極金屬層(或柵電極)的供電波動所損壞。
因此，ESD保護器件100被配置成具有比所述至少一個MOS晶體管的柵極氧化物擊穿電壓更小的觸發(fā)電壓。在一個具體實施例中，所述至少一個MOS晶體管具有厚度約20?；蚋〉臇艠O氧化物層。在該實例中，柵極氧化物擊穿電壓可以小于約3.5伏。在本發(fā)明的實施例中，ESD保護器件100被配置成具有小于約3.5伏的觸發(fā)電壓，優(yōu)選的觸發(fā)電壓小于3.25伏。
盡管圖1描述的ESD保護器件100位于有源區(qū)200內(nèi)，但是本領域普通技術(shù)人員將認識到，基于這里的教導，ESD保護器件100可以位于襯底102上的任何地方(即，在有源區(qū)200內(nèi)部、外部，以及/或者鄰接有源區(qū)200)。在本發(fā)明的另一實施例中，集成電路100可以包括多個ESD保護器件。并且，所述多個ESD保護器件的每個可以被配置成具有不同的觸發(fā)電壓。此外，所述多個ESD保護器件可以在一起也可以散布在襯底上。
圖2是圖示根據(jù)本發(fā)明實施例的ESD保護器件100的簡化示圖。該示圖僅僅是示例，它不應不適當?shù)叵拗茩?quán)利要求的范圍。本領域普通技術(shù)人員將意識到許多變化、修改和替換形式。如圖2所示，ESD保護器件100包括半導體襯底102中的第一阱區(qū)104和第二阱區(qū)106。在一個實施例中，第一阱區(qū)104被摻雜成具有P+型導電性，而第二阱區(qū)106被摻雜成具有P型導電性。第一阱區(qū)104和第二阱區(qū)106可以利用離子注入工藝和/或擴散工藝來形成。P型摻雜劑可以是硼。
隔離區(qū)108分隔第一阱區(qū)104和第二阱區(qū)106。在一個實施例中，隔離區(qū)108是淺槽隔離(STI)區(qū)。隔離區(qū)108可以包括氧化硅、二氧化硅或其它絕緣材料。隔離區(qū)108可以具有任意形狀(即，矩形、多邊形等)只要它將第一阱區(qū)104和第二阱區(qū)106隔離。還應當注意，一個或多個隔離區(qū)還可以被設置在ESD保護器件100和有源區(qū)200中的至少一個MOS晶體管之間。
多個N+注入?yún)^(qū)110被設置在第二阱區(qū)內(nèi)，多個N+注入?yún)^(qū)110彼此間隔預定長度120。長度120在約0.2微米至100微米之間。N+注入?yún)^(qū)110可以利用離子注入工藝和/或擴散工藝形成?？梢允褂弥T如磷、砷或銻之類的N型摻雜劑。在一個實施例中，可以以摻雜濃度約60×1015cm-2或更小、注入能量約30KeV至50KeV(優(yōu)選為40KeV)來注入砷。N+注入?yún)^(qū)在第一節(jié)點111處被電耦合在一起。這樣，每個N+注入?yún)^(qū)具有相同電勢。當該電壓超過預定的擊穿電壓，則電流將分配到多個放電路徑。
N型輕摻雜區(qū)114(這里有時被稱作NLDD區(qū))被設置在N+注入?yún)^(qū)110之間，并且被設置在最外面的N+注入?yún)^(qū)的外側(cè)，如圖2所示。在本發(fā)明的一個實施例中，NLDD區(qū)114延伸達到N+注入?yún)^(qū)110之間的整個長度(長度120)。NLDD區(qū)114可以利用離子注入工藝和/或擴散工藝形成。可以使用諸如磷、砷或銻之類的N型摻雜劑。在一個實施例中，可以以摻雜濃度約7.0×1014cm-2至1.3×1015cm-2、注入能量約2KeV至3KeV來注入砷。
多個環(huán)形注入116位于NLDD區(qū)114之下。在本發(fā)明的實施例中，環(huán)形注入116延伸達到N+注入?yún)^(qū)110之間的整個長度(長度120)。環(huán)形注入116可以利用離子注入工藝和/或擴散工藝形成?？梢允褂弥T如硼之類的P型摻雜劑。在一個實施例中，可以以摻雜濃度約4×1013cm-2至25×1013cm-2、注入能量約100KeV至130KeV來注入硼。此外，對于具體實施例，可以在NLDD區(qū)114上形成金屬硅化物塊區(qū)118。這樣，可以在與N+注入?yún)^(qū)110的接觸端點處形成金屬硅化物以減小電阻率，同時防止在NLDD區(qū)114上形成硅化物。
盡管上面示出并描述了多個具體實施例。但是本發(fā)明的實施例不限于此。例如，應當認識到，在不背離本發(fā)明的條件下，可以改變各種元素的摻雜濃度以及/或者可以使所示出并描述的結(jié)構(gòu)的摻雜極性相反。例如，有源區(qū)200中的至少一個MOS晶體管可以是NMOS晶體管或PMOS晶體管。
還應當理解，這里所描述的示例和實施例只是為了說明的目的，本領域的普通技術(shù)人員可以根據(jù)上述實施例對本發(fā)明進行各種修改和變化。這些修改和變化都在本申請的精神和范圍內(nèi)，并且也在權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種靜電放電保護器件，所述器件包括半導體襯底；所述半導體襯底中的第一阱區(qū)和第二阱區(qū)；設置在第一阱區(qū)和第二阱區(qū)之間的隔離區(qū)；設置在第二阱區(qū)中的多個N+注入?yún)^(qū)，所述多個N+注入?yún)^(qū)在第一節(jié)點處電耦合在一起；多個NLDD區(qū)，每個NLDD區(qū)在所述多個N+注入?yún)^(qū)的兩個N+注入?yún)^(qū)之間延伸；位于對應NLDD區(qū)之下的多個環(huán)形注入；設置在對應NLDD區(qū)上方的多個金屬硅化物塊區(qū)；以及多個電流放電路徑，當?shù)谝还?jié)點的電壓超過預定的擊穿電壓時，每個電流放電路徑由對應的NLDD區(qū)和環(huán)形注入限定，其中所述擊穿電壓小于約3.5伏。
2.如權(quán)利要求1所述的器件，其中所述多個N+注入?yún)^(qū)排列包括至少兩個N+注入?yún)^(qū)。
3.如權(quán)利要求1所述的器件，其中所述多個N+注入?yún)^(qū)排列包括至少五個N+注入?yún)^(qū)。
4.如權(quán)利要求1所述的器件，其中所述隔離區(qū)是淺槽隔離區(qū)。
5.如權(quán)利要求1所述的器件，其中所述擊穿電壓小于3.25伏。
6.如權(quán)利要求1所述的器件，其中所述多個NLDD區(qū)是利用摻雜濃度為約7.0×1014cm-2至約1.3×1015cm-2、注入能量為約2KeV至約3KeV的砷來注入的。
7.如權(quán)利要求1所述的器件，其中所述多個環(huán)形注入是利用摻雜濃度為約4×1013cm-2至25×1013cm-2、注入能量為約100KeV至約130KeV的硼來注入的。
8.如權(quán)利要求1所述的器件，其中所述多個N+注入?yún)^(qū)是利用摻雜濃度為約60×1015cm-2或更小、注入能量為約30KeV至約50KeV的砷來注入的。
9.如權(quán)利要求1所述的器件，還至少包括在所述多個NLDD區(qū)的最外面NLDD區(qū)的外側(cè)延伸的附加NLDD區(qū)。
10.一種靜電放電保護器件，所述器件包括半導體襯底；所述半導體襯底中的第一阱區(qū)和第二阱區(qū)；設置在第一阱區(qū)和第二阱區(qū)之間的隔離區(qū)；第二阱區(qū)中的多個N+注入?yún)^(qū)，所述多個N+注入?yún)^(qū)電耦合在一起；由所述多個N+注入?yún)^(qū)的兩個相鄰N+注入?yún)^(qū)之間的距離限定的預定長度；多個NLDD區(qū)，所述多個NLDD區(qū)的每個NLDD區(qū)在所述多個N+注入?yún)^(qū)的兩個N+注入?yún)^(qū)之間延伸約所述預定長度；多個環(huán)形注入，所述多個環(huán)形注入的每個對應的環(huán)形注入位于所述多個NLDD區(qū)的NLDD區(qū)之下，并且延伸約所述預定長度；以及多個金屬硅化物塊區(qū)，每個所述金屬硅化物塊區(qū)被設置在NLDD區(qū)上方，并且延伸約所述預定長度；以及多個電流放電路徑，當超過擊穿電壓時，每個電流放電路徑由NLDD區(qū)和對應的環(huán)形注入限定，其中所述擊穿電壓小于約3.5伏。
11.如權(quán)利要求10所述的器件，其中所述預定長度小于約100微米。
12.如權(quán)利要求10所述的器件，其中所述預定長度在約0.2微米至100微米之間。
13.一種集成電路器件，包括襯底；NMOS器件，所述NMOS器件包括至少一個柵極金屬層；位于所述至少一個柵極金屬層之下的氧化物層，所述氧化物層的厚度小于約20埃；靜電放電保護器件；所述靜電放電保護器件包括所述襯底中的第一阱區(qū)和第二阱區(qū)；設置在第一阱區(qū)和第二阱區(qū)之間的隔離區(qū)；設置在第二阱區(qū)中的多個N+注入?yún)^(qū)，所述多個N+注入?yún)^(qū)在第一節(jié)點處電耦合在一起；多個NLDD區(qū)，每個NLDD區(qū)在所述多個N+注入?yún)^(qū)的兩個N+注入?yún)^(qū)之間延伸；位于對應NLDD區(qū)之下的多個環(huán)形注入；設置在對應NLDD區(qū)上方的多個金屬硅化物塊區(qū)；以及多個電流放電路徑，當?shù)谝还?jié)點的電壓超過擊穿電壓時，每個電流放電路徑由對應的NLDD區(qū)和環(huán)形注入限定，其中所述擊穿電壓小于約3.5伏。
14.如權(quán)利要求13所述的器件，其中所述多個N+注入?yún)^(qū)排列包括至少兩個N+注入?yún)^(qū)。
15.如權(quán)利要求13所述的器件，其中所述多個N+注入?yún)^(qū)排列包括至少五個N+注入?yún)^(qū)。
16.如權(quán)利要求13所述的器件，其中所述隔離區(qū)是淺槽隔離區(qū)。
17.如權(quán)利要求13所述的器件，其中所述擊穿電壓小于3.25伏。
18.如權(quán)利要求13所述的器件，其中所述多個NLDD區(qū)是利用摻雜濃度為約7.0×1014cm-2至約1.3×1015cm-2、注入能量為約2KeV至約3KeV的砷來注入的。
19.如權(quán)利要求13所述的器件，其中所述多個環(huán)形注入是利用摻雜濃度為約4×1013cm-2至25×1013cm-2、注入能量為約100KeV至約130KeV的硼來注入的。
20.如權(quán)利要求13所述的器件，其中所述多個注入?yún)^(qū)是利用摻雜濃度為約60×1015cm-2或更小、注入能量為約30KeV至約50KeV的砷來注入的。
全文摘要
本發(fā)明提供了ESD保護技術(shù)。一種ESD保護器件包括設置在半導體襯底中的第一阱區(qū)和第二阱區(qū)，并且隔離區(qū)位于中間。N+注入?yún)^(qū)被設置在第二阱區(qū)中，并且在第一節(jié)點處耦合在一起。NLDD區(qū)被設置在N+注入?yún)^(qū)之間，并且環(huán)形注入位于每個NLDD區(qū)之下。當?shù)谝还?jié)點的電壓超過擊穿電壓時，電流放電路徑由對應的NLDD區(qū)和環(huán)形注入所限定。在一個具體實施例中，所述擊穿電壓小于邏輯門氧化物的擊穿電壓。
文檔編號H01L23/60GK1921118SQ20051002919
公開日2007年2月28日 申請日期2005年8月24日 優(yōu)先權(quán)日2005年8月24日
發(fā)明者俞大立, 劉志綱 申請人:中芯國際集成電路制造(上海)有限公司